ES2224657T3 - Metodo y disposicion relacionados con la conmutacion sincronizada. - Google Patents

Metodo y disposicion relacionados con la conmutacion sincronizada.

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ES2224657T3 ES99921300T ES99921300T ES2224657T3 ES 2224657 T3 ES2224657 T3 ES 2224657T3 ES 99921300 T ES99921300 T ES 99921300T ES 99921300 T ES99921300 T ES 99921300T ES 2224657 T3 ES2224657 T3 ES 2224657T3
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Abstract

Un método para la comunicación digital entre dispositivos de una disposición que comprende una pluralidad de tableros o cuadros de línea; estando dispuestos dichos dispositivos en dichos cuadros de línea; y una parrilla que aloja a dicha pluralidad de cuadros de línea; en la cual dicha parrilla tiene un plano posterior asociado con la misma; y en la cual se ha dispuesto un bus en el plano posterior de dicha parrilla; estando conectados entre sí dicha pluralidad de cuadros de línea a través de dicho plano posterior, por medio de dicho bus; y en la cual cada cuadro de línea incluye un mecanismo de direccionamiento y cada cuadro de línea tiene su propio contador de dirección; y en la cual dicho método comprende proporcionar una comunicación digital entre dichos dispositivos a través de dichos cuadros de línea y a través de dicho bus situado en el plano posterior de dicha parrilla, comprendiendo adicionalmente dicho método el uso de una concepción descentralizada, estando el método caracterizado por que dicha comunicación digital entre dichos dispositivos se lleva a cabo de forma bidireccional o en ambos sentidos con el uso de un bus susceptible de ser dimensionado a escala y sincrónico; generar una señal de reloj principal en un cuadro de reloj; generar, de forma local en cada cuadro de línea, señales de reloj de lectura y de inscripción o escritura, en respuesta a dicha señal de reloj principal; y determinar el modo y el instante en que cada cuadro de línea envía y recibe los datos de tráfico utilizando las señales de reloj de lectura e inscripción y el sistema de direccionamiento interno, a fin de lograr la conmutación sincronizada de dicha comunicación digital entre dichos dispositivos.

Description

Método y disposición relacionados con la conmutación sincronizada.
Campo de la invención
La presente invención se refiere a un método relativo a la conmutación sincrónica, por ejemplo, en relación con la comunicación digital entre dispositivos que están dispuestos sobre tableros o cuadros que están enchufados en parrillas que tienen un plano posterior asociado a las mismas.
La presente invención se refiere también a una disposición para llevar a la práctica dicho método.
Antecedentes de la invención
En la actualidad, existen limitaciones en cuanto a la flexibilidad de los conmutadores digitales sincrónicos con respecto a un mínimo retardo y a la flexibilidad en su configuración, combinados con una concepción sin bloqueos, de conmutación en múltiples ranuras, con una elevada capacidad y una alta fiabilidad.
Los componentes disponibles comercialmente se sirven de un esquema de matriz de conmutación con una arquitectura o estructura centralizada.
En consecuencia, dichas matrices de conmutación adolecen de la imposibilidad de alcanzar una elevada capacidad con una protección redundante en sí misma, todo lo cual está ligado a la concepción centralizada.
Además, la redundancia, por lo que respecta a los mecanismos para la supervisión de protección, es compleja y provoca una MTBF baja, un hecho que ha entorpecido cualquier desarrollo que implique una mejora de las deficiencias de la técnica anterior previamente mencionadas.
Técnica anterior
El documento US 4.547.880 (de De Vita et al.) describe un aparato para el control de la comunicación de los dispositivos digitales, que comprende un bus de comunicación destinado a encaminar internamente las señales de datos y de control entre dichos dispositivos digitales.
El documento US 4.955.020 (de Stone et al.) se refiere a un sistema de comunicación digital que comprende una pluralidad de módulos y un plano posterior que tiene una arquitectura de bus que está conectada entre dichos módulos. Esta arquitectura de bus de la técnica anterior sugiere, hasta cierto punto, una solución para el problema de la limitación de los parámetros, pero no dice nada respecto a introducir una arquitectura o estructura descentralizada con respecto a la conmutación digital sincrónica.
El documento US 5.432.791 (de Gancarcik) hace referencia a un sistema de conmutación digital que comprende un bus de sistema que transmite los datos entre cuadros de interfaz y una unidad de control, de tal modo que dicha unidad de control utiliza un sistema de reloj que está sincronizado.
El documento US 5.161.152 (de Czerwiec et al.) describe un terminal de acceso de línea de transmisión sincrónica de alta velocidad, que comprende un módulo de acceso que comprende, a su vez, una pluralidad de cuadros de línea. De acuerdo con la técnica anterior, se utiliza un bus en serie de múltiples enlaces para conectar un intercambiador de ranuras temporales al módulo de acceso, es decir, para conectar los cuadros de línea con la unidad de procesador.
La Solicitud de Patente Europea EP 0683580 A1 se refiere a un método para conectar un enlace de transmisión de HDSL a una red de SDH. Los datos procedentes de la red de SDH y dirigidos al enlace de HDSL se correlacionan en el interior de la estructura de trama de acuerdo con el sistema de HDSL, y los punteros requeridos por la red de SDH son generados en las tramas que pasan desde el enlace de HDSL a la red de SDH, indicando los punteros la fase de la carga de información útil contenida en la estructura de trama.
La Patente norteamericana Nº 5.421.002 se refiere a un método para la transmisión de datos en un sistema de procesamiento distribuido y, en particular, para la conmutación entre buses redundantes cuando se detecta un error. El sistema comprende un miembro de cuadros de procesador ligados entre sí por buses redundantes de circulación en serie unidireccional. En el caso de que uno de los procesadores detecte un error, se recurre a un procedimiento de ensayo que utiliza mensajes de ensayo para la evolución de una conmutación del bus activo en ese momento al otro bus.
La Patente norteamericana Nº 4.791.629 hace referencia a un sistema de conmutación de comunicación que comprende una pluralidad de controladores conectados a un bus bidireccional (en ambos sentidos) de multiplexación por división en el tiempo (TDM -"Time Division Multiplex"). Cada controlador incluye un microprocesador destinado a llevar a cabo funciones de control. Un elemento de interfaz dispuesto en el controlador accede el bus de TDM, en tanto que un elemento de conmutación situado en cada controlador controla el acceso entre el elemento de interfaz y el microprocesador. El bus de TDM está dividido en una pluralidad de ranuras temporales. Se asignan a cada controlador ciertas de las ranuras temporales y éste utiliza estas ranuras temporales para comunicarse con otros controladores.
Otro documento que guarda relación con la técnica anterior es el US 5.151.896.
Objetos de la invención
Otro objeto de la presente invención es aportar un método y una disposición en relación con la conmutación digital sincrónica, en los que la flexibilidad se ve mejorada en gran medida y en los cuales las operaciones pueden verse afectadas por un retardo adicional mínimo.
Aún de forma adicional, el método y la disposición de acuerdo con la presente invención tienen como objeto abandonar la solución de arquitectura o estructura centralizada y aportar, en su lugar, una concepción descentralizada con el fin de conseguir una elevada capacidad y una protección redundante mejorada.
Breve descripción de la invención
Los objetos anteriores se logran mediante un método y una disposición de acuerdo con la presente invención, los cuales se caracterizan por hacer uso de una concepción descentralizada y, más específicamente, por hacer uso de un bus especial, es decir, un bus de RSO dispuesto en el plano posterior de la parrilla asociada.
Características y ventajas adicionales de la presente invención se pondrán de manifiesto a partir de la siguiente descripción, tomada en combinación con los dibujos que se acompañan, así como de las reivindicaciones de Patente que se adjuntan.
Breve descripción de los dibujos
La Figura 1 es un diagrama esquemático que ilustra un ejemplo de una realización de acuerdo con la presente invención.
La Figura 2 es un sistema temporal que ilustra el sistema de reloj utilizado de acuerdo con la presente invención.
La Figura 3 es un diagrama temporal que ilustra un método de direccionamiento que se utiliza de acuerdo con la presente invención.
Descripción detallada de realizaciones
Como se ha establecido en lo anterior, la presente invención proporciona un sistema que, a la vista del esquema de matriz de conmutación de la técnica anterior con una arquitectura centralizada, sugiere una concepción descentralizada y una arquitectura descentralizada en relación con el mismo.
En otras palabras, la presente invención preconiza la introducción de un bus especial, un bus denominado de RSO, dispuesto en el plano posterior de la parrilla, en el que están situados una pluralidad de dispositivos que se comunican digitalmente unos con otros.
Un ejemplo detallado del modo como se puede implementar dicho bus de RSO se muestra en la Figura 1.
Con una regulación temporal bien diseñada y controlando los parámetros fisiológicos, es posible construir un conmutador digital sincrónico que no tiene componentes de matriz de conmutación activos.
Se describe una nueva estructura de bus, denominada bus de RSO, que supera todas las limitaciones mencionadas anteriormente.
Este bus se utiliza en un plano posterior que se asienta en una parrilla. En esta parrilla existen varios tableros o cuadros conectados conjuntamente a través del plano posterior, con el bus de RSO.
Este bus de plano posterior se sirve de una interfaz en paralelo de 8 bits para las conexiones (ranuras temporales) para el tráfico de datos. Cada cuadro subordinado / de línea porta un mecanismo de dirección interno que está sincronizado a través del plano posterior. Se genera tanto una señal de reloj escritura o inscripción como una señal de reloj de lectura, localmente en cada cuadro de línea y sincronizadas con una trama común de 125 \mus.
Con este esquema, es posible conmutar, por ejemplo, 2.048 ranuras temporales dúplex en 125 \mus. Aquí parece más riguroso considerar el equivalente de 128 interfaces de 2 Mbit/s.
Interfaces internas
El sistema en el que se utiliza la estructura de plano posterior está compuesto por cuatro tipos de unidades funcionales: cuadros de línea, un cuadro de CPU (Unidad Central de Procesamiento -"Central Processing Unit"), un cuadro de señal de reloj y cuadros de transmisión de 2 Mbit/s con un número arbitrario de canales, aunque tienen, típicamente, 8 canales en un conmutador práctico.
La interfaz de tráfico
La interfaz de tráfico es un bus de datos en paralelo de 8 bits y con un impulso de trama de 125 \mus. La interfaz de plano posterior ha de ser considerada en combinación con los cuadros de línea que mantienen el circuito de interfaz en el plano posterior y con el mecanismo de direccionamiento para proporcionar a cada cuadro de línea el acceso al plano posterior y, entonces, a ciertos conjuntos de ranuras temporales. El tráfico es enviado entre los diferentes cuadros de línea de un modo minucioso y bien definido.
Los excitadores de bus utilizados en esta implementación son del tipo de GTL, si bien es posible utilizar otros siempre y cuando puedan satisfacer los requisitos de velocidad.
El sistema de reloj y el sistema de direccionamiento interno son los encargados de proporcionar la regulación temporal precisa en lo que respecta al modo y el instante en que cada cuadro de línea envía y recibe los datos de tráfico. La definición se proporciona a continuación.
Sistema de reloj
Este sistema utiliza 2 señales de reloj. Ambas señales de reloj se generan localmente en el cuadro de LT. La señal de reloj de lectura se ajusta para leer de forma optimizada los datos procedentes del bus e introducirlos en los cuadros de línea. Esto se ilustra en la Figura 2.
Redundancia
Un sistema de bus es un recurso común y constituye un punto específico de fallos. Con el uso de un bus duplicado, es posible establecer una redundancia contra los errores en los buses. Uno de los buses está activo y en otro se encuentra en estado de espera. La inscripción o escritura se realiza en ambos buses. Al leer retrospectivamente y comparar la lectura con la escritura en el bus, es posible detectar un error en el bus y puede ser activo el bus en estado de espera.
Método de direccionamiento
El método de direccionamiento comprende permitir que los propios cuadros de línea tengan su contador de dirección propio. El contador se reinicia / sincroniza con la referencia del cuadro de señal de reloj. Gracias al contador se puede tener una pequeña memoria RAM de 4.096 bits. Cada posición de 2 bits corresponde a una posición de ranura temporal e indica si el cuadro habrá de leer o inscribir en el bus. El contador de direcciones internas proporciona las direcciones a esta memoria RAM, y cuando se lee un 1 en cualquiera de las posiciones de ranura temporal, el cuadro de línea procederá a leer o a inscribir en esa ranura temporal de acuerdo con el ajuste que se proporcione en el segundo bit. Los bits tienen los siguientes significados: cuando los bits son 1, se produce una lectura o inscripción. Si los bits son 0, no se producirá ninguna acción, véase la Figura 3.
Tipos de tráfico gestionados en la estructura de bus de RSO
Este bus puede gestionar los siguientes tipos de tráfico de una forma sincrónica y carente de bloqueos.
Bidireccional o en ambos sentidos
Cuando dos cuadros han de conmutar ranuras temporales de 64 kbit/s (una cada uno), tienen que compartir el mismo bus durante un periodo de tiempo de 61 ns. La interfaz de tráfico pertenecerá a uno de los cuadros durante los primeros 30,5 ns, en los que éste transmitirá, y al segundo cuadro en todos los siguientes 30,5 ns, en los que la transmisión será por parte de éste último. Esto significa que el bus tiene que cambiar el sentido de la transmisión cada 30,5 ns.
Los dos cuadros pueden intercambiar entre 1 y 2.048 casos de conmutación.
Unidireccional
Se lee e inscribe según sentidos diferentes. En el periodo de tiempo de 61 ns pueden existir diferentes direcciones de lectura / inscripción.
Emisión
Se transmiten (se inscriben) y pueden recibirse (leerse) una o más ranuras temporales por parte de un número arbitrario de cuadros.
En el caso de que se utilicen múltiples terminales, únicamente se inscribirá de vuelta una de las direcciones de lectura.
Ventajas
Las ventajas de esta solución consisten en que se trata de una solución eficaz en cuanto a costes y con un potencial de muy alta fiabilidad, debido a su concepción distribuida. La concepción distribuida ofrece también el mayor grado de flexibilidad en la conmutación. Puede ponerse en práctica la redundancia con un mínimo de complejidad.
La arquitectura o estructura descentralizada del sistema hace también posible dirigirse a un número arbitrario de ranuras temporales hasta una capacidad máxima, y, gracias a ello, hace posible conectar una transmisión del tipo de SDH de 155 Mbit/s al plano posterior de conmutación. Esto es beneficioso puesto que hace posible conmutar la instalación de tendido aéreo (TU-12 / VC-12) que sigue a los circuitos de 2 Mbit/s en el SDH.
La conmutación de este tendido aéreo se hace posible gracias al hecho de que los sistemas de transmisión (HDSL) finalizan el tendido aéreo en una interfaz distante de cliente, y a que ésta tiene la supervisión de extremo a extremo de un circuito de 2 Mbit/s a través de una red.
Puede lograrse una capacidad de conmutación más elevada conforme se desarrolle la práctica de los componentes electrónicos y de la construcción mecánica. Es posible extender fácilmente las 2.048 ranuras temporales de la presente solución.
Abreviaciones
MTBF: Tiempo Medio entre Fallos ("Mean Time Between Failure")
RSO: Iniciales del inventor
CPU: Unidad Central de Procesamiento ("Central Processing Unit")
GTL: Lógica de Transistor de Puerta ("Gate Transistor Logic")
OCTO: Cuadro de enlace de ocho canales
PRI: Velocidad Primaria de PCM
SDH: Jerarquía Digital Sincrónica ("Synchronous Digital Hierarchy")
Cuadro de LT: Cuadro de Terminación de Línea ("Line Terminating Board")

Claims (10)

1. Un método para la comunicación digital entre dispositivos de una disposición que comprende una pluralidad de tableros o cuadros de línea; estando dispuestos dichos dispositivos en dichos cuadros de línea; y una parrilla que aloja a dicha pluralidad de cuadros de línea; en la cual dicha parrilla tiene un plano posterior asociado con la misma; y en la cual se ha dispuesto un bus en el plano posterior de dicha parrilla; estando conectados entre sí dicha pluralidad de cuadros de línea a través de dicho plano posterior, por medio de dicho bus; y en la cual cada cuadro de línea incluye un mecanismo de direccionamiento y cada cuadro de línea tiene su propio contador de dirección; y en la cual dicho método comprende
proporcionar una comunicación digital entre dichos dispositivos a través de dichos cuadros de línea y a través de dicho bus situado en el plano posterior de dicha parrilla, comprendiendo adicionalmente dicho método el uso de una concepción descentralizada,
estando el método caracterizado porque
dicha comunicación digital entre dichos dispositivos se lleva a cabo de forma bidireccional o en ambos sentidos con el uso de un bus susceptible de ser dimensionado a escala y sincrónico;
generar una señal de reloj principal en un cuadro de reloj;
generar, de forma local en cada cuadro de línea, señales de reloj de lectura y de inscripción o escritura, en respuesta a dicha señal de reloj principal; y
determinar el modo y el instante en que cada cuadro de línea envía y recibe los datos de tráfico utilizando las señales de reloj de lectura e inscripción y el sistema de direccionamiento interno, a fin de lograr la conmutación sincronizada de dicha comunicación digital entre dichos dispositivos.
2. El método de acuerdo con la reivindicación 1, caracterizado por montar circuitos de interfaz para dicho plano posterior en los respectivos tableros de línea de dicha parrilla.
3. El método de acuerdo con la reivindicación 1 o la reivindicación 2, caracterizado porque la concepción descentralizada se lleva a la práctica mediante la introducción de una interfaz que comprende un bus de datos en paralelo de 8 bits y con un impulso de trama de 125 \mus.
4. El método de acuerdo con cualquiera de las reivindicaciones precedentes, caracterizado por el uso de cuatro tipos de unidades funcionales: cuadros de línea, un cuadro de CPU (Unidad Central de Procesamiento), un cuadro de reloj y cuadros de transmisión de 2 Mbit/s con un número arbitrario de canales, que típicamente es de 8 canales en un conmutador práctico.
5. El método de acuerdo con cualquiera de las reivindicaciones precedentes, caracterizado por el uso de un bus duplicado o doble, siendo uno de los buses un bus activo y siendo el otro un bus en estado de espera, de tal manera que la inscripción y la lectura se realizan en ambos buses.
6. Una disposición para la comunicación digital entre dispositivos; estando basada dicha disposición en una concepción descentralizada; y comprendiendo la disposición:
una pluralidad de tableros o cuadros de línea; de manera que dichos dispositivos se disponen en dichos cuadros de línea;
una parrilla que aloja a dicha pluralidad de cuadros de línea; de tal manera que dicha parrilla tiene un plano posterior asociado a la misma; y un bus dispuesto en el plano posterior de dicha parrilla;
estando conectados dicha pluralidad de cuadros de línea entre sí a través de dicho plano posterior por medio de dicho bus; caracterizada porque
dicho bus es un bus susceptible de ser dimensionado a escala y sincrónico; siendo dicho bus un bus bidireccional o de funcionamiento en ambos sentidos; y por
un cuadro de reloj que está dispuesto para generar una señal de reloj principal, y por que
cada cuadro de línea se realiza en la práctica de modo que genera localmente señales de reloj de lectura y de inscripción en respuesta a dicha señal de reloj principal, a fin de conseguir una conmutación sincronizada de la comunicación digital entre dichos dispositivos.
7. La disposición de acuerdo con la reivindicación 6, caracterizada porque dicho plano posterior comprende circuitos de interfaz en los respectivos cuadros de línea de dicha parrilla.
8. La disposición de acuerdo con la reivindicación 6 o la reivindicación 7, caracterizada porque una interfaz comprende un bus de datos en paralelo de 8 bits y un bus de direcciones de 1 bit.
9. La disposición de acuerdo con cualquiera de las reivindicaciones 6 a 8, caracterizada porque la estructura del plano posterior está compuesta por cuatro tipos de unidades funcionales: cuadros de línea, un cuadro de CPU (Unidad Central de Procesamiento), un cuadro de reloj y cuadros de transmisión de 2 Mbit/s con un número arbitrario de canales, que típicamente es de 8 canales en un conmutador práctico.
10. La disposición de acuerdo con cualquiera de las reivindicaciones 6 a 9, caracterizada porque comprende un bus duplicado o doble, estando uno de los buses activo y encontrándose el otro en estado de espera, y estando ambos buses diseñados para la inscripción en ellos.
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