ES2201486T3 - Procedimiento y disposicion para enclavar un oscilador de yig. - Google Patents
Procedimiento y disposicion para enclavar un oscilador de yig.Info
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Abstract
EL OBJETIVO DE LA INVENCION ES SUMINISTRAR UN PROCESO DE SINCRONIZADO PARA UN OSCILADOR YIG, QUE TIENE EN CUENTA EL ENVEJECIMIENTO Y LA HISTERESIS DEL OSCILADOR YIG. ESTE OBJETIVO SE OBTIENE DE TAL MODO, QUE DURANTE UN CAMBIO DE FRECUENCIA PREDETERMINADO, LA FRECUENCIA DEL OSCILADOR (1) YIG ES REAJUSTADO POR MEDIO DE UN MICROPROCESADOR (17) QUE CAMBIA PROGRESIVAMENTE LA CORRIENTE (I SP ) EN LA BOBINA (13) DE SINCRONIZACION PRINCIPAL DEL OSCILADOR (1) YIG MEDIANTE UNA RUTINA DE CAPTURA ITERATIVA, HASTA QUE EL RANGO DE CAPTURA ( DL FM) DEL LAZO CONECTADO, BLOQUEADO EN FRECUENCIA, QUE CAMBIA CON LA CORRIENTE (I SP ) DE BOBINA, INCLUYE LA NUEVA FRECUENCIA DE OPERACION (F SET ). EL LAZO DE CONEXION - BLOQUEO DE FRECUENCIA DISPONE ENTONCES LA FRECUENCIA DEL OSCILADOR DENTRO DEL RANGO DE CAPTURA DEL (PLL) Y EL (PLL) BLOQUEA EN LA FRECUENCIA DE OSCILADOR LA NUEVA FRECUENCIA DE OPERACION ((F SET ). EL MICROPR OCESADOR (17) INTERRUMPE LA RUTINA DE CAPTURA CUANDO EL DETECTOR (11) PLLLOCK ANUNCIA AL MICROPROCESADOR (17) QUE LA NUEVA FRECUENCIA DE OPERACION (F SET ) HA SIDO SUCESIVAMENTE BLOQ UEADA. LA INVENCION SE UTILIZA EN UN PROCESO PARA BLOQUEO DE UN LAZO DE BLOQUEO DE FASE (PLL) PARA UN OSCILADOR YIG CUYA FRECUENCIA SE APLICA DENTRO DEL RANGO DE CAPTURA (PLL) POR MEDIO DE UN LAZO DE BLOQUEO - FRECUENCIA EQUIPADO CON UN DISCRIMINADOR DE FRECUENCIA. CUANDO EL (PLL) ESTA BLOQUEADO, EL LAZO DE BLOQUEO DE FRECUENCIA PUEDE SER DESCONECTADO.
Description
Procedimiento y disposición para enclavar un
oscilador de YIG.
La invención concierne a un procedimiento para
enclavar un bucle de regulación de fase (PLL) en torno a un
oscilador de YIG según el preámbulo de la reivindicación 1, así
como a una disposición para la puesta en práctica del procedimiento
según el preámbulo de la reivindicación 9.
Los osciladores de YIG se unen usualmente por
medio de un PLL a un oscilador de cuarzo estable en frecuencia a
largo plazo para suprimir el ruido de fase próximo a la portadora.
Al producirse un cambio de frecuencia, el PLL de banda
relativamente estrecha con su pequeña zona de retención tiene
problemas para enclavarse en una nueva frecuencia de
funcionamiento.
Es conocido (Floyd M. Gardner, Phaselock
Techniques, Wiley & Sons, Nueva York, 1979, páginas
84-87) el apuntalar el enclavamiento del PLL por
medio de un bucle de regulación de frecuencia adicional. En el
bucle de regulación de frecuencia está instalado un discriminador
de frecuencia para calcular la desviación de regulación. Tan pronto
como la frecuencia del oscilador de YIG es llevada a la zona de
retención del PLL por medio del bucle de regulación de frecuencia,
el oscilador de YIG es controlado casi exclusivamente por el PLL.
En caso de que se desee, el bucle de regulación de frecuencia puede
desconectarse entonces (Gardner; como se ha indicado más arriba).
Los osciladores de YIG pueden estar sometidos a un envejecimiento y
presentar una histéresis, con lo que resulta perjudicado en su
exactitud un control de la frecuencia del oscilador a través de la
corriente de la bobina principal del oscilador de YIG. Este control
es necesario al producirse un cambio de frecuencia para llegar
nuevamente con la frecuencia del oscilador a la zona de retención
de los bucles de regulación.
El cometido de la invención consiste en crear un
procedimiento de enclavamiento para un oscilador de YIG que tenga
en cuenta un envejecimiento y una histéresis del oscilador de YIG.
Además, la invención se basa en el problema de indicar una
disposición para la puesta en práctica del procedimiento.
Este problema se resuelve según la invención con
las características indicadas en las reivindicaciones 1 y 9.
En las reivindicaciones subordinadas se indican
perfeccionamientos.
La invención emplea de manera conocida un bucle
de regulación de frecuencia como ayuda de enclavamiento para el PLL
de banda relativamente estrecha. Para superar faltas de exactitud
en el preajuste del oscilador de YIG a la zona de retención del
bucle de regulación de frecuencia, las cuales han de atribuirse al
envejecimiento y la histéresis del oscilador de YIG, se pone en
marcha adicionalmente durante un cambio de frecuencia, por medio de
un microprocesador, una rutina de retención que actúa sobre la
corriente de la bobina de sincronización principal del oscilador de
YIG y que tiene en cuenta estas inexactitudes.
Las soluciones según la invención hacen posible,
en cooperación con el bucle de regulación de frecuencia y el PLL,
un enclavamiento seguro y rápido de la frecuencia real en una nueva
frecuencia de funcionamiento. En las reivindicaciones subordinadas
se indican rutinas de retención ventajosas para una conexión
alternativa del oscilador de YIG a uno o dos osciladores de cuarzo.
Asimismo, se indica el modo en que puede compensarse también
ventajosamente con la invención una deriva del oscilador de YIG
enclavado en una frecuencia de funcionamiento. Un perfeccionamiento
ventajoso de la invención concierne al almacenamiento del
desplazamiento basado en envejecimiento para una ejecución más
rápida de procesos de enclavamiento subsiguientes.
La invención puede aplicarse a un oscilador de
YIG que se utilice como fuente de señales de microondas pobre en
ruido y que cubra con dos osciladores de cuarzo estables en
frecuencia a largo plazo una zona grande de sincronización de
frecuencia, por ejemplo toda la banda X. Uno de los osciladores de
cuarzo actúa en el PLL sobre un multiplicador de frecuencia
ajustable y selecciona el segmento de frecuencia deseado de la
etapa de preparación a partir de la zona de sincronización
relativamente ancha del oscilador de YIG con f1 y el otro oscilador
de cuarzo determina la frecuencia de partida f2 dentro de este
segmento a través de un sintetizador digital directo (DDS). El
oscilador de YIG oscila en este circuito en su salida con la
frecuencia combinada f_{YIG} = n * f1 + f2.
Se explican ejemplos de ejecución de la invención
con más detalle haciendo referencia al dibujo.
La Figura 1 muestra una disposición para poner en
práctica el procedimiento de enclavamiento según la invención, en
la que el oscilador de YIG está conectado a dos osciladores de
cuarzo,
la Figura 2 muestra el desarrollo de un
procedimiento de enclavamiento según la invención que comienza
intencionadamente por encima de la nueva frecuencia de
funcionamiento f_{NOM},
la Figura 3 muestra el desarrollo de un
procedimiento de enclavamiento según la invención, en el que la
rutina de retención se inicia con una corriente de bobina
(I_{SP}) que, según la curva característica específica del tipo
del oscilador de YIG, está asociada a la nueva frecuencia de
funcionamiento f_{NOM},
la Figura 4 muestra el desarrollo de un
procedimiento de enclavamiento según la invención con una rutina de
sincronización adicional para la bobina de FM y
la Figura 5 muestra una disposición para la
puesta en práctica del procedimiento según la invención, en la que
el oscilador de YIG está conectado solamente a un oscilador de
cuarzo.
La disposición mostrada en la Figura 1 consiste
en un oscilador de YIG 1 con una bobina de sincronización principal
13 y una bobina de FM 14, una etapa de desacoplo 2, un mezclador de
frecuencia 3, un multiplicador de frecuencia 4, dos osciladores de
cuarzo 5 y 6, un sintetizador digital directo 7, un discriminador de
frecuencia 10 con un comparador de fase 8 y una etapa de salida 20,
un filtro de bucle 9, una resistencia óhmica 15, un detector 11 de
bloqueo del PLL, un vigilante 19 de la corriente de la bobina de
FM, un interruptor analógico 16, un microprocesador 17, un
convertidor D-A 18 y un convertidor
U-I 12.
El oscilador de YIG 1 dispone de dos entradas
para la sincronización de frecuencia. Con la bobina de
sincronización principal 13 se puede sincronizar toda la zona de
oscilación del oscilador de YIG, y además la bobina de FM 14
permite una sincronización fina de la frecuencia del oscilador.
Con miras a suprimir el ruido de fase próximo a
la portadora, el oscilador de YIG 1 está conectado a los dos
osciladores de cuarzo 5 y 6 estables en frecuencia a largo plazo.
La señal de salida del oscilador de YIG 1 es entregada aquí como
valor real al mezclador de frecuencia 3 después de que previamente
haya tenido lugar en la etapa de desacoplo 2 una derivación de la
señal de salida como señal útil. El oscilador de cuarzo 5
suministra el valor nominal f1, que, después de multiplicación por
un factor prefijable n en el multiplicador de frecuencia 4, se
entrega también al mezclador de frecuencia 3 y forma con el valor
real la señal de batido IF en la salida del mezclador de frecuencia
3. La señal de salida del mezclador de frecuencia 3 es entregada al
comparador de fase 8 del discriminador de frecuencia 10 y comparada
allí con la frecuencia de salida (f2) del sintetizador digital
directo (DDS) 7, el cual es alimentado por el segundo oscilador de
cuarzo 6. Se puede prefijar desde fuera la frecuencia de salida del
DDS.
En el discriminador de frecuencia 10 se
descompone el comparador de fase 8 del lado de entrada, de manera
conocida (Gardner; como se ha indicado antes), en dos componentes
en cuadratura, sirviendo al mismo tiempo el detector en fase como
comparador de fase para el PLL. A este fin, la componente en fase
sen se deriva del discriminador de frecuencia 10 después de la
detección de fase y se entrega a la entrada del filtro de bucle
9.
Las componentes en cuadratura detectadas sen y
cos son multiplicadas una por otra en la etapa de salida 20 del
discriminador de frecuencia 10 después de un filtrado y una
diferenciación de una de las dos componentes y el producto de señal
forma la señal de salida \Deltaf del discriminador de frecuencia
10. Esta señal de salida \Deltaf es sustancialmente, salvo una
ondulación despreciable, la señal de tensión continua cuyo nivel es
proporcional a la diferencia de las frecuencias alimentadas al
comparador de fase 8. Esta es entregada a la entrada de un detector
11 de bloqueo del PLL y alimentada en paralelo con éste, a través
de un interruptor analógico 16, a la rama de realimentación
negativa del filtro de bucle 9 formado como integrador con un
amplificador operacional pobre en ruido. El interruptor analógico
16 puede ser controlado con una señal de ajuste U_{SCH} desde el
detector 11 de bloqueo del PLL.
El filtro de bucle 9 entrega la tensión de salida
U_{FM}. Esta tensión de salida, transformada a través de una
resistencia óhmica 15, es alimentada directamente como corriente de
bobina I_{FM} a la bobina de FM 14 del oscilador de YIG 1 y
entregada en paralelo con ésta al vigilante 19 de la corriente de la
bobina de FM.
La bobina de sincronización principal 13 del
oscilador de YIG 1 es alimentada con una corriente I_{SP} por un
convertidor U-I controlable 12. El convertidor
U-I 12 es controlado por el microprocesador 17 a
través de un convertidor D-A 18.
El microprocesador 17 evalúa la señal de salida
UD del detector 11 de bloqueo del PLL y la señal de salida del
vigilante 19 de la corriente de la bobina de FM.
Para un cambio de frecuencia, las señales de
frecuencia entregadas por los osciladores de cuarzo 5, 6 son
ajustadas a la nueva frecuencia de funcionamiento f_{NOM} por
medio del multiplicador de frecuencia 4 o por medio del
sintetizador digital directo 7. Dado que la nueva frecuencia de
funcionamiento f_{NOM} está usualmente fuera de la zona de
retención del PLL, éste se desenclava. La señal de salida
\Delta\Phi del comparador de fase 8 que entonces se presenta
conduce a una nueva desviación de cero de la señal de salida
\Deltaf del discriminador de frecuencia 10, con lo que el detector
11 de bloqueo del PLL emite una señal de ajuste U_{SCH} para
cerrar el interruptor analógico 16.
El microprocesador 17 inicia seguidamente una
rutina de retención con la cual se desplazan deliberadamente la
frecuencia media f_{0} del oscilador de YIG 1 y la zona de
retención \DeltaFM del bucle de regulación de frecuencia asociada
al mismo hasta que la nueva frecuencia de funcionamiento f_{NOM}
caiga en la zona de retención \DeltaFM. La frecuencia media
f_{0} del oscilador es la frecuencia de salida del oscilador de
YIG 1, que se ajusta en función de la corriente ajustada I_{SP}
en la bobina de sincronización principal 13 y con la bobina de FM
14 sin corriente (I_{FM} = 0) bajo la influencia del
envejecimiento y la histéresis. La zona de retención \DeltaFM del
bucle de regulación de frecuencia está dispuesta simétricamente en
torno a esta frecuencia media f_{0} del oscilador y limitada por
la máxima magnitud posible de la corriente I_{FM} en la bobina de
FM 14, la cual a su vez viene dada por la zona de tensión finita
–U_{max} < U_{FM} < +U_{max} en la salida del filtro de
bucle 9. Dado que el bucle de regulación de frecuencia se encuentra
en el estado desenclavado antes de la rutina de retención y al
comienzo de ésta, la tensión de salida U_{FM} del filtro de bucle
9 está situada en la limitación de tensión positiva o negativa del
filtro de bucle 9 conectado como integrador y, como consecuencia,
no se ajusta de momento ninguna frecuencia real unívoca f bajo una
corriente de bobina aplicada I_{SP}, sino que, por el contrario,
la frecuencia real f puede presentarse en el borde superior o
inferior de la zona de retención \DeltaFM centrada en torno a la
frecuencia media imaginaria f_{0} del oscilador. Si en el
desarrollo de la rutina de retención la nueva frecuencia de
funcionamiento f_{NOM} cae en la zona de retención \DeltaFM
desplazada con la corriente I_{SP} de la bobina, el bucle de
regulación de frecuencia lleva entonces la frecuencia real f del
oscilador de YIG 1 a la nueva frecuencia de funcionamiento
f_{NOM}.
La Figura 2 muestra el desarrollo en el tiempo de
una rutina de retención. La rutina de retención consiste aquí en
una reducción sucesiva de la frecuencia media f_{0} del oscilador
de YIG 1 bajo el control del microprocesador 17, el cual aplica la
corriente I_{SP} a la bobina de sincronización principal 13 a
través del convertidor D/A 18 y el convertidor U-I
pospuesto 12.
La rutina de retención se inicia en el instante
t_{0} con una frecuencia real f que, teniendo en cuenta la
desviación máxima de la curva característica que ha de suponerse
por experiencia para un tipo de oscilador de YIG determinado a
consecuencia del envejecimiento y la histéresis, está con seguridad
por encima de la nueva frecuencia de funcionamiento f_{NOM}. El
estado indefinido de la frecuencia real f en los distintos pasos de
iteración está indicado para cada paso de iteración con una zona de
retención \DeltaFM dibujada en forma de barras, en cuyo límite
superior o inferior se encuentra la frecuencia real f. La
frecuencia media imaginaria f_{0} del oscilador está representada
en la Figura 2 como una línea de trazos. En la frecuencia media
representada f_{0} del oscilador se pueden registrar la magnitud
relativa de los pasos \DeltaISP de la corriente de la bobina en
comparación con la zona de retención \DeltaFM y la duración del
ciclo \Delta\tau de la rutina de retención. Partiendo de un
valor de arranque inicial, el microprocesador 17 reduce la corriente
I_{SP} de la bobina en pasos de corriente de bobina adyacentes
constantes que tienen como consecuencia pasos de frecuencia
\DeltaISP hasta que la señal de salida U_{D} del detector 11 de
bloqueo del PLL vigilada por el microprocesador 17 adopte el estado
de señal "ALTO". A este fin, una zona de retención \DeltaFM
del bucle de regulación de fase que se desplaza con la corriente
I_{SP} de la bobina ha de confinar la nueva frecuencia de
funcionamiento f_{NOM} - en la Figura 2 este instante se
identifica con t_{E} - y la frecuencia real f ha de ser llevada
del bucle de regulación de frecuencia conectado dentro de la
duración del ciclo \Delta\tau a la zona retención del PLL y de
éste a la nueva frecuencia de funcionamiento f_{NOM}. Los pasos
de la corriente de la bobina se han diseñado según la invención de
modo que los pasos de frecuencia \DeltaISP producidos con ellos
en la salida del oscilador de YIG 1 sean más pequeños que la zona de
retención \DeltaFM del bucle de regulación de frecuencia.
Para un oscilador de YIG en la banda X usual en
el mercado, la rutina de retención anteriormente descrita puede
iniciarse con una corriente I_{SP} de la bobina que, según la
característica del oscilador de YIG 1, produzca una frecuencia media
f_{0} del oscilador que esté aproximadamente 40 MHz por encima de
la nueva frecuencia de funcionamiento f_{NOM}. Sin embargo, no se
ajustará este valor de frecuencia, ya que la frecuencia real es
influenciada por el envejecimiento y la histéresis y, por este
motivo, se desvía de la curva característica. A una frecuencia de
retención \DeltaFM del bucle de regulación de frecuencia de 4
MHz, típica en la banda X, es adecuado para el paso de corriente de
bobina menor según la invención un valor que conduzca a un paso de
frecuencia \DeltaISP de 3,5 MHz. Por tanto, partiendo del valor
de arranque inicial se cubre sin solución de continuidad un dominio
de frecuencia situado debajo. La duración del ciclo \Delta\tau de
la rutina de retención puede ser de aproximadamente 10 ms. Los
valores anteriores se indican sólo como ejemplos y pueden ser
adaptados a voluntad por el experto a las particularidades de cada
caso, sin que se requiera para ello una actividad inventiva.
En la Figura 3 se muestra otra ejecución de una
rutina de retención según la invención. En esta rutina de
retención, a diferencia de la rutina de retención anteriormente
descrita, se trabaja con pasos variables de la corriente de la
bobina. La anchura del paso se divide por la mitad de un paso de
iteración a otro y la dirección de regulación de los pasos de la
corriente de la bobina depende del signo de la desviación de
frecuencia que ha quedado en el paso de iteración precedente. Para
calcular este signo se evalúa la señal de salida \Deltaf del
discriminador de frecuencia 10 que contiene esta información.
La rutina de retención se inicia en el instante
t_{0} con una corriente de bobina I_{SP} que, según la curva
característica del oscilador de YIG 1, conduce a una frecuencia
media f_{0} de este oscilador que corresponde a la nueva
frecuencia de funcionamiento f_{NOM}. A consecuencia del
envejecimiento y la histéresis, no se ajustará esta frecuencia.
Para la descripción de la rutina de retención se ha supuesto aquí
que se ajusta una frecuencia real por encima de la nueva frecuencia
de funcionamiento f_{NOM}. Sin embargo, se podría presentar
igualmente una desviación de frecuencia negativa. Como se ha
descrito anteriormente, la frecuencia real no está definida cuando
está desenclavado el bucle de regulación de frecuencia y se
ajustará dentro de la zona de retención \DeltaFM en el borde
inferior o superior de esta zona. La zona de ajuste de las
frecuencias reales en los distintos pasos de iteración se ha
representado con barras. El paso de iteración en el instante
t_{1} se inicia con un paso de corriente de la bobina cuyo valor
es 1/4 de la diferencia de corriente de la bobina, que corresponde
a una zona de enclavamiento supuesta \DeltaF que está dispuesta
simétricamente en torno a la frecuencia media f_{0} del oscilador
primeramente ajustada. El tamaño de esta zona de enclavamiento
\DeltaF se fija de modo que, para un tipo de oscilador de YIG
determinado, la nueva frecuencia de funcionamiento f_{NOM} esté en
cualquier caso dentro de esta zona de enclavamiento \DeltaF
cuando en el primer paso de iteración se ajuste una frecuencia real
f con el valor de la nueva frecuencia de funcionamiento
f_{NOM}.
El paso de corriente de bobina en el instante
t_{1} se realiza según la invención con signo invertido, es
decir, aquí con signo negativo, a causa de la desviación de
frecuencia positiva precedente supuesta a título de ejemplo. El
microprocesador 17 recibe del detector 11 de bloqueo del PLL la
información para la elección del signo. El detector 11 de bloqueo
del PLL está equipado, para su utilización en esta rutina de
retención, con dos señales de salida binarias complementarias una de
otra, una de las cuales adopta el estado de señal "ALTO" bajo
una señal de salida positiva \Deltaf del discriminador de
frecuencia 10 y la otra lo adopta cuando dicha señal de salida es
negativa. Para la señal de salida \DeltaF = 0, las salidas ya no
son complementarias; ambas salidas pasan entonces al estado de
señal "BAJO".
Cuando sigue existiendo una desviación de
frecuencia después de la ejecución del paso de corriente de bobina
precedente, lo que se ha supuesto en el caso mostrado en la Figura
3, se ejecuta entonces el paso de corriente de bobina siguiente en
el instante t_{2} con la mitad de la anchura del paso precedente.
Su valor es de 1/8 de la diferencia de corriente de la bobina, que
corresponde a la zona de enclavamiento \DeltaF. El signo de este
paso es positivo, ya que en el paso de iteración precedente ha
quedado una desviación de frecuencia negativa. Con la ejecución de
este paso de corriente de bobina se pretende suponer aquí que la
zona de retención \DeltaFM del bucle de regulación de frecuencia
confina la nueva frecuencia de funcionamiento f_{NOM}. El bucle
de regulación de frecuencia conectado al principio de la rutina de
retención a través del interruptor analógico 16 lleva la frecuencia
real f a la zona de retención del PLL, el cual a su vez lleva la
frecuencia real f a la nueva frecuencia de funcionamiento
f_{NOM}. Si la zona de retención \DeltaFM en el instante
t_{2} no confina aún la nueva frecuencia de funcionamiento
f_{NOM}, se continúa entonces la rutina de retención con una
nueva división por la mitad de los pasos de corriente de la bobina y
con la inversión del signo en función de la señal de salida. La
rutina de retención anteriormente descrita tiene la ventaja de que
la frecuencia real f se aproxima así muy rápidamente en pocos pasos
de iteración a la nueva frecuencia de funcionamiento f_{NOM}, con
lo que se enclavan los bucles de regulación.
Para el funcionamiento de un oscilador de YIG en
la banda X se puede suponer un valor de 20 MHz para una posible
zona de enclavamiento \DeltaF. Este valor depende del respectivo
tipo de componentes del oscilador de YIG.
Cuando la frecuencia real f ha sido llevada a la
nueva frecuencia de funcionamiento f_{NOM}, el detector 11 de
bloqueo del PLL genera una señal de conexión U_{SCH} con la que
se abre el interruptor analógico 16. Se separa así el bucle de
regulación de frecuencia, puesto que la señal de salida \DeltaFM
del discriminador de frecuencia 10 ya no llega a la rama de
realimentación negativa del filtro de bucle 9. Esta función de
desconexión es opcional y no resulta absolutamente necesaria, ya que
al entrar la frecuencia real f en la zona de retención del PLL,
éste resulta ser dominante frente al bucle de regulación de
frecuencia a causa de su amplificación de corriente continua
sustancialmente mayor. La desconexión del bucle de regulación de
frecuencia tiene la ventaja de que el PLL no es afectado
negativamente por el ruido del bucle de regulación de
frecuencia.
Un envejecimiento del oscilador de YIG 1 produce
en primer lugar un desplazamiento del punto cero de la correlación
lineal entre la corriente I_{SP} de la bobina y la frecuencia
real f. La pendiente de esta curva característica no resulta
afectada por esto. Esta propiedad del envejecimiento hace posible
que el microprocesador 17, en estado enclavado del PLL, calcule el
desplazamiento de la frecuencia real f originado por el
envejecimiento, lo almacene y lo tenga en cuenta para rutinas de
retención subsiguientes al efectuarse un cambio de frecuencia
solicitado. Una rutina de retención subsiguiente ha de tener en
cuenta entonces solamente el defecto de histéresis y, por tanto,
se desarrolla en forma considerablemente más rápida.
En la Figura 4 se muestra el modo en que se
desarrolla una rutina de sincronización opcional a continuación de
una de las rutinas de retención anteriormente descritas. Esa rutina
de sincronización es también una regulación paso a paso de la
corriente I_{SP} de la bobina de sincronización principal 13,
controlada por el microprocesador 17, con el objetivo de llevar la
corriente I_{FM} de la bobina de FM 14 a una zona de trabajo
preferida para el amplificador operacional del filtro de bucle 9. En
la Figura 4 se muestra la zona preferida de trabajo de la corriente
con la zona de frecuencia correspondiente como zona de frecuencia
de trabajo \DeltaAB. La regulación de la corriente I_{SP} de la
bobina en esta rutina se efectúa en función de la señales de salida
del vigilante 19 de la corriente de la bobina de FM, el cual
detecta la corriente I_{FM} de esta bobina a la salida del filtro
de bucle 9.
El vigilante 19 de la corriente de la bobina de
FM está equipado, como un discriminador de ventana, con dos salidas
de señal binarias, una de las cuales adopta el estado de señal
"ALTO" cuando la corriente I_{FM} de la bobina sobrepasa un
valor umbral superior +I_{MAX} y la otra pasa a este estado de
señal cuando se sobrepasa un valor umbral inferior -I_{MAX}. Si
la corriente I_{FM} de la bobina se encuentra dentro de la
ventana entre +I_{MAX} y -I_{MAX}, las dos salidas de señal
adoptan entonces el estado de señal "BAJO". En la rutina de
sincronización se regula en el ejemplo de ejecución la corriente
I_{SP} de la bobina con pasos de esta corriente cuyos pasos de
frecuencia \DeltaISP_{A} son más pequeños que los pasos de
frecuencia \DeltaISP en la rutina de retención precedente.
Asimismo, se elige también una menor duración del ciclo
\Delta\tau_{A} para la rutina de sincronización. Ahora bien, la
rutina de sincronización según la invención se puede ejecutar con
otros pasos de corriente de bobina y otras duraciones del
ciclo.
La rutina de sincronización se inicia en el
instante t_{A} después de recorrido el último paso de iteración
de la rutina de retención. En el caso de corrientes de bobina
detectadas I_{FM} > +I_{MAX} se ejecutan pasos de corriente
de bobina con signo negativo, es decir que se reduce la frecuencia
media f_{0} del oscilador, y en el caso de corrientes de bobina
detectadas I_{FM} < -I_{MAX} se efectúa una regulación de la
corriente I_{SP} de la bobina en dirección contraria. Si las dos
salidas de señal del vigilante 19 de la corriente de la bobina de
FM presentan entonces el estado "BAJO", se pone fin a la
rutina de sincronización por medio del microprocesador 17. En la
Figura 4 se ha supuesto para esto el instante t_{B}.
En funcionamiento del oscilador de YIG 1
enclavado a la nueva frecuencia de funcionamiento f_{NOM} la
actuación del PLL puede ser afectada negativamente, a causa de una
deriva del oscilador de YIG, por una corriente de bobina demasiado
alta I_{FM} con la que este PLL compensa la deriva. Para que la
corriente I_{FM} de la bobina permanezca en la zona de trabajo
del filtro de bucle 9, se inicia opcionalmente por el
microprocesador 17 una rutina deriva que se ejecuta con los mismos
medios que la rutina de sincronización anteriormente descrita:
vigilante 19 de la corriente de la bobina de FM como discriminador
de ventana con los valores umbral +I_{MAX} y -I_{MAX}, pasos de
frecuencia \DeltaISP_{A}, duración de ciclo \Delta\tau_{A},
inversión de signo para los pasos de frecuencia a corrientes de
bobina I_{FM} demasiado grandes o demasiado pequeñas. El PLL no se
sale entonces de su paso, ya que los pasos de frecuencia iniciados
por el microprocesador 17 no son bruscos, sino que se inician con
cierta constante de tiempo en el dominio de ms. La utilización de
esta rutina de deriva es opcional y depende de la deriva a esperar
en el tipo de oscilador de YIG empleado y del tipo de filtro de
bucle.
En la Figura 5 se muestra una disposición para la
puesta en práctica del procedimiento según la invención, en la que,
en comparación con la disposición mostrada en la Figura 1, el
oscilador de YIG 1 está conectado solamente a un oscilador de
cuarzo 5. Por lo demás, esta disposición corresponde a la
disposición mostrada en la Figura 1 y a la descripción pertinente.
Con el segundo oscilador de cuarzo 6 se suprimen en esta disposición
también el mezclador de frecuencia 3, ya que la señal de salida del
oscilador de YIG 1, después de recorrer la etapa de desacoplo 2, es
entregada directamente como frecuencia real f al comparador de fase
8 del discriminador de frecuencia 10. Con el oscilador de cuarzo 6
se suprime también el DDS 7.
En esta disposición, a diferencia de la
disposición descrita con referencia a la Figura 1, existe solamente
una nueva frecuencia de funcionamiento f_{NOM}. En la disposición
según la Figura 1 se obtienen a la salida del mezclador de
frecuencia 3 dos bandas laterales que conducen a las dos nuevas
frecuencias de funcionamiento f_{NOM} = n * f1 +/- f2.
La disposición según la Figura 5 con solamente
una nueva frecuencia de funcionamiento tiene la ventaja de que puede
utilizarse también sin problemas la rutina de retención según la
Figura 3, en la que la corriente I_{SP} de la bobina se inicia
en la nueva frecuencia de funcionamiento f_{NOM}. En la
disposición con dos nuevas frecuencias de funcionamiento f_{NOM}
la frecuencia real f se puede enclavar, con la rutina de retención
según la Figura 3, en una nueva frecuencia de funcionamiento falsa
f_{NOM} cuando tenga que elegirse demasiado grande la zona de
enclavamiento \DeltaF a causa de la consideración de un
envejecimiento y una histéresis. En tal caso, tendría que utilizarse
la rutina de retención según la Figura 2, con la cual se asegura
que la frecuencia real f se enclave definitivamente en la nueva
frecuencia de funcionamiento superior f_{NOM} = n * f1 + f2.
Claims (15)
1. Procedimiento para enclavar un bucle de
regulación de fase (PLL) en torno a un oscilador de YIG cuya
frecuencia se introduce en la zona de retención del PLL por medio
de un bucle de regulación de frecuencia equipado con un
discriminador de frecuencia, pudiendo desconectarse el bucle de
regulación de frecuencia una vez efectuado el enclavamiento del PLL,
caracterizado porque para un cambio de frecuencia prefijado
se efectúa el preajuste de la frecuencia del oscilador de YIG (1)
por medio de un microprocesador (17) que varía paso a paso la
corriente (I_{SP}) de la bobina de sincronización principal (13)
del oscilador de YIG (1) en una rutina de retención iterativa hasta
que la zona de retención (\DeltaFM) del bucle de regulación de
frecuencia conectado, que se traslada con la corriente (I_{SP})
de la bobina, confine la nueva frecuencia de funcionamiento
(f_{NOM}), tras lo cual el bucle de regulación de frecuencia
conectado lleva la frecuencia del oscilador a la zona de retención
del PLL y este PLL enclava la frecuencia del oscilador en la nueva
frecuencia de funcionamiento (f_{NOM}), y porque el
microprocesador (17) interrumpe la rutina de retención cuando un
detector (11) de bloqueo del PLL comunica al microprocesador (17)
el enclavamiento efectuado en la nueva frecuencia de funcionamiento
(f_{NOM}).
2. Procedimiento según la reivindicación 1,
caracterizado porque la rutina de retención se inicia con
una corriente de bobina (I_{SP}) que asegura que, incluso
teniendo en cuenta la desviación máxima posible de la curva
característica a consecuencia de envejecimiento e histéresis, la
frecuencia real (f) del oscilador de YIG (1) esté por encima de la
nueva frecuencia de funcionamiento (f_{NOM}), porque el
microprocesador (17) reduce la corriente (I_{SP}) de la bobina en
pasos adyacentes uniformes hasta que la zona de retención
(\DeltaFM) del bucle de regulación de frecuencia confina la nueva
frecuencia de funcionamiento (f_{NOM}) y enclava la frecuencia
real (f) en la nueva frecuencia de funcionamiento (f_{NOM})
dentro de la duración (\Delta\tau) del ciclo de la rutina de
retención por medio de los bucles de regulación, y porque el tamaño
de los pasos de frecuencia (\DeltaISP) producidos por los pasos
de la corriente de la bobina es menor que la zona de retención
(\DeltaFM) del bucle de regulación de frecuencia.
3. Procedimiento según la reivindicación 1,
caracterizado porque la rutina de retención se inicia con
una corriente (I-{SP}) de la bobina que, según la curva
característica del oscilador, está asociada a la nueva frecuencia de
funcionamiento (f_{NOM}), porque al presentarse una desviación de
la frecuencia real motivada por envejecimiento e histéresis el
microprocesador (17) desplaza la corriente (I_{SP}) de la bobina
en un cuarto de una zona de enclavamiento prefijada (\DeltaF) para
un segundo paso de iteración siguiente, reduciéndose en este valor
la corriente inicial (I_{SP}) de la bobina bajo una desviación de
frecuencia positiva e incrementándose ésta en este valor bajo una
desviación de frecuencia negativa, porque en el caso de una
desviación persistente la corriente (I_{SP}) de la bobina es
incrementada o reducida nuevamente en pasos de iteración adicionales
de la manera anteriormente descrita en la medida de la mitad de la
cuantía de regulación precedente hasta que la zona de retención
(\DeltaFM) del bucle de regulación de frecuencia confine la nueva
frecuencia de funcionamiento (f_{NOM}).
4. Procedimiento según una de las
reivindicaciones 1 a 3, caracterizado porque el
microprocesador (17) calcula, antes de un cambio de frecuencia, el
desplazamiento de la frecuencia real (f) motivado por envejecimiento
en un cambio de frecuencia precedente, almacena este desplazamiento
y tiene en cuenta este valor en el cambio de frecuencia existente
a la nueva frecuencia de funcionamiento (f_{NOM}) para la fijación
del valor de arranque para la corriente (I-{SP}) de la
bobina.
5. Procedimiento según una de las
reivindicaciones 1 a 4, caracterizado porque el
microprocesador (17) conecta directamente, a continuación de la
rutina de retención terminada, una rutina de sincronización para la
bobina de FM (14), en la que, en función de la señal de salida de
un vigilante (19) de la corriente de la bobina de FM, que detecta
la corriente (I_{FM}) de la bobina de FM (14) y la comunica al
microprocesador (17), se controla, por medio de una regulación
iterativa de la corriente (I_{SP}) de la bobina de sincronización
principal (13), la corriente (I_{FM}) de la bobina de FM (14) a
través del microprocesador (17) para llevarla a una zona de trabajo
preferida cuya zona de frecuencia correspondiente ocupa en su
extensión como zona de frecuencia de trabajo (\DeltaAB) una parte
de la zona de retención (\DeltaFM) del circuito de regulación de
frecuencia.
6. Procedimiento según la reivindicación 5,
caracterizado porque la corriente (I_{SP}) de la bobina de
sincronización principal (13) se regula en pasos uniformes que
tienen como consecuencia pasos de frecuencia uniformes
(\DeltaISP_{A}), y porque la regulación se efectúa con una
duración de ciclo (\Delta\tau_{A}) que es menor que la duración
(\Delta\tau) del ciclo de la rutina de retención.
7. Procedimiento según una de las
reivindicaciones 1 a 6, caracterizado porque, una vez
efectuada la sincronización del oscilador de YIG (1) con la nueva
frecuencia nominal, se regula una deriva producida en el oscilador
de YIG (1) por medio de la bobina de FM (14), a cuyo fin el
microprocesador (17) controla la corriente (I_{SP}) de la bobina
de sincronización principal (13) en función de la señal de salida de
un vigilante (19) de la corriente de la bobina de FM, que detecta
la corriente (I_{FM}) de la bobina de FM (14), de modo que la
corriente (I_{FM}) de la bobina de FM (14) desviada a consecuencia
de la deriva se encuentra nuevamente en su zona de frecuencia de
trabajo (\DeltaAB).
8. Procedimiento según una de las
reivindicaciones 1 a 7, caracterizado porque el
microprocesador (17), al efectuar un primer recorrido de la rutina
de retención, calcula el desplazamiento originado a consecuencia de
envejecimiento e histéresis, lo almacena y, en la próxima puesta en
marcha de la rutina de retención, lo tiene en cuenta para la
fijación del valor de arranque para la corriente (I_{SP}) de la
bobina de sincronización principal (13).
9. Disposición para poner en práctica el
procedimiento según una de las reivindicaciones precedentes,
caracterizada porque
- se compara una parte prefijable de la señal de
salida del oscilador de YIG (1) con una frecuencia de referencia
por medio de una etapa de desacoplo (2) en un discriminador de
frecuencia (10),
- se entrega la señal de salida (\Deltaf) del
discriminador de frecuencia (10) a la rama de realimentación
negativa de un filtro de bucle (9) configurado como integrador,
cuya corriente de salida se utiliza directamente como corriente
(I_{FM}) de bobina para regular el campo magnético de la bobina de
FM (13) del oscilador de YIG (1),
- se genera la corriente (I_{SP}) de la bobina
de sincronización principal (13) del oscilador de YIG (1) por medio
de un convertidor U-I (12) que se controla por
medio de un microprocesador (17) a través de un convertidor
D-A (18),
- se detecta la señal de salida (\Deltaf) del
discriminador de frecuencia (10) por medio de un detector (11) de
bloqueo del PLL que entrega su señal de salida (U_{D}) al
microprocesador (17),
- se deriva de un comparador de fase (8) del
discriminador de frecuencia (10) una señal en fase (sen) y se
entrega ésta a la entrada del filtro de bucle (9).
10. Disposición según la reivindicación 9,
caracterizada porque la señal de salida del detector (11)
de bloqueo del PLL es binaria y varía su estado cuando la señal de
salida (\Deltaf) del discriminador de frecuencia (10) adopta el
valor "cero".
11. Disposición según la reivindicación 9,
caracterizada porque el detector (11) de bloqueo del PLL
presenta dos salidas de señal binarias acopladas una con otra que
adoptan de manera opuesta los estados BAJO y ALTO y varían estos
estados cuando la salida (\Deltaf) del discriminador de
frecuencia (10) varía su valor de "mayor que cero" a un valor
"menor que cero".
12. Disposición según una de las reivindicaciones
9, 10 y 11, caracterizada porque se vigila la señal de
salida (U_{FM}) del filtro de bucle (9) por medio de un vigilante
(19) de la corriente de la bobina de FM que presenta dos salidas de
señal binarias, una de las cuales adopta el estado ALTO cuando el
valor de la señal de salida (U_{FM}) del filtro de bucle (9)
sobrepasa un valor límite superior (+U_{MAX}) y la otra adopta el
estado ALTO cuando el valor de la salida (U_{FM}) del filtro de
bucle (9) se queda por debajo de un valor límite inferior
(-U_{MAX}).
13. Disposición según una de las reivindicaciones
9 a 12, caracterizada porque el oscilador de YIG (1) está
conectado a dos osciladores de cuarzo (5, 6), de los que uno de los
osciladores de cuarzo (5) entrega su frecuencia (f1), a través de
un multiplicador de frecuencia ajustable (4), a un mezclador de
frecuencia (3) en el que se forma con la señal de salida del
oscilador de YIG (1) una señal de batido (IF) que se entrega junto
con una frecuencia de referencia a las entradas del discriminador de
frecuencia (10), y porque esta frecuencia de referencia es la
frecuencia de salida (f2) de un sintetizador digital directo
ajustable (7) que es alimentado por el otro oscilador de cuarzo
(6).
14. Disposición según una de las reivindicaciones
9 a 12, caracterizada porque el oscilador de YIG (1) está
conectado solamente a un oscilador de cuarzo (6) cuya frecuencia se
entrega a un multiplicador de frecuencia ajustable (4) y, después
de la multiplicación, se entrega al discriminador de frecuencia (10)
como frecuencia de referencia para comparación con la señal de
salida del oscilador de YIG (1).
15. Disposición según una de las reivindicaciones
9 a 14, caracterizada porque la señal de salida (\Deltaf)
del discriminador de frecuencia (10) se separa de la rama de
realimentación negativa del filtro de bucle (9) con un interruptor
analógico (16) cuando el detector (11) de bloqueo del PLL, una vez
efectuado el enclavamiento del oscilador de YIG (1) en una nueva
frecuencia de funcionamiento, entrega una señal de conexión
(U_{SCH}) al interruptor analógico.
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