EP4643372A1 - Procédé de fabrication d'une structure multicouche comprenant une couche de silicium poreux - Google Patents

Procédé de fabrication d'une structure multicouche comprenant une couche de silicium poreux

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Publication number
EP4643372A1
EP4643372A1 EP23837370.8A EP23837370A EP4643372A1 EP 4643372 A1 EP4643372 A1 EP 4643372A1 EP 23837370 A EP23837370 A EP 23837370A EP 4643372 A1 EP4643372 A1 EP 4643372A1
Authority
EP
European Patent Office
Prior art keywords
substrate
layer
degraded
porous silicon
support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23837370.8A
Other languages
German (de)
English (en)
Inventor
Christine LAURANT
Emmanuel Augendre
Frédéric ALLIBERT
Christelle Veytizou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Soitec SA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP4643372A1 publication Critical patent/EP4643372A1/fr
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H10P90/1916—Preparing SOI wafers using bonding with separation or delamination along an ion implanted layer, e.g. Smart-cut
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/20—Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators
    • H10N30/206—Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators using only longitudinal or thickness displacement, e.g. d33 or d31 type devices
    • H—ELECTRICITY
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    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/85—Piezoelectric or electrostrictive active materials
    • H10N30/853—Ceramic compositions
    • H10N30/8542—Alkali metal based oxides, e.g. lithium, sodium or potassium niobates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
    • H10P10/128—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates by direct semiconductor to semiconductor bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Definitions

  • TITLE METHOD FOR MANUFACTURING A MULTILAYER STRUCTURE COMPRISING A POROUS SILICON LAYER
  • the technical field of the invention is that of semiconductor materials for microelectronic components.
  • the invention relates more particularly to a multilayer structure suitable for high-performance radio frequency applications and comprising a buried porous silicon layer.
  • Radio frequency (RF) integrated circuits are widely used in the field of telecommunications (cellular telephony, Wi-Fi, Bluetooth, etc.). These circuits are developed on substrates (also called wafers) which mainly serve as support for their manufacture. The increase in the degree of integration and performance of RF circuits leads to an increasingly important coupling between their performance and the characteristics of the substrate on which they are formed.
  • Radio frequency (RF) circuits such as RF signal transmission-reception modules (so-called “front-end” modules), antenna switches and adapters and power amplifiers, can be developed on different types of substrates.
  • Figure 1 shows a multilayer structure 10, derived from the silicon on insulator or SOI multilayer structure (for “Silicon On Insulator” in English) and commonly used for the manufacture of RF integrated circuits.
  • This multilayer structure 10 successively comprises a support layer 11 made of high resistivity silicon (> 1 k ⁇ .cm), a charge trapping layer 12 (also called trap-rich layer), a buried oxide layer 13 and an active layer 14 in monocrystalline silicon.
  • the trapping layer 12 prevents the phenomenon of parasitic conduction at the interface between the support layer 11 and the buried oxide layer 13, this phenomenon usually being caused by free electrons which accumulate at the interface under the effect of the fixed positive charges contained in the buried oxide layer 13. Thanks to the trapping layer 12, the electrons are trapped and can no longer circulate.
  • the effective resistivity of the support layer 11 is thus increased compared to a multilayer structure devoid of trapping layer (structure called “HR-SOI”).
  • the trapping layer 12 can be made of polycrystalline silicon. The traps are located at the grain boundaries of polycrystalline silicon.
  • the combination of a high resistivity support layer 11 and a trapping layer 12 makes it possible to reduce the circuit - substrate coupling cited as an example and therefore to greatly improve the RF performance of integrated circuits manufactured from the multilayer structure 10, particularly in terms of linearity and crosstalk.
  • the passive elements (inductances, capacitances, etc.) formed above the active layer 14 benefit from a better quality factor.
  • a substrate provided with a polycrystalline silicon trapping layer has RF performance which degrades when the operating temperature increases.
  • polycrystalline silicon has the disadvantage of undergoing partial recrystallization during heat treatment stages at high temperatures, which contributes to reducing the density of traps in the layer.
  • Figure 2 schematically represents another multilayer structure 20 adapted to radio frequency applications and described in document W02021/001066A1.
  • the multilayer structure 20 comprises a support layer 21 of silicon (resistivity between 0.5 Q.cm-4 Q.cm), a layer of porous silicon 22 placed on the support layer 21, a dielectric layer 23 (for example in silicon oxide) placed on the porous silicon layer 22 and an active layer 24 (for example in silicon), also called surface layer and placed on the dielectric layer 23.
  • a support layer 21 of silicon resistivity between 0.5 Q.cm-4 Q.cm
  • a layer of porous silicon 22 placed on the support layer 21
  • a dielectric layer 23 for example in silicon oxide
  • an active layer 24 for example in silicon
  • the method of manufacturing this multilayer structure 20 comprises in particular: a step of providing a silicon support substrate; a step of porosification of a part of the support substrate to form the porous silicon layer 22; a step of depositing the dielectric layer 23 on the porous silicon layer 22; a step of providing a donor substrate comprising a buried fragile plane delimiting the surface layer 24; a step of assembling the donor substrate on the dielectric layer, by placing the surface layer 24 in contact with the dielectric layer 23; a separation step along the buried fragile plane to transfer the surface layer 24 onto the dielectric layer 23; and one or more heat treatment steps aimed at improving the crystalline quality of the surface layer 24 or its surface condition (roughness, defectiveness).
  • the aim of the invention is to reduce the risk of cracks during the transfer of a surface layer of a donor substrate onto a support substrate comprising a layer of porous silicon and to limit the phenomenon of curvature of the multilayer structure thus obtained.
  • a method of manufacturing a multilayer structure comprising the following steps: providing a support substrate comprising a support layer and a porous silicon layer disposed on the support layer; provide a donor substrate comprising a first face, a buried fragile plane and a surface layer delimited by the first face and the buried fragile plane; assemble the support substrate and the donor substrate by bonding, the surface layer of the donor substrate being placed in contact with the support substrate; and separating the surface layer from the donor substrate by fracture along the buried fragile plane.
  • At least one of the support and donor substrates comprises a degraded portion so as to prevent its sticking to the other of the support and donor substrates during the step of assembly, the degraded portion having an annular or substantially annular shape and being located less than 25 mm from the side of said degraded substrate, preferably less than 5 mm from the side of said degraded substrate.
  • the support substrate further comprises a peripheral portion of non-porous silicon arranged around the layer of porous silicon and the degraded portion is located in the assembly of the substrate support and the donor substrate, vertically to an interface between the peripheral portion of non-porous silicon and the layer of porous silicon.
  • the porous silicon layer comprises a central portion having a first substantially constant thickness and a peripheral portion having a second increasing thickness towards the side of the support substrate and the degraded portion is located, in the assembly of the support substrate and the donor substrate, vertically of a transition between the central portion and the peripheral portion of the porous silicon layer.
  • the support substrate further comprises a peripheral portion of non-porous silicon disposed around the layer of porous silicon and the degraded portion is constituted by a cavity extending into the layer of porous silicon and located at a distance less than 2 mm from an interface between the peripheral portion of non-porous silicon and the layer of porous silicon.
  • the cavity is advantageously filled with a material having a Young's modulus lower than that of porous silicon.
  • the manufacturing process according to the invention may have one or more complementary characteristics among the following, considered individually or in all technically possible combinations: the degraded portion s further extends to the side of said degraded substrate; the degraded portion is spaced from the side of said degraded substrate and has a width of between 10 ⁇ m and 4 mm; the degraded portion is constituted by a recessed portion; the recessed portion belongs to the donor substrate; the step of providing the donor substrate comprises a step of implanting light ions in a first substrate at an implantation depth to form the buried fragile plane, the recessed portion being obtained by forming a cavity of greater depth to the installation depth.
  • the recessed portion belongs to the support substrate; the degraded portion consists of a textured portion having a surface roughness greater than or equal to 1 nm; the degraded portion is constituted by a chamfered portion; the support substrate further comprises a dielectric layer disposed on the porous silicon layer; and the degraded portion is substantially annular and the degraded substrate comprises a so-called non-degraded portion located in the extension of the degraded portion, said non-degraded portion being stuck to the other of the support and donor substrates during the step of assembly.
  • Figure 1 previously described, represents a multilayer structure according to the prior art, which can be used as a starting substrate for the manufacture of radio frequency integrated circuits;
  • Figure 2 previously described, represents another multilayer structure according to the prior art, also suitable for the manufacture of radio frequency circuits;
  • Figures 3A to 3C represent a first mode of implementation of the multilayer structure manufacturing method according to the invention;
  • Figures 4A to 4C represent a second mode of implementation of the multilayer structure manufacturing method;
  • Figures 5A to 5C represent a third mode of implementation of the multilayer structure manufacturing method;
  • Figures 6A to 6C represent a fourth mode of implementation of the multilayer structure manufacturing method;
  • Figures 7A to 7C represent a fifth mode of implementation of the multilayer structure manufacturing method;
  • Figures 8A to 8C represent a sixth mode of implementation of the multilayer structure manufacturing method;
  • Figures 9A to 9C represent a seventh mode of implementation of the multilayer structure
  • FIGS 3A-3C, 4A-4C, 5A-5C, 6A-6C, 7A-7C, 8A-8C and 9A-9C illustrate different modes of implementing a process for manufacturing a multilayer structure 30.
  • the multilayer structure 30 is intended to serve as a support for the manufacture of microelectronic components, in particular radio frequency (RF) integrated circuits. It thus constitutes a brochure.
  • RF radio frequency
  • the multilayer structure 30 and the substrates 40, 50 each comprise two main faces (commonly called front faces and rear faces), for example in the shape of a disc, which extend perpendicular to the cutting plane of the figures. Furthermore, the multilayer structure 30 and the substrates 40, 50 advantageously have a plane of symmetry, symbolized by a mixed line (and passing through the center of the two main faces).
  • the method of manufacturing the multilayer structure 30 comprises the following steps S1 to S4:
  • a support substrate 40 comprising a support layer 41 and a porous silicon layer 42 arranged on the support layer 41 (cf. [Fig. 3A], [Fig. 4A], [Fig. 5A], [Fig 6A], [Fig. 7A], [Fig. 8A] and [Fig.
  • a donor substrate 50 comprising a first face 50A, a buried fragile plane 50B and a surface layer 51 delimited by the first face 50A and the buried fragile plane 50B (cf. [Fig. 3A], [Fig. 4A], [Fig. 5A], [Fig. 6A], [Fig. 7A], [Fig. 9A]);
  • the multilayer structure 30 comprising the porous silicon layer 42 is suitable for radio frequency applications aimed at: low insertion losses (low signal attenuation) and good linearity (low distortion of the signal causing harmonics) ; stability of these performances over temperature, in particular in the range of use of RF integrated circuits [-40 °C; 150°C], or even up to 225°C; low capacitive coupling between the RF integrated circuits and the support layer 41, typically thanks to a dielectric permittivity lower than that of silicon.
  • the support layer 41 of the support substrate 40 is intended to ensure the mechanical strength of the multilayer structure 30, in particular so that it can be manipulated during the manufacturing stages of the microelectronic components. Its thickness can be between 500 pm and 1 mm.
  • the support layer 41 is preferably made of silicon.
  • the silicon of the support layer 41 has an electrical resistivity of between 5 m ⁇ .cm and 20 Q.cm, preferably between 0.5 Q.cm and 4 Q.cm.
  • the porous silicon layer 42 comprises hollow pores whose diameter is preferably between 2 nm and 50 nm.
  • hollow pores we mean pores which are not entirely filled by a solid material.
  • the internal walls of the pores are advantageously lined with oxide, for example silicon dioxide (SiO2).
  • oxide for example silicon dioxide (SiO2).
  • the fact that the internal walls of the pores are lined with oxide reflects a stabilized state of the porous silicon layer 42, in which pendant bonds of the Si-Hx type have been mainly replaced by much more stable Si-O-Si bonds. .
  • the mechanical stability of the porous silicon layer 42 is improved.
  • the porosity rate of the porous silicon layer 42 is between 40% and 70%. This porosity rate ensures a good balance between the mechanical properties and electrical properties of the porous silicon layer 42.
  • the porous silicon layer 42 advantageously has a resistivity greater than 20 k ⁇ .cm.
  • step S1 of supplying the support substrate 40 may comprise a sub-step of porosifying a surface portion of a first substrate in silicon.
  • superficial portion or layer
  • the porosified portion of the first substrate constitutes the porous silicon layer 42, while the remaining portion of the first substrate, not porosified, constitutes the support layer 41.
  • the porosification sub-step is generally accomplished by electrochemical or photoelectrochemical means. It is based on a phenomenon of anodic dissolution in an acidic medium, from the silicon of the first substrate.
  • the first substrate is immersed in a solution based on hydrofluoric acid (HF).
  • HF hydrofluoric acid
  • the first substrate is in contact with an anode and a cathode is placed opposite the face to be porosified of the first substrate.
  • only the surface portion (to be porosified) of the first substrate is made of silicon.
  • the remaining portion of the first substrate, intended to form the support layer 41 may be made of another material (semiconductor or not).
  • the step S1 of supplying the support substrate 40 advantageously comprises a sub-step of annealing the porous silicon layer 42 under an oxidizing atmosphere at a temperature between 300 ° C and 400 °C, so as to stabilize the porous silicon layer 42.
  • the duration of annealing under an oxidizing atmosphere is between 5 min and 200 min.
  • annealing under an oxidizing atmosphere is followed by annealing under a neutral atmosphere, for example under nitrogen, at a temperature between 400°C and 450°C, for example at 420°C.
  • Annealing under a neutral atmosphere typically has a duration of between 2 and 16 hours, for example 10 hours.
  • Annealing under a neutral atmosphere notably avoids degassing during heat treatments subsequently applied to the multilayer structure 30, this degassing being likely to degrade the quality of said structure.
  • annealing under a neutral atmosphere tends to stabilize the curvature of the support substrate 40 provided with the porous silicon layer 42, limiting the phenomenon of curvature of the multilayer structure 30 after these heat treatments.
  • step S1 of providing the support substrate 40 may include a sub-step of forming a dielectric layer 43 on the porous silicon layer 42.
  • the dielectric layer 43 is an electrically insulating layer. It can consist of a nitride, for example silicon nitride (S isN4), or of an oxide such as silicon dioxide (SiC) or aluminum oxide (AI2O3). Its thickness can be between 200 nm and 2 pm.
  • the dielectric layer 43 can be formed by a chemical vapor deposition technique, for example by low pressure chemical vapor deposition (LPCVD), plasma-assisted chemical vapor deposition (PECVD) or even chemical deposition. in vapor phase by high density plasma (HDP-CVD).
  • LPCVD low pressure chemical vapor deposition
  • PECVD plasma-assisted chemical vapor deposition
  • HDP-CVD high density plasma
  • At least one so-called “active” part of the surface layer 51 of the donor substrate 50 is formed of a material chosen from silicon, germanium, silicon carbide, piezoelectric materials (e.g. LiNbOs, LiTaOs, etc.) and binary, ternary or quaternary alloys of type IV-IV semiconductor materials (e.g. SiGe), III-V or ll -VI.
  • the surface layer 51 is intended to be transferred to the support substrate 40 and its active part is intended to receive active components, such as transistors, during the manufacture of microelectronic components from the multilayer structure 30.
  • the thickness of the active part is preferably between 50 nm and 1.5 pm.
  • the surface layer 51 can be formed by a thin film (50 nm - 1.5 pm) of piezoelectric material or of semiconductor material (silicon, germanium, silicon carbide, alloys of type IV-IV, III-V or II-VI...), intrinsic or doped (see Figs. 3A, 4A, 5A, 6A and 9A). It is then entirely intended to receive the active components. In this case we also speak of an active layer.
  • the surface layer 51 can be formed from a stack of several sub-layers (see Figs. 7A and 8A), for example a stack comprising an active sub-layer 511 of piezoelectric or semiconductor material ( whose thickness can be between 50 nm and 1.5 pm) and a dielectric sub-layer 512 placed on the active sub-layer 511 (and whose thickness can be between 50 nm and 500 nm).
  • Step S2 of supplying the donor substrate 50 preferably comprises a sub-step of forming the buried fragile plane 50B in a second substrate.
  • the second substrate consists of a material chosen from silicon, germanium, silicon carbide, piezoelectric materials (for example LiNbOs, LiTaOs, etc.) and binary, ternary or quaternary alloys of semi-materials. type IV-IV conductors (e.g. SiGe), III-V or III-VI.
  • the buried fragile plane 50B is advantageously formed by implantation of light ions through a first face of the second substrate.
  • the ions are implanted in the second substrate at a given implantation depth, measured from the first face of the second substrate.
  • the implantation depth can be between 50 nm and 1.5 pm, for example 400 nm.
  • Light ions here designate ions of chemical species having an atomic number less than or equal to 5.
  • Light ions are preferably hydrogen or helium ions, because these ions are favorable to the formation of microcavities around the implantation depth, giving rise to the buried fragile plane 50B, as described in the SOI substrate manufacturing process known as Smart CutTM (registered trademark).
  • the step S2 of supplying the donor substrate 50 can also include the deposition of a dielectric sub-layer 512 (see Figs. 7A and 8A) on the first face of the second substrate (this dielectric sublayer 512 forming part of the surface layer 51).
  • Steps S3 and S4 described below relate to the transfer of the surface layer 51 of the donor substrate 50 to the support substrate 40.
  • the step S3 of assembling the support substrate 40 and the donor substrate 50 consists of gluing the donor substrate 50 on the side of its first face 50A on the support substrate 40. This assembly step S3 is also called the step of transfer of the donor substrate 50 to the support substrate 40.
  • the surface layer 51 of the donor substrate 50 is brought into contact with the dielectric layer 43 of the support substrate 40.
  • the surface layer 51 comprises on the surface a dielectric sub-layer 512 which is brought into contact with the dielectric layer 43 of the support substrate 40.
  • the dielectric sub-layer 512 of the donor substrate 50 and the dielectric layer 43 of the support substrate 40 are advantageously formed of the same dielectric material, preferably an oxide (eg SiC).
  • the support substrate 40 is devoid of dielectric layer 43 and the surface layer 51 comprises on the surface a dielectric sub-layer 512 which is brought into contact with the layer of porous silicon 42 of the support substrate 40.
  • the assembly of the support and donor substrates 40, 50 can be accomplished by any known bonding technique, preferably by direct bonding by molecular adhesion. This technique will not be described in detail here. It is nevertheless recalled that, prior to bonding, the support substrate 40 and the donor substrate 50 have preferably undergone cleaning and/or surface activation sequences, in order to guarantee the quality of the bonding interface in terms of defectiveness and of bonding energy. In addition, the support substrate 40 and the donor substrate 50 have preferably undergone a polishing step (for example by mechanical-chemical planarization or CMP) of their bonding surface so as to obtain a surface roughness strictly less than 0.7 nm . This roughness value, as well as all those given subsequently, are expressed as a root mean square value.
  • CMP mechanical-chemical planarization
  • Step S4 of separating the surface layer 51 by fracture along the buried fragile plane 50B makes it possible to detach the surface layer 51 from the donor substrate 50 and thus obtain the multilayer structure 30 on the one hand, and the rest of the substrate donor 50 on the other hand.
  • the remainder of donor substrate 50 can be reused to transfer other surface layers, during new iterations of the manufacturing process.
  • step S4 of separating the surface layer 51 comprises a heat treatment.
  • this heat treatment is carried out at a temperature between 200°C and 500°C, preferably between 350°C and 450°C.
  • Such heat treatment is capable of increasing the level of embrittlement of the fragile buried plane 50B, a phenomenon underlying the Smart CutTM process.
  • a temperature of the order of 400° C. is advantageous in that the assembly undergoes fewer mechanical constraints linked to the different expansion coefficients of the materials constituting the support substrate 40 and the donor substrate 50. Indeed, constraints too high are likely to affect the integrity of the porous silicon layer 42.
  • the method of manufacturing the multilayer structure 30 may comprise one or more heat treatment steps to improve the crystalline quality and/or the surface condition (roughness, defectiveness) of the layer.
  • surface 51 surface 51
  • interface consolidation annealing to consolidate the bonding interface
  • the support substrate 40 further comprises a peripheral portion made of non- porous silicon 44 (or solid silicon) arranged around the layer of porous silicon 42.
  • the layer of porous silicon 42 does not extend to the side of the support substrate 40. This is particularly the case when equipment for “double cell” type porosification was used to form the porous silicon layer 42 (a peripheral seal is supported on the face of the first substrate in contact with the acidic medium).
  • the non-porous silicon peripheral portion 44 has a width L1 which varies between 1 mm and 5 mm (for example depending on the equipment used).
  • the width of a portion of a substrate here designates the dimension of this portion measured along a radius of said substrate.
  • the thickness of the peripheral portion 44 is equal to the thickness of the porous silicon layer 42.
  • the peripheral portion made of non-porous silicon 44 tends to reduce the curvature of the multilayer structure 30 during subsequent heat treatment steps (steps of finishing the surface layer 51 or manufacturing the components). On the other hand, it is responsible for arc-shaped cracks which can appear in the surface layer 51 during the separation step S4.
  • the separation of the surface layer 51 is the result of the propagation of at least one fracture wave in the buried fragile plane 50B.
  • the fracture wave originates at a location on the buried fragile plane 50B, generally on the edge (typically circular), and propagates in all directions of the buried fragile plane 50B, in the case presented here at different speeds due to the heterogeneous composition of the underlying support substrate 40. More particularly, the fracture wave propagates much faster above non-porous silicon than above porous silicon, which absorbs more of the fracture energy. This is the origin of the cracks observed.
  • At least one of the support and donor substrates 40, 50 comprises a degraded portion 60, configured not to be stuck to the other of the support and donor substrates 40, 50 during assembly step S3.
  • the bonding of the support and donor substrates 40, 50 is only partial (that is to say, it occurs outside the degraded portion(s) 60).
  • the substrate comprising the degraded portion 60 is hereinafter called degraded substrate.
  • the degraded substrate is the donor substrate 50.
  • the degraded portion 60 belongs to the donor substrate 50. It is located, in the assembly of substrates 40 and 50, vertically to the interface between the layer of porous silicon 42 and the peripheral portion of non-porous silicon 44 (in other words, the vertical projection of the interface passes through the degraded portion 60). In addition, it extends to the side of the degraded substrate (here the donor substrate 50).
  • the degraded portion 60 of Figures 3A-3C is formed by a portion recessed relative to the first face 50A of the donor substrate 50.
  • This recessed portion also called recessed portion, can be obtained by forming a cavity (annular or substantially annular) in the donor substrate 50 from the first face 50A (see Fig.SA).
  • the depth P of this cavity measured from the first face 50A, is greater than the topology of the edge of the support substrate 40 (so as not to risk sticking to the support substrate).
  • it is advantageously greater than the implantation depth of the light ions to form the buried fragile plane 50B. It is preferably between 200 nm and 10 pm, for example 6 pm.
  • the cavity can be obtained by engraving or micromilling.
  • the degraded substrate is on the contrary the support substrate 40.
  • the degraded portion 60 belongs to the support substrate 40. As previously, it extends from the side of the degraded substrate (here the support substrate 40) until reaching or exceeding the vertical projection of the interface between the porous silicon layer 42 and the peripheral portion 44.
  • the degraded portion 60 of Figures 4A-4C is constituted by a textured portion of the dielectric layer 43, this portion being textured so as to have a surface roughness greater than or equal to 1 nm. Indeed, excessive roughness prevents the bonding of the support substrate 40 and the donor substrate 50. Apart from the degraded portion 60, the surface roughness of the support and donor substrates 40, 50 is therefore strictly less than 1 nm.
  • the textured portion can be obtained by etching the dielectric layer 43, by chemical treatment, by plasma treatment, by ion beam bombardment, by nanosecond laser annealing or by application (punching) of a textured ring to create faults.
  • the degraded portion 60 is a textured portion (Rq > 1 nm) belonging to the donor substrate 50, and more particularly to the surface layer 51.
  • the degraded portion 60 is a recessed portion belonging to the support substrate 40, and more particularly to the dielectric layer 43.
  • the depth of the corresponding cavity is preferably strictly less than the thickness of the dielectric layer 43.
  • the degraded portion 60 is arranged so as to obtain a fracture wave which propagates above a homogeneous medium comprising the porous silicon layer 42 .There are then no cracks.
  • the width L2 of the graded portion 60 is strictly greater than the width L1 of the peripheral portion 44, and preferably between 2 mm and 6 mm.
  • the degraded portion 60 belongs to the support substrate 40. It is also located (in the assembly of the substrates 40 and 50) vertically to the interface between the porous silicon layer 42 and the peripheral portion 44. On the other hand, and unlike the second mode of implementation (Figs. 4A-4C), it does not extend to the side of the support substrate 40. Otherwise said, it is spaced from the side of the support substrate 40. It is located at a distance d less than 5 mm from the side of the support substrate 40.
  • the degraded portion 60 can be formed by a recessed portion of the dielectric layer 43, as shown in FIGS. 5A-5C (and as in the second implementation variant), or by a textured portion of strong roughness of the dielectric layer 43 (as in the mode of implementation of Figures 4A-4C).
  • the degraded portion 60 belongs to the donor substrate 50. It is also located vertically to the interface between the porous silicon layer 42 and the portion peripheral 44. On the other hand, and unlike the first mode of implementation (Figs. 3A-3C), it does not extend to the side of the donor substrate 50. It is nevertheless located at a distance d less than 5 mm of the side of the donor substrate 50.
  • the degraded portion 60 can be formed by a portion set back relative to the first face 50A of the donor substrate 50, as shown in Figures 6A-6C (and as in the implementation mode work of Figures 3A-3C), or by a textured portion of high roughness of the surface layer 51 (as in the first implementation variant).
  • the degraded portion 60 is arranged so as to obtain two fracture waves each propagating in a specific region (peripheral or central) of the buried fragile plane 50B, above a homogeneous medium (comprising either the porous silicon layer 42 or the peripheral portion 44). There are therefore only two fracture fronts which do not have the possibility of joining, given that the fracture waves do not propagate opposite the damaged portion 60 (absence of bonding of the surface layer 51).
  • the width L3 of the degraded portion 60 is preferably between 10 ⁇ m and 4 mm.
  • the third and fourth modes of implementation of the manufacturing method also make it possible to obtain an (annular) portion of active layer at the periphery of the multilayer structure 30 (unlike the previous modes of implementation), this which can prove useful for the integration of microelectronic components.
  • the degraded portion 60 is constituted by a cavity (annular or substantially annular) which extends (from the bonding face of the support substrate 40) in the porous silicon layer 42, at a distance d less than 7 mm from the side of the support substrate 40 and at a distance less than 2 mm from the interface between the silicon layer porous 42 and the peripheral portion 44.
  • the cavity 60 can be formed by engraving, micromilling or nanosecond laser annealing. Its width L4 is preferably between 10 pm and 1 mm.
  • This cavity 60 allows the porous silicon layer 42 to deform (or rearrange) at least partly from the side rather than vertically, thus avoiding growths or inhomogeneities which can harm the quality of the bonding (and create by consequent areas not transferred).
  • a dielectric material typically that forming the dielectric layer 43, can cover the bottom and the side walls of the cavity 60, without however filling it entirely. Furthermore, the cavity 60 can be (with or without a dielectric coating on the bottom and the side walls) partially or completely filled with a material absorbing the fracture wave, thus forming a box of absorbent material.
  • the absorbent material has a Young's modulus lower than that of porous silicon (i.e. less than 20 GPa).
  • the cavity 60 or the absorbent box makes it possible to distinguish two distinct zones of propagation of fracture waves, above a homogeneous or practically homogeneous medium, which prevents the appearance of cracks.
  • the degraded portion 60 is produced on one and/or the other of the substrates 40-50 (on both in the example of the figures 8A-8C) by optimizing the plate edge chamfers.
  • This optimization is for example carried out by lateral engraving (“edgegrinding”) so that the chamfered part of the plate edge (constituting the degraded portion 60) extends up to the porous silicon layer 42 (before assembly when it belongs to the support substrate 40 and after assembly when it belongs to the donor substrate 50) so that there can be no bonding beyond the porous silicon layer 42.
  • the porous silicon layer 42 comprises a central portion 421 having a substantially constant thickness e1 and a peripheral portion 422 of increasing thickness e2 in the direction of the flank of the support substrate 40.
  • substantially constant it is understood that the thickness e1 of the central portion 421 does not vary by more than 5%.
  • the thickness e2 of the peripheral portion 422 can vary by more than 30% between the interface with the central portion 421 and the side of the support substrate 40.
  • Such a layer of porous silicon 42 is obtained in particular when “single cell” type porosification equipment is used (for the record, an entire face of the first substrate is exposed to the acidic medium).
  • the peripheral portion 422 of increasing thickness has a width LT which can vary between 2 mm and 25 mm.
  • the multilayer structure 30 is practically not affected by the phenomenon of cracks, because the fracture wave propagates above a generally homogeneous medium (of composition).
  • the inhomogeneity of thickness of the porous silicon at the edge of the wafer is responsible for an increase in the curvature of the multilayer structure 30 during annealing, in particular during the consolidation annealing of the bonding interface which can reach 1000 °C (the multilayer structure 30 may exhibit a deflection of 600 pm after annealing).
  • a degraded portion 60 is arranged in at least one of the support and donor substrates 40, 50.
  • the portion degraded 60 is located, in the assembly of the support substrate 40 and the donor substrate 50, vertically of the transition between the central portion 421 and the peripheral portion 422 of the porous silicon layer 42.
  • the degraded portion 60 can be a recessed portion, a textured portion (of roughness greater than or equal to 1 nm; see Figs. 9A-9C), a cavity (filled or not with absorbent material), a chamfered portion plate edge, as described previously. It can extend to the side of the degraded substrate (L2 > LT). Its width L2 is then advantageously between 3 mm and 26 mm.
  • the recessed portion in the dielectric layer 43 is the most favorable solution, because the dielectric layer 43 also plays a role in the curvature of the multilayer structure 30.
  • the degraded portion 60 is located less than 25 mm from the side of the degraded substrate, and preferably less than 7 mm in the mode of implementation of Figures 7A-7C and less than 5mm in focus modes work of Figures 3A-3C, 4A-4C, 5A-5C, 6A-6C and 8A-8C.
  • the risks of cracks in the surface layer 51 and/or excessive curvature of the multilayer structure 30 caused by inhomogeneities at the edge of the assembly can be reduced.
  • Figures 10A-10C represent a mode of implementation of the step of supplying the support substrate 40, making it possible to recreate the structure comprising a peripheral portion made of non-porous silicon 44 (see Figs. 3A-3C, 4A-4C, 5A-5C, 6A-6C, 7A-7C, 8A-8C), even if “single cell” type porosification equipment is used to form the porous silicon layer 42.
  • a first silicon substrate 90 is disbursed (for example by etching) so as to form a central cavity 91 delimited laterally by a ring 92 (made of silicon ).
  • the ring 92 constitutes a peripheral portion of the first substrate 90.
  • the thickness e3 of this ring 92 is greater than or equal to the maximum thickness (e2) of the porous silicon layer to be formed (that is to say the thickness at the sidewall).
  • the porous silicon layer 42' formed does not extend to the entire ring 92.
  • a buried portion 921 of ring 92 is left intact.
  • the width L5 of the ring 92 is such that the peripheral portion of increasing thickness of the porous silicon layer 42' is located entirely in the ring 92.
  • step S1 of supplying the support substrate 40 also prevents the porous silicon from extending onto the side of the multilayer structure 30, which can be a source of fragility or contamination. (e.g. infiltration of etching or cleaning solutions, etc. used during the manufacturing of components).
  • the degraded portion 60 of the support substrate 40 or of the donor substrate 50 may have a shape which is not completely annular (“substantially annular”). In other words, a portion of the support substrate 40 or the donor substrate 50 can be left intact in order to create a fracture initiation zone at the edge.
  • Figure 11 represents, by way of example, the bonding face of the support substrate 40 of Figure 4A.
  • the dotted line circle represents the interface between the porous silicon layer 42, in the center of the substrate, and the peripheral non-porous silicon portion 44.
  • a non-degraded portion 70 (here of the dielectric layer 43) is located in the extension of the degraded portion 60 into a ring segment, so that it completes the ring.
  • non-degraded portion is meant a portion which is stuck to the other of the substrates during assembly step S3.
  • the non-degraded portion 70 is advantageously arranged so as to include a notch 80 (commonly called “notch”) of the support substrate 40 (or of the donor substrate 50), as shown in FIG.
  • the multilayer structure 30 thus comprises the support layer 41, the porous silicon layer 42 arranged on the support layer 41, a dielectric layer 43, 512 (dielectric layer 43 and/or dielectric sublayer 512) placed on the porous silicon layer 42 and an active layer 51, 511 (surface/active layer 51 or active sublayer 511) placed on the dielectric layer 43 , 512.
  • the dielectric layer 43, 512 can also be called buried oxide layer or BOX (for “buried oxide layer” in English).
  • the active layer 51, 511 comprises a recess 510 of annular or substantially annular shape.
  • the obviously 510 extends up to the dielectric layer 43, in other words over the entire the thickness of the active layer 51, 511.
  • the active layer 51, 511 does not entirely cover the support layer 41.
  • Such a recess in the active layer 51, 511 near the side of the multilayer structure 30 is much less detrimental than excessive curvature or cracks for the manufacture of microelectronic components (these cracks generally extending much further towards the center of the plate).

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Abstract

L'invention concerne un procédé de fabrication d'une structure multicouche, comprenant les étapes suivantes: - fournir un substrat support (40) comprenant une couche de support (41) et une couche de silicium poreux (42); - fournir un substrat donneur (50) comprenant un plan fragile enterré (50B) et une couche superficielle (51); - assembler (S3) le substrat support (40) et le substrat donneur (50) par collage, la couche superficielle (51) du substrat donneur étant disposée en contact avec le substrat support; - séparer la couche superficielle (51) du substrat donneur (50) par fracture suivant le plan fragile enterré (50B); au moins l'un des substrats support et donneur (40, 50), dit substrat dégradé, comprend une portion dégradée (60) de manière à empêcher son collage à l'autre des substrats support et donneur (50, 40) lors de l'étape d'assemblage, la portion dégradée (60) ayant une forme annulaire ou sensiblement annulaire et étant située à moins de 25 mm du flanc dudit substrat dégradé.

Description

DESCRIPTION
TITRE : PROCÉDÉ DE FABRICATION D’UNE STRUCTURE MULTICOUCHE COMPRENANT UNE COUCHE DE SILICIUM POREUX
DOMAINE TECHNIQUE DE L’INVENTION
[0001] Le domaine technique de l’invention est celui des matériaux semi- conducteurs pour composants microélectroniques. L’invention concerne plus particulièrement une structure multicouche adaptée aux applications radiofréquences à hautes performances et comprenant une couche de silicium poreux enterrée.
ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION
[0002] Les circuits intégrés radiofréquences (RF) sont largement utilisés dans le domaine des télécommunications (téléphonie cellulaire, Wi-Fi, Bluetooth...). Ces circuits sont élaborés sur des substrats (aussi appelés plaquettes) qui servent principalement de support à leur fabrication. L'accroissement du degré d'intégration et des performances des circuits RF entraîne un couplage de plus en plus important entre leurs performances et les caractéristiques du substrat sur lequel ils sont formés.
[0003] A titre d'exemple de couplage circuit - substrat, les champs électromagnétiques, issus des signaux hautes fréquences se propageant dans les circuits RF, pénètrent dans la profondeur du substrat et interagissent avec les porteurs de charge qui s'y trouvent. Il s'en suit des problèmes de distorsion non linéaire (harmoniques) du signal, une consommation inutile d'une partie de l'énergie du signal par perte d'insertion et des influences possibles entre circuits.
[0004] Les circuits radiofréquences (RF), tels que les modules d’émission- réception de signaux RF (modules dits « front-end »), les commutateurs et adaptateurs d'antenne et les amplificateurs de puissance, peuvent être élaborés sur différents types de substrats.
[0005] La figure 1 montre une structure multicouche 10, dérivée de la structure multicouche silicium sur isolant ou SOI (pour « Silicon On Insulator » en anglais) et couramment utilisée pour la fabrication de circuits intégrés RF.
[0006] Cette structure multicouche 10, appelée « TR-SOI », comprend successivement une couche de support 11 en silicium de haute résistivité (> 1 kQ.cm), une couche de piégeage des charges 12 (aussi appelée couche riche en pièges ou « trap-rich layer » en anglais), une couche d’oxyde enterrée 13 et une couche active 14 en silicium monocristallin. La couche de piégeage 12 empêche le phénomène de conduction parasite à l’interface entre la couche de support 11 et la couche d’oxyde enterrée 13, ce phénomène étant habituellement causé par des électrons libres qui s’accumulent à l’interface sous l’effet des charges positives fixes contenues dans la couche d’oxyde enterrée 13. Grâce à la couche de piégeage 12, les électrons sont piégés et ne peuvent plus circuler. La résistivité effective de la couche de support 11 est ainsi augmentée par rapport à une structure multicouche dépourvue de couche de piégeage (structure appelée « HR-SOI »). La couche de piégeage 12 peut être constituée de silicium polycristallin. Les pièges sont situés aux joins de grain du silicium polycristallin.
[0007] La combinaison d'une couche de support 11 de haute résistivité et d'une couche de piégeage 12 permet de réduire le couplage circuit - substrat cité en exemple et donc d’améliorer grandement les performances RF des circuits intégrés fabriqués à partir de la structure multicouche 10, notamment en termes de linéarité et de diaphonie. Les éléments passifs (inductances, capacités... ) formés au-dessus de la couche active 14 bénéficient quant à eux d’un meilleur facteur de qualité.
[0008] Toutefois, un substrat doté d’une couche de piégeage en silicium polycristallin présente des performances RF qui se dégradent lorsque la température d'utilisation augmente. En effet, le silicium polycristallin présente l'inconvénient de subir une recristallisation partielle lors des étapes de traitements thermiques à hautes températures, ce qui contribue à diminuer la densité de pièges dans la couche.
[0009] La figure 2 représente schématiquement une autre structure multicouche 20 adaptée aux applications radiofréquences et décrite dans le document W02021/001066A1.
[0010] La structure multicouche 20 comprend une couche de support 21 en silicium (résistivité entre 0,5 Q.cm-4 Q.cm), une couche de silicium poreux 22 disposée sur la couche de support 21 , une couche diélectrique 23 (par exemple en oxyde de silicium) disposée sur la couche de silicium poreux 22 et une couche active 24 (par exemple en silicium), aussi appelée couche superficielle et disposée sur la couche diélectrique 23. [0011] Le procédé de fabrication de cette structure multicouche 20 comprend notamment : une étape de fourniture d’un substrat support en silicium ; une étape de porosification d’une partie du substrat support pour former la couche de silicium poreux 22 ; une étape de dépôt de la couche diélectrique 23 sur la couche de silicium poreux 22 ; une étape de fourniture d’un substrat donneur comprenant un plan fragile enterré délimitant la couche superficielle 24 ; une étape d’assemblage du substrat donneur sur la couche diélectrique, en disposant la couche superficielle 24 en contact avec la couche diélectrique 23 ; une étape de séparation suivant le plan fragile enterré pour transférer la couche superficielle 24 sur la couche diélectrique 23 ; et une ou plusieurs étapes de traitements thermiques visant à améliorer la qualité cristalline de la couche superficielle 24 ou son état de surface (rugosité, défectivité).
[0012] Il arrive cependant que la couche superficielle 24 se fissure lors de l’étape de séparation et/ou que le substrat finalement obtenu, formé par la structure multicouche 20, se courbe de manière excessive après l’étape de séparation, et notamment lors des étapes de traitements thermiques. De tels défauts rendent le substrat inutilisable pour la fabrication de circuits RF.
RESUME DE L’INVENTION
[0013] L’invention a pour but de réduire le risque de fissures lors du transfert d’une couche superficielle d’un substrat donneur sur un substrat support comprenant une couche de silicium poreux et de limiter le phénomène de courbure de la structure multicouche ainsi obtenue.
[0014] Selon l’invention, on tend vers ce but en prévoyant un procédé de fabrication d’une structure multicouche, comprenant les étapes suivantes : fournir un substrat support comprenant une couche de support et une couche de silicium poreux disposée sur la couche de support ; fournir un substrat donneur comprenant une première face, un plan fragile enterré et une couche superficielle délimitée par la première face et le plan fragile enterré ; assembler le substrat support et le substrat donneur par collage, la couche superficielle du substrat donneur étant disposée en contact avec le substrat support ; et séparer la couche superficielle du substrat donneur par fracture suivant le plan fragile enterré.
Ce procédé de fabrication est remarquable en ce qu’au moins l’un des substrats support et donneur, dit substrat dégradé, comprend une portion dégradée de manière à empêcher son collage à l’autre des substrats support et donneur lors de l’étape d’assemblage, la portion dégradée ayant une forme annulaire ou sensiblement annulaire et étant située à moins de 25 mm du flanc dudit substrat dégradé, de préférence à moins de 5 mm du flanc dudit substrat dégradé.
[0015] Dans certains modes de mise en œuvre du procédé de fabrication, le substrat support comprend en outre une portion périphérique en silicium non-poreux disposée autour de la couche de silicium poreux et la portion dégradée est située, dans l’assemblage du substrat support et du substrat donneur, à la verticale d’une interface entre la portion périphérique en silicium non-poreux et la couche de silicium poreux.
[0016] Dans un autre mode de mise en œuvre, la couche de silicium poreux comprend une portion centrale ayant une première épaisseur sensiblement constante et une portion périphérique ayant une deuxième épaisseur croissante en direction du flanc du substrat support et la portion dégradée est située, dans l’assemblage du substrat support et du substrat donneur, à la verticale d’une transition entre la portion centrale et la portion périphérique de la couche de silicium poreux.
[0017] Dans un autre mode de mise en œuvre, le substrat support comprend en outre une portion périphérique en silicium non-poreux disposée autour de la couche de silicium poreux et la portion dégradée est constituée par une cavité s’étendant dans la couche de silicium poreux et située à une distance inférieure à 2 mm d’une interface entre la portion périphérique en silicium non-poreux et la couche de silicium poreux. La cavité avantageusement est remplie d’un matériau présentant un module de Young inférieure à celui du silicium poreux.
[0018] Outre les caractéristiques qui viennent d’être évoquées dans les paragraphes précédents, le procédé de fabrication selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : la portion dégradée s’étend en outre jusqu’au flanc dudit substrat dégradé ; la portion dégradée est espacée du flanc dudit substrat dégradé et présente une largeur comprise entre 10 pm et 4 mm ; la portion dégradée est constituée par une portion en retrait ; la portion en retrait appartient au substrat donneur ; l’étape de fourniture du substrat donneur comprend une étape d’implantation d’ions légers dans un premier substrat à une profondeur d’implantation pour former le plan fragile enterré, la portion en retrait étant obtenue en formant une cavité d’une profondeur supérieure à la profondeur d’implantation. la portion en retrait appartient au substrat support ; la portion dégradée est constituée par une portion texturée présentant une rugosité de surface supérieure ou égale à 1 nm ; la portion dégradée est constituée par une portion chanfreinée ; le substrat support comprend en outre une couche diélectrique disposée sur la couche de silicium poreux ; et la portion dégradée est sensiblement annulaire et le substrat dégradé comprend une portion dite non-dégradée située dans le prolongement de la portion dégradée, ladite portion non-dégradée étant collée à l’autre des substrats support et donneur lors de l’étape d’assemblage.
BREVE DESCRIPTION DES FIGURES
[0019] D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles : la figure 1 , précédemment décrite, représente une structure multicouche selon l’art antérieur, pouvant être utilisée comme substrat de départ pour la fabrication de circuits intégrés radiofréquences ; la figure 2, précédemment décrite, représente une autre structure multicouche selon l’art antérieur, également adaptée à la fabrication de circuits radiofréquences ; les figures 3A à 3C représentent un premier mode de mise en œuvre du procédé de fabrication de structure multicouche selon l’invention ; les figures 4A à 4C représentent un deuxième mode de mise en œuvre du procédé de fabrication de structure multicouche ; les figures 5A à 5C représentent un troisième mode de mise en œuvre du procédé de fabrication de structure multicouche ; les figures 6A à 6C représentent un quatrième mode de mise en œuvre du procédé de fabrication de structure multicouche ; les figures 7A à 7C représentent un cinquième mode de mise en œuvre du procédé de fabrication de structure multicouche ; les figures 8A à 8C représentent un sixième mode de mise en œuvre du procédé de fabrication de structure multicouche ; les figures 9A à 9C représentent un septième mode de mise en œuvre du procédé de fabrication de structure multicouche ; les figures 10A à 10C représentent un mode de mise en œuvre de l’étape de fourniture du substrat support comprenant la couche de silicium poreux ; et la figure 11 représente une face principale d’un substrat comprenant une zone dégradée de forme sensiblement annulaire.
[0020] Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures.
DESCRIPTION DETAILLEE
[0021] Les figures 3A-3C, 4A-4C, 5A-5C, 6A-6C, 7A-7C, 8A-8C et 9A-9C illustrent différents modes de mise en œuvre d’un procédé de fabrication d’une structure multicouche 30. La structure multicouche 30 est destinée à servir de support pour la fabrication de composants microélectroniques, en particulier de circuits intégrés radiofréquences (RF). Elle constitue ainsi une plaquette.
[0022] Ces figures représentent en vue de coupe une partie seulement de la structure multicouche 30 et des substrats 40, 50 nécessaires à sa fabrication. La structure multicouche 30 et les substrats 40, 50 comprennent chacun deux faces principales (communément appelées faces avant et face arrière), par exemple en forme de disque, qui s’étendent perpendiculairement au plan de coupe des figures. En outre, la structure multicouche 30 et les substrats 40, 50 présentent avantageusement un plan de symétrie, symbolisé par un trait mixte (et passant par le centre des deux faces principales).
[0023] D’une manière commune à tous les modes de mise en œuvre, le procédé de fabrication de la structure multicouche 30 comprend les étapes S1 à S4 suivantes :
51 : fournir un substrat support 40 comprenant une couche de support 41 et une couche de silicium poreux 42 disposée sur la couche de support 41 (cf. [Fig. 3A], [Fig. 4A], [Fig. 5A], [Fig. 6A], [Fig. 7A], [Fig. 8A] et [Fig. 9A]) ;
52 : fournir un substrat donneur 50 comprenant une première face 50A, un plan fragile enterré 50B et une couche superficielle 51 délimitée par la première face 50A et le plan fragile enterré 50B (cf. [Fig. 3A], [Fig. 4A], [Fig. 5A], [Fig. 6A], [Fig. 7A], [Fig. 8A] et [Fig. 9A]) ;
53 : assembler le substrat support 40 et le substrat donneur 50 par collage, la couche superficielle 51 du substrat donneur 50 étant disposée en contact avec le substrat support 40 (cf. [Fig. 3B], [Fig. 4B], [Fig. 5B], [Fig. 6B], [Fig. 7B], [Fig. 8B] et [Fig. 9B]) ; et
54 : séparer la couche superficielle 51 du substrat donneur 50 par fracture suivant le plan fragile enterré 50B (cf. [Fig. 3C], [Fig. 4C], [Fig. 5C], [Fig. 6C], [Fig. 7C], [Fig. 8C] et [Fig. 9C]).
[0024] La structure multicouche 30 comprenant la couche de silicium poreux 42 est adaptée aux applications radiofréquences visant : de faibles pertes d’insertion (faible atténuation du signal) et une bonne linéarité (faible distorsion du signal à l’origine d’harmoniques) ; une stabilité de ces performances en température, en particulier dans la gamme d’utilisation des circuits intégrés RF [-40 °C ; 150 °C], voire jusqu’à 225 °C ; un faible couplage capacitif entre les circuits intégrés RF et la couche de support 41 , typiquement grâce à une permittivité diélectrique inférieure à celle du silicium.
[0025] La couche de support 41 du substrat support 40 est destinée à assurer la tenue mécanique de la structure multicouche 30, afin notamment qu’elle puisse être manipulée lors des étapes de fabrication des composants microélectroniques. Son épaisseur peut être comprise entre 500 pm et 1 mm. La couche de support 41 est de préférence constituée de silicium. Avantageusement, le silicium de la couche de support 41 présente une résistivité électrique comprise entre 5 mQ.cm et 20 Q.cm, préférentiellement entre 0,5 Q.cm et 4 Q.cm.
[0026] La couche de silicium poreux 42 comprend des pores creux dont le diamètre est de préférence compris entre 2 nm et 50 nm. Par pores creux, on entend des pores qui ne sont pas entièrement remplis par un matériau solide. Les parois internes des pores sont avantageusement tapissées d’oxyde, par exemple de dioxyde de silicium (SiÛ2). Le fait que les parois internes des pores soient tapissées d'oxyde traduit un état stabilisé de la couche de silicium poreux 42, dans lequel des liaisons pendantes de type Si-Hx ont été majoritairement remplacées par des liaisons Si-O-Si beaucoup plus stables. La stabilité mécanique de la couche de silicium poreux 42 en est améliorée.
[0027] De manière avantageuse, le taux de porosité de la couche de silicium poreux 42 se situe entre 40 % et 70 %. Ce taux de porosité assure un bon équilibre entre les propriétés mécaniques et propriétés électriques de la couche de silicium poreux 42.
[0028] La couche de silicium poreux 42 présente avantageusement une résistivité supérieure à 20 kQ.cm.
[0029] L’épaisseur de la couche de silicium poreux 42 est de préférence comprise entre 5 pm et 50 pm. L'épaisseur de la couche de silicium poreux 42, conjuguée à sa morphologie (diamètre des pores, taux de porosité), définit la tenue mécanique de la couche de silicium poreux 42. [0030] En référence aux figures 3A, 4A, 5A, 6A, 7A, 8A et 9A, l’étape S1 de fourniture du substrat support 40 peut comprendre une sous-étape de porosification d’une portion superficielle d’un premier substrat en silicium. Par portion (ou couche) superficielle, on entend une portion (couche) qui s’étend depuis une face (principale) du premier substrat. La portion porosifiée du premier substrat constitue la couche de silicium poreux 42, tandis que la portion restante du premier substrat, non porosifiée, constitue la couche de support 41.
[0031] La sous-étape de porosification est généralement accomplie par voie électrochimique ou photoélectrochimique. Elle est basée sur un phénomène de dissolution anodique en milieu acide, à partir du silicium du premier substrat. Par exemple, le premier substrat est immergé dans une solution à base d'acide fluorhydrique (HF). Le premier substrat est en contact avec une anode et une cathode est placée en vis-à-vis de la face à porosifier du premier substrat.
[0032] Il existe différentes configurations d’équipement de porosification. Les configurations les plus courantes sont appelées « simple cellule » et « double cellule ». Dans le premier cas, seule une face du premier substrat est en contact avec le milieu acide. Dans le second, les deux faces du premier substrat sont en contact avec le milieu acide, ce milieu acide comprenant soit la même solution pour les deux faces, soit deux solutions différentes.
[0033] Dans une variante de mise en œuvre, seule la portion superficielle (à porosifier) du premier substrat est en silicium. La portion restante du premier substrat, destinée à former la couche de support 41 , peut être constituée d’un autre matériau (semi-conducteur ou non).
[0034] Après la sous-étape de porosification, l’étape S1 de fourniture du substrat support 40 comprend avantageusement une sous-étape de recuit de la couche de silicium poreux 42 sous une atmosphère oxydante à une température comprise entre 300 °C et 400 °C, de manière à stabiliser la couche de silicium poreux 42. Préférentiellement, la durée du recuit sous atmosphère oxydante est comprise entre 5 min et 200 min.
[0035] Ce recuit permet de remplacer majoritairement des liaisons pendantes de type Si-Hx, en particulier présentes sur les parois internes des pores, par des liaisons Si-O-Si beaucoup plus stables. [0036] Avantageusement, le recuit sous atmosphère oxydante est suivi d’un recuit sous atmosphère neutre, par exemple sous azote, à une température comprise entre 400 °C et 450 °C, par exemple à 420 °C. Le recuit sous atmosphère neutre a typiquement une durée comprise entre 2 et 16 heures, par exemple 10 heures.
[0037] Le recuit sous atmosphère neutre évite notamment un dégazage au cours de traitements thermiques appliqués ultérieurement à la structure multicouche 30, ce dégazage étant susceptible de dégrader la qualité de ladite structure. De plus, le recuit sous atmosphère neutre tend à stabiliser la courbure du substrat support 40 muni de la couche de silicium poreux 42, limitant le phénomène de courbure de la structure multicouche 30 après ces traitements thermiques.
[0038] Enfin, l’étape S1 de fourniture du substrat support 40 peut comprendre une sous-étape de formation d'une couche diélectrique 43 sur la couche de silicium poreux 42. La couche diélectrique 43 est une couche électriquement isolante. Elle peut être constituée d’un nitrure, par exemple le nitrure de silicium (S isN4), ou d’un oxyde tel que le dioxyde de silicium (SiC ) ou l’oxyde d’aluminium (AI2O3). Son épaisseur peut être comprise entre 200 nm et 2 pm.
[0039] La couche diélectrique 43 peut être formée par une technique de dépôt chimique en phase vapeur, par exemple par dépôt chimique en phase vapeur à basse pression (LPCVD), dépôt chimique en phase vapeur assisté par plasma (PECVD) ou encore dépôt chimique en phase vapeur par plasma haute densité (HDP-CVD).
[0040] Toujours en référence aux figures 3A, 4A, 5A, 6A, 7A, 8A et 9A, au moins une partie dite « active » de la couche superficielle 51 du substrat donneur 50 est formée d’un matériau choisi parmi le silicium, le germanium, le carbure de silicium, les matériaux piézoélectriques (par exemple LiNbOs, LiTaOs...) et les alliages binaires, ternaires ou quaternaires de matériaux semi-conducteurs de type IV-IV (ex. SiGe), III- V ou ll-VI. La couche superficielle 51 est destinée à être transférée sur le substrat support 40 et sa partie active est destinée à recevoir des composants actifs, tels que des transistors, lors de la fabrication de composants microélectroniques à partir de la structure multicouche 30. L’épaisseur de la partie active est de préférence comprise entre 50 nm et 1 ,5 pm.
[0041] La couche superficielle 51 peut être formée par un film mince (50 nm - 1 ,5 pm) de matériau piézoélectrique ou de matériau semi-conducteur (silicium, germanium, carbure de silicium, alliages de type IV-IV, lll-V ou ll-VI... ), intrinsèque ou dopé (cf. Figs. 3A, 4A, 5A, 6A et 9A). Elle est alors entièrement destinée à recevoir les composants actifs. On parle aussi dans ce cas de couche active.
[0042] Alternativement, la couche superficielle 51 peut être formée d’un empilement de plusieurs sous-couches (cf. Figs.7A et 8A), par exemple un empilement comprenant une sous-couche active 511 en matériau piézoélectrique ou semi- conducteur (dont l’épaisseur peut être comprise entre 50 nm et 1 ,5 pm) et une sous- couche diélectrique 512 disposée sur la sous-couche active 511 (et dont l’épaisseur peut être comprise entre 50 nm et 500 nm).
[0043] L’étape S2 de fourniture du substrat donneur 50 comprend de préférence une sous-étape de formation du plan fragile enterré 50B dans un deuxième substrat. De préférence, le deuxième substrat est constitué d’un matériau choisi parmi le silicium, le germanium, le carbure de silicium, les matériaux piézoélectriques (par exemple LiNbOs, LiTaOs...) et les alliages binaires, ternaires ou quaternaires de matériaux semi-conducteurs de type IV-IV (ex. SiGe), lll-V ou ll-VI.
[0044] Le plan fragile enterré 50B est avantageusement formé par implantation d’ions légers à travers une première face du deuxième substrat. Les ions sont implantés dans le deuxième substrat à une profondeur d’implantation donnée, mesurée depuis la première face du deuxième substrat. La profondeur d’implantation peut être comprise entre 50 nm et 1 ,5 pm, par exemple 400 nm. Les ions légers désignent ici les ions des espèces chimiques ayant un numéro atomique inférieur ou égal à 5. Les ions légers sont de préférence des ions hydrogène ou hélium, car ces ions sont favorables à la formation de microcavités autour de la profondeur d'implantation, donnant naissance au plan fragile enterré 50B, comme décrit dans le procédé de fabrication des substrats SOI connu sous le nom de Smart Cut™ (marque enregistrée).
[0045] Avant ou après la sous-étape d’implantation, l’étape S2 de fourniture du substrat donneur 50 peut également comprendre le dépôt d’une sous-couche diélectrique 512 (cf. Figs.7A et 8A) sur la première face du deuxième substrat (cette sous-couche diélectrique 512 formant une partie de la couche superficielle 51 ).
[0046] Les étapes S3 et S4 décrites ci-après sont relatives au transfert de la couche superficielle 51 du substrat donneur 50 sur le substrat support 40. [0047] L’étape S3 d'assemblage du substrat support 40 et du substrat donneur 50 consiste à coller le substrat donneur 50 du côté de sa première face 50A sur le substrat support 40. Cette étape S3 d'assemblage est également appelée étape de report du substrat donneur 50 sur le substrat support 40.
[0048] Dans un mode de mise en œuvre préférentiel de l’étape S3 d'assemblage illustré par les figures 3B, 4B, 5B, 6B et 9B, la couche superficielle 51 du substrat donneur 50 est mise en contact avec la couche diélectrique 43 du substrat support 40.
[0049] Dans une variante de mise en œuvre illustrée par la figure 7B, la couche superficielle 51 comprend en surface une sous-couche diélectrique 512 qui est mise en contact avec la couche diélectrique 43 du substrat support 40. La sous-couche diélectrique 512 du substrat donneur 50 et la couche diélectrique 43 du substrat support 40 sont avantageusement formées du même matériau diélectrique, de préférence un oxyde (ex. SiC ).
[0050] Enfin, dans une variante de mise en œuvre représentée par la figure 8B, le substrat support 40 est dépourvu de couche diélectrique 43 et la couche superficielle 51 comprend en surface une sous-couche diélectrique 512 qui est mise en contact avec la couche de silicium poreux 42 du substrat support 40.
[0051] L’assemblage des substrats support et donneur 40, 50 peut être accompli par toute technique de collage connue, préférentiellement par collage direct par adhésion moléculaire. Cette technique ne sera pas décrite en détail ici. On rappelle néanmoins que, préalablement au collage, le substrat support 40 et le substrat donneur 50 ont préférentiellement subi des séquences de nettoyages et/ou d'activation de surface, afin de garantir la qualité de l'interface de collage en termes de défectivité et d'énergie de collage. En outre, le substrat support 40 et le substrat donneur 50 ont préférentiellement subi une étape de polissage (par exemple par planarisation mécano-chimique ou CMP) de leur surface de collage de manière à obtenir une rugosité de surface strictement inférieure à 0,7 nm. Cette valeur de rugosité, ainsi que toutes celles données par la suite, sont exprimées en valeur moyenne quadratique. La rugosité moyenne quadratique (notée Rq) est déterminée par une analyse statistique d’une image de microscope à force atomique, en prenant comme échantillon une surface de 1x1 pm2 [0052] L’étape S4 de séparation de la couche superficielle 51 par fracture suivant le plan fragile enterré 50B permet de détacher la couche superficielle 51 du substrat donneur 50 et ainsi obtenir la structure multicouche 30 d'une part, et le reste du substrat donneur 50 d'autre part. Le reste de substrat donneur 50 peut être réutilisé pour transférer d’autres couches superficielles, lors de nouvelles itérations du procédé de fabrication.
[0053] Préférentiellement, l'étape S4 de séparation de la couche superficielle 51 comprend un traitement thermique. Pour une couche superficielle 51 (ou une sous- couche active 511 ) en silicium, ce traitement thermique est effectué à une température comprise entre 200 °C et 500 °C, de préférence entre 350 °C et 450 °C. Un tel traitement thermique est apte à augmenter le niveau de fragilisation du plan fragile enterré 50B, phénomène à la base du procédé Smart Cut™.
[0054] Une température de l'ordre de 400 °C est avantageuse en ce que l'assemblage subit moins de contraintes mécaniques liées aux coefficients de dilatation différents des matériaux constituant le substrat support 40 et le substrat donneur 50. En effet, des contraintes trop élevées sont susceptibles d'affecter l'intégrité de la couche de silicium poreux 42.
[0055] Après l’étape S4 de séparation, le procédé de fabrication de la structure multicouche 30 peut comprendre une ou plusieurs étapes de traitement thermique pour améliorer la qualité cristalline et/ou l’état de surface (rugosité, défectivité) de la couche superficielle 51 (recuits dits de finition de la couche superficielle 51 ) ou pour consolider l’interface de collage (recuit dit de consolidation de l’interface).
[0056] Dans les modes de mise en œuvre des figures 3A-3C, 4A-4C, 5A-5C, 6A- 6C, 7A-7C et 8A-8C, le substrat support 40 comprend en outre une portion périphérique en silicium non-poreux 44 (ou silicium massif) disposée autour de la couche de silicium poreux 42. Autrement dit, la couche de silicium poreux 42 ne s’étend pas jusqu’au flanc du substrat support 40. Tel est le cas notamment lorsqu’un équipement de porosification de type « double cellule » a été utilisé pour former la couche de silicium poreux 42 (un joint périphérique prend appui sur la face du premier substrat en contact avec le milieu acide). La portion périphérique en silicium non- poreux 44 présente une largeur L1 qui varie entre 1 mm et 5 mm (par exemple selon l’équipement utilisé). La largeur d’une portion d’un substrat désigne ici la dimension de cette portion mesurée suivant un rayon dudit substrat. L’épaisseur de la portion périphérique 44 est égale à l’épaisseur de la couche de silicium poreux 42.
[0057] La portion périphérique en silicium non-poreux 44 tend à diminuer la courbure de la structure multicouche 30 lors des étapes de traitement thermique ultérieurs (étapes de finition de la couche superficielle 51 ou de fabrication des composants). En revanche, elle est responsable de fissures en arc de cercle qui peuvent apparaître dans la couche superficielle 51 lors de l’étape S4 de séparation.
[0058] La séparation de la couche superficielle 51 est le résultat de la propagation d’au moins une onde de fracture dans le plan fragile enterré 50B. L’onde de fracture naît à un endroit du plan fragile enterré 50B, en général sur le bord (typiquement circulaire), et se propage dans toutes les directions du plan fragile enterré 50B, dans le cas présenté ici à des vitesses différentes du fait de la composition hétérogène du substrat support 40 sous-jacent. Plus particulièrement, l’onde de fracture se propage beaucoup plus vite au-dessus du silicium non-poreux qu’au-dessus du silicium poreux, qui absorbe davantage l’énergie de la fracture. Ceci est à l’origine des fissures observées.
[0059] Afin de réduire drastiquement le risque de fissures de la couche superficielle 51 lors de l’étape S4 de séparation, au moins l’un des substrats support et donneur 40, 50 comprend une portion dégradée 60, configurée pour ne pas être collée à l’autre des substrats support et donneur 40, 50 lors de l’étape S3 d’assemblage. Ainsi, le collage des substrats support et donneur 40, 50 n’est que partiel (c’est-à-dire qu’il se produit en dehors de la ou des portions dégradées 60). Le substrat comprenant la portion dégradée 60 est appelé ci-après substrat dégradé.
[0060] Il résulte de cette absence locale de collage entre le substrat support 40 et le substrat donneur 50 que la fissuration ne peut être obtenue (dans le plan fragile enterré 50B) en regard de la portion dégradée 60 faute de raidisseur. En conséquence, la couche superficielle 51 du substrat donneur 50 n’est pas transférée sur le substrat support 40 en regard de la portion dégradée 60.
[0061] La portion dégradée 60 présente une forme annulaire ou sensiblement annulaire. L’expression « sensiblement annulaire » fait référence à un segment d’un anneau, ce segment ayant une circonférence (ou périmètre extérieur) supérieure ou égale à 90 % de la circonférence de l’anneau (entier). Elle peut également faire référence à plusieurs segments d’un même anneau dont la circonférence totale est supérieure ou égale à 90 % de la circonférence de l’anneau.
[0062] Dans le premier mode de mise en œuvre représenté par les figures 3A-3C, le substrat dégradé est le substrat donneur 50. Autrement dit, la portion dégradée 60 appartient au substrat donneur 50. Elle est située, dans l’assemblage des substrats 40 et 50, à la verticale de l’interface entre la couche de silicium poreux 42 et la portion périphérique en silicium non-poreux 44 (autrement dit, la projection verticale de l’interface traverse la portion dégradée 60). En outre, elle s’étend jusqu’au flanc du substrat dégradé (ici le substrat donneur 50).
[0063] La portion dégradée 60 des figures 3A-3C est formée par une portion en retrait par rapport à la première face 50A du substrat donneur 50. Cette portion en retrait, aussi appelée portion évidée, peut être obtenue en formant une cavité (annulaire ou sensiblement annulaire) dans le substrat donneur 50 depuis la première face 50A (cf. Fig.SA). La profondeur P de cette cavité, mesurée depuis la première face 50A, est supérieure à la topologie du bord du substrat support 40 (pour ne pas risquer de coller au substrat support). En outre, elle est avantageusement supérieure à la profondeur d’implantation des ions légers pour former le plan fragile enterré 50B. Elle est de préférence comprise entre 200 nm et 10 pm, par exemple 6 pm. La cavité peut être obtenue par gravure ou microfraisage.
[0064] Un avantage de ce premier mode de mise en œuvre est que la couche superficielle 51 transférée sur le substrat support 40 présente alors un contour net (cf. Fig.SC). Par ailleurs, lorsque la profondeur P de la cavité est supérieure ou égale à deux fois la profondeur d’implantation, le substrat donneur 50 peut être réutilisé sans avoir besoin de former à nouveau la cavité.
[0065] Dans le deuxième mode de mise en œuvre représenté par les figures 4A- 4C, le substrat dégradé est au contraire le substrat support 40. Autrement dit, la portion dégradée 60 appartient au substrat support 40. Comme précédemment, elle s’étend depuis le flanc du substrat dégradé (ici le substrat support 40) jusqu’à atteindre ou dépasser la projection verticale de l’interface entre la couche de silicium poreux 42 et la portion périphérique 44.
[0066] La portion dégradée 60 des figures 4A-4C est constituée par une portion texturée de la couche diélectrique 43, cette portion étant texturée de manière à présenter une rugosité de surface supérieure ou égale à 1 nm. En effet, une trop forte rugosité empêche le collage du substrat support 40 et du substrat donneur 50. En dehors de la portion dégradée 60, la rugosité de surface des substrats support et donneur 40, 50 est donc strictement inférieure à 1 nm.
[0067] La portion texturée peut être obtenue par gravure de la couche diélectrique 43, par traitement chimique, par traitement plasma, par bombardement par faisceau d’ions, par recuit laser nanoseconde ou par application (poinçonnage) d’un anneau texturé pour créer des défauts.
[0068] Dans une première variante de mise en œuvre (non représentée par les figures), la portion dégradée 60 est une portion texturée (Rq > 1 nm) appartenant au substrat donneur 50, et plus particulièrement à la couche superficielle 51.
[0069] Dans une deuxième variante de mise en œuvre (également non représentée par les figures), la portion dégradée 60 est une portion en retrait appartenant au substrat support 40, et plus particulièrement à la couche diélectrique 43. La profondeur de la cavité correspondante est de préférence strictement inférieure à l’épaisseur de la couche diélectrique 43.
[0070] Ainsi, dans ces deux premiers modes de mise en œuvre et leurs variantes, la portion dégradée 60 est agencée de sorte à obtenir une onde de fracture qui se propage au-dessus d’un milieu homogène comprenant la couche de silicium poreux 42. Il n’y a alors pas de fissures. La largeur L2 de la portion dégradée 60 est strictement supérieure à la largeur L1 de la portion périphérique 44, et de préférence comprise entre 2 mm et 6 mm.
[0071] Dans le troisième mode de mise en œuvre représenté par les figures 5A- 5C, la portion dégradée 60 appartient au substrat support 40. Elle est également située (dans l’assemblage des substrats 40 et 50) à la verticale de l’interface entre la couche de silicium poreux 42 et la portion périphérique 44. En revanche, et contrairement au deuxième mode de mise en œuvre (Figs. 4A-4C), elle ne s’étend pas jusqu’au flanc du substrat support 40. Autrement dit, elle est espacée du flanc du substrat support 40. Elle se situe à une distance d inférieure à 5 mm du flanc du substrat support 40.
[0072] La portion dégradée 60 peut être formée par une portion en retrait de la couche diélectrique 43, comme cela est représenté sur les figures 5A-5C (et comme dans la deuxième variante de mise en œuvre), ou par une portion texturée de forte rugosité de la couche diélectrique 43 (comme dans le mode de mise en œuvre des figures 4A-4C).
[0073] Dans le quatrième mode de mise en œuvre représenté par les figures 6A- 6C, la portion dégradée 60 appartient au substrat donneur 50. Elle est également située à la verticale de l’interface entre la couche de silicium poreux 42 et la portion périphérique 44. En revanche, et contrairement au premier mode de mise en œuvre (Figs. 3A-3C), elle ne s’étend pas jusqu’au flanc du substrat donneur 50. Elle se situe néanmoins à une distance d inférieure à 5 mm du flanc du substrat donneur 50. La portion dégradée 60 peut être formée par une portion en retrait par rapport à la première face 50A du substrat donneur 50, comme cela est représenté sur les figures 6A-6C (et comme dans le mode de mise en œuvre des figures 3A-3C), ou par une portion texturée de forte rugosité de la couche superficielle 51 (comme dans la première variante de mise en œuvre).
[0074] Dans ces troisième et quatrième modes de mise en œuvre, la portion dégradée 60 est agencée de sorte à obtenir deux ondes de fracture se propageant chacune dans une région spécifique (périphérique ou centrale) du plan fragile enterré 50B, au-dessus d’un milieu homogène (comprenant soit la couche de silicium poreux 42, soit la portion périphérique 44). Il n’existe donc que deux fronts de fracture qui n’ont pas la possibilité de se rejoindre, étant donné que les ondes de fracture ne se propagent pas en regard de la portion dégradée 60 (absence de collage de la couche superficielle 51 ). La largeur L3 de la portion dégradée 60 est de préférence comprise entre 10 pm et 4 mm.
[0075] Les troisième et quatrième modes de mise en œuvre du procédé de fabrication permettent en outre d’obtenir une portion (annulaire) de couche active à la périphérie de la structure multicouche 30 (contrairement aux précédents modes de mise en œuvre), ce qui peut s’avérer utile pour l’intégration des composants microélectroniques.
[0076] Dans le cinquième mode de mise en œuvre représenté par les figures 7A- 7C, la portion dégradée 60 est constituée par une cavité (annulaire ou sensiblement annulaire) qui s’étend (depuis la face de collage du substrat support 40) dans la couche de silicium poreux 42, à une distance d inférieure à 7 mm du flanc du substrat support 40 et à une distance d’ inférieure à 2 mm de l’interface entre la couche de silicium poreux 42 et la portion périphérique 44. La cavité 60 peut être formée par gravure, microfraisage ou recuit laser nanoseconde. Sa largeur L4 est de préférence comprise entre 10 pm et 1 mm.
[0077] Avantageusement, la cavité 60 s’étend sur toute l’épaisseur de la couche de silicium poreux 42.
[0078] Cette cavité 60 permet à la couche de silicium poreux 42 de se déformer (ou réarranger) au moins en partie par le flanc plutôt que verticalement, évitant ainsi des excroissances ou inhomogénéités qui peuvent nuire à la qualité du collage (et créer par conséquent des zones non transférées).
[0079] Un matériau diélectrique, typiquement celui formant la couche diélectrique 43, peut recouvrir le fond et les parois latérales de la cavité 60, sans toutefois la remplir entièrement. Par ailleurs, la cavité 60 peut être (avec ou sans revêtement diélectrique sur le fond et les parois latérales) partiellement ou totalement remplie d’un matériau absorbant l’onde de fracture, formant ainsi un caisson de matériau absorbant. Le matériau absorbant présente un module de Young inférieur à celui du silicium poreux (soit inférieur à 20 GPa).
[0080] A nouveau, la cavité 60 ou le caisson absorbant permet de distinguer deux zones distinctes de propagation des ondes de fracture, au-dessus d’un milieu homogène ou pratiquement homogène, ce qui empêche l’apparition de fissures.
[0081] Dans le sixième mode de mise en œuvre représenté par les figures 8A-8C, la portion dégradée 60 est réalisée sur l’un et/ou l’autre des substrats 40-50 (sur les deux dans l’exemple des figures 8A-8C) par optimisation des chanfreins de bords de plaque. Cette optimisation est par exemple réalisée par gravure latérale (« edgegrinding ») de sorte que la partie chanfreinée de bord de plaque (constituant la portion dégradée 60) s’étende jusqu’à la couche de silicium poreux 42 (avant assemblage lorsqu’elle appartient au substrat support 40 et après assemblage lorsqu’elle appartient au substrat donneur 50) afin qu’il ne puisse pas y avoir de collage au-delà de la couche de silicium poreux 42.
[0082] Dans le septième mode de mise en œuvre représenté par les figures 9A- 9C, la couche de silicium poreux 42 comprend une portion centrale 421 ayant une épaisseur e1 sensiblement constante et une portion périphérique 422 d’épaisseur croissante e2 en direction du flanc du substrat support 40. Par sensiblement constante, on entend que l’épaisseur e1 de la portion centrale 421 ne varie pas de plus de 5 %. En revanche, l’épaisseur e2 de la portion périphérique 422 peut varier de plus de 30 % entre l’interface avec la portion centrale 421 et le flanc du substrat support 40.
[0083] Une telle couche de silicium poreux 42 est notamment obtenue lorsqu’un équipement de porosification de type « simple cellule » est utilisé (pour mémoire, toute une face du premier substrat est exposée au milieu acide). La portion périphérique 422 d’épaisseur croissante présente une largeur LT qui peut varier entre 2 mm et 25 mm.
[0084] Dans ce cas de figure, la structure multicouche 30 n’est pratiquement pas concernée par le phénomène de fissures, car l’onde de fracture se propage au-dessus d’un milieu (de composition) globalement homogène. En revanche, l’inhomogénéité d’épaisseur du silicium poreux en bord de plaquette est responsable d’une augmentation de la courbure de la structure multicouche 30 lors des recuits, notamment lors du recuit de consolidation de l’interface de collage qui peut atteindre 1000 °C (la structure multicouche 30 peut présenter après recuit une flèche de 600 pm).
[0085] Pour limiter ou annuler l’effet du gradient d’épaisseur, et donc diminuer la courbure de la structure multicouche 30, une portion dégradée 60 est aménagée dans l’un au moins des substrats support et donneur 40, 50. La portion dégradée 60 est située, dans l’assemblage du substrat support 40 et du substrat donneur 50, à la verticale de la transition entre la portion centrale 421 et la portion périphérique 422 de la couche de silicium poreux 42.
[0086] La portion dégradée 60 peut être une portion en retrait, une portion texturée (de rugosité supérieure ou égale à 1 nm ; cf. Figs. 9A-9C), une cavité (remplie ou non de matériau absorbant), une portion chanfreinée de bord de plaque, telle que décrite précédemment. Elle peut s’étendre jusqu’au flanc du substrat dégradé (L2 > LT). Sa largeur L2 est alors avantageusement comprise entre 3 mm et 26 mm.
[0087] La portion en retrait dans la couche diélectrique 43 est la solution la plus favorable, car la couche diélectrique 43 joue également un rôle dans la courbure de la structure multicouche 30.
[0088] D’une manière plus générale, la portion dégradée 60 est située à moins de 25 mm du flanc du substrat dégradé, et de préférence à moins de 7 mm dans le mode de mise en œuvre des figures 7A-7C et à moins de 5 mm dans les modes de mise en œuvre des figures 3A-3C, 4A-4C, 5A-5C, 6A-6C et 8A-8C. Ainsi, les risques de fissures de la couche superficielle 51 et/ou de courbure excessive de la structure multicouche 30 engendrés par les inhomogénéités au bord de l’assemblage peuvent être diminués.
[0089] Les figures 10A-10C représentent un mode de mise en œuvre de l’étape de fourniture du substrat support 40, permettant de recréer la structure comprenant une portion périphérique en silicium non-poreux 44 (cf. Figs. 3A-3C, 4A-4C, 5A-5C, 6A-6C, 7A-7C, 8A-8C), quand bien même un équipement de porosification de type « simple cellule » est employé pour former la couche de silicium poreux 42.
[0090] Au cours d’une première sous-étape S11 illustrée par la figure 10A, un premier substrat 90 en silicium est décaissé (par exemple par gravure) de manière à former une cavité centrale 91 délimitée latéralement par un anneau 92 (en silicium). L’anneau 92 constitue une portion périphérique du premier substrat 90.
[0091] L’épaisseur e3 de cet anneau 92 (égale à la profondeur de gravure) est supérieure ou égale à l’épaisseur (e2) maximale de la couche de silicium poreux à former (c’est-à-dire l’épaisseur au niveau du flanc). Ainsi, lors de la deuxième sous- étape S12 de porosification au moyen d’un équipement de porosification de type « simple cellule » (cf. figure 10B), la couche de silicium poreux 42’ formée ne s’étend pas à la totalité de l’anneau 92. Une portion enfouie 921 de l’anneau 92 est laissée intacte. De préférence, la largeur L5 de l’anneau 92 est telle que la portion périphérique d’épaisseur croissante de la couche de silicium poreux 42’ se situe entièrement dans l’anneau 92.
[0092] Enfin, lors d’une troisième sous-étape S23 (cf. figure 10C), l’anneau 92 est éliminé entièrement de manière à obtenir une surface plane avec la portion centrale (d’épaisseur e1 sensiblement constante) de la couche de silicium poreux 42’.
[0093] La délimitation d’un anneau 92 à la périphérie du premier substrat 90 lors de la première sous-étape S11 permet donc de protéger une portion en silicium sous- jacente du procédé de porosification (formant ladite portion périphérique 44 du substrat support 40), cette portion en silicium se retrouvant disposée autour de la portion de silicium poreux finalement conservée (formant ladite couche de silicium poreux 42 du substrat support 40). [0094] Ce mode de mise en œuvre particulier de l’étape S1 de fourniture du substrat support 40 évite également que le silicium poreux ne s’étende sur le flanc de la structure multicouche 30, ce qui peut être source de fragilité ou de contamination (ex. infiltration des solutions de gravure, de nettoyage... employées lors de la fabrication des composants).
[0095] Comme indiqué précédemment, la portion dégradée 60 du substrat support 40 ou du substrat donneur 50 peut avoir une forme qui n’est pas totalement annulaire (« sensiblement annulaire »). Autrement dit, il peut être laissé intacte une portion du substrat support 40 ou du substrat donneur 50 dans le but de créer une zone d’amorce de la fracture au niveau du bord.
[0096] La figure 11 représente, à titre d’exemple, la face de collage du substrat support 40 de la figure 4A. Le cercle en traits pointillés représente l’interface entre la couche de silicium poreux 42, au centre du substrat, et la portion périphérique en silicium non-poreux 44. Une portion non dégradée 70 (ici de la couche diélectrique 43) est située dans le prolongement de la portion dégradée 60 en segment d’anneau, de sorte qu’elle complète l’anneau. Par « portion non dégradée », on entend une portion qui est collée à l’autre des substrats lors de l’étape S3 d’assemblage.
[0097] La portion non dégradée 70 est avantageusement agencée de manière à englober une encoche 80 (communément appelée « notch ») du substrat support 40 (ou du substrat donneur 50), comme cela est représenté sur la figure 11 .
[0098] En référence aux figures 3C, 4C, 5C, 6C, 7C, 8C et 9C, la structure multicouche 30 comprend ainsi la couche de support 41 , la couche de silicium poreux 42 disposée sur la couche de support 41 , une couche diélectrique 43, 512 (couche diélectrique 43 et/ou sous-couche diélectrique 512) disposée sur la couche de silicium poreux 42 et une couche active 51 , 511 (couche superficielle/active 51 ou sous-couche active 511 ) disposée sur la couche diélectrique 43, 512.
[0099] Dans le cas d’un oxyde, la couche diélectrique 43, 512 peut également être appelée couche d’oxyde enterrée ou BOX (pour « buried oxide layer » en anglais).
[00100] Une particularité de la structure multicouche 30 est que la couche active 51 , 511 comprend un évidemment 510 de forme annulaire ou sensiblement annulaire. L’ évidemment 510 s’étend jusqu’à la couche diélectrique 43, autrement dit sur toute l’épaisseur de la couche active 51 , 511. Ainsi, la couche active 51 , 511 ne recouvre pas entièrement la couche de support 41 .
[00101] Un tel évidement dans la couche active 51 , 511 près du flanc de la structure multicouche 30 est largement moins préjudiciable qu’une courbure excessive ou que des fissures pour la fabrication de composants microélectronique (ces fissures s’étendant généralement beaucoup plus vers le centre de la plaquette).

Claims

REVENDICATIONS
[Revendication 1 ] Procédé de fabrication d’une structure multicouche (30), comprenant les étapes suivantes :
- fournir (S1 ) un substrat support (40) comprenant une couche de support (41 ) et une couche de silicium poreux (42) disposée sur la couche de support ;
- fournir (S2) un substrat donneur (50) comprenant une première face (50A), un plan fragile enterré (50B) et une couche superficielle (51 ) délimitée par la première face et le plan fragile enterré ;
- assembler (S3) le substrat support (40) et le substrat donneur (50) par collage, la couche superficielle (51 ) du substrat donneur étant disposée en contact avec le substrat support ;
- séparer (S4) la couche superficielle (51 ) du substrat donneur (50) par fracture suivant le plan fragile enterré (50B) ; procédé caractérisé en ce qu’au moins l’un des substrats support et donneur (40, 50), dit substrat dégradé, comprend une portion dégradée (60) de manière à empêcher son collage à l’autre des substrats support et donneur (50, 40) lors de l’étape d’assemblage, la portion dégradée (60) ayant une forme annulaire ou sensiblement annulaire et étant située à moins de 25 mm du flanc dudit substrat dégradé.
[Revendication 2] Procédé selon la revendication 1 , dans lequel le substrat support (40) comprend en outre une portion périphérique en silicium non-poreux (44) disposée autour de la couche de silicium poreux (42) et dans lequel la portion dégradée (60) est située, dans l’assemblage du substrat support (40) et du substrat donneur (50), à la verticale d’une interface entre la portion périphérique en silicium non-poreux (44) et la couche de silicium poreux (42).
[Revendication 3] Procédé selon la revendication 1 , dans lequel la couche de silicium poreux (42) comprend une portion centrale (421 ) ayant une première épaisseur (e1 ) sensiblement constante et une portion périphérique (422) ayant une deuxième épaisseur (e2) croissante en direction du flanc du substrat support (40) et dans lequel la portion dégradée (60) est située, dans l’assemblage du substrat support (40) et du substrat donneur (50), à la verticale d’une transition entre la portion centrale (421 ) et la portion périphérique (422) de la couche de silicium poreux (42).
[Revendication 4] Procédé selon l’une quelconque des revendications 1 à 3, dans lequel la portion dégradée (60) s’étend en outre jusqu’au flanc dudit substrat dégradé.
[Revendication 5] Procédé selon l’une quelconque des revendications 1 à 3, dans lequel la portion dégradée (60) est espacée du flanc dudit substrat dégradé et présente une largeur (L3) comprise entre 10 pm et 4 mm.
[Revendication 6] Procédé selon l’une quelconque des revendications 1 à 5, dans lequel la portion dégradée (60) est constituée par une portion en retrait.
[Revendication 7] Procédé selon la revendication 6, dans lequel la portion en retrait appartient au substrat donneur (50).
[Revendication 8] Procédé selon la revendication 7, dans lequel l’étape (S2) de fourniture du substrat donneur (50) comprend une sous-étape d’implantation d’ions légers dans un premier substrat à une profondeur d’implantation pour former le plan fragile enterré (50B), la portion en retrait étant obtenue en formant une cavité d’une profondeur (P) supérieure à la profondeur d’implantation.
[Revendication 9] Procédé selon l’une quelconque des revendications 1 à 5, dans lequel la portion dégradée (60) est constituée par une portion texturée présentant une rugosité de surface supérieure ou égale à 1 nm.
[Revendication 10] Procédé selon la revendication 1 , dans lequel le substrat support (40) comprend en outre une portion périphérique en silicium non-poreux (44) disposée autour de la couche de silicium poreux (42) et dans lequel la portion dégradée (60) est constituée par une cavité s’étendant dans la couche de silicium poreux (42) et située à une distance (d’) inférieure à 2 mm d’une interface entre la portion périphérique en silicium non-poreux (44) et la couche de silicium poreux (42).
[Revendication 11 ] Procédé selon la revendication 10, dans lequel la cavité est remplie d’un matériau présentant un module de Young inférieure à celui du silicium poreux.
[Revendication 12] Procédé selon l’une quelconque des revendications 1 à 11 , dans lequel le substrat support (40) comprend en outre une couche diélectrique (43) disposée sur la couche de silicium poreux (42). [Revendication 13] Procédé selon l’une quelconque des revendications 1 à 12, dans lequel la portion dégradée (60) est sensiblement annulaire et dans lequel ledit substrat dégradé comprend une portion dite non-dégradée (70) située dans le prolongement de la portion dégradée (60), ladite portion non-dégradée (70) étant collée à l’autre des substrats support et donneur (50, 40) lors de l’étape (S3) d’assemblage.
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