EP4480006A1 - Halbleiterbauelement - Google Patents

Halbleiterbauelement

Info

Publication number
EP4480006A1
EP4480006A1 EP23703625.6A EP23703625A EP4480006A1 EP 4480006 A1 EP4480006 A1 EP 4480006A1 EP 23703625 A EP23703625 A EP 23703625A EP 4480006 A1 EP4480006 A1 EP 4480006A1
Authority
EP
European Patent Office
Prior art keywords
circuit layer
circuit
main surface
semiconductor component
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23703625.6A
Other languages
English (en)
French (fr)
Inventor
Andy Heinig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Publication of EP4480006A1 publication Critical patent/EP4480006A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07354—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/341—Dispositions of die-attach connectors, e.g. layouts
    • H10W72/347—Dispositions of multiple die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/823—Interconnections through encapsulations, e.g. pillars through molded resin on a lateral side a chip
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/297—Configurations of stacked chips characterised by the through-semiconductor vias [TSVs] in the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/791—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads
    • H10W90/792—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads between multiple chips

Definitions

  • Embodiments of the present invention relate to a semiconductor device, in particular one with 3D integration face-to-face power supply. Further exemplary embodiments relate to a corresponding production method.
  • the object of the present invention is to provide a power supply for the latest circuit technologies such. B. to create the 3-nm technology that eliminates or minimizes the disadvantages in terms of manufacturability and supply voltage stability.
  • Embodiments of the present invention provide a semiconductor device having a first circuit layer and a second circuit layer.
  • the first circuit layer has at least one integrated circuit, such as. B. a memory and / or logic.
  • the second circuit layer has at least one power supply that is formed is to supply the integrated circuit with electrical energy.
  • a second main surface of the first circuit layer eg a front side/face
  • a first or second main surface front or rear side (face or back) depending on the exemplary embodiment
  • Exemplary embodiments of the present invention are based on the finding that a new type of package technology such as 3D integration makes it possible to produce very compact realizations of different components in a chip stack.
  • the circuits are stacked on top of each other in 3D integration.
  • the one or more circuits that are provided with the actual logic or memory function are arranged or constructed as a 3D stack.
  • a new type of manufacturing technology such as B. the 3-nm technology can be used.
  • the associated power supply is then arranged in a second circuit layer. Due to the fact that the two circuit layers are directly adjacent to each other, e.g. B.
  • exemplary embodiments of the present invention advantageously create a voltage supply that is implemented directly at the consumer.
  • the integrated circuit of the first circuit layer (or generally the first circuit layer) is produced using a first semiconductor production technology (e.g. 3 nm technology), the at least one power supply of the second circuit layer or generally the second circuit layer having a second Semiconductor manufacturing technology is made.
  • the first semiconductor manufacturing technology is different from the second semiconductor manufacturing technology.
  • the first semiconductor manufacturing technology can include, for example, 3 nm technology or a better or further miniaturized semiconductor manufacturing technology.
  • the second circuit layer can be coupled to the first circuit layer by means of face-to-back.
  • the first main surface of the second circuit layer is then connected to the second main surface of the first circuit layer.
  • the first and the second circuit layer can be connected face-to-face.
  • the second main surface of the first circuit layer is then connected to the second main surface of the second circuit layer.
  • the materials, in particular semiconductor materials, of the two circuit layers can be approximately the same width, so that a 3D structure is obtained.
  • the second circuit layer it would also be conceivable for the second circuit layer to have a mold material.
  • the two circuit layers are connected face-to-face with a mold. This therefore means that the second main surfaces of the first and second circuit layer are in turn connected to one another.
  • the connection of the second main surface of the first circuit layer to the first or second main surface of the second circuit layer is a direct connection, a direct-bonded connection, a bonded connection, a connection with a bonding pad or a connection with a copper bonding pad (copper pillar).
  • the second circuit layer covers the (entire) area of the first circuit layer. In other words, this means that these two circuit layers are of the same size.
  • the second circuit layer has a semiconductor material over the entire width of the first circuit layer.
  • the second circuit layer has a first region with a semiconductor material and at least one second region with a mold material. There can also be several second areas, e.g.
  • the first and the second area can extend over the (entire) width of the first circuit layer.
  • each of the two areas can also have sub-areas, so that the entire width is embodied by the first and second area each with one or more sub-areas, it also being possible for the sub-areas to be embodied differently.
  • the first main surface of the second circuit layer has contacts or a contacting layer if the second Main surface is used to connect to the first circuit layer.
  • the second main surface of the second circuit level has contacts or a contacting layer if the first main surface is used for making contact with the first circuit level.
  • the contacts are designed to be connected to an unregulated voltage source.
  • the power supply is designed to provide a regulated voltage on the side of the second main surface of the first circuit layer, i.e. depending on the structure, via its first or second main surface, starting from an unregulated voltage that is present from an unregulated voltage source, in order to supply the integrated circuit with electrical energy accordingly (power supply).
  • the second circuit layer has one or more vias, which extend across the thickness of the second circuit layer and are designed to create a signal contact of the integrated circuit.
  • the one or more vias can extend through the semiconductor material of the second circuit layer or also through a molding material of the second circuit layer.
  • each circuit layer can have one or more levels, so that a 3D integrated circuit is formed per circuit layer.
  • the second main surface of the first circuit layer and/or the second main surface of the second circuit layer can have a redistribution layer and/or a component layer. The contact to the other circuit layer is then produced via this rewiring layer, for example.
  • the semiconductor component has a further circuit layer. This is arranged on a first main surface of the first circuit layer.
  • this further circuit layer can have an integrated circuit, logic and/or a memory.
  • a further embodiment provides a manufacturing method of the semiconductor device explained above.
  • the manufacturing method includes the step of connecting the first circuit layer with the second circuit layer.
  • the connection can be done by bonding, direct bonding or making a bonding pad connection or a copper bonding pad connection.
  • the connection is made using face-to-back technology or face-to-face technology.
  • FIG. 1 shows a schematic illustration of a semiconductor component in a sectional illustration, which has a face-to-back arrangement in accordance with exemplary embodiments
  • FIG. 2 shows a schematic representation of a semiconductor component in the sectional representation, which has a face-to-face arrangement, according to a further exemplary embodiment
  • FIG. 3 shows a schematic representation of a semiconductor component with a mold in the sectional representation, which has a face-to-face arrangement, according to a further exemplary embodiment.
  • FIG. 1 shows a semiconductor component 10 with at least two circuit layers 12 and 14. These two circuit layers are provided one on top of the other, ie directly adjacent to or connected to one another or even directly to one another.
  • the two circuit layers 12 and 14 can have an identical, similar or at least comparable width and together form a chip or a semiconductor component 10.
  • a third circuit layer 16 can also be provided, which is not initially mentioned in connection with the basic exemplary embodiment is received.
  • the first circuit level 12 is, for example, the upper circuit level, while the circuit level 14 is the lower circuit level.
  • the upper circuit layer 12 is connected to the second circuit layer 14 by a second main surface 12h2, that is to say by its underside.
  • the second main surface 12h2 of the first circuit layer is with the first Main surface 14h1 of the second circuit layer 14 connected.
  • the main surface 12h2 is the front side of the first circuit layer 12, while the circuit layer 14h1 can be referred to as the rear side of the second circuit layer 14.
  • the front side of the second circuit layer 14 is provided with the reference symbol 14h2.
  • the arrangement described results in a so-called face-to-back (front to back) arrangement of the two circuit layers 12 and 14, so that a 3D stack of circuits is formed.
  • the two circuit layers 12 and 14 can of course also have several layers of areas, such as. B. semiconductor areas, doped areas, insulating areas or conductive areas (metallization layer), so as to produce the electrical components that are provided for the respective circuit layer 12 and 14.
  • the component or the circuit layer 12 includes, for example, one or more integrated circuits 12i, the z. B. form a logic or a memory.
  • the entire circuit layer 12 is according to embodiments with a manufacturing technology such. B. the 3-nm semiconductor manufacturing technology, so that the circuit layer 12, for example, a common semiconductor material (in different layers) can be referred to as a component or as a chip.
  • the circuit layer 14 includes a power supply 14s, z. B. a DC-DC converter.
  • the power supply 14 serves to supply the integrated circuit 12i with a correspondingly stabilized voltage.
  • power supply 14s is electrically coupled to an optional redistribution layer 12u of circuit layer 12 via contacts 14sk on surface 14h 1 . This results in very short line lengths, which is advantageous for the stabilized voltage.
  • the power supply 14s is manufactured in a separate component or a separate circuit layer 14, a different manufacturing technology can be used here compared to the circuit layer 12, e.g. an older circuit technology or generally one that is advantageous for the manufacture of components for the power supply.
  • the exemplary embodiment can thus be described in such a way that two circuit layers 12 and 14 are connected to one another by means of a face-to-back arrangement.
  • the direct bond technology direct bonding or generally bonding
  • copper pillars copper connection pads or generally connection pads, alt. copper pillow
  • the power supply 14s can have one or more DC-DC converters.
  • the DC-DC converter 14s can perform voltage regulation such that a highly adjusted voltage without large fluctuations is provided with sufficient electric power becomes.
  • the unregulated voltage can be applied across the contact terminals 14sk2.
  • the circuit layer 14 can have one or more vias (tsv), which are marked with the reference symbol 14tsv, for example. These are used, for example, to establish a direct connection (electrical connection) from the second main surface 14h2 to the first main surface 14h1. This allows a signal to be applied to the integrated circuit 12i from the outside.
  • Signal vias are identified by reference numeral 14tsvs.
  • a further circuit layer 16, z. B. on the first main surface 12h 1 (top) can be arranged.
  • This is in turn arranged with its underside 16h2 (second main surface) and can, according to exemplary embodiments, be an integrated circuit, such as, e.g. B. include logic or memory (not shown).
  • the underside 16h2, 14h2 and 12h2 can be characterized in that it has a rewiring layer 12u, 16u or 14u.
  • the rewiring layer is used for making electrical contact with the individual components in the semiconductor area and can be implemented as a metallization, for example.
  • the rewiring layer it is of course also possible to provide a type of transistor layer, in which case, for example, parts of the transistors can also be formed in the semiconductor area.
  • the rewiring layer is also used, for example, for contacting from the outside, as becomes clear in particular from the rewiring layer 14u.
  • FIG. 2 shows a semiconductor component 10′ again with two circuit layers 12 and 14′ and an optional circuit layer 16.
  • the circuit layer 12 essentially corresponds to the circuit layer 12 from FIG. 1 and includes the integrated circuit, for example 12i.
  • the circuit layer 12 is connected to the circuit layer 14' via its second main surface 12h2.
  • the circuit layer 14' is comparable in principle to the circuit layer 14 from FIG. 1 and also has, for example, the DC converter 14s as the power supply. In this exemplary embodiment, however, the circuit layer 14' is not connected to the main surface 14h1 but to the circuit layer 12 with the main surface 14h2. As mentioned here at the outset, this second main surface 14h2 can have the rewiring layer 14u, for example.
  • This arrangement is referred to as a face-to-face arrangement.
  • the path from the DC-DC converter 14s to the actual circuit 12i is extremely short.
  • the DC-DC converter 14s can be manufactured using an older circuit technology.
  • the system is supplied with an unregulated voltage from the underside (side of the circuit layer 14), cf. connections 14sk2, the voltage regulation taking place in the circuit with the DC-DC converter 14h2.
  • the "normal" signals of the logic and memory circuit 12i are routed out through the circuit 14' with the DC-DC converter 14s using the vias 14tsvs.
  • FIG. 3 shows the semiconductor arrangement 10" with the circuit layers 12, 14" and the optional circuit layer 16.
  • the circuit layer 14′′ is a further development of the circuit layer 14′ and has another material in addition to the semiconductor material or the first material in the area of the voltage supply 14s. This further material is identified here by the reference symbols 14m1 and 14m2 and can include a mold material, for example.
  • the layer 14′′ is in turn coupled to the second main surface 12h2 of the first circuit layer 12 with its second main surface 14h2.
  • both the semiconductor component 10′ from FIG. 2 and the semiconductor component 10′′ from FIG. 3 can also have the further features “vias 14tsv or 14tsvs” and “voltage contacts 14sk2”. As can be seen from the exemplary embodiment from FIG.
  • the vias 14tsv can extend in the mold material 14m1 and 14m2 , an extension through the semiconductor material 14h of course also being conceivable.
  • the voltage supply vias here see contact 14sk2 extend through the semiconductor material 14h to the redistribution layer 14u, so that the unregulated voltage of the power supply 14s is provided via this redistribution layer 14u, with the power supply 14s then regulating the voltage accordingly.
  • vias 14tsv and 14tsvs respectively, extending out of the mold material 14m1 and 14m2, vias 14tsv and 14tsvs, respectively, protrude to the redistribution layer 12u, while vias 12sk2, which extend through the semiconductor material 14h to to the redistribution layer 14u.
  • all vials extend, for example, up to the rewiring layer 14u (cf. 14tsv, 14tsvs, 14sk2).
  • the vias 14tsv and 14tsvs in the mold area 14m1 and 14m2 are used for conducting signals (control signal for the logic/memory), while the vias 14sk2 are used for conducting a current/voltage signal.
  • An external current or voltage signal for the power supply 14s can therefore be provided via these vias 14sk2.
  • contacts are provided on the main surface 14h1 (remote from the circuit layer 12), namely in the area 14m1 and 14m2 or in the area 14h.
  • the contacts in the 14h area are used for power/voltage supply.
  • the contacts in the area 14m1 and 14m2 for coupling a signal.
  • it is advantageous that the signal is passed through the mold material and is therefore as far away as possible from interfering influences from the chip that houses the power supply.
  • the insulating properties of the mold material also have a positive technical effect.
  • the two circuit layers 12 and 14 can be connected by means of direct bonding or copper pillars.
  • a copper pillar is provided with the reference numeral 13k.
  • All exemplary embodiments have in common that very compact implementations for various components in a chip stack are possible as a result of the novel package technology 3D integration.
  • circuits are stacked on top of each other in 3D integration. In this case, that is one or more of the circuits that are provided with the actual (logic or memory) function and built as a 3D stack.
  • External components that have other requirements, e.g. B. the power supply 14s can be outsourced to a further circuit layer.
  • a coupling via the main surface 12h1 to the second circuit layer 14 would also be conceivable, with the connection via the main surface 12h2 having the advantage that the rewiring layer 12u is provided here, via which the supply voltage can easily be supplied to the integrated circuits 12i.
  • Applications for the 3D integration explained above are semiconductor components that at least partially contain a semiconductor material, such as e.g. B. may have a silicon or a gallium arsenide.
  • the applications are not limited by the functional focus, i. H. In other words, any component, be it memory components or processors (logic) are possible as potential areas of application for 3D integration.
  • FIG. 10 Further exemplary embodiments relate to a manufacturing method for the exemplary embodiments 10, 10', 10'' explained above.
  • the manufacturing process includes the central step of connecting the first and second circuit layers 12 and 14 or 12 and 14' or 12 and 14", ie using face-to-back technology, face-to-face technology or face- to-Face technology with Mold.
  • the connection can take place by means of contact pads or copper contact pads, but also with bonding or direct bonding.
  • exemplary embodiments have been explained in particular in connection with a device (semiconductor component, 3D layer stack or chip), it should be pointed out that the explanations of the individual product features can also represent the explanations of the corresponding method step. Conversely, the explanation of the process step can also be interpreted as an explanation of a product step.
  • the scope of protection is defined by the following patent claims.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

Halbleiterbauelement (10, 10', 10'') mit folgenden Merkmalen: erster Schaltungslage (12) mit zumindest einer integrierten Schaltung; und zweiter Schaltungslage (14, 14', 14'') mit zumindest einer Stromversorgung (14s), die ausgebildet ist, die integrierte Schaltung (12i) mit elektrischer Energie zu versorgen; wobei eine zweite Hauptoberfläche (12h2) der ersten Schaltungslage (12) mit einer ersten oder zweiten Hauptoberfläche (14h2) der zweiten Schaltungslage (14, 14', 14'') verbunden ist.

Description

Halbleiterbauelement
Beschreibung
Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf ein Halbleiterbauelement, insbesondere auf eines mit 3D-lntegration-Face-to-Face-Stromversorgung. Weitere Ausführungsbeispiele beziehen sich auf ein entsprechendes Herstellungsverfahren.
Bisher wird die Stromversorgung eines integrierten Schaltkreises bzw. allgemein eines Schaltkreises oder eines 3D-Stapels von Schaltkreisen durch externe Stromversorgung, wie z. B. DC-DC-Konvertern oder durch On-Chip DC-DC-Konverter, realisiert. On-Chip DC- DC-Konverter können sich beispielsweise dann in derselben Schaltungslage oder demselben 3D-Stapel von Schaltungslagen befinden. Bei neusten Schaltkreistechnologien wie z. B. der 3-nm-Technologie sind On-Chip DC-DC-Konverter (technisch) so nicht mehr realisierbar. Hintergrund ist, dass die entsprechenden Transistoren nicht mehr genügend Spannungsfestigkeit und/oder Stromtragfähigkeit besitzen. Auch externe DC-DC-Konverter können nicht mehr die nötige Stabilität der Versorgungsspannung garantieren. Zum Hintergrund: die Versorgungsspannung wurde in den letzten Jahren immer wieder reduziert, wobei die erlaubte Abweichung von der nominalen Versorgungsspannung aber ungefähr gleichgeblieben ist, so dass die Anforderungen an die Gesamtlösung deutlich anstiegen. Dies ist aber mit einer externen Stromversorgung im Regelfall nicht mehr zu realisieren, da dort die Versorgungsleitungen sonst zu lang werden.
Deshalb besteht der Bedarf nach einem verbesserten Ansatz. Die Aufgabe der vorliegenden Erfindung liegt darin, eine Stromversorgung für neueste Schaltkreistechnologien, wie z. B. der 3-nm-Technologie zu schaffen, die die Nachteile in Bezug auf Herstellbarkeit und Versorgungsspannungsstabilität ausräumt oder minimiert.
Die Aufgabe wird durch den Gegenstand der unabhängigen Patentansprüche gelöst.
Ausführungsbeispiele der vorliegenden Erfindung schaffen ein Halbleiterbauelement mit einer ersten Schaltungslage und einer zweiten Schaltungslage. Die erste Schaltungslage weist zumindest eine integrierte Schaltung, wie z. B. einen Speicher und/oder eine Logik auf. Die zweite Schaltungslage weist zumindest eine Stromversorgung auf, die ausgebildet ist, die integrierte Schaltung mit elektrischer Energie zu versorgen. Hierbei ist eine zweite Hauptoberfläche der ersten Schaltungslage (z. B. eine Frontseite/Face) mit einer ersten oder zweiten Hauptoberfläche (Front- oder Rückseite (Face oder Back) je nach Ausführungsbeispiel) der zweiten Schaltungslage verbunden.
Ausführungsbeispielen der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass es durch eine neuartige Package-Technologie wie die 3D-lntegration, es möglich ist, sehr kompakte Realisierungen von verschiedenen Komponenten in einem Chipstapel herzustellen. Dazu werden bei der 3D-lntegration die Schaltkreise übereinander gestapelt. Innerhalb der ersten Schaltungslage werden die einen oder mehreren Schaltkreise, die mit der eigentlichen Logik- oder Speicherfunktion versehen sind, angeordnet oder als 3D-Stapel aufgebaut. Für diese Schaltungslage bzw. diese Schaltungslagen kann eine neuartige Herstellungstechnologie wie z. B. die 3-nm-Technologie verwendet werden. In einer zweiten Schaltungslage wird dann die zugehörige Stromversorgung angeordnet. Dadurch dass die zwei Schaltungslagen direkt aneinander angrenzen, z. B. mittels Bonden oder unter Verwendung von Copper Pillar verbunden, angeordnet sind, sind die Leitungslängen extrem klein, so dass die Spannungsstabilität entsprechend dem Anwendungsfall erreicht werden kann. Durch die Verwendung einer separaten Schaltungslage kann eine andere Herstellungstechnologie als bei der ersten Schaltungslage verwendet werden, was dann auch die Her- stellbarkeit von leistungsfähigen Stromversorgungen begünstigt. Ferner schaffen Ausführungsbeispiele der vorliegenden Erfindung vorteilhafterweise eine Spannungsversorgung, die direkt am Verbraucher realisiert ist.
Entsprechend Ausführungsbeispielen ist die integrierte Schaltung der ersten Schaltungslage (bzw. allgemein die erste Schaltungslage) mit einer ersten Halbleiterherstellungstechnologie (z. B. 3-nm-Technologie) hergestellt, wobei die zumindest eine Stromversorgung der zweiten Schaltungslage oder allgemein die zweite Schaltungslage mit einer zweiten Halbleiterherstellungstechnologie hergestellt ist. Die erste Halbleiterherstellungstechnologie unterscheidet sich von der zweiten Halbleiterherstellungstechnologie. Entsprechend Ausführungsbeispielen kann die erste Halbleiterherstellungstechnologie beispielsweise 3- nm-Technologie oder eine bessere bzw. weitere miniaturisierte Halbleiterherstellungstechnologie umfassen.
Nachfolgend werden drei exemplarische Ausführungsbeispiele für die 3D-lntegration erläutert. Entsprechend einer ersten Variante kann die zweite Schaltungslage mittels Face- to-Back mit der ersten Schaltungslage gekoppelt sein. Hierbei ist dann die erste Hauptoberfläche der zweiten Schaltungslage mit der zweiten Hauptoberfläche der ersten Schaltungslage verbunden.
Entsprechend einer zweiten Variante kann die erste und die zweite Schaltungslage Face-to-Face verbunden sein. Hierbei ist dann die zweite Hauptoberfläche der ersten Schaltungslage mit der zweiten Hauptoberfläche der zweiten Schaltungslage verbunden. Bei diesen zwei Schaltungslagen können beispielsweise die Materialien, insbesondere Halbleitermaterialien der zwei Schaltungslagen in etwa genauso breit sein, so dass sich eine 3D-Struktur einstellt.
Entsprechend einer dritten Variante wäre es auch denkbar, dass die zweite Schaltungslage ein Mold-Material aufweist. Hier sind dann beispielsweise die zwei Schaltungslagen per Face-to-Face mit einem Mold verbunden. Das heißt also, dass wiederum die zweiten Hauptoberflächen der ersten und zweiten Schaltungslage miteinander verbunden sind.
Entsprechend Ausführungsbeispielen ist die Verbindung der zweiten Hauptoberfläche der ersten Schaltungslage mit der ersten oder zweiten Hauptoberfläche der zweiten Schaltungslage eine direkte Verbindung, eine direkt-gebondete Verbindung, eine gebondete Verbindung, eine Verbindung mit einem Kontaktierungskissen oder eine Verbindung mit einem Kupferkontaktierungskissen (copper pillar). Entsprechend Ausführungsbeispielen bedeckt die zweite Schaltungslage die (gesamte) Fläche der ersten Schaltungslage. Anders ausgedrückt heißt das, dass diese zwei Schaltungslagen gleich groß sind. Entsprechend Ausführungsbeispielen weist die zweite Schaltungslage ein Halbleitermaterial über die gesamte Breite der ersten Schaltungslage auf. Entsprechend anderen Ausführungsbeispielen weist die zweite Schaltungslage einen ersten Bereich mit einem Halbleitermaterial und mindesten einen zweiten Bereich mit einem Mold-Material auf. Es können auch mehrere zweite Bereiche, z. B. lateral neben dem Halbleiterbereich vorgesehen sein. Hierbei kann sich beispielsweise der erste und der zweite Bereich über die (gesamte) Breite der ersten Schaltungslage erstrecken. Alternativ kann jeder der zwei Bereiche auch noch Unterbereiche haben, so dass die gesamte Breite durch den ersten und zweiten Bereich mit jeweils einem oder mehreren Unterbereichen ausgeführt ist, wobei die Unterbereiche auch andersartig ausgeführt sein können.
Entsprechend einem weiteren Ausführungsbeispiel weist die erste Hauptoberfläche der zweiten Schaltungslage Kontakte oder eine Kontaktierungsschicht auf, wenn die zweite Hauptoberfläche zur Verbindung mit der ersten Schaltungslage dient. Alternativ weist die zweite Hauptoberfläche der zweiten Schaltungslage Kontakte oder eine Kontaktierungsschicht auf, wenn die erste Hauptoberfläche zur Kontaktierung mit der ersten Schaltungslage dient. Entsprechend Ausführungsbeispielen sind die Kontakte dazu ausgebildet, um mit einer ungeregelten Spannungsquelle verbunden zu werden. Entsprechend Ausführungsbeispielen ist die Stromversorgung ausgebildet, ausgehend von einer anliegenden ungeregelten Spannung einer ungeregelten Spannungsquelle eine geregelte Spannung aufseiten der zweiten Hauptoberfläche der ersten Schaltungslage, d. h. also je nach Aufbau über ihre erste oder zweite Hauptoberfläche bereitzustellen, um die integrierte Schaltung entsprechend mit elektrischer Energie zu versorgen (Stromversorgung).
Entsprechend Ausführungsbeispielen weist die zweite Schaltungslage eine oder mehrere Vias auf, die sich über die Dicke der zweiten Schaltungslage erstrecken und ausgebildet sind, um einen Signalkontakt der integrierten Schaltung zu schaffen. Entsprechend Ausführungsbeispielen können sich die einen oder mehreren Vias durch das Halbleitermaterial der zweiten Schaltungslage oder auch durch ein Mold-Material der zweiten Schaltungslage erstrecken. Insofern ermöglichen diese zwei Ausführungsbeispiele vorteilhafterweise, dass über die der ersten Schaltungslage abgewandte Hauptoberfläche der zweiten Schaltungslage eine Signalkontaktierung der integrierten Schaltung der ersten Schaltungslage erfolgen kann.
Wie oben schon angedeutet, kann jede Schaltungslage eine oder mehrere Ebenen aufweisen, so dass eine 3D-integrierte Schaltung je Schaltungslage geformt ist. Entsprechend Ausführungsbeispielen kann die zweite Hauptoberfläche der ersten Schaltungslage und/oder die zweite Hauptoberfläche der zweiten Schaltungslage eine Umverdrahtungsschicht und/oder eine Bauteilschicht aufweisen. Über diese Umverdrahtungsschicht wird dann beispielsweise die Kontaktierung zu der anderen Schaltungslage hergestellt.
Entsprechend weiteren Ausführungsbeispielen weist das Halbleiterbauelement eine weitere Schaltungslage auf. Diese ist auf einer ersten Hauptoberfläche der ersten Schaltungslage angeordnet. Beispielsweise kann diese weitere Schaltungslage einen integrierten Schaltkreis, eine Logik und/oder einen Speicher aufweisen.
Ein weiteres Ausführungsbeispiele schafft ein Herstellungsverfahren des oben erläuterten Halbleiterbauelements. Das Herstellungsverfahren weist den Schritt des Verbindens der ersten Schaltungslage mit der zweiten Schaltungslage auf. Entsprechend Ausführungsbeispielen kann das Verbinden durch Bonden, direktes Bonden oder Herstellen einer Kontaktierungskissenverbindung oder einer Kupferkontaktierungskissenverbindung erfolgen. Entsprechend Ausführungsbeispielen erfolgt das Verbinden mittels Face-to-Back-Technologie oder Face-to-Face-Technologie.
Ausführungsbeispiele der vorliegenden Erfindung werden anhand der beiliegenden Zeichnungen erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung eines Halbleiterbauelements in der Schnittdarstellung, das ein Face-to-Back-Anordnung aufweist gemäß Ausführungsbeispielen;
Fig. 2 eine schematische Darstellung eines Halbleiterbauelements in der Schnittdarstellung, das eine Face-to-Face-Anordnung aufweist, gemäß einem weiteren Ausführungsbeispiel; und
Fig. 3 eine schematische Darstellung eines Halbleiterbauelements mit einem Mold in der Schnittdarstellung, das eine Face-to-Face-Anordnung aufweist, gemäß einem weiteren Ausführungsbeispiel.
Bevor nachfolgend Ausführungsbeispiele der vorliegenden Erfindung anhand der beiliegenden Zeichnungen erläutert werden, sei darauf hingewiesen, dass gleiche Elemente und Strukturen mit gleichen Bezugszeichen versehen sind, so dass die Beschreibung derer aufeinander anwendbar bzw. austauschbar ist.
Fig. 1 zeigt ein Halbleiterbauelement 10 mit zumindest zwei Schaltungslagen 12 und 14. Diese zwei Schaltungslagen sind aufeinander, d. h. also direkt angrenzend bzw. miteinander oder sogar direkt miteinander verbunden vorgesehen. Beispielsweise können die zwei Schaltungslagen 12 und 14 eine identische, ähnliche oder zumindest vergleichbare Breite aufweisen, und formen zusammen einen Chip bzw. ein Halbleiterbauelement 10. Optional kann auch noch eine dritte Schaltungslage 16 vorgesehen sein, auf die im Zusammenhang mit dem Basisausführungsbeispiel erst einmal nicht eingegangen wird. Die erste Schaltungslage 12 ist beispielsweise die obere Schaltungslage, während die Schaltungslage 14 die untere Schaltungslage ist. Die obere Schaltungslage 12 ist mit einer zweiten Hauptoberfläche 12h2, das heißt also mit ihrer Unterseite mit der zweiten Schaltungslage 14 verbunden. Hier ist die zweite Hauptoberfläche 12h2 der ersten Schaltungslage mit der ersten Hauptoberfläche 14h1 der zweiten Schaltungslage 14 verbunden. Die Hauptoberfläche 12h2 ist die Frontseite der ersten Schaltungslage 12, während die Schaltungslage 14h1 als Rückseite der zweiten Schaltungslage 14 bezeichnet werden kann. Die Frontseite der zweiten Schaltungslage 14 ist mit dem Bezugszeichen 14h2 versehen. Durch die beschriebene Anordnung ergibt sich eine sogenannte Face-to-Back-(Frontseite zu Rückseite)Anordnung der zwei Schaltungslagen 12 und 14, so dass ein 3D-Stapel von Schaltkreisen geformt wird.
Die zwei Schaltungslagen 12 und 14 können selbstverständlich in sich auch mehrere Schichten von Bereichen, wie z. B. Halbleiterbereichen, dotierten Bereichen, isolierenden Bereichen oder leitenden Bereichen (Metallisierungsschicht) aufweisen, um so die elektrischen Bauelemente, die für die jeweilige Schaltungslage 12 und 14 vorgesehen ist, herzustellen. Das Bauteil bzw. die Schaltungslage 12 umfasst beispielsweise einen oder mehrere integrierte Schaltkreise 12i, die z. B. eine Logik oder einen Speicher formen. Die gesamte Schaltungslage 12 ist entsprechend Ausführungsbeispielen mit einer Herstellungstechnologie, wie z. B. der 3-nm-Halbleiterherstellungstechnologie hergestellt, so dass man die Schaltungslage 12, die beispielsweise ein gemeinsames Halbleitermaterial (in unterschiedlichen Schichten) aufweist als ein Bauelement oder auch als einen Chip bezeichnet werden kann.
Die Schaltungslage 14 umfasst eine Stromversorgung 14s, z. B. einen DC-DC-Konverter. Die Stromversorgung 14 dient dazu, die integrierte Schaltung 12i mit einer entsprechend stabilisierten Spannung zu versorgen. Beispielsweise ist die Stromversorgung 14s über Kontakte 14sk an der Oberfläche 14h 1 mit einer optionalen Umverdrahtungsschicht 12u der Schaltungslage 12 elektrisch gekoppelt. Dadurch entstehen sehr kurze Leitungslängen, was vorteilhaft für die stabilisierte Spannung ist. Indem die Stromversorgung 14s in einem separaten Bauteil bzw. einer separaten Schaltungslage 14 hergestellt ist, kann hier eine andere Herstellungstechnologie im Vergleich zu der Schaltungslage 12 verwendet werden, z.B. eine ältere Schaltungstechnologie oder allgemein eine die vorteilhaft für die Herstellung von Bauelementen für die Stromversorgung ist.
Das Ausführungsbeispiel kann also dahin gehend beschrieben werden, dass mittels Face- to-Back-Anordnung zwei Schaltungslagen 12 und 14 miteinander verbunden werden. Für die Verbindung kann beispielsweise die Direct-Bond-Technologie (Direktbonden bzw. allgemein Bonden) oder auch der Einsatz von Copper-Pillar (=Kupferverbindungskissen bzw. allgemein Verbindungskissen, alt. Copper-Pillow) verwendet werden. An dieser Stelle sei angemerkt, dass entsprechend Ausführungsbeispielen die Stromversorgung 14s einen oder mehrere DC-DC-Konverter aufweisen kann. Da man beispielsweise davon ausgeht, dass die Stromversorgung 14s von der Unterseite 14h2 (zweite Hauptoberfläche) mit unregulierter Spannung versorgt wird, kann der DC-DC-Konverter 14s eine Spannungsregulierung derart durchführen, dass eine stark angepasste Spannung ohne große Schwankungen mit ausreichender elektrischer Energie bereitgestellt wird. Die unregulierte Spannung kann beispielsweise über die Kontaktanschlüsse 14sk2 angelegt werden.
Darüber hinaus kann entsprechend weiteren Ausführungsbeispielen die Schaltungslage 14 eine oder mehrere Durchkontaktierungen (tsv) aufweisen, die beispielsweise mit dem Bezugszeichen 14tsv markiert sind. Diese dienen beispielsweise dazu, eine direkte Verbindung (elektrische Verbindung) von der zweiten Hauptoberfläche 14h2 zu der ersten Hauptoberfläche 14h 1 herzustellen. Hierdurch kann ein Signal von der Außenseite an die integrierte Schaltung 12i angelegt werden. Signal-Vias sind mit dem Bezugszeichen 14tsvs gekennzeichnet.
Entsprechend einem weiteren Ausführungsbeispiel kann eine weitere Schaltungslage 16, z. B. auf der ersten Hauptoberfläche 12h 1 (Oberseite) angeordnet sein. Diese ist wiederum mit ihrer Unterseite 16h2 (zweite Hauptoberfläche) angeordnet und kann entsprechend Ausführungsbeispielen eine integrierte Schaltung, wie z. B. eine Logik oder einen Speicher (nicht dargestellt) umfassen. Bei den hier vorliegenden Ausführungsbeispielen kann die Unterseite 16h2, 14h2 und 12h2 dadurch gekennzeichnet sein, dass diese eine Umverdrahtungsschicht 12u, 16u oder 14u aufweist. Die Umverdrahtungsschicht dient zur elektrischen Kontaktierung der einzelnen Bauelemente im Halbleiterbereich und kann beispielsweise als Metallisierung ausgeführt sein. Anstelle der Umverdrahtungsschicht kann natürlich auch eine Art Transistorschicht vorgesehen sein, wobei hier beispielsweise auch Teile der Transistoren im Halbleiterbereich geformt sein können. Die Umverdrahtungsschicht dient beispielsweise auch zur Kontaktierung von extern, wie insbesondere anhand der Umverdrahtungsschicht 14u deutlich wird.
Nachfolgend wird Bezug nehmend auf Fig. 2 ein weiteres Ausführungsbeispiel erläutert.
Fig. 2 zeigt ein Halbleiterbauelement 10‘ mit wiederum zwei Schaltungslagen 12 und 14‘ sowie einer optionalen Schaltungslage 16. Die Schaltungslage 12 entspricht im Wesentlichen der Schaltungslage 12 aus Fig. 1 und umfasst beispielsweise die integrierte Schaltung 12i. Die Schaltungslage 12 ist über ihre zweite Hauptoberfläche 12h2 mit der Schaltungslage 14‘ verbunden. Die Schaltungslage 14‘ ist vom Grundsatz her vergleichbar mit der Schaltungslage 14 aus Fig. 1 und weist beispielsweise ebenfalls den DC-Konverter 14s als Stromversorgung auf. In diesem Ausführungsbeispiel ist die Schaltungslage 14‘ allerdings nicht mit der Hauptoberfläche 14h1 , sondern mit der Hauptoberfläche 14h2 mit der Schaltungslage 12 verbunden. Wie hier eingangs erwähnt, kann diese zweite Hauptoberfläche 14h2 beispielsweise die Umverdrahtungsschicht 14u aufweisen.
Diese Anordnung wird als Face-to-Face-Anordnung bezeichnet. Mit dieser Anordnung ist wiederum der Weg vom DC-DC-Konverter 14s zu der eigentlichen Schaltung 12i extrem kurz. Ebenfalls kann der DC-DC-Konverter 14s in einer älteren Schaltungstechnologie gefertigt werden. Damit wird das System von der Unterseite (Seite der Schaltungslage 14) mit einer unregulierten Spannung versorgt, vgl. Anschlüsse 14sk2, wobei die Spannungsregulierung in dem Schaltkreis mit dem DC-DC-Konverter 14h2 erfolgt. Die „normalen“ Signale des Schaltkreises mit der Logik und dem Speicher 12i werden unter Verwendung der Vias 14tsvs durch den Schaltkreis 14‘ mit dem DC-DC-Wandler 14s nach außen geführt.
Bezug nehmend auf Fig. 3 wird eine sogenannte Face-to-Face-Anordnung mit einem Mold erläutert. Fig. 3 zeigt die Halbleiteranordnung 10“ mit den Schaltungslagen 12, 14“ und der optionalen Schaltungslage 16.
Die Schaltungslage 14“ ist eine weitere Entwicklung der Schaltungslage 14‘ und weist neben dem Halbleitermaterial bzw. dem ersten Material im Bereich der Spannungsversorgung 14s ein weiteres Material auf. Dieses weitere Material ist hier mit dem Bezugszeichen 14m1 und 14m2 gekennzeichnet und kann beispielsweise ein Mold-Material umfassen. Die Schicht 14“ ist wiederum mit ihrer zweiten Hauptoberfläche 14h2 mit der zweiten Hauptoberfläche 12h2 der ersten Schaltungslage 12 gekoppelt.
Insofern wird durch das hier dargestellte Ausführungsbeispiel eine sogenannte Face-to- Face-Anordnung mit Mold-Anordnung geschaffen. Die Leitungslänge vom DC-DC- Konverter „normalen“ Schaltung 12i ist weiterhin extrem kurz. Ferner bleibt auch sichergestellt, dass der DC-DC-Konverter 14 bzw. die allgemeine Stromversorgung 14s mit einer älteren Schaltungstechnologie bzw. einer angepassten Schaltungstechnologie gefertigt werden kann. An dieser Stelle sei angemerkt, dass sowohl das Halbleiterbauelement 10‘ aus Fig. 2 als auch das Halbleiterbauelement 10“ aus Fig. 3 ebenso die weiteren Merkmale „Vias 14tsv bzw. 14tsvs“ und „Spannungskontakte 14sk2“ aufweisen kann. Wie anhand des Ausführungsbeispiels aus Fig. 3 zu erkennen ist, können sich die Vias 14tsv im Mold-Material 14m1 und 14m2 erstrecken, wobei selbstverständlich auch eine Erstreckung durch das Halbleitermaterial 14h denkbar wäre. Beispielsweise erstrecken sich hier die Spannungs- versorgungs-Vias, vgl. Kontakt 14sk2 durch das Halbleitermaterial 14h bis zu der Umverdrahtungsschicht 14u, so dass über diese Umverdrahtungsschicht 14u die unregulierte Spannung der Stromversorgung 14s bereitgestellt wird, wobei dann die Stromversorgung 14s die Spannung entsprechend reguliert.
Erwähnenswert ist, dass bei den Vias 14tsv bzw. 14tsvs, die sich aus dem Mold-Material 14m1 und 14m2 erstrecken, die Vias 14tsv bzw. 14tsvs bis zu der Umverdrahtungsschicht 12u ragen, während die Vias 12sk2, die sich durch das Halbleitermaterial 14h erstrecken bis zu der Umverdrahtungsschicht 14u ragen. Im Ausführungsbeispiele aus Fig. 2 erstrecken sich alle Vials beispielsweise bis zu der Umverdrahtungsschicht 14u (vgl. 14tsv, 14tsvs, 14sk2).
Entsprechend einem bevorzugten Ausführungsbeispiel werden die Vias 14tsv bzw. 14tsvs im Mold-Bereich 14m1 und 14m2 zur Signalleitung (Steuersignal für die Logik/den Speicher) verwendet, während die Vias 14sk2 zur Leitung eines Strom-/Spannungssignals dienen. Über diese Vias 14sk2 kann also ein externes Strom- bzw. Spannungssignal für die Stromversorgung 14s bereitgestellt werden. Entsprechend Ausführungsbeispielen sind auf der Hauptoberfläche 14h 1 (abgewandt von der Schaltungslage 12) Kontakte vorgesehen, nämlich im Bereich 14m1 und 14m2 bzw. im Bereich 14h. Die Kontakte im Bereich 14h dienen zur Strom-/Spannungsversorgung. Die Kontakte im Bereich 14m1 und 14m2 zur Ankopplung eines Signals. Hierbei ist es vorteilhaft, dass das Signal durch das Mold-Mate- rial hindurchgeleitet wird und somit von störenden Einflüssen aus dem Chip, der die Stromversorgung beherbergt, weitestgehend beabstandet ist. Auch die isolierenden Eigenschaften des Mold-Materials haben einen positiven technischen Effekt.
Bei allen obigen Ausführungsbeispielen aus Fig. 1 bis 3 können die zwei Schaltungslagen 12 und 14 mittels Direktbonden oder Copper Pillars verbunden sein. Ein Copper Pillar ist mit dem Bezugszeichen 13k versehen. An dieser Stelle sei aber auch angemerkt, dass andere Verbindungsmöglichkeiten denkbar wären. Alle Ausführungsbeispiele haben gemein, dass durch die neuartige Package-Technologie 3D-lntegration sehr kompakte Realisierungen für verschiedene Komponenten in einem Chipstapel möglich werden. Dazu werden bei der 3D-lntegration Schaltkreise übereinandergestapelt. In diesem Fall ist das einer oder mehrere der Schaltkreise, die mit der eigentlichen (Logik- oder Speicher)-Funktion versehen sind und als 3D-Stapel aufgebaut ist. Externe Komponenten, bei der andere Anforderungen vorliegen, wie z. B. die Spannungsversorgung 14s kann in eine weitere Schaltungsschicht ausgelagert sein.
An dieser Stelle sei angemerkt, dass man bei obigem Ausführungsbeispiel immer von zwei bzw. drei Schaltungslagen ausgegangen ist, wobei selbstverständlich auch mehrere Schaltungslagen (d. h. mehr als drei) denkbar wären. Gerade die optionalen Schaltungslagen 16 können auch gedreht gegenüber den anderen Schaltungslagen 12 und 14 (bzw. 14‘ bzw. 14“) angeordnet sein. Bei obigem Ausführungsbeispiele wurde immer davon ausgegangen, dass die zweite Schaltungslage 14 entweder mit der Schicht 14h1 oder mit der Schicht 14h2 (vgl. Schaltungsaufbau 10‘ bzw. 10“). Aufseiten der ersten Schaltungslage 12 wird hier immer die Hauptoberfläche 12h2 verwendet. Entsprechend weiteren Ausführungsbeispielen wäre eine Ankopplung über die Hauptoberfläche 12h1 zu der zweiten Schaltungslage 14 auch denkbar, wobei die Verbindung über die Hauptoberfläche 12h2 den Vorteil hat, dass hier die Umverdrahtungsschicht 12u vorgesehen ist, über welche die Versorgungsspannung gut den integrierten Schaltungen 12i zugeführt werden kann.
Anwendungen für die oben erläuterte 3D- Integration sind Halbleiterbauelemente, die zumindest bereichsweise ein Halbleitermaterial, wie z. B. ein Silizium oder ein Galliumarsenid aufweisen können. Von dem Funktionsfokus sind die Anwendungen nicht eingeschränkt, d. h. also, dass jegliche Bauelemente, seien es Speicherbauelemente oder Prozessoren (Logiken) als potenzielle Anwendungsgebiete für die 3D-lntegration möglich sind.
Weitere Ausführungsbeispiele beziehen sich auf ein Herstellungsverfahren der oben erläuterten Ausführungsbeispiele 10, 10‘, 10“. Das Herstellungsverfahren umfasst den zentralen Schritt des Verbindens der ersten und zweiten Schaltungslage 12 und 14 bzw. 12 und 14‘ bzw. 12 und 14“, d. h. also mit Face-to-Back-Technologie, Face-to-Face-Technologie oder Face-to-Face-Technologie mit Mold. Das Verbinden kann, wie oben bereits erläutert, mittels Kontaktierungskissen oder Kupferkontaktierungskissen, aber auch mit Bonden oder Direktbonden erfolgen. Auch wenn Ausführungsbeispiele insbesondere im Zusammenhang mit einer Vorrichtungen (Halbleiterbauelement, 3D-Schichtstapel oder Chip) erläutert wurden, sei darauf hingewiesen, dass die Erläuterungen der einzelnen Produktmerkmale gleichzeitig die Erläuterungen des entsprechenden Verfahrensschritts darstellen können. Umgekehrt kann die Erläu- terung zum Verfahrensschritt auch als Erläuterung zu einem Produktschritt gewertet werden. Der Schutzbereich wird durch die nachfolgenden Patentansprüche definiert.

Claims

Patentansprüche
1. Halbleiterbauelement (10, 10‘, 10“) mit folgenden Merkmalen: erster Schaltungslage (12) mit zumindest einer integrierten Schaltung; und zweiter Schaltungslage (14, 14‘, 14“) mit zumindest einer Stromversorgung (14s), die ausgebildet ist, die integrierte Schaltung (12i) mit elektrischer Energie zu versorgen; wobei die zweite Schaltungslage (14, 14‘, 14“) einen ersten Bereich mit einem Halbleitermaterial und mindestens einen zweiten Bereich mit einem Mold-Material (14m1 , 14m2) aufweist, wobei sich der erste und der zweite Bereich über die Breite der ersten Schaltungslage (12) erstrecken wobei eine zweite Hauptoberfläche (12h2) der ersten Schaltungslage (12) mit einer ersten oder zweiten Hauptoberfläche (14h2) der zweiten Schaltungslage (14, 14‘, 14“) verbunden ist; wobei die zweite Schaltungslage (14, 14‘, 14“) ein oder mehrere Vias (14tsv, 14tsvs) aufweist, die sich über die Dicke der zweiten Schaltungslage (14, 14‘, 14“) erstrecken und ausgebildet sind, um einen Signalkontakt der integrierten Schaltung zu schaffen; und wobei die die ein oder mehrere Vias (14tsv, 14tsvs) sich durch ein durch ein Mold-Material (14m1 , 14m2) der zweiten Schaltungslage (14, 14‘, 14“) erstrecken.
2. Halbleiterbauelement (10, 10‘, 10“) gemäß Anspruch 1 , wobei die Verbindung der zweiten Hauptoberfläche (12h2) der ersten Schaltungslage (12) mit der ersten oder zweiten Hauptoberfläche (14h2) der zweiten Schaltungslage (14, 14‘, 14“) eine direkte Verbindung, eine direkt-gebondete Verbindung, eine gebondete Verbindung, eine Verbindung mit einem Kontaktierungskissen (13k) oder eine Verbindung mit einem Kupferkontaktierungskissen umfasst.
3. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei die integrierte Schaltung (12i) eine Logik/oder einen Speicher umfasst.
4. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei die Stromversorgung (14s) einen DC-DC-Konverter umfasst. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei die zweite Schaltungslage (14, 14‘, 14“) die Fläche der ersten Schaltungslage (12) bedeckt; und/oder wobei die zweite Schaltungslage (14, 14‘, 14“) über die Breite der ersten Schaltungslage (12) ein Halbleitermaterial aufweist. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der Ansprüche 1 bis 4, wobei die erste Hauptoberfläche (14h1 ) der zweiten Schaltungslage (14, 14‘, 14“) Kontakte aufweist, wenn die zweite Hauptoberfläche zur Verbindung mit der ersten Schaltungslage (12) dient, oder wobei die zweite Hauptoberfläche (14h2) der zweiten Schaltungslage (14, 14‘, 14“) Kontakte aufweist, wenn die erste Hauptoberfläche zur Kontaktierung mit der ersten Schaltungslage (12) dient. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei das Halbleiterbauelement auf einer der zweiten Schaltungslage abgewandten Hauptoberfläche der zweiten Schaltungslage Kontakte aufweist, wobei die Kontakte in dem ersten Bereich angeordnet sind und ausgebildet sind, um ein Strom-/Spannungssignal zu leiten, und/oder wobei die Kontakte in dem zweiten Bereich angeordnet sind und ausgebildet sind, um ein Steuerungssignal zu leiten. Halbleiterbauelement (10, 10‘, 10“) gemäß Anspruch 7, wobei die Stromversorgung (14s) ausgebildet ist, ausgehend von einer anliegenden ungeregelten Spannung einer ungeregelten Spannungsquelle eine geregelte Spannung aufseiten der zweiten Hauptoberfläche (12h2) der ersten Schaltungslage (12) zur Stromversorgung (14s) für die integrierte Schaltung (12i) bereitzustellen; und/oder in Kombination mit einer ungeregelten Spannungsquelle wobei die Kontakte (14sk2) ausgebildet sind, um mit einer ungeregelten Spannungsquelle verbunden zu werden. 9. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei sich die ein oder mehrere Vias (14tsv, 14tsvs) durch ein Halbleitermaterial der zweiten Schaltungslage (14, 14‘, 14“).
10. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei die ein oder mehreren Vias der zweiten Schaltungslage ausgebildet sind, um ein Steuersignal zu leiten; und/oder wobei die zweite Schaltungslage ein oder mehrere weitere Vias aufweist, die sich durch den ersten Bereich erstrecken und ausgebildet sind, um ein Strom-/Span- nungssignal zu der Stromversorgung zu transportieren.
1 1 . Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei die zweite Hauptoberfläche (12h2) der ersten Schaltungslage (12) und/oder die zweite Hauptoberfläche (14h2) der zweiten Schaltungslage (14, 14‘, 14“) eine Umverdrahtungsschicht und/oder eine Bauteilschicht aufweist.
12. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei auf einer ersten Hauptoberfläche (12h 1 ) der ersten Schaltungslage (12) eine weitere Schaltungslage mit einem integrierten Schaltkreis, einer Logik und/oder einem Speicher angeordnet ist.
13. Halbleiterbauelement (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei die integrierte Schaltung (12i) der ersten Schaltungslage (12) mit einer ersten Halbleiterherstellungstechnologie hergestellt ist und wobei die zumindest eine Stromversorgung (14s) der zweiten Schaltungslage (14, 14‘, 14“) mit einer zweiten Halbleiterherstellungstechnologie hergestellt ist; und wobei sich die erste Herstellungstechnologie von der zweiten Herstellungstechnologie unterscheidet und/oder wobei die erste Halbleiterherstellungstechnologie eine 3-nm-Technologie oder besser umfasst.
14. Herstellungsverfahren zur Herstellung eines Halbleiterbauelements (10, 10‘, 10“) gemäß einem der vorherigen Ansprüche, wobei das Herstellungsverfahren den Schritt des Verbindens der ersten Schaltungslage (12) mit der zweiten Schaltungslage (14, 14‘, 14“) aufweist. Herstellungsverfahren gemäß Anspruch 14, wobei das Verbinden durch Bonden, Direktbonden oder Herstellen einer Kontaktierungskissenverbindung oder Kupfer-
Kontaktierungskissenverbindung erfolgt. Herstellungsverfahren gemäß Anspruch 15 oder 16, wobei das Verbinden mittels Face-to-Back-Technologie oder Face-to-Face-Technologie erfolgt.
EP23703625.6A 2022-02-14 2023-02-13 Halbleiterbauelement Pending EP4480006A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP22156634.2A EP4227993A1 (de) 2022-02-14 2022-02-14 Halbleiterbauelement
PCT/EP2023/053539 WO2023152386A1 (de) 2022-02-14 2023-02-13 Halbleiterbauelement

Publications (1)

Publication Number Publication Date
EP4480006A1 true EP4480006A1 (de) 2024-12-25

Family

ID=80448299

Family Applications (2)

Application Number Title Priority Date Filing Date
EP22156634.2A Withdrawn EP4227993A1 (de) 2022-02-14 2022-02-14 Halbleiterbauelement
EP23703625.6A Pending EP4480006A1 (de) 2022-02-14 2023-02-13 Halbleiterbauelement

Family Applications Before (1)

Application Number Title Priority Date Filing Date
EP22156634.2A Withdrawn EP4227993A1 (de) 2022-02-14 2022-02-14 Halbleiterbauelement

Country Status (5)

Country Link
US (1) US20240395790A1 (de)
EP (2) EP4227993A1 (de)
JP (1) JP2025504700A (de)
KR (1) KR20240156609A (de)
WO (1) WO2023152386A1 (de)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4784128B2 (ja) * 2005-03-31 2011-10-05 カシオ計算機株式会社 半導体装置およびその製造方法
US8399336B2 (en) * 2008-08-19 2013-03-19 International Business Machines Corporation Method for fabricating a 3D integrated circuit device having lower-cost active circuitry layers stacked before higher-cost active circuitry layer
JP2014041869A (ja) * 2012-08-21 2014-03-06 Canon Inc 積層マルチコアｌｓｉ
WO2020210928A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional nand memory devices with multiple functional chips
US11211371B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
JP7536454B2 (ja) * 2020-01-08 2024-08-20 ローム株式会社 半導体装置、半導体装置システム、および車載システム
US11581281B2 (en) * 2020-06-26 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Packaged semiconductor device and method of forming thereof

Also Published As

Publication number Publication date
JP2025504700A (ja) 2025-02-14
US20240395790A1 (en) 2024-11-28
EP4227993A1 (de) 2023-08-16
KR20240156609A (ko) 2024-10-30
WO2023152386A1 (de) 2023-08-17

Similar Documents

Publication Publication Date Title
DE102010000208B4 (de) Halbleitervorrichtung mit monolithischem Halbleiterschalter und Verfahren zu dessen Herstellung
DE102009005650B4 (de) Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
DE102011002026B4 (de) Halbleitermodul mit Schaltelementen
DE102014113787B4 (de) Elektronische Vorrichtung und Leistungsvorrichtung mit einer Transistoranordnung mit Halbleiterchips zwischen zwei Substraten und Verfahren zu deren Herstellung
DE102016207543B4 (de) Halbleitervorrichtungen
DE102017105330B4 (de) Leistungshalbleiterbauelement-Package und Verfahren zum Einbetten eines Leistungshalbleiter-Dies
DE112007000352T5 (de) Mehrchip-Modul für Batterie-Leistungsregelung
DE102017120753B4 (de) SMD-Package mit Oberseitenkühlung
DE102015105821A1 (de) Vorrichtung mit mehreren Halbleiterchips und mehreren Trägern
DE102013202355B4 (de) Halbleiterchip, verfahren zur herstellung eines halbleiterchips, bauelement und verfahren zur herstellung eines bauelements
DE102014110873B4 (de) Halbleiterchip mit einem halbleiterbauelement und mit einem passiven bauelement auf einer chiprückseite und verfahren zu seiner herstellung
DE102015100480A1 (de) Elektronische Komponente, Anordnung und Verfahren
DE69618872T2 (de) Integrierte packung mit steckerleitern
DE102015104996A1 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE102018220949B4 (de) Halbleitervorrichtung
DE102017108172A1 (de) SMD-Package
DE102018207308B4 (de) Halbleiterbauteil mit integriertem shunt-widerstand und verfahren zu dessen herstellung
DE102012007954A1 (de) Doppelschichtmetall- (DLM) Leistungs-MOSFET
DE102010026996B4 (de) Halbleitervorrichtung
DE102019120248A1 (de) Halbleitervorrichtung
DE112015000846T5 (de) Halbleitermodul
WO2023152386A1 (de) Halbleiterbauelement
DE102004047306A1 (de) Leistungs-Halbleiterbauteil
DE3609629A1 (de) Integrierte elektronische schaltung zum ansteuern von induktiven lasten
DE102024113161A1 (de) Leistungsmodul mit ausgeglichenem stromfluss

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20240807

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC ME MK MT NL NO PL PT RO RS SE SI SK SM TR

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)