EP4244892A1 - Siliziumsubstrat mit esd-schutzelement - Google Patents

Siliziumsubstrat mit esd-schutzelement

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EP4244892A1
EP4244892A1 EP21814752.8A EP21814752A EP4244892A1 EP 4244892 A1 EP4244892 A1 EP 4244892A1 EP 21814752 A EP21814752 A EP 21814752A EP 4244892 A1 EP4244892 A1 EP 4244892A1
Authority
EP
European Patent Office
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silicon substrate
esd protection
protection element
rewiring
esd
Prior art date
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Pending
Application number
EP21814752.8A
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English (en)
French (fr)
Inventor
Thomas Feichtinger
Stefan ENDLER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Electronics AG
Original Assignee
TDK Electronics AG
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Filing date
Publication date
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Pending legal-status Critical Current

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Definitions

  • the invention relates to a silicon substrate with an ESD protection element
  • on-chip ESD protection structures are understood to mean such ESD protection structures that are a direct part of a chip of an integrated circuit that can usually be mounted on a substrate.
  • FIG. 7 An example of such an on-chip ESD protection structure is shown in FIG. 7, which represents the state of the art prior to the present invention. As shown in FIG.
  • an AS IC 50 can be arranged on a substrate 1', which is itself arranged on a printed circuit board 52.
  • On-chip ESD protection structures (2') can cover more than a third of the available chip area or take up substrate area. This is contrary to the requirement that current and future applications must be increasingly miniaturized in their lateral size.
  • US Pat. No. 8,164,113 B2 describes diode structures as ESD protection for vias through a silicon substrate ("Through Silicon Vias").
  • the diodes are obtained by suitably doping the silicon substrate in the immediate vicinity of the via.
  • Interposer on a printed circuit board ("Printed Circuit Board", PCB) are arranged. It is described here that the ESD protection elements can be connected via plated-through holes within the intermediate piece.
  • US 2015/0048497 A1 shows simple ESD protection structures for silicon solar cells, which are based on simple diode systems and can be connected to vias in the substrate via rewiring-like structures.
  • ESD protection structures which in this case can also include transistors and simple diodes, can be implemented close to an interface in a silicon substrate. If vias are implemented in silicon substrates, the side walls of the openings that are produced in the silicon substrate are usually passivated. US 2020/0161244 A1 describes ways in which such a passivation can be produced.
  • ESD protection structures overvoltage protection structures
  • US 2011/0079912 A1 discloses a stacked structure with integrated ESD protection.
  • WO 2017/091155 A1 discloses an integrated circuit with a thyristor as an ESD protection element.
  • US 2013/0240922 A1 discloses a light-emitting element in which bushings and a pn diode can be implemented.
  • a silicon substrate is provided. Integrated circuits are arranged on a first surface of the silicon substrate.
  • the substrate also includes a first via and an ESD protection element. It is preferred here that the first via penetrates the silicon substrate from the first surface to a second surface. The second surface is opposite the first surface.
  • the ESD protection element is integrated into the silicon substrate. This means that the ESD protection element is sunk into the silicon substrate, so it is completely within the volume of the substrate.
  • the ESD protection zelement is spatially spaced from the first via. The spacing is preferably along the direction in which the silicon substrate extends, that is to say, for example, in a direction parallel to the first surface.
  • the ESD protection zelement is connected to the via by means of a first rewiring.
  • the ESD protection element has at least one selected from the following group consisting of a suppressor diode, a transistor and a thyristor.
  • the silicon substrate can be any type of substrate made of silicon, for example amorphous or polycrystalline silicon.
  • the silicon substrate is a wafer, such as. B. a monocrystalline silicon wafer.
  • This design according to the first aspect of the present invention makes it possible to provide an off-chip ESD structure which can be tailored to integrated circuit elements such as e.g. B. application-specific integrated circuits (ASICs), can be adjusted.
  • these integrated circuit elements are preferably located on or above the first surface of the silicon substrate.
  • the off-chip ESD structure is not located on the chip to be protected itself, but is embedded separately in the silicon substrate. Thus, it is possible to reduce the chip size, as required according to the invention, since the ESD protection in the off-chip design does not have to be part of the chip.
  • the ESD protection elements can be ESD protection at the system level (System Level ESD Protection) act or the ESD protection zelement can ensure ESD protection at system level. This means that all integrated circuits are protected together here, and not just an individual circuit or part of the circuits.
  • ESD protection at the system level can e .g . B. to act as an input signal to output signal protection, i.e. an ESD protection of all electronic components or integrated circuits which are attached between an input signal line and an output signal line systemically protects against overvoltages.
  • ESD protection structures can be implemented in application-specific integrated circuits. These additional ESD protection structures can then be on-chip protection structures, for example. It is advantageous here, and made possible by the present invention, to provide tailor-made matching between the ESD protection element and the further ESD protection structure in the application-specific integrated circuit. There is thus a further aspect of the invention in enabling tailor-made matching of an off-chip ESD protection element according to the invention and an on-chip protection element.
  • the spacing of the ESD protection zelements from the via and the connection via a rewiring is very advantageous, since both the impedances of the ESD protection z structures and the attack time of the ESD protection zelements can be influenced, and thus for the respective Application can be customized.
  • the ESD protection element can also have EMI protection structures (Electromagnetic Interference protection structures). It is advantageous to implement electromagnetic interference protection (EMI protection) directly together with ESD protection. Particularly in the case of high-frequency data lines, both the ESD protection requirements and the resulting capacitances and inductances or parasitic capacitances must be tailored in parallel.
  • the EMI protective structures are formed by coil structures, thin-film resistors and/or capacitors. That is, either coil structures, thin-film resistors, or capacitances can be used, or any combination of such elements.
  • the silicon substrate can include an ESD protection element which is constructed from a structure which is embedded in the silicon substrate and which includes a combination of a thyristor with diode structures.
  • diode structures can be semiconductor structures with a diode function. The diode structures are not part of the thyristor structures here.
  • thyristors and diode structures are already common in on-chip ESD protection devices. According to the invention, these components can now be sunk in the silicon substrate or in this be integrated, whereby an off-chip ESD protection can be provided.
  • a passivation layer is also preferably formed on the first surface of the silicon substrate. It is also advantageous that the ESD protection element is in direct contact with the first surface on which the passivation layer is located. This means that the ESD protection element is therefore preferably in contact with the passivation layer directly on this first surface.
  • the silicon substrate can have at least one additional rewiring.
  • the additional rewiring can electrically connect the first via to a UBM (under bump metallization) contact pad.
  • the rewiring can run in the previously described passivation layer.
  • the UBM contact pad is preferably on or Arranged in the surface of the passivation layer so that it is suitable for contacting other electronic elements, for example via solder bumps.
  • the additional rewiring ( 7 ) can include matching elements. These matching elements include capacitances, inductances or delay elements. These can therefore be used to measure the impedances of the integrated ESD
  • Protection zelements to be additionally matched to electronic components such as AS ICs, which is connected to the UBM contact pad connected in this way.
  • the attack time can be adjusted in the event of an ESD event.
  • the silicon substrate additionally comprises a second via, which penetrates the silicon substrate from the first surface to the second surface.
  • the ESD protection element is also spatially spaced from the second via, similar to the first.
  • the ESD protection element is connected to the second via via a second rewiring.
  • the connection described here made up of ESD protection element, first and second via and first and second rewiring is referred to here and in the following as an ESD circuit.
  • the ESD circuit can be symmetrical, ie the ESD protection element can be arranged symmetrically between two rewirings and vias.
  • the first and second rewirings, or the first and second vias, can be very similar or identical to one another.
  • a silicon substrate which has a plurality of the ESD circuits described above as described above.
  • several ESD circuits are formed next to one another in a common silicon substrate.
  • several ESD protection elements can be contained in the silicon substrate, each of which is connected to a first and a second via with a first and a second rewiring.
  • the silicon substrate described above for a MEMS microphone can be used . That is, the MEMS microphone can be constructed on a silicon substrate as described above.
  • a method for producing an ESD protection element in a silicon substrate, as described above, is specified.
  • embedded structures of an ESD protection element are first produced in the silicon substrate using a CMOS (complementary metal oxide semiconductor) process.
  • the embedded structures of the ESD protection element have at least one selected element of the following group consisting of a suppressor diode, a transistor and a thyristor After the formation of the ESD protection element structures, the first contact pads are produced on one of the surfaces of the silicon substrate.
  • openings for vias between a first surface and a second surface of the silicon substrate are produced in the silicon substrate.
  • the openings can be created by lasers or deep reactive ion etching (DRIE).
  • DRIE deep reactive ion etching
  • the openings are formed in such a way that they are spatially spaced apart in particular from the embedded structures of the ESD protection element. In this case, the spacing is aligned in the direction of extension of the silicon substrate.
  • the inner walls of the openings are then passivated. Then the openings are filled with a first metal in order to create vias. Furthermore, will Rewiring of a second metal between the vias and the integrated circuits of the ESD protection zelements generated. This means that the rewirings electrically connect the vias to the ESD protection element.
  • an ESD protection element as described above, or a substrate described above, can be manufactured.
  • AS ICs can be generated or arranged.
  • these integrated circuits can be parts of a MEMS microphone, for example the control electronics.
  • the first metal can be copper (Cu).
  • the vias can be made by filling the openings with galvanic methods.
  • the rewiring can be made of aluminum (Al) or Cu.
  • the inner walls of the openings can be passivated before the vias are formed, i.e. before they are filled with a first metal, for example using atomic layer deposition (ALD process) or using plasma etching methods (successive dry etching and passivation). be passivated.
  • ALD process atomic layer deposition
  • plasma etching methods uccessive dry etching and passivation.
  • This passivation via the plasma etch process can occur during a DRIE etch. Accordingly, the plasma etching process can be part of a DRIE process.
  • a passivation can be generated on the first surface and also on the second surface.
  • the passivation provided here corresponds to the passivation as described above for the substrate. It can, for example, comprise or consist of silicon oxide, but preferably polymer-based passivation layers.
  • UBM contact pads are implemented in or on the corresponding passivation layers, which can be in contact with the elements of an integrated circuit above the first surface. In the case of thinner passivation layers, UBM contact pads can extend through the passivation layer in the thickness direction, allowing direct electrical contact with the vias. However, the UBM contact pads can also be in indirect contact with the vias. In the case of thick passivation layers, additional rewiring to the UBM contact pads indirectly connected to the vias can be produced, as described above.
  • FIG. 1 shows a first exemplary embodiment of a silicon substrate in schematic cross section.
  • FIG. 2 shows a second exemplary embodiment of a silicon substrate in schematic cross section.
  • FIG. 3 shows a third exemplary embodiment of a silicon substrate in schematic cross section.
  • FIG. 4 shows a fourth exemplary embodiment of a silicon substrate in schematic cross section.
  • FIG. 5 shows a MEMS microphone in schematic cross section.
  • FIG. 6 shows a schematic cross section of an AS IC on a substrate according to the invention on a printed circuit board.
  • FIG. 7 shows a schematic cross-section of an AS IC on a substrate according to the prior art prior to the present invention on a printed circuit board.
  • FIG. 1 shows a first exemplary embodiment of a silicon substrate 1 according to the present invention and is shown in schematic cross section.
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as the silicon substrate 1 .
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as the silicon substrate 1 .
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as the silicon substrate 1 .
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as the silicon substrate 1 .
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as the silicon substrate 1 .
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as the silicon substrate 1 .
  • the silicon substrate 1 is a silicon wafer here. However, basically any other substrate made of silicon is also suitable as
  • the extension direction of the silicon substrate 1 is the direction parallel to the first surface 11 here.
  • An ESD protection element 2 is embedded in the silicon substrate 1 .
  • the ESD protection element 2 is in direct contact with the first surface 11 of the silicon substrate 1 .
  • the ESD protection element 2 is fully embedded in the silicon substrate 1 .
  • the ESD protection element 2 is spaced apart from a first via 3 . That means the ESD protection element
  • the second and the first via 3 are usually at a distance greater than 0 in the direction in which the silicon substrate 1 extends, ie they are spatially separated from one another or spaced .
  • the specific structure of the ESD protection element 2 also depends on the target application and can be tailored to this. In particular, a low clamping voltage should be achieved.
  • the embedded structure of the ESD protection element 2 is at least one TVS diode (suppressor diode), which is embedded in the silicon substrate.
  • a transistor or thyristor can be used.
  • the embedded structure of the ESD protection element 2 is an integrated circuit made up of a combination of thyristor and diode structures prefers .
  • the extent of the ESD protection element 2 in the plane of the direction of extent can be between 50 ⁇ m ⁇ 50 ⁇ m and 300 ⁇ m ⁇ 300 ⁇ m, the shape here being a rectangle, but not limited to this.
  • the substrate can also be circular in the plane of the extension direction.
  • the magnitude depends on the voltage of an ESD event to be protected against.
  • expansions of the ESD protection element 2 in the direction of extension of 100 ⁇ m*100 ⁇ m to 200 ⁇ m ⁇ 200 ⁇ m are preferred, with the shape not being restricted here either.
  • the ESD protection element 2 can also be provided with electromagnetic interference protection structures (EMI protection structures).
  • EMI protection structures electromagnetic interference protection structures
  • Coil structures, thin-film resistors and/or capacitances can serve as such.
  • capacities in particular are already inherently introduced by the embedded structure of the ESD protection element. These must therefore be adapted to the application. This plays an important role in particular in the case of high-frequency data lines.
  • the first via 3 is a through silicon via (TSV) and extends between the first surface 11 and the second surface 12 .
  • the first via 3 is preferably made of a conductive metal (first metal), such as, for example, copper. B. made of copper.
  • the first via 3 can be conical, and z. B. be thicker on the first surface 11 side and thinner on the second surface 12 side.
  • the conicity can also be in run in the opposite direction, ie be thinner on the side of the first surface 11 and be thicker on the side of the second surface 12 .
  • the thickness can also be largely uniform.
  • the shape can depend on the manufacturing process used, as also explained below.
  • the taper shown in FIG. 1 can be achieved by lasering from the side of the first surface. By lasering from the side of the second surface, an inverse taper thereto can be achieved. If a DRIE process is used, the result for the first via 3 is a shape that is largely cylindrical, but can have the indentations typical of DRIE, for example.
  • the interface between the conductive metal of the first via 3 is preferably passivated with an insulating layer 30 , that is to say electrically insulated.
  • the insulation layer 30 is usually formed along the entire interface between the first via 3 and the silicon substrate 1 .
  • the electrical or electronic connection between the ESD protection element 2 and the first via 3 takes place via a first rewiring 4 .
  • This can for example run along the first surface 11 .
  • the first rewiring 4 can be slightly embedded in the first surface 3 or run on it.
  • the first redistribution 4 can be made of any conductive metal (second metal), such as aluminum or copper.
  • ESD protection element 2 and first via 3 can be about the first rewiring 4 affects the impedance of the circuit and the response time of the ESD protection.
  • first passivation 5 or a second passivation 5 ′ On the first surface 11 and on the second surface 12 is in each case a first passivation 5 or a second passivation 5 ′, ie in each case an electrically insulating and largely inert layer, is arranged.
  • This can in principle be made of any material that meets these conditions. In the current exemplary embodiment, it consists of polymer passivation layers.
  • UBM contact pads 6 and 6′ are attached to the first surface 11 and to the second surface 12 . These are arranged directly above and below the first plated through hole 3 and can, for example, consist of the same material as the first plated through hole 3 or the first rewiring 4 .
  • the UBM contact pads 6 and 6' can also consist of or have the following metals, including aluminum, titanium, copper, nickel, palladium, silver, gold or tin.
  • one of these metals can form the main volume of the UBM contact pad 6 or 6', and one or more of the other metals can form the surface of the UBM contact pad 6 or 6' as a thin layer.
  • the contact pads 6 and 6′ each reach through the upper passivation layer 5 and through the lower passivation layer 5′. They serve as a contact surface, e.g. B. to attach integrated circuits via soldering above the first surface, or to ensure external contact, such as for an input signal. D. H . , in the case of an application, integrated circuits such as AS ICs are located directly on or above the silicon substrate, these can be connected to the UBM Contact surface 6 and thus be electrically connected to the rewiring 3 .
  • the first via 3 and the UBM contact pads 6 and 6' connected to it can, for example, form the signal line of a connected electronic component, such as an AS IC.
  • Another second UBM contact pad 62 attached to the silicon substrate as desired can serve as grounding. This can be manufactured similarly to the UBM contact pad 6 and is connected to a grounded line in any way.
  • the components are manufactured by any suitable method.
  • the following method is preferably used here.
  • the silicon substrate 1 is provided on a carrier film.
  • the embedded structures of the ESD protective element 2, including the EMI protective structures, can be introduced into the silicon substrate using a CMOS process.
  • a passivation layer 5 can then be produced on the first surface 11 together with the first rewiring 7 .
  • openings for the first via 3 are produced between the first surface 11 and a second surface 12 of the silicon substrate 1 by lasers or DRIE.
  • the first via 3 When lasing from the side of the second surface, the first via 3 may have an inverted taper to that of FIG.
  • the inner walls of the openings are either covered by an ALD Process or a plasma etching process passivated, whereby the insulation layer 30 of the first rewiring 3 is generated.
  • the plasma etching process can be part of the DRIE process.
  • the openings are then filled with the first metal, that is to say the metal of the via 3, by means of a galvanic process.
  • the silicon substrate can then be ground thin from the side of the second surface and then the second passivation layer 5' can be applied.
  • the UBM contact pad 6' is formed on the second surface 12 with the aid of photolithographic structuring. This can also be provided with gold or nickel layers via electrochemical deposition.
  • the silicon substrate 1 can now z. B. can be sawn to the right shape and size with a plasma sawing process. The silicon substrate processed in this way can be detached from the carrier film.
  • FIG. 2 shows a second exemplary embodiment of a silicon substrate 1 in schematic cross section.
  • the silicon substrate 1 largely corresponds to the silicon substrate 1 as was described in connection with FIG. The production can also be carried out analogously. It should be noted here that an insulation layer of the first via 3 is not shown explicitly, but is preferably formed.
  • the silicon substrate 1 of the second embodiment has a second via 31 .
  • This second via 31 also has contact pads 61 and 61' on the first surface 11 and on the second surface 12 arranged similarly to the contact pads 6 and 6 ′ on the first via 3 .
  • the contact pad 61 of the second via 31 can replace the contact pad 62 as shown in FIG.
  • the ESD protection element 2 is also spaced apart from the second via 31 , similarly to the first via 3 .
  • the second via 31 is connected to the ESD protection element 2 via a second rewiring 41 .
  • the second rewiring 41 is preferably produced in accordance with the first rewiring 4 .
  • either the first via 3 or the second via 31 is preferably a signal line, e.g. B. for an input or output signal.
  • the other via is then preferably connected to ground. In this way, the signal line can be protected against this ground via via the ESD protection element.
  • ESD protection element 2 first via 3, first rewiring 4, second via 31 and second rewiring 41 is defined as an ESD circuit.
  • the silicon substrate 1 shown in FIG. 2 is also suitable as an intermediate piece, also called an interposer, on the surface of which z. B. AS ICs can be arranged.
  • FIG. 3 shows a third exemplary embodiment of a silicon substrate 1 in schematic cross section.
  • the third An exemplary embodiment of a silicon substrate 1 comprises two ESD circuits, as defined for FIG. These are integrated into the common silicon substrate 1 .
  • the structures can thus largely correspond.
  • the two ESD protection elements 2 in particular can be different, since they protect different electronic components with different ESD protection requirements.
  • the ESD protection of an individual component can also take place via one of the two ESD protection elements 2 , and ESD protection can take place at the system level using the other ESD protection element 2 .
  • FIG. 4 shows a fourth embodiment of the silicon substrate 1 .
  • all structures within the silicon substrate 1 correspond to those from the first embodiment of the module, as shown in FIG.
  • the additional rewirings 7 in the first passivation layer 5 each connect one of the two second vias 31 to a UBM contact pad 61 which is located on the outside (upper side) of the first passivation layer 5 .
  • One or both of the additional rewirings 7 can include matching elements. These can include capacitances, inductances or delay elements. That means it can z.
  • the delay is determined in particular via the length of the additional rewirings 7 . This means that delay elements can be elements that increase the line length of the additional rewirings 7 and can thus delay any ESD pulse.
  • an additional redistribution 7' connects one of the second vias 31 to a UBM contact pad 61' which is arranged directly on the other second via 31, similar to the UBM contact pads in the previous examples is .
  • a further additional rewiring 7' in the second passivation layer 5' connects one of the first vias 3 to a further UBM contact pad 6'.
  • either the first or second vias are grounded and the other two each form a signal line or be connected to a signal line.
  • FIG. 5 shows a MEMS microphone 100 as a possible application example of the invention.
  • the MEMS microphone 100 has the substrate 101 .
  • the substrate 101 can correspond to the silicon substrate 1, as was described for FIGS. 1-5 shown above, or the silicon substrate 1 is part of the substrate 101 several ESD circuits available, as z. B. to Figure 2 have been described.
  • the ESD circuit(s) contained in the ESD circuits are the ESD circuit(s) contained in the ESD circuits.
  • Protection elements protect components and/or ensure ESD protection at the system level for an ASIC 102 of the MEMS microphone 100, which is arranged on the substrate 101 or above the substrate 101.
  • the ASIC 102 can, for example, be electronically connected via solder bumps to UBM contact pads (not shown) or to plated-through holes connected thereto, as described in the previous examples.
  • a wrapping 107 made of a polymer film is preferably applied to the components.
  • the wrapping 107 differs from the passivation layers as described for FIG.
  • the MEMS components can be completed e.g. B. by a metal cover 108 are.
  • a further application of the substrate 1 according to the invention is shown in FIG.
  • FIG. 6 shows a printed circuit board (PCB) 52 on which a plurality of electronic components 53 are arranged.
  • PCB printed circuit board
  • the silicon substrate 1 according to the invention is attached to the printed circuit board 52, here in the function as an interposer.
  • the silicon substrate 1 can correspond to that from FIG. 3, but alternatively also correspond to the other embodiments described here.
  • ESD protection elements 2 are integrated into the silicon substrate 1 .
  • An AS IC 50 is mounted on the silicon substrate 1 .
  • this AS IC 50 has its own additional ESD
  • Protective structures 51 on are preferably individual protective structures for one or more components of the AS IC.
  • One of the ESD protection elements 1 can thus provide ESD protection at the system level in a coordinated manner.
  • soldering bumps 32 which are attached to the UBM contact pads.
  • FIG. 7 shows an ESD protection configuration on a printed circuit board 52 according to the prior art prior to the present invention.
  • the ESD protection element 2' not according to the invention is here arranged in an on-board configuration on a substrate 1' not according to the invention.
  • the ESD protection element 2' thus takes up additional space next to the structures to be protected (AS IC 50).

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Abstract

In einem Siliziumsubstrat, welches sich als Träger, zum Beispiel für ASICs eignet, wird ein ESD-Schutzelement eingebettet. Dieses ist von einer oder mehreren Durchkontaktierungen beabstandet, welche das Siliziumsubstrat durchdringen. Die elektrische Anbindung des ESD- Schutzelements erfolgt über Umverdrahtungen, welche zwischen dem ESD-Schutzelement und den Durchkontaktierungen geführt werden.

Description

Sili ziumsubstrat mit ESD-Schut zelement
Die Erfindung betri f ft ein Sili ziumsubstrat mit ESD- Schut zelement
In elektronischen System-in-einem-Paket ( „System in a Package" , S IP ) Modulen oder zum Beispiel in MEMS-Mikrof onen oder anderen für mobile Anwendung geeigneten Modulen werden anwendungsspezi fische integrierte Schaltungen ( „Application Speci fic Integrated Circuits" , AS IC ) verwendet . Diese integrierten Schaltungen werden üblicherweise durch On-Chip ESD-Schut zs truktur en (Überspannungsschutzstrukturen) geschützt . Unter On-Chip ESD-Schut zstrukturen werden in der gegenwärtigen Anmeldung solche ESD-Schut zstrukturen verstanden, welche direkter Teil eines Chips einer integrierten Schaltung ist , welche üblicherweise auf einem Substrat angebracht werden kann . Ein Beispiel für eine solche On-Chip ESD-Schut zstruktur ist in Figur 7 gezeigt , welche den Stand der Technik vor der gegenwärtigen Erfindung darstellt . Wie in Figur 6 gezeigt , kann ein AS IC 50 auf einem Substrat 1 ' angeordnet sein, welches selbst wieder auf einer Leiterplatte 52 angeordnet ist . On-Chip ESD-Schut zstrukturen ( 2 ' ) können mehr als ein Drittel der zur Verfügung stehenden Chipfläche bzw . Substrat fläche einnehmen . Dies steht der Forderung entgegen, dass gegenwärtige und zukünftige Anwendungen in ihrer lateralen Größe zunehmend miniaturisiert sein müssen .
Bisher sind keine Konzepte bekannt , in denen ESD-Schutz- strukturen klar getrennt von anderen Strukturen und in ihrer Größe flexibel in ein Substrat integriert werden können . Bisherige Systeme , in welchen ESD-Strukturen sich im Substrat befinden, sind in ihren Anwendungsmöglichkeiten stark limitiert und besitzen diverse Nachteile die, wie unten beschrieben durch die gegenwärtige Erfindung überwunden werden .
In der US 8,164,113 B2 werden Dioden-Strukturen als ESD- Schutz an Durchkontaktierungen durch ein Siliziumsubstrat („Through Silicon Vias") beschrieben. Die Dioden werden durch geeignete Dotierung des Siliziumsubstrats in unmittelbarer Nähe der Durchkontaktierung erhalten.
Diese direkte Ankopplung erlaubt jedoch nicht, dass komplexere ESD-Schut zstrukturen, welche zum Beispiel auch Transistoren oder Thyristoren umfassen können, in das Substrat implementiert werden.
Die US 9,412,708 B2 beschreibt eine weitere Anordnung von ESD-Schut zelementen, welche in einem Zwischenstück
( „Interposer" ) auf einer Leiterplatte („Printed Circuit Board", PCB) angeordnet sind. Es wird hierbei beschrieben, dass die ESD-Schut zelemente über Durchkontaktierungen innerhalb des Zwischenstücks verbunden sein können.
Die US 2015/0048497 Al zeigt einfache ESD-Schut zstrukturen für Siliziumsolarzellen, welche auf simplen Diodensystemen basieren und über umverdrahtungsähnliche Strukturen mit Durchkontaktierungen im Substrat verbunden sein können.
Die US 2008/0296697 Al beschreibt, dass ESD-Schut zstrukturen, welche in diesem Fall auch Transistoren sowie einfache Dioden umfassen können, nah einer Grenzfläche in einem Siliziumsubstrat implementiert sein können. Werden Durchkontaktierungen in Siliziumsubstraten realisiert, werden üblicherweise die Seitenwände der Öffnungen, welche im Siliziumsubstrat erzeugt werden passiviert. In der US 2020/0161244 Al sind Möglichkeiten beschreiben, wie eine solche Passivierung erzeugt werden kann.
Die DE 10 2018 118 016 Al offenbart nur ganz allgemein, dass in keramische Substrate, insbesondere in Varistorsubstrate, Uberspannungsschut zstrukturen (ESD- Schutzstruktur en) integriert werden können.
Die US 2011/0079912 Al offenbart einen gestapelten Aufbau mit integriertem ESD-Schutz.
Die WO 2017/091155 Al offenbart eine integrierte Schaltung mit einem Thyristor als ESD-Schut zelement .
Die US 2013/0240922 Al offenbart ein lichtemittierendes Element, in welchem Durchführungen sowie eine pn-Diode realisiert sein können.
Gemäß einem ersten Aspekt der gegenwärtigen Erfindung wird ein Siliziumsubstrat bereitgestellt. Auf einer ersten Oberfläche des Siliziumsubstrats sind integrierte Schaltungen angeordnet. Das Substrat umfasst zudem eine erste Durchkontaktierung und ein ESD-Schut zelement . Hierbei ist bevorzugt, dass die erste Durchkontaktierung das Siliziumsubstrat von der ersten Oberfläche bis zu einer zweiten Oberfläche durchdringt. Die zweite Oberfläche liegt dabei der ersten Oberfläche gegenüber. Weiterhin ist das ESD- Schut zelement in das Siliziumsubstrat integriert. Das heißt das ESD-Schut zelement ist im Siliziumsubstrat versenkt, befindet sich also vollständig im Volumen des Substrats. Zudem ist das ESD-Schut zelement räumlich von der ersten Durchkontaktierung beabstandet. Die Beabstandung besteht bevorzugt entlang der Erstreckungsrichtung des Siliziumsubstrats, also zum Beispiel einer Richtung parallel zur ersten Oberfläche. Weiterhin wird das ESD-Schut zelement mittels einer ersten Umverdrahtung an die Durchkontaktierung angeschlossen. Außerdem weist das ESD-Schut zelement mindestens eines ausgewählt aus der folgenden Gruppe bestehend aus einer Supressordiode, einem Transistor und einem Thyristor auf.
Das Siliziumsubstrat kann jede beliebige Art von Substrat aus Silizium, zum Beispiel amorphes oder polykristallines Silizium sein. Bevorzugt ist das Siliziumsubstrat jedoch ein Wafer, wie z. B. ein einkristalliner Siliziumwafer.
Dieses Design gemäß des ersten Aspekts der vorliegenden Erfindung ermöglicht es, eine Off-Chip ESD-Struktur bereitzustellen, welche maßgeschneidert an integrierte Schaltungselemente, wie z. B. anwendungsspezifische integrierte Schaltungen (ASICs) , angepasst werden kann. Diese integrierten Schaltungselemente befinden sich hierbei bevorzugt auf oder oberhalb der ersten Oberfläche des Siliziumsubstrats. Die Off-Chip ESD-Struktur befindet sich im Gegensatz zur On-Chip ESD-Struktur nicht auf dem zu schützenden Chip selbst, sondern ist getrennt davon in das Siliziumsubstrat eingebettet. Somit wird es ermöglicht die Chipgröße zu verkleinern, wie gemäß der Erfindung gefordert, da der ESD-Schutz im Off-Chip-Design nicht Teil des Chips sein muss.
Insbesondere kann es sich bei den ESD-Schut zelementen um einen ESD-Schutz auf Systemebene (System Level ESD Protection) handeln beziehungsweise das ESD-Schut zelement kann einen ESD-Schutz auf Systemebene gewährleisten . Dies bedeutet , es werden hierbei alle integrierten Schaltungen gemeinsam geschützt , und nicht nur eine einzelne oder ein Teil der Schaltungen . Es kann sich beim ESD-Schutz auf Systemebene z . B . um einen Eingangssignal- zu- Ausgangssignalschut z handeln, also einem ESD-Schutz der alle elektronischen Komponenten bzw . integrierten Schaltungen welche zwischen einer Eingangssignalleitung und einer Ausgangsignalleitung angebracht sind systemisch gegen Überspannungen schützt .
Zusätzlich zu dem ESD-Schutz auf Systemebene , der durch das ESD-Schut zelement bereitgestellt wird, können weitere ESD- Schut zstrukturen in anwendungsspezi fische integrierte Schaltungen implementiert sein . Diese weiteren ESD- Schut zstrukturen können hier dann zum Beispiel On-Chip Schutzstrukturen sein . Hier ist es von Vorteil , und durch die gegenwärtige Erfindung ermöglicht , eine maßgeschneiderte Abstimmung zwischen dem ESD-Schut zelement und der weiteren ESD-Schut zstruktur in der anwendungsspezi fischen integrierten Schaltung bereitzustellen . Es besteht also ein weiterer Aspekt der Erfindung darin, eine maßgeschneiderte Abstimmung des eines erfindungsgemäßen Of f-Chip ESD-Schut zelements und einem On-Chip Schutzelement zu ermöglichen .
Die Beabstandung des ESD-Schut zelements von der Durchkontaktierung und die Verbindung über eine Umverdrahtung ist sehr vorteilhaft , da dadurch sowohl die Impedanzen der ESD- Schut zstrukturen als auch die Anschlags zeit des ESD- Schut zelements beeinflusst werden können, und somit für die j eweilige Anwendung maßgeschneidert eingestellt werden können . Als weiterer Aspekt kann das ESD-Schut zelement zusätzlich noch EMI-Schut zstrukturen (Electromagnetic Interference Schutzstrukturen) aufweisen . Dabei ist es von Vorteil , einen elektromagnetischen Interferenzschutz (EMI-Schutz ) direkt zusammen mit dem ESD-Schutz zu implementieren . Insbesondere im Fall von Hochfrequenzdatenleitungen sind parallel sowohl die ESD-Schut zanf orderungen maßgeschneidert abzustimmen als auch die resultierenden Kapazitäten und Induktivitäten beziehungsweise parasitären Kapazitäten .
Die EMI-Schut zstrukturen werden dabei durch Spulenstrukturen, Dünnfilmwiderstände und/oder Kapazitäten gebildet . Das heißt , es können entweder Spulenstrukturen, Dünnfilmwiderstände oder Kapazitäten verwendet werden oder eine beliebige Kombination solcher Elemente .
Die Auswahl dieser Elemente erfolgt maßgeschneidert auf die j eweilige Anwendung .
Gemäß einem weiteren Aspekt kann das Sili ziumsubstrat ein ESD-Schut zelement umfassen, welches aus einer in das Sili ziumsubstrat eingebetteten Struktur aufgebaut ist , die eine Kombination aus einem Thyristor mit Diodenstrukturen umfasst . Diodenstrukturen können hierbei Halbleiterstrukturen mit Diodenfunktion sein . Die Diodenstrukturen sind hier nicht Teil der Thyristorstrukturen .
In On-Chip ESD-Schut zvorrichtungen ist die Kombinationen aus Thyristoren und Diodenstrukturen bereits gängig . Erfindungsgemäß können diese Komponenten nun im Sili ziumsubstrat versenkt beziehungsweise in dieses integriert werden, wodurch ein Of f-Chip ESD-Schutz bereitgestellt werden kann .
Bevorzugt ist auch eine Passivierungsschicht auf der ersten Oberfläche des Sili ziumsubstrats ausgebildet . Weiterhin ist es vorteilhaft , dass das ESD-Schut zelement in direktem Kontakt mit der ersten Oberfläche , auf welche sich die Passivierungsschicht befindet , besteht . Das heißt , das ESD- Schut zelement steht somit bevorzugt in Kontakt mit der Passivierungsschicht direkt auf dieser ersten Oberfläche .
Gemäß einem weiteren Aspekt kann das Sili ziumsubstrat , mindestens eine zusätzliche Umverdrahtung aufweisen . Die zusätzliche Umverdrahtung kann hierbei die erste Durchkontaktierung elektrisch mit einem UBM (Under-Bump- Metallisierung) -Kontaktpad verbinden . Zum Beispiel kann in einem solchen Fall die Umverdrahtung in der zuvor beschriebenen Passivierungsschicht verlaufen . Dann ist bevorzugt das UBM-Kontaktpad so auf bzw . in der Oberfläche der Passivierungsschicht angeordnet , dass es sich eignet um weitere elektronische Elemente zum Beispiel über Löt-Bumps zu kontaktieren . Besonders wird hierbei bevorzugt , dass die zusätzliche Umverdrahtung ( 7 ) Anpassungselemente umfassen kann . Diese Anpassungselemente , umfassen Kapazitäten, Induktivitäten oder Verzögerungselemente . Diese können also dazu dienen die Impedanzen des integrierten ESD-
Schut zelements auf die zusätzlich auf elektronische Bauteile wie AS ICs abzustimmen, welche an das so verbundene UBM- Kontaktpad angebunden ist . Zudem kann die Anschlags zeit bei einem ESD-Ereignis angepasst werden .
Diese optionale zusätzliche Umverdrahtung ist bevorzugt von der ersten Umverdrahtung verschieden . Gemäß einem weiteren Aspekt umfasst das Sili ziumsubstrat zusätzlich eine zweite Durchkontaktierung, welche das Sili ziumsubstrat von der ersten Oberfläche bis zu der zweiten Oberfläche durchdringt . Weiterhin ist in diesem Sili ziumsubstrat das ESD-Schut zelement auch von der zweiten Durchkontaktierung räumlich beabstandet , ähnlich wie von der ersten . Weiterhin ist das ESD-Schut zelement hierbei über eine zweite Umverdrahtung an die zweite Durchkontaktierung angeschlossen . Die hier beschriebene Verbindung aus ESD- Schutzelement , erster und zweiter Durchkontaktierung und erster und zweiter Umverdrahtung wird hier und im Folgenden als ESD-Schaltung bezeichnet .
Zum Beispiel kann die ESD-Schaltung symmetrisch sein, also das ESD-Schut zelement symmetrisch zwischen zwei Umverdrahtungen und Durchkontaktierungen angeordnet sein . Die ersten und zweiten Umverdrahtungen, beziehungsweise die ersten und zweiten Durchkontaktierungen können einander sehr ähnlich beziehungsweise miteinander identisch sein .
Gemäß einem weiteren Aspekt wird ein Sili ziumsubstrat angegeben, welches mehrere der oben beschriebenen ESD- Schaltungen wie oben beschrieben aufweist . Hierbei werden in einem gemeinsamen Sili ziumsubstrat mehrere ESD-Schaltungen nebeneinander ausgebildet . Das heißt , es können mehrere ESD- Schut zelemente im Sili ziumsubstrat enthalten sein, welche j eweils an einer ersten und einer zweiten Durchkontaktierung mit j e einer ersten und einer zweiten Umverdrahtung angebunden sind .
Gemäß einem weiteren Aspekt kann das oben beschriebene Sili ziumsubstrat für ein MEMS-Mikrof on (Micromechanical System Mikrofon) verwendet werden . Das heißt , das MEMS- Mikrofon kann auf einem Sili ziumsubstrat wie oben beschrieben aufgebaut sein .
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung eines ESD-Schut zelements in einem Sili ziumsubstrat , wie es im Vorausgegangenen beschrieben wurde , angegeben .
Hierbei werden zuerst eingebettete Strukturen eines ESD- Schut zelements im Sili ziumsubstrat mit einem CMOS- ( komplementärer Metall-Oxid-Halbleiter ; „complementary metal- oxide-semiconductor" ) Prozess hergestellt . Die eingebetteten Strukturen des ESD-Schut zelements weisen mindestens eines ausgewählt aus der folgenden Gruppe bestehend aus einer Supressordiode , einem Transistor und einem Thyristor auf . Nach Ausbildung der ESD-Schut zelementstrukturen werden erste Kontaktpads auf einer der Oberfläche des Sili ziumsubstrats erzeugt .
Anschließend werden Öf fnungen für Durchkontaktierungen zwischen einer ersten Oberfläche und einer zweiten Oberfläche des Sili ziumsubstrats im Sili ziumsubstrat erzeugt . Die Öf fnungen können durch Lasern oder Reaktives Tonentief enät zen ( deep reactive ion etching, DRIE ) erzeugt werden . Die Öf fnungen werden so gebildet , dass sie insbesondere von den eingebetteten Strukturen des ESD-Schut zelements räumlich beabstandet sind . Dabei ist die Beabstandung in Erstreckungsrichtung des Sili ziumsubstrats ausgerichtet .
Anschließend werden die Innenwände der Öf fnungen passiviert . Dann werden die Öf fnungen mit einem ersten Metall aufgefüllt um Durchkontaktierungen zu erzeugen . Des Weiteren werden Umverdrahtungen aus einem zweiten Metall zwischen den Durchkontaktierungen und den integrierten Schaltungen des ESD-Schut zelements erzeugt . Das heißt , die Umverdrahtungen verbinden elektrisch die Durchkontaktierungen mit dem ESD- Schut zelement .
Mit der hier beschriebenen Methode kann ein ESD-Schut zelement wie es oben beschrieben wurde , beziehungsweise ein oben beschriebenes Substrat , gefertigt werden .
Das bedeutet , dass in einem späteren Schritt des Herstellungsverfahrens auf der ersten Oberfläche des Sili ziumsubstrats integrierte Schaltungen, wie z . B . AS ICs erzeugt beziehungsweise angeordnet werden können .
Diese integrierten Schaltungen können zum Beispiel gemäß des oben genannten Beispiels Teile eines MEMS-Mikrof ons sein, wie zum Beispiel die Steuerungselektronik .
Gemäß eines weiteren Aspekts des Verfahrens zur Herstellung eines ESD-Schut zelements in einem Sili ziumsubstrat kann das erste Metall Kupfer ( Cu) sein . In diesem Fall kann die Durchkontaktierungen durch Auf füllen der Öf fnungen mit galvanischen Verfahren erfolgen .
Weiterhin können die Umverdrahtungen aus Aluminium (Al ) oder Cu bestehen .
Des Weiteren kann die Passivierung der Innenwände der Öf fnungen vor Ausbildung der Durchkontaktierungen, das heißt vor Auf füllen mit einem ersten Metall , zum Beispiel über Atomic Layer Deposition (ALD-Prozess ) oder über Plasmaätzverfahren ( sukzessives Trockenätzen und Passivieren) passiviert werden . Diese Passivierung über das Plasmaätzverfahren kann während eines DRIE Ätzens geschehen . Das Plasmaätzverfahren kann dementsprechend Teil eines DRIE Prozesses sein .
Gemäß einem weiteren Aspekt des Verfahrens kann in einem weiteren Schritt , bevorzugt bevor integrierte Schaltungen, wie z . B . AS ICs , auf bzw . oberhalb der ersten Oberfläche erzeugt werden, eine Passivierung auf der ersten Oberfläche und auch auf der zweiten Oberfläche erzeugt werden .
Die hier bereitgestellte Passivierung entspricht der Passivierung wie sie weiter oben für das Substrat beschrieben wurde . Sie kann zum Beispiel Sili ziumoxid, bevorzugt aber polymerbasierte Passivierungslagen umfassen oder daraus bestehen .
In oder auf den entsprechenden Passivierungslagen sind UBM- Kontaktpads realisiert , welche mit den Elementen einer integrierten Schaltung oberhalb der ersten Oberfläche in Kontakt stehen können . Im Fall von dünneren Passivierungslagen können sich UBM-Kontaktpads durch die Passivierungslage in Dickenrichtung erstecken und so einen direkten elektrischen Kontakt mit den Durchkontaktierungen ermöglichen . Die UBM-Kontaktpads können mit den Durchkontaktierungen aber auch indirekt in Kontakt stehen . Im Fall von dicken Passivierungslagen können hierbei zusätzliche Umverdrahtungen zu damit indirekt mit den Durchkontaktierungen verbundenen UBM-Kontaktpads hergestellt werden, wie oben beschrieben .
Im Folgenden wird die Erfindung näher anhand beispielhafter Aus führungen beschrieben . Diese beispielhaften Aus führungen sind in den folgenden Figuren dargestellt , welche nicht maßstabsgetreu sind . Abmessungen sowie relative und absolute Dimensionen können somit aus den Figuren nicht entnommen werden . Die Erfindung ist auch nicht auf die folgenden Darstellungen beschränkt .
Figur 1 zeigt ein erstes Aus führungsbeispiel eines Sili ziumsubstrats im schematischen Querschnitt .
Figur 2 zeigt ein zweites Aus führungsbeispiel eines Sili ziumsubstrats im schematischen Querschnitt .
Figur 3 zeigt ein drittes Aus führungsbeispiel eines Sili ziumsubstrats im schematischen Querschnitt .
Figur 4 zeigt ein viertes Aus führungsbeispiel eines Sili ziumsubstrats im schematischen Querschnitt .
Figur 5 zeigt ein MEMS-Mikrophon im schematischen Querschnitt .
Figur 6 zeigt einen schematischen Querschnitt eines AS IC auf einem erfindungsgemäßen Substrat auf einer Leiterplatte .
Figur 7 zeigt einen schematischen Querschnitt eines AS IC auf einem Substrat gemäß dem Stand der Technik vor der gegenwärtigen Erfindung auf einer Leiterplatte .
In Figur 1 ist ein erstes Aus führungsbeispiel eines Sili ziumsubstrats 1 gemäß der gegenwärtigen Erfindung und ist in schematischem Querschnitt gezeigt . Das Sili ziumsubstrat 1 ist hier ein Sili ziumwafer . Jedoch eignet sich grundsätzlich als Sili ziumsubstrat 1 auch j edes andere beliebige Substrat aus Sili zium . Das Sili ziumsubstrat
1 weist eine erste Oberfläche 11 und gegenüber dieser eine zweite Oberfläche 12 auf . Bevorzugt ist die zweite Oberfläche 12 parallel zur ersten Oberfläche ausgerichtet . Die Erstreckungsrichtung des Sili ziumsubstrats 1 ist hier die Richtung parallel zur ersten Oberfläche 11 .
In das Sili ziumsubstrat 1 eingelassen ist ein ESD- Schut zelement 2 . Das ESD-Schut zelement 2 ist im gegenwärtigen Aus führungsbeispiel in direktem Kontakt mit der ersten Oberfläche 11 des Sili ziumsubstrats 1 . Weiterhin ist das ESD- Schut zelement 2 vollständig in das Sili ziumsubstrat 1 eingelassen .
Das ESD-Schut zelement 2 ist von einer ersten Durchkontaktierung 3 beabstandet . Das heißt , das ESD-Schut zelement
2 und die erste Durchkontaktierung 3 haben in Erstreckungsrichtung des Sili ziumsubstrats 1 üblicherweise einen Abstand größer als 0 , sind also räumlich voneinander separiert bzw . beabstandet .
Auch der konkrete Aufbau des ESD-Schut zelements 2 richtet sich nach der Zielanwendung und kann auf diese hin maßgeschneidert werden . Insbesondere sollte eine niedrige Klemmspannung erreicht werden . Die eingebettete Struktur des ESD-Schut zelements 2 ist mindestens eine TVS Diode ( Supressordiode ) , die in das Sili ziumsubstrat eingelassen . Daneben oder alternativ kann ein Transistor oder Thyristor verwendet werden . Für viele Anwendungen wird als eingebettete Struktur des ESD-Schut zelements 2 eine integrierte Schaltung aus der Kombination von Thyristor und Diodenstrukturen bevorzugt . Je nach Anwendung kann die Ausdehnung des ESD- Schut zelements 2 in der Ebene der Erstreckungsrichtung zwischen 50 pm x 50 pm und 300 pm * 300 pm betragen, wobei die Form hier ein Rechteck sin kann, aber nicht auf diese beschränkt ist . Das Substrat kann in der Ebene der Erstreckungsrichtung auch kreis förmig sein . Die Größe richtet sich nach der Spannung eines ESD-Ereignisses gegen das es sich zu schützen gilt . Für üblichen ESD-Schutz gegen Spannungsspit zten von 8 kV bis 30 kV sind Ausdehnungen des ESD-Schut zelements 2 in Erstreckungsrichtung von 100 pm * 100 pm bis 200 pm * 200 pm bevorzugt , wobei auch hier die Form nicht beschränkt ist .
Darüber hinaus kann das ESD-Schut zelement 2 noch mit elektromagnetischen Interferenzschutzstrukturen (EMI-Schutz- strukturen) versehen werden . Als solche können Spulenstrukturen, Dünnfilmwiderstände und/oder Kapazitäten dienen . Insbesondere Kapazitäten werden j edoch bereits schon durch die eingebetteten Struktur des ESD-Schut zelements inhärent eingebracht . Diese müssen also an die Anwendung angepasst werden . Dies spielt insbesondere im Fall von Hochfrequenzdatenleitungen eine wichtige Rolle .
Die erste Durchkontaktierung 3 ist ein Through Silicon Via ( TSV) und erstreckt sich zwischen der ersten Oberfläche 11 und der zweiten Oberfläche 12 . Bevorzugt ist die erste Durchkontaktierung 3 aus einem leitfähigen Metall ( erstes Metall ) , wie z . B . Kupfer gefertigt .
Wie in Figur 1 dargestellt kann die erste Durchkontaktierung 3 konisch sein, und z . B . auf der Seite der ersten Oberfläche 11 dicker sein und auf der Seite der zweiten Oberfläche 12 dünner sein . Alternativ kann die Koni zität auch in entgegengesetzter Richtung verlaufen, also auf der Seite der ersten Oberfläche 11 dünner sein und auf der Seite der zweiten Oberfläche 12 dicker sein . Weiterhin kann die Dicke auch weitgehend gleichmäßig sein . Grundsätzlich kann die Form vom angewandten Herstellungsverfahren abhängen, wie auch unten ausgeführt . Zum Beispiel kann durch Lasern von der Seite der ersten Oberfläche die Koni zität gemäß Figur 1 erreicht werden . Durch Lasern von der Seite der zweiten Oberfläche kann eine dazu umgekehrte Koni zität erreicht werden . Wird ein DRIE-Prozess eingesetzt resultiert eine Form für die erste Durchkontaktierung 3 , welche weitgehend zylindrisch ist , aber zum Beispiel die für DRIE typischen Einbuchtungen aufweisen kann .
Die Grenz fläche zwischen leitfähigem Metall der ersten Durchkontaktierung 3 is bevorzugt mit einer I solationsschicht 30 passiviert , also elektrisch isoliert . Die I solationsschicht 30 ist üblicherweise entlang der gesamten Grenz fläche zwischen erster Durchkontaktierung 3 und Sili ziumsubstrat 1 ausgebildet .
Die elektrische bzw . elektronische Anbindung zwischen ESD Schutzelement 2 und erster Durchkontaktierung 3 erfolgt über eine erste Umverdrahtung 4 . Diese kann zum Beispiel entlang der ersten Oberfläche 11 verlaufen . Hierbei kann die erste Umverdrahtung 4 leicht in die erste Oberfläche 3 eingelassen sein, oder auf dieser verlaufen . Die erste Umverdrahtung 4 kann aus einem beliebigen leitfähigen Metall ( zweitem Metall ) , wie zum Beispiel Aluminium oder Kupfer gefertigt sein .
In Kombination mit dem oben beschriebenen Abstand zwischen
ESD Schutzelement 2 und erster Durchkontaktierung 3 kann über die erste Umverdrahtung 4 die Impedanz der Schaltung und die Ansprechzeit des ESD-Schutzes beeinflusst werden .
Auf der ersten Oberfläche 11 und auf der zweiten Oberfläche 12 ist j eweils eine erste Passivierung 5 bzw . eine zweite Passivierung 5 ' , also j eweils eine elektrisch isolierende und weitgehend inerte Schicht angeordnet . Diese kann grundsätzlich aus einem beliebigen Material gefertigt sein, welches diese Bedingungen erfüllt . Im gegenwärtigen Aus führungsbeispiel besteht sie aus Polymer Passivierungslagen .
Zudem sind auf der ersten Oberfläche 11 und auf der zweiten Oberfläche 12 UBM-Kontaktpads 6 und 6 ' angebracht . Diese sind direkt oberhalb und unterhalb der ersten Durchkontaktierung 3 angeordnet und können zum Beispiel aus dem gleichen Material , wie die erste Durchkontaktierung 3 oder die erste Umverdrahtung 4 bestehen . Die UBM-Kontaktpads 6 und 6 ' können aber außerdem aus den folgenden Metallen umfassend Aluminium, Titan, Kupfer, Nickel , Palladium, Silber, Gold, oder Zinn bestehen oder diese aufweisen . Zum Beispiel kann eines dieser Metalle das Hauptvolumen des UBM-Kontaktpads 6 oder 6 ' bilden, und eines oder mehrere der anderen Metalle als dünne Schicht die Oberfläche des UBM-Kontaktpads 6 oder 6 ' bilden . Die Kontaktpads 6 und 6 ' reichen j eweils durch die obere Passivierungsschicht 5 beziehungsweise durch die untere Passivierungsschicht 5 ' . Sie dienen als Kontaktf läche , um z . B . über Löten integrierte Schaltungen oberhalb der ersten Oberfläche anzubringen, oder um externen Kontakt , wie zum Beispiel für ein Eingangssignal zu gewährleisten . D . h . , befinden sich im Falle einer Anwendung integrierte Schaltungen, wie zum Beispiel AS ICs , direkt auf oder oberhalb des Sili ziumsubstrats können diese über Löt-Bumps an die UBM- Kontakt fläche 6 und somit an die Umverdrahtung 3 elektrisch angeschlossen sein .
Die erste Durchkontaktierung 3 und die damit verbundenen UBM- Kontaktpads 6 und 6 ' können zum Beispiel die Signalleitung eines angeschlossenen elektronischen Bauteils , wie eines AS ICs bilden .
Als Erdung kann ein weiteres beliebig an dem Sili ziumsubstrat angebrachtes zweites UBM-Kontaktpad 62 dienen . Dieses kann ähnlich wie das UBM-Kontaktpad 6 gefertigt sein und steht auf beliebige Art und Weise mit einer geerdeten Leitung in Verbindung .
Hergestellt werden die Komponenten grundsätzlich durch ein beliebiges geeignetes Verfahren . Bevorzugt wird hierbei folgendes Verfahren eingesetzt . Das Sili ziumsubstrat 1 wird auf einer Trägerfolie bereitgestellt . Die eingebetteten Strukturen des ESD-Schut zelements 2 , einschließlich der EMI- Schut zstrukturen können in das Sili ziumsubstrat mit einem CMOS Prozess eingebracht werden . Dann kann eine die Passivierungsschicht 5 auf der ersten Oberfläche 11 zusammen mit der ersten Umverdrahtung 7 erzeugt werden . . Anschließend werden das UBM-Kontaktpad 6 und das zweite UBM-Kontaktpad 62 auf der ersten Oberfläche 11 des Sili ziumsubstrats 1 , z . B . aus Cu mittels fotolithographischer Verfahren erzeugt . Anschließend werden Öf fnungen für die erste Durchkontaktierung 3 zwischen der ersten Oberfläche 11 und einer zweiten Oberfläche 12 des Sili ziumsubstrats 1 durch Lasern oder DRIE erzeugt . Wenn von der Seite der zweiten Oberfläche gelasert wird kann die erste Durchkontaktierung 3 eine umgekehrte Koni zität zu der aus Figur 1 aufweisen . Die Innenwände der Öf fnungen werden entweder durch einen ALD- Prozess oder ein Plasmaätzverfahren passiviert, wodurch die Isolationsschicht 30 der ersten Umverdrahtung 3 erzeugt wird. Das Plasmaätzverfahren kann Teil des DRIE-Verf ährens sein. Anschließend werden die Öffnungen durch ein galvanisches Verfahren mit dem ersten Metall, also dem Metall der Durchkontaktierung 3 befüllt. Anschließend kann das Siliziumsubstrat von der Seite der zweiten Oberfläche her dünngeschliffen werden und anschließend die zweite Passivierungsschicht 5' aufgebracht werden. Des Weiteren wird mit Hilfe von fotolithographischer Strukturierung das UBM- Kontaktpad 6' auf der zweiten Oberfläche 12 ausgebildet. Dieses kann auch über elektrochemische Abscheidung mit Gold- bzw. Nickelschichten versehen werden. Das Siliziumsubstrat 1 kann nun z. B. mit einem Plasmasägeprozess auf die richtige Form und Größe zurecht gesägt werden. Das so bearbeitete Siliziumsubstrat kann von der Trägerfolie abgelöst werden.
Figur 2 zeigt ein zweites Ausführungsbeispiel eines Siliziumsubstrats 1 im schematischen Querschnitt.
Das Siliziumsubstrat 1 entspricht weitgehend dem Siliziumsubstrat 1, wie es in Zusammenhang mit Figur 1 beschrieben wurde. Auch die Herstellung kann analog erfolgen. Es ist hierbei anzumerken, dass eine Isolationsschicht der ersten Durchkontaktierung 3 nicht explizit dargestellt ist, aber bevorzugt ausgebildet ist.
Zusätzlich zu den in Figur 1 gezeigten Komponenten weist das Siliziumsubstrat 1 der zweiten Aus führungs form eine zweite Durchkontaktierung 31 auf. Diese ist bevorzugt ähnlich der ersten Durchkontaktierung 3 gefertigt. An dieser zweiten Durchkontaktierung 31 sind auch Kontaktpads 61 und 61 ' auf der ersten Oberfläche 11 bzw. auf der zweiten Oberfläche 12 angeordnet , ähnlich wie die Kontaktpads 6 und 6 ' an der ersten Durchkontaktierung 3 . Insbesondere kann das Kontaktpad 61 der zweiten Durchkontaktierung 31 das Kontaktpad 62 , wie es in Figur 1 dargestellt ist ersetzen .
Das ESD-Schut zelement 2 ist auch von der zweiten Durchkontaktierung 31 beabstandet , ähnlich, wie von der ersten Durchkontaktierung 3 .
Die zweite Durchkontaktierung 31 ist über eine zweite Umverdrahtung 41 an das ESD-Schut zelement 2 angeschlossen . Die zweite Umverdrahtung 41 ist bevorzugt entsprechend der ersten Umverdrahtung 4 gefertigt .
In einer Anwendung ist bevorzugt entweder die erste Durchkontaktierung 3 oder die zweite Durchkontaktierung 31 eine Signalleitung, z . B . für ein Eingangs- oder Ausgangssignal . Die andere Durchkontaktierung liegt dann bevorzugt auf Masse . Somit kann die Signalleitung gegenüber dieser Masse-Durchkontaktierung über das ESD-Schut zelement geschützt werden .
Die Kombination aus ESD-Schut zelement 2 , erster Durchkontaktierung 3 , erster Umverdrahtung 4 , zweiter Durchkontaktierung 31 und zweiter Umverdrahtung 41 wird als ESD-Schaltung definiert .
Das in Figur 2 gezeigte ' Sili ziumsubstrat 1 eignet sich auch als Zwischenstück, auch Interposer genannt , auf dessen Oberfläche z . B . AS ICs angeordnet werden können .
Figur 3 zeigt ein drittes Aus führungsbeispiel eines Sili ziumsubstrats 1 im schematischen Querschnitt . Das Dritte Aus führungsbeispiel eines Sil ziumsubstrats 1 umfasst aus zwei ESD-Schaltungen, wie sie zu Figur 2 definiert wurden . Diese sind in das gemeinsame Sili ziumsubstrat 1 integriert . Die Strukturen können sich somit weitgehend entsprechen .
Grundsätzlich können aber insbesondere die beiden ESD-Schutz- elemente 2 unterschiedlich sein, da sie verschiedene elektronische Komponenten mit unterschiedliche ESD-Schutz- anf orderungen schützen .
In einem solchen Design kann aber auch der ESD-Schutz einer einzelnen Komponente über eines der beiden ESD-Schut zelemente 2 erfolgen, und ein ESD-Schutz auf Systemebene durch das andere ESD-Schut zelement 2 erfolgen .
Analog ist es möglich eine beliebige Viel zahl von ESD-
Schut zelementen 2 in einem Substrat zu realisieren, also eine Viel zahl von ESD-Schaltungen in ein Substrat zu integrieren .
Figur 4 zeigt eine vierte Aus führung des Sili ziumsubstrats 1 . Hierbei entsprechen alle Strukturen innerhalb des Sili ziumsubstrats 1 denen aus der ersten Aus führung des Moduls , wie es in Figur 3 gezeigt ist .
Im Unterschied zum in Figur 3 gezeigten ersten Modul , sind j edoch im zweiten Modul zusätzliche Umverdrahtungen 7 bzw . 7 ' in die erste bzw . zweite Passivierungsschicht 5 bzw . 5 ' eingebettet .
Die zusätzlichen Umverdrahtungen 7 in der ersten Passivierungsschicht 5 verbinden j eweils eine der beiden zweiten Durchkontaktierungen 31 mit einem UBM-Kontaktpad 61 , welches sich an der Außenseite ( Oberseite ) der ersten Passivierungsschicht 5 befindet . Eine oder beide zusätzlichen Umverdrahtungen 7 , aber insbesondere die zusätzliche Umverdrahtung 7 , welche geerdet ist , kann Anpassungselemente umfassen . Diese können Kapazitäten, Induktivitäten oder Verzögerungselemente umfassen . Das heißt es können z . B . Spulen oder Kondensatoren Teil der zusätzlichen Umverdrahtungen 7 sein . Die Verzögerung bestimmt sich insbesondere über die Länge der zusätzlichen Umverdrahtungen 7 . Das heißt Verzögerungselemente können Elemente seien, die die Leitungslänge der zusätzlichen Umverdrahtungen 7 erhöhen und so einen etwaigen ESD- Impuls verzögern können .
In der zweiten Passivierungsschicht 5 ' an der Unterseite des Substrats verbindet eine zusätzliche Umverdrahtung 7 ' eine der zweiten Durchkontaktierungen 31 mit einem UBM-Kontaktpad 61 ' welches direkt an der anderen zweiten Durchkontaktierung 31 , ähnlich wie die UBM-Kontaktpads in den vorausgegangenen Beispielen, angeordnet ist .
Eine weitere zusätzliche Umverdrahtung 7 ' in der zweiten Passivierungsschicht 5 ' verbindet eine der ersten Durchkontaktierungen 3 mit einem weiteren UBM-Kontaktpad 6 ' .
Ähnlich, wie im vorausgegangen Beispiel können z . B . entweder die ersten oder zweiten Durchkontaktierungen auf Masse liegen und die beiden anderen j eweils eine Signalleitung bilden oder mit einer Signalleitung verbunden sein .
Figur 5 zeigt ein MEMS Mikrophon 100 als ein mögliches Anwendungsbeispiel der Erfindung . Das MEMS Mikrophon 100 weist das Substrat 101 auf. Das Substrat 101 kann dem Siliziumsubstrat 1, wie es zu den zuvor gezeigten Figuren 1-5 beschrieben wurde, entsprechen, bzw. das Siliziumsubstrat 1 ist Teil des Substrats 101. Das heißt, in dem hier als Siliziumsubstrat 1 markierten Bereich sind zum Beispiel eine oder mehrere ESD-Schaltungen vorhanden, wie sie z. B. zu Figur 2 beschrieben wurden.
Der oder die in den ESD-Schaltungen enthaltenen ESD-
Schut zelemente schützen Komponenten und/oder gewährleisten einen ESD Schutz auf Systemebene für ein ASIC 102 des MEMS Mikrophones 100, welches auf dem Substrat 101 bzw. oberhalb des Substrats 101 angeordnet ist.
Der ASIC 102 kann beispielshalber über Löt-Bumps an UBM- Kontaktpads (nicht dargestellt) bzw. an damit verbundenen Durchkontaktierungen, wie sie in den vorausgegangen Beispielen beschrieben wurden, elektronisch angeschlossen sein .
Weitere Komponenten des MEMS Mikrophons umfassen z. B. Die Schallöffnung 103 im Substrat 101, die Membran 104, die Rückplatte (statische Kondensatorplatte) 105, sowie die hintere Kammer 106, die das Rückvolumen des MEMS Mikrofons bildet .
Bevorzugt ist auf den Komponenten eine Umfolierung 107 aus einer Polymerfolie angebracht. Die Umfolierung 107 unterscheidet sich von den Passivierungslagen, wie sie zu Figur 1 beschrieben wurden. Abgeschlossen können die MEMS- Komponenten z. B. durch eine Metallabdeckung 108 werden. Eine weitere Anwendung des Substrats 1 gemäß der Erfindung ist in Figur 6 dargestellt .
Figur 6 zeigt eine Leiterplatte ( Printed Circuit Board, PCB ) 52 auf der mehrere elektronische Komponenten 53 angeordnet sind .
Zudem ist auf der Leiterplatte 52 das erfindungsgemäße Sili ziumsubstrat 1 , hier in der Funktion als Interposer, angebracht . Das Sili ziumsubstrat 1 kann wie dargestellt dem aus Figur 3 entsprechen, aber alternativ auch den anderen hier beschriebenen Aus führungs formen entsprechen .
Insbesondere sind mehrere ESD-Schut zelemente 2 in das Sili ziumsubstrat 1 integriert .
Auf dem Sili ziumsubstrat 1 ist ein AS IC 50 angebracht . Dieses AS IC 50 weist zum Beispiel eigene zusätzliche ESD-
Schut zstrukturen 51 auf . Diese sind bevorzugt individuelle Schutzstrukturen eines oder mehrerer Komponenten des AS IC .
Somit kann darauf abgestimmt eines der ESD-Schut zelemente 1 einen ESD-Schutz auf Systemebene bereitstellen .
Die Anbindung zwischen den verschiedenen Komponenten kann durch Löt-Bumps 32 erfolgen, welche auf den UBM-Kontaktpads angebracht sind .
Figur 7 zeigt eine ESD-Schut zkonfiguration auf einer Leiterplatte 52 gemäß dem Stand der Technik vor der gegenwärtigen Erfindung . Das nicht erfindungsgemäße ESD-Schut zelement 2 ' ist hierbei in On-Board Konfiguration auf einem nicht erfindungsgemäßen Substrat 1 ' angeordnet . Das ESD-Schut zelement 2 ' nimmt somit neben den zu schützenden Strukturen (AS IC 50 ) zusätzlichen Platz in Anspruch .
Dies kann, wie am Vergleich mit der erfindungsgemäßen Darstellung in Figur 6 deutlich wird, die Zahl an Komponenten auf der Leiterplatte , also die Integrationsdichte , verringern . Anders ausgedrückt , die gegenwärtige Erfindung ermöglicht eine höhere Integrationsdichte .
Bezugs zeichenliste :
1 Sili ziumsubstrat
1 ' nicht erfindungsgemäßes Substrat
2 ESD-Schut zelement
2 ' nicht erfindungsgemäßes On-Board ESD-Schut zelement
3 erste Durchkontaktierung
4 erste Umverdrahtung
5 erste Passivierungsschicht
5 ' zweite Passivierungsschicht
6 , 6 ' UBM-Kontaktpads der ersten Durchkontaktierung
7 , 7 ' zusätzliche Umverdrahtungen
11 erste Oberfläche
12 zweite Oberfläche
30 I solationsschicht der ersten Umverdrahtung
31 zweite Durchkontaktierung
32 Löt-Bump
41 zweite Umverdrahtung
50 AS IC
51 ESD-Schut zstrukturen des AS IC
52 Leiterplatte
61 , 61 ' UBM-Kontaktpads der zweiten Durchkontaktierung
62 zweites UBM-Kontaktpad
100 MEMS Mikrophon
101 Substrat des MEMS Mikrophons
102 AS IC des MEMS Mikrophons
103 Schallöf fnung
104 Membran
105 Rückplatte
106 hintere Kammer
107 Umfolierung
108 Metallabdeckung

Claims

26 Patentansprüche
1. Siliziumsubstrat (1) , welches integrierte Schaltungen auf einer ersten Oberfläche (11) , eine der ersten Oberfläche (11) gegenüberliegende zweite Oberfläche (12) , eine erste Durchkontaktierung (3) , sowie ein ESD-Schut zelement (2) aufweist, wobei
- das ESD-Schut zelement (2) vollständig in das Siliziumsubstrat integriert ist,
- das ESD-Schut zelement (2) räumlich von der ersten Durchkontaktierung (3) beabstandet ist,
- das ESD-Schut zelement (2) mittels eines ersten Umverdrahtung (4) an die Durchkontaktierung (3) angeschlossen ist,
- das ESD-Schut zelement (2) mindestens ein Element aufweist, welches ausgewählt ist aus der folgenden Gruppe umfassend eine Supressordiode, einen Transistor und einen Thyristor.
2. Siliziumsubstrat (1) nach Anspruch 1, wobei das ESD- Schut zelement (2) einen ESD-Schutz auf Systemebene gewährleistet .
3. Siliziumsubstrat (1) nach Anspruch 1 oder 2, wobei das ESD-Schut zelement eine Eingangs-zu-Ausgangssignalschutz auf Systemebene für eine Vielzahl elektronischer Komponenten beziehungsweise integrierter Schaltungen gewährleistet.
4. Siliziumsubstrat (1) nach Anspruch 2 oder 3, wobei einige elektronischen Komponenten beziehungsweise integrierten Schaltungen einen jeweils in On-Chip-Struktur angeordneten individuellen ESD-Schutz zusätzlich zu dem ESD-Schutz auf Systemebene aufweisen.
5. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 4, wobei das ESD-Schut zelement (2) zusätzlich noch EMI- Schut zstrukturen aufweist.
6. Siliziumsubstrat (1) nach Anspruch 5, wobei die EMI- Schut zstrukturen durch Spulenstrukturen, Dünnfilmwiderstände und/oder Kapazitäten gebildet werden.
7. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 6, wobei das ESD-Schut zelement (2) eingebettet Strukturen aus der Kombination eines Thyristors und Diodenstrukturen, welche nicht Teil des Thyristors sind, aufweist.
8. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 7, wobei das ESD-Schut zelement (2) mit einer ersten Passivierungsschicht (5) in Kontakt steht, welche auf der ersten Oberfläche (11) des Siliziumsubstrats (1) ausgebildet ist .
9. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 8, welches mindestens eine zusätzliche Umverdrahtungen (7) aufweist, wobei die zusätzliche Umverdrahtung (7) die erste Durchkontaktierung (3) elektrisch mit einem UBM-Kontaktpad (61) verbindet, die zusätzliche Umverdrahtung (7) Anpassungselemente umfasst, und die Anpassungselemente Kapazitäten, Induktivitäten oder Verzögerungselemente umfassen.
10. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 9, wobei eine zweite Durchkontaktierung (31) das Siliziumsubstrat von der ersten Oberfläche (11) bis zu der zweiten Oberfläche (12) durchdringt, das ESD-Schut zelement (2) räumlich von der zweiten Durchkontaktierung (31) separiert ist, und das ESD-Schut zelement (2) über eine zweite Umverdrahtung (41) an die zweite Durchkontaktierung (31) angeschlossen ist und das so verknüpfte ESD-Schut zelement (1) , die erste Durchkontaktierung (3) , die erste Umverdrahtung (4) , die zweite Durchkontaktierung (31) und die zweite Umverdrahtung (41) gemeinsam eine ESD-Schaltung bilden.
11. Siliziumsubstrat (1) aufweisend mehrere ESD-Schaltungen nach Anspruch 10.
12. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 11, wobei die ersten Durchkontaktierungen durch eine Isolationsschicht (30) vom Siliziumsubstrat isoliert sind.
13. Siliziumsubstrat (1) nach einem der Ansprüche 1 bis 12, wobei die integrierten Schaltungen oder elektronischen Komponenten ein MEMS-Mikrophon umfassen.
14. Verfahren zur Herstellung eines ESD-Schut zelements (2) in einem Siliziumsubstrat (1) , wobei eingebettete Strukturen des ESD-Schut zelements (2) im Siliziumsubstrat (1) mit einem CMOS Prozess hergestellt werden, die eingebetteten Strukturen des ESD-Schut zelements (2) mindestens eines ausgewählt aus der folgenden Gruppe bestehend aus einer Supressordiode, einem Transistor und einem Thyristor aufweisen, 29 erste UBM-Kontaktpads (6, 61) auf einer ersten Oberfläche (11) des Siliziumsubstrats (1) erzeugt werden, Öffnungen für Durchkontaktierungen (3, 31) zwischen einer ersten Oberfläche (11) und einer zweiten Oberfläche (12) im Siliziumsubstrat (1) durch Lasern oder reaktives lonentief ätzen erzeugt werden, die Öffnungen von den eingebetteten Strukturen des ESD- Schut zelements (2) räumlich separieret sind, Innenwände der Öffnungen passiviert werden, Durchkontaktierungen (3, 31) durch Auffüllen der passivierten Öffnungen mit einem ersten Metall erzeugt werden, Umverdrahtungen (4, 41) aus einem zweiten Metall zwischen den Durchkontaktierungen (3, 31) und den eingebetteten Strukturen des ESD-Schut zelements (2) erzeugt werden.
15. Verfahren zur Herstellung eines ESD-Schut zelements (2) in einem Siliziumsubstrat (1) nach Anspruch 14, wobei das erste Metall Cu ist, die Durchkontaktierungen (3, 31) durch Auffüllen der Öffnungen mittels eines galvanischen Verfahrens erzeugt werden das zweite Metall Cu oder Al ist.
16. Verfahren zur Herstellung eines ESD-Schut zelements (2) in einem Siliziumsubstrat (1) nach Anspruch 14 oder 15, wobei Passivierungsschichten (5, 5') auf der ersten Oberfläche (11) und auf der zweiten Oberfläche (12) erzeugt werden.
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