EP4082049A1 - Diode comportant au moins deux couches de passivation, en particulier formées de diélectrique, localement superposées pour optimiser la passivation - Google Patents

Diode comportant au moins deux couches de passivation, en particulier formées de diélectrique, localement superposées pour optimiser la passivation

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EP4082049A1
EP4082049A1 EP20833924.2A EP20833924A EP4082049A1 EP 4082049 A1 EP4082049 A1 EP 4082049A1 EP 20833924 A EP20833924 A EP 20833924A EP 4082049 A1 EP4082049 A1 EP 4082049A1
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EP
European Patent Office
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type
layer
passivation
semiconductor material
passivation layer
Prior art date
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Application number
EP20833924.2A
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German (de)
English (en)
Inventor
David Vaufrey
Corentin LE MAOULT
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Commissariat à l'Énergie Atomique et Aux Énergies Alternatives
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat à l'Énergie Atomique et Aux Énergies Alternatives
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Publication date
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    • H10H20/01—Manufacture or treatment
    • H10H20/034—Manufacture or treatment of coatings

Definitions

  • the technical field of the invention relates to diodes, preferably light emitting diodes, and more particularly light emitting diodes based on inorganic semiconductors. More particularly, the invention relates to a diode comprising a stack of semiconductor layers, the stack comprising a side surface and the diode comprising an active zone arranged within the stack.
  • a light-emitting diode comprising a stack of semiconductor layers.
  • the light-emitting diode has an active zone located in the stack and in which the charge carriers recombine during operation of the light-emitting diode.
  • the stack of semiconductor layers is generally passivated on its side flanks using a passivation layer. These lateral flanks can be formed by faces parallel or substantially parallel to the direction of flow of the current in the stack.
  • a passivation layer has the advantage of limiting the electrical, optical or opto-electronic parasitic effects at the edge of the light-emitting diode. These limitations are advantageous because they make it possible to improve the performance of the light-emitting diode.
  • the object of the invention is to improve the passivation of a diode in order to improve its efficiency.
  • the invention relates to a diode comprising: - a stack of semiconductor layers, the stack comprising a side surface,
  • this diode comprising a first passivation layer and a second passivation layer, the first passivation layer being in contact with the side surface, the second passivation layer being in contact with the side surface.
  • the second passivation layer 108 is formed in part on the first passivation layer 107.
  • the stack comprises a layer of doped semiconductor material of the first type and a layer of doped semiconductor material of the second type
  • the diode is such that: the first passivation layer is in contact, at the lateral surface, with the layer of doped semiconductor material of the first type; the second passivation layer is in contact, at the lateral surface, with the active zone; the active area is arranged between the layer of doped semiconductor material of the first type and the layer of doped semiconductor material of the second type, or the active area is arranged at a junction between the layer of semiconductor material doped of the first type and the layer of doped semiconductor material of the second type; B
  • the diode comprises a third passivation layer, the third passivation layer being in contact, at the side surface, with the layer of doped semiconductor material of the second type;
  • the first passivation layer is formed from a first dielectric material and the second passivation layer is formed from a second dielectric material;
  • the third passivation layer is formed from a third dielectric material
  • the diode is such that the first dielectric material has an electrical conductivity that is at least three orders of magnitude lower than the electrical conductivity of the doped semiconductor material of the first type and that the second dielectric material has an electrical conductivity that is at least three orders of magnitude lower. minus three orders of magnitude to the electrical conductivity of the semiconductor material forming the active zone; - the diode is such that the active area comprises an intrinsic semiconductor material and that the band offset between the valence band of the intrinsic semiconductor material and the valence band of the second dielectric material is strictly greater than 3 kT / q , and that the band offset between the conduction band of the intrinsic semiconductor material and the conduction band of the second dielectric material is strictly greater than 3kT / q, with k the Boltzmann constant, T the ambient temperature in Kelvin, q a constant corresponding to the elementary charge in coulombs;
  • the third dielectric material has an electrical conductivity at least three orders of magnitude lower than the electrical conductivity of the doped semiconductor material of the second type;
  • the diode is such that the first type being the N type, the band offset between the conduction band of the first dielectric material and the conduction band of the doped semiconductor material of the first type is strictly greater than 3 kT / q, and that the second type being the P type, the band offset between the valence band of the third dielectric material and the valence band of the doped semiconductor material of the second type is strictly greater than 3 kT / q, with k the constant of Boltzmann, T the ambient temperature in Kelvin, q a constant corresponding to the elementary charge in coulombs, - the diode is such that the second type being the N type, the band offset between the conduction band of the third dielectric material and the conduction band of the doped semiconductor material of the second type is strictly greater than 3 kT / q, and that the first type being the P type, the band offset between the valence band of the first dielectric material and the valence band of the doped semiconductor material of the first type is strictly greater than 3 k
  • the invention also relates to a method of manufacturing a diode as described, the manufacturing process comprising:
  • a step of forming and passivation of a side surface of the stack of semiconductor layers comprising a formation of a first passivation layer and a formation of a second passivation layer, the first and second passivation layers being in contact with the side surface, the second passivation layer being formed in part on the first passivation layer.
  • the manufacturing process may include one or more of the following characteristics:
  • the step of forming and passivation of the side surface comprises successively: a first etching step carrying out an etching of the stack so as to form a first part of the side surface; a step of depositing a first dielectric material so as to form the first passivation layer, the first passivation layer covering the first part of the side surface; a second etching step carrying out an etching of the first dielectric material deposited and of the stack so as to form a second part of the side surface; a step of depositing a second dielectric material so as to form the second passivation layer, the second passivation layer covering the second part of the side surface and being in contact with the first passivation layer; -
  • the first and second parts are formed by different materials
  • the manufacturing process comprises: a first processing step applied to the first part of the side surface before the implementation of the step of depositing the first dielectric material; a second processing step applied to the second part of the side surface before the implementation of the step of depositing the second dielectric material; the first processing step and the second processing step being different; - the first treatment step comprises a step of cleaning the first part and / or a step of surface etching of the first part and / or a step of grafting elements on the first part;
  • the second processing step comprises a step of cleaning the second part and / or a step of surface etching of the second part and / or a step of grafting elements on the second part;
  • the step of forming and passivation of the side surface comprises: a third etching step carrying out an etching of the second dielectric material deposited and of the stack so as to form a third part of the side surface; a step of depositing a third dielectric material so as to form a third passivation layer, the third passivation layer covering the third part of the side surface and being in contact with the second passivation layer;
  • the third part is formed by a material different from the material forming the second part;
  • the manufacturing process includes a third processing step applied to the third part of the side surface before the implementation of the step of depositing the third dielectric material;
  • the third processing step comprises a step of cleaning the third part and / or a step of surface etching of the third part and / or a step of grafting elements on the third part;
  • the manufacturing process is such that the step of forming the stack of semiconductor layers is such that the stack comprises a layer of doped semiconductor material of the first type and a layer of semiconductor material. doped conductor of the second type, the first part of the side surface being delimited by a portion of said layer of doped semiconductor material of the first type, and the second part of the side surface being delimited by a portion of the active area;
  • the active area is arranged between the layer of doped semiconductor material of the first type and the layer of doped semiconductor material of the second type, or the active area is arranged at a junction between the layer of semiconductor material. doped conductor of the first type and the layer of doped semiconductor material of the second type;
  • the third part of the lateral surface is delimited by a portion of the layer of doped semiconductor material of the second type.
  • Figure 1 illustrates schematically, in cross section, a diode according to a particular embodiment of the invention for which the diode is preferably a light emitting diode.
  • Figure 2 illustrates schematically, in cross section, a variant of the diode according to a particular embodiment of the invention for which the diode is preferably a light emitting diode.
  • Figure 3 is a cross-sectional view showing the formation of a stack for manufacturing the diode of Figure 1.
  • FIG. 4 illustrates, in a cross-sectional view, the section of FIG. 3 at the end of a step of etching the stack.
  • FIG. 5 illustrates, in a cross-sectional view, the section of FIG. 4 at the end of a step of depositing a first dielectric material.
  • Figure 6 illustrates, in a cross-sectional view, the section of Figure 5 after another step of etching the stack.
  • Figure 7 illustrates, in a cross-sectional view, the section of Figure 6 at the end of a step of depositing a second dielectric material.
  • Figure 8 illustrates, in a cross-sectional view, the section of Figure 7 after another step of etching the stack.
  • Figure 9 illustrates, in a cross-sectional view, the section of Figure 8 at the end of a step of depositing a third dielectric material.
  • FIG. 10 illustrates, in a cross-sectional view, an etching step, applied to the section of FIG. 9, making it possible to form openings in particular in the third dielectric material.
  • FIG. 11 illustrates a sequence of steps of the manufacturing process according to a particular embodiment of the invention.
  • substantially parallel is meant parallel to plus or minus 30 degrees.
  • Diode 100 comprises a stack 101 of semiconductor layers.
  • the diode 100 comprises an active zone 102 arranged within the stack 101, that is to say that the active zone 102 forms part of the stack 101.
  • the stack 101 of semiconductor layers comprises a surface 103 lateral.
  • active zone 102 arranged within, that is to say in, the stack 101 it is considered that the stack 101 makes it possible to define this active zone 102, one edge of which can define a corresponding part of the surface. 103 lateral.
  • the active zone 102 is also called an active region in the technical field of diodes. This is an optically active zone 102 in the sense that the active zone 102 allows, for example, to absorb photons or to emit photons.
  • the active zone 102 is in particular formed by a corresponding semiconductor material.
  • the active zone 102 can be configured to allow the recombination of charge carriers from which the emission of electromagnetic radiation, that is to say for example the emission of photons, by the diode 100 results. .
  • the active zone 102 can be configured to absorb photons, for example by photovoltaic effect, from which the generation of charge carriers by the diode 100 results, these charge carriers then being able to be collected. This results in the production of electricity by the diode 100.
  • Each charge carrier discussed in the present description may be a first charge carrier or a second charge carrier.
  • the first charge carriers are different from the second charge carriers.
  • the first charge carriers can be holes or electrons
  • the second charge carriers can be holes or electrons.
  • the diode 100 is an opto-electronic device.
  • This diode 100 can be a diode light emitting device, a photodiode, a photo-detector, a photovoltaic cell or a laser diode.
  • this active zone 102 can be:
  • these intrinsic semiconductor layers are formed by quantum multi-wells when the diode 100 has multiple quantum wells , in these intrinsic semiconductor layers the charge carriers can recombine when the diode 100 is a light emitting diode or photons can be absorbed to generate electrons and holes when the diode is a photodiode or a photo-detector,
  • an intrinsic semiconductor layer is a layer of intrinsic semiconductor material.
  • the stack 101 of semiconductor layers is preferably defined along an axis A1 of stacking of the semiconductor layers of the stack 101 and represented by a dotted line in FIGS. 1 and 2.
  • This axis A1 is also called, when oriented, "stacking direction".
  • This stacking axis A1 is parallel or substantially parallel to the direction of measurement of the thickness of each of the semiconductor layers of the stack 101 of semiconductor layers.
  • the stack 101 of semiconductor layers may include two faces 104, 105 opposite along the stack axis A1.
  • Surface 103 side is preferably formed so as to extend between these two opposite faces 104, 105 and for example so as to connect these two opposite faces 104, 105.
  • one of the faces 105 of the stack 101 of semiconductor layers is in contact with a substrate 112 and the other of the faces 104 of the stack 101 of semi-conductive layers.
  • conductive is in contact with an electrode such as for example an anode 113.
  • the lateral surface 103 is preferably defined in part by a set of points for which the normal to this lateral face 103, at each of these points of the set of points, is orthogonal to the axis A1 of stacking.
  • the side surface 103 may have a plurality of faces, each face of the plurality of faces forming a side of the stack 101 of semiconductor layers.
  • diode 100 comprises a first passivation layer 107 and a second passivation layer 108.
  • the first passivation layer 107 is in contact with the side surface 103.
  • the second passivation layer 108 is in contact with the side surface 103.
  • the diode 100 comprises a passivation structure 106 comprising the first passivation layer 107 and the second passivation layer 108.
  • the side surface 103 may include a first part 103a and a second part 103b.
  • the first passivation layer 107 is then in contact with the first part 103a of the lateral surface 103.
  • the second passivation layer 108 is then in contact with the second part 103b of the lateral surface 103.
  • the second passivation layer 108 is formed in part on the first passivation layer 107. As a result, another part of this second passivation layer 108 ensures contact between the second passivation layer 108 and the side surface 103. This makes it possible to form a local superposition of the first passivation layer 107 and of the second passivation layer 108, advantageously allowing the presence of the first and second parts 103a, 103b of the lateral surface 103 respectively in contact with the first passivation layer 107 and with the second passivation layer 108.
  • first and second parts 103a, 103b could be surface treated, preferably in different ways, to obtain, for each of these first and second parts 103a, 103b, a passivation optimized for said first or second part. 103a, 103b corresponding.
  • the first passivation layer 107 is arranged between the stack 101 and the part of the second passivation layer 108 formed on the first passivation layer 107.
  • the first passivation layer 107 surrounds a part of the stack 101 of semiconductor layers around the stack axis A1 and the second passivation layer 108 surrounds a part of the stack 101 of semi-conductive layers. conductive around the stacking axis A1. This has the advantage of providing passivation around stack 101 of diode 100.
  • the first passivation layer 107 is also in contact with the active zone 102 to ensure that a part of the stack 101 located in the continuity of the active zone 102 is passivated adequately by the passivation layer 107.
  • this passivation structure 106 with at least two passivation layers formed by the first and second passivation layers 107, 108 makes it possible to optimize the passivation of the diode 100 and therefore makes it possible to tighten, when the diode 100 is a light-emitting diode, towards an efficiency of the diode 100 independent of its dimensions by more specifically passivating parts of this diode 100. Furthermore, preferably, the presence of these first and second passivation layers 107, 108 can make passivation possible. of the diode 100 in different ways by specific treatments of parts of the lateral surface 103, in particular during the manufacture of the diode 100 as will be described in more detail below.
  • first and second passivation layers 107, 108 can make it possible to passivate the lateral surface 103 of the stack 101 differently.
  • materials of these first and second passivation layers 107, 108 are different using for example alumina (such as Al2O3) and silicon oxide (such as S1O2) as different materials.
  • the materials of the first and second passivation layers can be the same, in particular when specific treatments of the first and second parts 103a, 103b of the side surface 103 are carried out during the manufacture of the diode 100.
  • first and second passivation layers 107, 108 advantageously responds to a problem of improving the operation of the diode 100, for example by limiting the trapping of charge carriers at the interface between the side surface 103 and the first and second passivation layers 107, 108 and / or by limiting the reduction in the mobility of charge carriers at the interface between the side surface 103 and the first and second passivation layers 107, 108.
  • passivation is understood as the engineering of surface and / or interface defects aimed at fabricating passive surfaces and / or passive interfaces with respect to:
  • Passivation aims to control the position of the Fermi level at passivated surfaces and / or passivated interfaces. More particularly, within the framework of the diode 100, the passivation achieves a partial or total suppression of the electronic surface or interface states and thus tends to limit all the effects. Electrical, optical or opto-electronic interference at the edge of the diode 100, that is to say at the interface between the lateral surface 103 formed by semiconductor materials of the stack 101 and the medium external to the diode 100: the objective being to tend to erase the electrical and / or optical characteristics, limiting the performance of the diode 100, these characteristics being dependent on the interface states of this diode 100. Thus, a passivation within the meaning of the present description is a so-called "electro-optical" passivation.
  • interface is understood in the present description to mean a transition zone between two volumes of adjacent materials, it is an abrupt plane marking a discontinuity in the properties of the two adjacent materials but equivalent to a connection region of generally low thickness corresponding for example to an atomic layer thickness.
  • defects can be created, that is, imperfections in addition to dangling bonds. These imperfections can be impurities, vacancies, anti-sites, compositional disorder, surface adsorption or even specific bond angles.
  • the passivation is chosen so as to limit, within the diode 100, the defects likely to interact with charge carriers according to a trapping mechanism and / or a diffusion mechanism.
  • the trapping mechanism also called the localization mechanism, manifests itself out of equilibrium of the diode 100, that is to say in particular when a voltage is applied to the terminals of the diode 100.
  • the charge carriers trapped by a state d 'interface are no longer available for the desired effect (for example emission of a photon or for example collection of these charge carriers to produce electricity), this unavailability is temporary if the charge carriers are de-trapped after a certain time or definitively if the charge carriers recombine in a non-radiative manner with charge carriers of the opposite sign.
  • the intensity of the phenomenon linked to this trapping mechanism is a function of the density of the interface states and also of the kinetics. exchange of charge carriers with the allowed bands of the semiconductor considered where the trapping takes place (surface recombination speed).
  • the diffusion mechanism corresponds to the reduction in the mobility of the free charge carriers at the interface of the lateral surface 103 with the passivation structure 106 due to the presence of fluctuations in the surface potential and the diffusion phenomena of the carbon carriers. load at the side surface 103 caused by the roughness and interface loads at this side surface 103.
  • the passivated surface using the passivation structure 106 is the lateral surface 103 because the charge carriers circulate mainly parallel or substantially parallel to the stacking axis A1 of said stack 101, of preferably at least in the active zone 102.
  • the lateral surface 103 may correspond to a surface on which parasitic mechanisms take place in parallel with the electroluminescence when the diode 100 is a light emitting diode.
  • the stack 101 of semiconductor layers may comprise a layer 109 of doped semiconductor material of the first type and a layer 110 of doped semiconductor material of the second type.
  • the first passivation layer 107 is in contact, at the lateral surface 103, with the layer 109 of doped semiconductor material of the first type.
  • the second passivation layer 108 is in contact, at the lateral surface 103, with the active zone 102.
  • the first part 103a of the lateral surface 103 is a portion of the layer 109 of doped semiconductor material of the first type and the second part 103b of the lateral surface 103 is a portion of the active zone 102.
  • the first passivation layer 107 can passivate the portion of the layer 109 of doped semiconductor material of the first type and the second passivation layer 108 can passivate the portion of the active zone 102.
  • This particular embodiment allows the presence of passivations suitable for contact with the active zone 102, where it is sought to limit the trapping of charge carriers, and for contact with the layer 109 of semi-rigid material.
  • first type doped conductor The passivation of the active zone 102 at the lateral surface 103 is therefore preferentially a priority because it is the most sensitive.
  • Passivation of the active zone 102 also makes it possible to limit, where appropriate, unwanted radiative recombinations because with a smaller gap; these unwanted radiative recombinations are also called surface SRH (abbreviation of “Shockley-Read-Hall”) recombinations.
  • this preferably allows during the manufacturing process to deposit the first and second passivation layers 107, 108 sequentially so as to subject the first and second parts 103a, 103b to different surface treatments.
  • the first part 103a is protected, after its treatment, by the first passivation layer 107 during the surface treatment of the second part 103b.
  • the passivation structure 106 can make it possible to passivate in different ways on the second part 103b the material of the active zone 102, and on the first part 103a the material of the layer 109 of doped semiconductor material of the first type by keeping account of the specific features of each of the layer 109 of doped semiconductor material of the first type and of the active zone 102, in particular, where appropriate, of a difference in composition or of defects to be removed between the material of the layer 109 of doped semiconductor material of the first type and the material of the active zone 102.
  • the active zone 102 can be arranged between the layer 109 of doped semiconductor material of the first type and the layer 110 of doped semiconductor material of the second type. This may be the case when the active zone 102 is formed of one or more layers, in particular intrinsic semiconductor layers.
  • the active zone 102 is arranged at a junction between the layer 109 of doped semiconductor material of the first type and the layer 110 of doped semiconductor material of the second type. This may be the case when it is the junction of the layer 109 of doped semiconductor material of the first type with the layer 110 of doped semiconductor material of the second type which makes it possible to form the active zone 102, this active zone 102 corresponds to the space charge zone of said junction forming in particular a PN junction.
  • Doping of the first type is opposed to doping of the second type.
  • the first type doping can be P type doping (also called P doping) and in this case the second type doping is N type doping (also called N doping), or vice versa.
  • the second charge carriers can be represented in a majority manner with respect to the first charge carriers.
  • the first type is such that the layer 109 of doped semiconductor material of the first type is adapted to (that is to say configured for) the mobility of the first charge carriers;
  • the second type is such that the layer 110 of doped semiconductor material of the second type is adapted to (i.e. configured for) the mobility of the second charge carriers;
  • the first charge carriers are less numerous, in the active zone 102, than the second charge carriers present in this active zone 102 during the operation of the diode 100, in particular when it is a light-emitting diode based on of GaN.
  • the passivation of the layer 109 of doped semiconductor material of the first type takes priority over that of the layer 110 of doped material of the second type and allows to limit the loss of first charge carriers available in the active zone for recombinations with second charge carriers when the diode emits photons.
  • the first and second charge carriers are balanced in number within the diode 100, in particular in the active zone 102, then there is no priority in passivating the layer 109 of semi-material. doped conductor of the first type with respect to the layer 110 of doped material of the second type.
  • the diode 100 may include a third passivation layer 111 as illustrated for example in Figures 1 and 2.
  • the passivation structure 106 may include this third passivation layer 111.
  • the lateral surface 103 may comprise a third part 103c corresponding to a portion of the layer 110 of doped semiconductor material of the second type.
  • the third passivation layer 111 can passivate the portion of the layer 110 of doped semiconductor material of the second type. This makes it possible to adapt the passivation of the stack 101 locally to a particular material such as the doped semiconductor material of the second type of the layer
  • the doped semiconductor material of the second type is in particular different from the doped semiconductor material of the first type and may be different at least in part from the material of the active zone 102.
  • the third passivation layer 111 is preferably formed in part on the second passivation layer 108. As a result, another part of this third passivation layer 111 ensures contact between the third layer
  • the third passivation layer 111 surrounds part of the stack 101 of semiconductor layers around the stack axis A1 in order to participate in the passivation around the stack 101.
  • the first to third passivation layers 107, 108, 111 are arranged so that each is in contact respectively with the first, second and third parts 103a, 103b, 103c of the side surface 103 and to be locally superimposed.
  • figures 1 and 2 in figures 1 and 2:
  • the passivation structure 106 may include more than three passivation layers each in contact with a particular material to be passivated forming a corresponding part of the lateral surface 103 of the stack 101 of semiconductor layers. This makes it possible, for example, to treat more than three parts of the side surface of the diode 100 differently.
  • each passivation layer can be intended to allow a passivation process specific to a corresponding material delimiting a part of the side surface 103 of stacking 101.
  • the passivation structure 106 can be adapted to make it possible to limit the trapping in all the interfaces between the layers of the stack 101 and the passivation layers, and to limit, if necessary, the unwanted radiative recombinations because with a gap weaker (SRH recombinations).
  • each passivation layer is a layer of electrically insulating material, also called dielectric material, which has an electrical conductivity that is at least three orders of magnitude lower than the electrical conductivity of the material to be passivated in the stack 101.
  • a order of magnitude corresponds to a factor 10. This makes it possible to avoid current leakage through this passivation layer. Consequently, the first passivation layer 107 can be formed from a first dielectric material, the second passivation layer 108 can be formed from a second dielectric material and, if the third passivation layer 111 is present, this third layer 111 passivation can be formed from a third dielectric material.
  • the first, second and third dielectric materials can be the same, in particular when specific treatments of the first, second and third parts 103a, 103b, 103c of the side surface 103 are carried out during the manufacture of the diode 100.
  • the first ones , second, and where appropriate, third passivation layers 107, 108, 111 can each be a multilayer structure.
  • the first dielectric material may have an electrical conductivity at least three orders of magnitude lower than the electrical conductivity of the doped semiconductor material of the first type
  • the second dielectric material may have an electrical conductivity at least three orders of magnitude lower than the electrical conductivity of the semiconductor material forming the active zone 102,
  • the third dielectric material may have an electrical conductivity at least three orders of magnitude lower than the electrical conductivity of the doped semiconductor material of the second type.
  • the active zone 102 may comprise, or is formed by, an intrinsic semiconductor material.
  • the band offset between the valence band of the intrinsic semiconductor material and the valence band of the second dielectric material may be strictly greater than 3kT / q, and the band offset between the conduction band of the intrinsic semiconductor material and the conduction band of the second dielectric material can be strictly greater than 3kT / q. This makes it possible to avoid the entrapment of carriers of charge in the second dielectric material and, where appropriate, avoids the surface conduction of the second dielectric material.
  • the band offset between the conduction band of the first dielectric material and the conduction band of the doped semiconductor material of the first type can be strictly greater than 3kT / q. This prevents electrons from being trapped in the first dielectric material and allows the surface conduction channel of the first dielectric material to not be supplied with charge carriers of the electron type.
  • the band offset between the conduction band of the third dielectric material and the conduction band of the second type doped semiconductor material can be strictly greater than 3kT / q. This prevents electrons from being trapped in the third dielectric material and allows the surface conduction channel of the third dielectric material to not be supplied with charge carriers of the electron type.
  • the band offset between the valence band of the third dielectric material and the valence band of the second type doped semiconductor material can be strictly greater than 3kT / q. This prevents holes from becoming trapped in the third dielectric material and allows the surface conduction channel of the third dielectric material to not be supplied with hole-type charge carriers.
  • the band offset between the valence band of the first dielectric material and the valence band of the doped semiconductor material of the first type can be strictly greater than 3kT / q. This prevents holes from becoming trapped in the first dielectric material and allows the surface conduction channel of the first dielectric material to not be supplied with hole-type charge carriers.
  • k is the Boltzmann constant
  • T the ambient temperature in Kelvin
  • q a constant corresponding to the elementary charge in coulombs.
  • the ambient temperature T can be between 300 K and 500 K.
  • An “offset” within the meaning of the present description is a difference.
  • the band offset is in particular, depending on the case, an energy difference between the conduction bands of two materials or an energy difference between the valence bands of two materials.
  • the stack 101 of semiconductor layers may comprise successively, preferably from the substrate 112 (for example the substrate 112 is a sapphire or silicon substrate) on which the stack 101 is arranged:
  • each alternation of layers comprising a layer of gallium-indium nitride (InGaN) and a gallium nitride (GaN) layer not intentionally doped, with a proportion of indium to modulate according to the desired emission wavelength of the light-emitting diode,
  • a layer of P-type doped gallium nitride as a layer 109 of doped semiconductor material of the first type is preferably in contact with an anode 113.
  • the N-type doped gallium nitride layer is preferably in contact with a formed electrode, in connection with the particular example, by a cathode 117.
  • the first part 103a is then formed by P-type doped gallium nitride (the P-type dopant can be magnesium) and the first dielectric material forming the first passivation layer 107 can be an aluminum oxide such as Al2O3 or a silicon oxide such as S1O2,
  • the second part 103b is then formed by the alternation (s) of layers of the active zone 102, and the second dielectric material forming the second passivation layer 108 may be an aluminum oxide such as Al2O3, - the third part 103c is then formed by N-type doped gallium nitride (the N-type dopant can be silicon) and the third dielectric material forming the third passivation layer 111 can be an aluminum oxide such as Al2O3 or a silicon oxide such as S1O2 .
  • the diode 100 can also include:
  • one or more layers of undoped gallium nitride (not shown) to prevent the diffusion of the N-type dopant into the active zone 102, this or these layers of undoped gallium nitride are then barrier layers to the diffusion of dopant,
  • one or more layers of undoped gallium nitride (not shown) to prevent the diffusion of the P-type dopant into the active zone 102, this or these layers of undoped gallium nitride are then barrier layers to the diffusion of dopant,
  • a layer of aluminum-gallium nitride to form an electron blocking layer the proportion of aluminum in this layer of electron blocking being adapted according to the desired blocking height;
  • this layer of aluminum-gallium nitride can be in contact with the active zone 102 if the active zone 102 is an alternation of undoped InGaN / GaN layers, or can be at a distance from the active zone 102 if the active zone 102 is formed only by a layer of InGaN making it possible to form, for example, a PlN junction.
  • the holes are the least present in the active zone 102.
  • the holes are less mobile and the ionization energy of the P-type dopant is greater (the density of holes in the active zone 102 is therefore lower and the height of the barrier at the larger injection).
  • the passivation structure 106 with at least two passivation layers this makes it possible to best adapt to the nature and the function of the layers of the stack 101 of the light-emitting diode 100.
  • the invention also relates to a method of manufacturing the diode 100, one embodiment of which is illustrated in FIGS. 1 and 3 to 10. Consequently, what applies to the diode 100 described above can apply. to the manufacturing process of the diode 100 and what applies to the manufacturing process of the diode 100 can be applied to the diode 100 described above which can be obtained according to this manufacturing process. An example of a sequence of steps in this manufacturing process is also shown schematically in Figure 11.
  • the manufacturing process comprises a step E1 of forming the stack 101 of semiconductor layers, part of said stack 101 being intended to form the active area 102 of the diode 100 ( Figure 3).
  • the stack 101 formed is modified so as to ultimately obtain the diode 100 comprising the stack 101 as modified.
  • Stack 101 is shown between two dotted lines.
  • the manufacturing process includes a step E2 of forming and passivation of the side surface 103 of the stack 101 of semiconductor layers, a particular example of implementation of which is illustrated in Figures 4 to 9.
  • etching mask 116 can be used to produce etchings, for example anisotropic, of the stack 101 in a direction parallel to the stack axis A1 (FIGS. 4 to 8).
  • This step E2 of formation and passivation of the lateral surface 103 comprises a formation E2-1 of the first passivation layer 107 and a formation E2-2 of the second passivation layer 108 (FIGS. 4 to 7), the first and second passivation layers 107, 108 being in contact with the side surface 103 and the second passivation layer 108 being formed in part on the first passivation layer 107.
  • the second passivation layer 108 is then formed after the first passivation layer 107.
  • step E2 makes it possible to form the passivation structure 106 comprising these first and second layers 107, 108 of passivation.
  • the formation of two passivation layers in order to passivate the lateral surface 103 makes it possible to improve the passivation locally, preferably by taking into account, during the passivation of the lateral surface 103, the presence of different materials forming this. side surface 103.
  • step E2 of formation and passivation of the lateral surface 103 may successively comprise:
  • first etching step E2-1-1 ( Figures 4 and 11) performing an etching, preferably anisotropic, of the stack 101 so as to form the first part 103a of the side surface 103, the first step E2-1 -1 of etching may partially delimit the periphery of the active zone 102 and may, where appropriate, delimit the electrode such as the anode 113 mentioned above,
  • the first and second parts 103a, 103b of the side surface 103 may be formed by different materials.
  • the materials of the first and second parts 103a, 103b are different.
  • the second part 103b can be formed by a portion of the layer 109 of doped semiconductor material of the first type and / or by a portion of the layer 110 of doped semiconductor material of the second type: this makes it possible to passivate the parts of the side surface 103 according to their function.
  • This succession of steps makes it possible to easily form a lateral surface 103 in contact with two passivation layers by using simple techniques of microelectronics by implementing etchings, for example using the etching mask 116 and the deposits of the first. and second dielectric materials by conformal deposits. Above all, this also makes it possible to allow different surface treatments of the first part 103a and of the second part 103b, whether this first part 103a and this second part 103b are made of identical or different or partly different materials.
  • the formation of the first and second passivation layers 107, 108 in the manner as described above has the advantage of forming the first part 103a and then of passivating it using the first passivation layer 107 before to form the second part 103b and then to passivate it using the second passivation layer 108.
  • this allows the treatment, also called surface treatment, of independent and specific ways of the first and second parts 103a, 103b of the lateral surface 103 in order to improve their passivation and therefore ultimately the overall passivation of the stack 101 of the diode 100.
  • These treatments make it possible to completely or partially eliminate the within the diode 100, the faults mentioned above capable of interacting with charge carriers depending on the trapping mechanism and / or the diffusion mechanism.
  • the manufacturing process comprises a first processing step E2-1-3 applied to the first part 103a of the side surface 103 before the implementation of the step E2-1-2 of depositing the first. dielectric material and a second processing step E2-2-3 applied to the second part 103b of the side surface 103 before the implementation of the step E2-2-2 of depositing the second dielectric material.
  • the first processing step E2-1-3 and the second processing step E2-2-3 are different for treating in different ways the first and second parts 103a, 103b of the side surface 103, for example formed by different materials.
  • the second processing step E2-2-3 has the advantage of being carried out while the first part 103a is covered by the first passivation layer 107.
  • the step E2 of formation and passivation of the side surface 103 may include the first treatment step E2-1-3 to prepare the first part 103a of the side surface 103. in receiving the first passivation layer 107.
  • the step E2 of formation and passivation of the side surface 103 may include the second treatment step E2-2-3 to prepare the second part 103b of the side surface 103 to receive. the second passivation layer 108, this second processing step E2-2-3 being implemented after the formation of the first passivation layer 107, the first processing step E2-1-3 being different from the second step E2- 2-3 treatment.
  • the step E2 of forming and passivation of the lateral surface 103 comprises, so as to form E2-3 the third passivation layer 111 (FIGS. 9 and 11) mentioned above and belonging to the passivation structure 106, a third etching step E2-3-1 carrying out etching of the second dielectric material deposited and of the stack 101 so as to form the third part 103c of the side surface 103 (passage from FIG. 7 to FIG. 8).
  • the step E2 of forming and passivation of the side surface 103 comprises a step E2-3-2 of depositing the third dielectric material so as to form the third passivation layer 111 (FIG.
  • the third layer 111 passivation covering, and therefore being in contact with, the third part 103c of the side surface 103.
  • the third passivation layer 111 is also in contact with the second passivation layer 108.
  • the third part 103c can be formed by a material different from the material forming the second part 103b. In the case of the junction between the layer 109 of doped semiconductor material of the first type and the layer 110 of doped semiconductor material of the second type, the third part 103c may be in the same material as the second part 103b or in the same material as a portion of the second part 103b, this making it possible to passivate the parts of the side surface 103 according to their function.
  • the third part 103c is in particular formed by a material different from the material forming the first part 103a. These steps have the advantage of allowing passivation in a suitable manner of the third part 103c of the lateral surface 103. This also has, where appropriate, the advantage of carrying out specific processing of the second part 103b (by the second processing step E2-2-3) without this specific processing impacting the third part 103c then formed subsequently. to this specific treatment.
  • the formation of the third part 103c of the lateral surface 103 as described can allow the implementation of a third processing step E2-3-3 applied to the third part 103c of the lateral surface 103 before setting.
  • This third processing step E2-3-3 has the advantage of being carried out while the second part 103b is covered by the second passivation layer 108.
  • each processing step described in the present description makes it possible to treat an area associated with it, this area being: the first part 103a for the first processing step E2-1-3, the second part 103b for the second step E2-2-3 processing or, where appropriate, the third part 103c for the third processing step E2-3-3.
  • the step of treating a zone makes it possible to improve the passivation of this zone when the corresponding dielectric material (where appropriate first, second or third dielectric material) is deposited on this zone to form the passivation layer passivating this zone.
  • each treatment step can comprise one or more of the following steps: a cleaning step making it possible to remove hydrocarbons and / or carbon and / or oxygen which have adsorbed on the associated zone to be treated; a surface etching step for example of a native oxide of the material of the associated area to be treated, this native oxide having formed on the surface of the associated area to be treated (for example this surface etching step is an NH 4 OH etching if the native oxide is that of indium nitride); a step of selective etching of an amorphous semiconductor having formed on the associated zone to be treated (for example by a TMAH etching step, with TMAH corresponding to tetramethylammonium hydroxide, if the amorphous semiconductor is gallium nitride amorphous); a slow etching step, that is to say sufficiently reproducible to avoid entirely etching the diode, of the material forming the associated area to be treated (for example this etching step is a KOH
  • each treatment step can make it possible to treat the area associated with it while avoiding the appearance of unsatisfied molecular bonds on said area during the deposition of the corresponding dielectric material on this area.
  • the first processing step E2-1-3 may include a step of cleaning the first part 103a and / or a step of surface etching of the first part 103a and / or a step of grafting elements. on the first part 103a.
  • the second processing step E2-2-3 may include a step of cleaning the second part 103b and / or a step of surface etching of the second part 103b and / or a step of grafting elements onto the second part 103b.
  • the third processing step E2-3-3 may include a step of cleaning the third part 103c and / or a step of surface etching of the third part 103c and / or a step of grafting elements onto the part three 103c.
  • each etching step makes it possible to remove what is found adsorbed and / or amorphized in the corresponding treated part (first, second or third part 103a, 103b, 103c) of the lateral surface, and makes it possible to smooth and to homogenize the electronic interface of the corresponding treated part of the lateral surface 103 before the deposition of the corresponding dielectric material to avoid creating defects introducing a trap level in the gap of the corresponding material.
  • each element grafting step makes it possible to temporarily block pendant bonds with atoms which are stable from the thermodynamic point of view.
  • These grafted elements can introduce bonds on the corresponding part of the lateral surface 103, but these bonds will be broken during the deposition of the corresponding dielectric material on this. corresponding part of the side surface 103.
  • taking the place of sulfur oxygen can prevent oxidation of a semiconductor material.
  • These atoms can be particularly advantageous sulfur atoms in order to avoid the oxidation of GaN, InGN, AIGaN, GaP, InGaPI, ANnGaP.
  • the bonds of the grafted elements / atoms are broken during the deposition of the dielectric material on the corresponding part of the lateral surface, in this case the deposition can be at high temperature (typically strictly greater than 100 ° C.) with a possible plasma.
  • the graft in the context of grafted atoms, the graft must have a thermodynamic bond which is stable at room temperature (the room temperature being here in particular equal to 300 Kelvin) to protect the surface on which it is grafted, and this bond must be break at the deposition temperature of the corresponding dielectric material which may be strictly greater than 100 ° C and strictly less than 400 ° C.
  • the cleaning steps referred to in this paragraph can be as described above, that is to say that they can make it possible, in particular each one, to ensure the removal of the hydrocarbons and / or of the carbon and / or of the oxygen having adsorbed, where appropriate, on the first part 103a, on the second part 103b, or on the corresponding third part 103c of the side surface 103.
  • step E1 of forming the stack 101 of semiconductor layers is such that the stack 101 comprises the layer 109 of doped semiconductor material of the first type and the layer 110 of doped semiconductor material. second type. In that case :
  • the first part 103a of the lateral surface 103 is delimited by a portion of said layer 109 of doped semiconductor material of the first type
  • - the second part 103b of the lateral surface 103 is delimited by a portion of the active zone 102
  • the third part 103c of the lateral surface 103 may be delimited by a portion of the layer 110 of doped semiconductor material of the second type.
  • the active zone 102 may be arranged between the layer 109 of doped semiconductor material of the first type and the layer 110 of doped semiconductor material of the second type.
  • the active zone 102 can be arranged at a junction between the layer 109 of doped semiconductor material of the first type and the layer 110 of doped semiconductor material of the second type. This structure is very particularly suitable for forming the diode 100.
  • the thickness of the corresponding dielectric material and the conditions for its etching will be selected so that the layer of said deposited dielectric material is not completely etched during any etching step likely to follow the deposition of this layer of said dielectric material so that the desired function of the corresponding passivation layer is ensured in diode 100.
  • the thickness of dielectric material deposited is increased, either the selected etching has a high etching selectivity between the semiconductor of the stack 101 to be etched and the dielectric material, or the etching is made more direct by increasing the voltage of polarization, bias, or by combining all or part of these alternatives.
  • each passivation layer in particular each of the first, second and, where appropriate, third passivation layers
  • each passivation layer has a thickness which is not important, this thickness is at least an atomic layer thickness.
  • Each passivation layer can have a thickness of a few atomic layers to a few hundred nanometers. In fact, the thickness should be sufficient to protect the passivated surface during any subsequent etching and, if necessary, subsequent treatments which may consume part of the passivation layer deposited beforehand.
  • the manufacturing process for which the diode 100 to be manufactured is a light-emitting diode based on gallium nitride, in particular according to the particular example described above, the manufacturing process is as for example described below. .
  • a lithography is carried out to delimit the etching mask 116 in the hard mask.
  • the first etching step E2-1-1 can be an ICP etching (abbreviation of “Inductively Coupled Plasma” in English and corresponding in French to inductively coupled plasma) chlorine-argon allowing the hard mask 115 to be etched out of the mask 116. etching, then the anode material to form the anode 113, then the layer 109 of doped semiconductor material of the first type in order to delimit the first part 103a of the lateral surface 103 then formed by gallium nitride doped with type P belonging to the layer 109 of doped semiconductor material of the first type (FIG. 4).
  • ICP etching abbreviation of “Inductively Coupled Plasma” in English and corresponding in French to inductively coupled plasma
  • This first etching step E2-1-1 is stopped in the active zone 102 (where appropriate in the layer 110 of doped semiconductor material of the second type if one seeks to manufacture the diode 100 of FIG. 2).
  • This first etching step E2-1-1 is in particular carried out anisotropically according to the etching mask 116 in a direction parallel to the stacking axis A1.
  • the first processing step E2-1-3 can then be applied to the first part 103a (in particular in FIG. 4).
  • This first treatment step comprises a step of etching the first part 103a by NH 4 OH etching or by KOH etching or by TMAH etching or by deoxidizing etching.
  • the deoxidizing etching can be a dilute HF (abbreviation of hydrofluoric acid) etching or a buffered etching oxide etching also known by the abbreviation BOE for BB
  • This first processing step E2-1-3 tends not to consume the etching mask 116 and the anode 113 in order to prevent, subsequently, after the step of depositing the first dielectric material, the first part 103a is not found unencapsulated by the first dielectric material.
  • the step E2-1-2 of depositing the first dielectric material can make it possible to deposit in a conform manner an aluminum oxide (such as Al2O3) or a silicon oxide (such as S1O2) as the first material dielectric.
  • This first dielectric material can be deposited by ALD (abbreviation of “Atomic Layer Deposition” in English and corresponding in French to atomic layer deposition) or PE-ALD (abbreviation of “Plasma Enhanced Atomic Layer Deposition” in English and corresponding in French plasma assisted atomic layer deposition).
  • the second etching step E2-2-1 (FIG. 6) can be an ICP chlorine-argon etching making it possible to etch the first dielectric material and the layer 110 of doped semiconductor material of the second type while participating in the delimitation of the zone 102 active by stopping the second etching step E2-2-1 after it has reached the layer 110 of doped semiconductor material of the second type. It follows from this second etching step E2-2-1 that the second part 103b is formed by the material of the active zone 102. This second etching step E2-2-1 tends not to consume the first dielectric material deposited on the first part 103a.
  • the second processing step E2-2-3 can then be applied to the second part 103b (in particular in FIG. 6).
  • This second processing step E2-2-3 comprises a step of etching the second part 103b by etching using NH 4 OH and / or (NhU ⁇ S.
  • this second processing step E2-2-3 tends to not to consume the first dielectric material deposited on the first part 103a as well as, preferably, the etching mask 116.
  • Step E2-2-2 for depositing the second dielectric material can make it possible to deposit an aluminum oxide (such as Al2O3) in a compliant manner. as the second dielectric material.
  • This second dielectric material can be deposited by ALD or PE-ALD.
  • the third etching step E2-3-1 (FIG. 8) can be an ICP chlorine-argon etching making it possible to etch the second dielectric material and the layer of doped semiconductor material 110 of the second type in order to delimit the third part 103c of the lateral surface 103. It follows from this third etching step E2-3-1 that the third part 103c is formed by N-type doped gallium nitride belonging to the layer 110 of doped semiconductor material of the second type. In particular, the second part 103c is separated from the second part 103b by a part of the layer 110 of doped semiconductor material of the second type.
  • the third processing step E2-3-3 can then be applied to the third part 103c (in particular in FIG. 8).
  • This third processing step E2-3-3 comprises a step of etching the third part 103c by NH 4 OH etching or by KOH etching or by TMAH etching.
  • This third processing step E2-3-3 tends not to consume the etching mask 116 and the second dielectric material deposited on the second part 103b of the side surface 103.
  • the E2-3-2 deposition step of the third dielectric material can conformally deposit an aluminum oxide (such as AI2O3) or a silicon oxide (such as S1O2) as the third material dielectric.
  • This third dielectric material can be deposited by ALD or PE-ALD.
  • the third passivation layer 111 can be opened in two regions 118, 119 (FIG. 10), in order, on the one hand, to allow the removal of at least one part of the etching mask 116 in order to make the anode 113 accessible and, on the other hand, to allow the formation of the cathode 117 (FIG. 1) in contact with the layer 110 of doped material of the second type.
  • the present invention applies, preferably, to light-emitting diodes said to be of small dimensions, that is to say to light-emitting diodes of which at least. at least one of the dimensions in the stacking plane of the semiconductor layers is less than or equal to 100 times the greatest length among the diffusion length of an electron or a hole or even an exciton in one of the semi -conductors making up the stack 101.
  • the present invention also applies to matrices of light-emitting diodes, that is to say to the juxtaposition of light-emitting diodes to form a set of light-emitting diodes spatially close, or to the collective formation of light emitting diodes sharing a single backing plate.
  • the exemplary embodiments focus on a light-emitting diode based on gallium nitride, the present invention can be transposed to any other inorganic semiconductor and to all light-emitting diode architectures.
  • diode 100 may include electrodes configured to cooperate with stack 101.
  • the present invention has industrial application in the field of manufacturing diodes and their use.

Landscapes

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Abstract

La diode (100) comporte un empilement (101) de couches semi-conductrices et une zone (102) active agencée au sein de l'empilement (101). L'empilement (101) comporte une surface (103) latérale. La diode (100) comporte une première couche (107) de passivation et une deuxième couche (108) de passivation, la première couche (107) de passivation étant en contact avec la surface (103) latérale, la deuxième couche (108) de passivation étant en contact avec la surface (103) latérale. La deuxième couche (108) de passivation est formée en partie sur la première couche de passivation (107).

Description

DIODE COMPORTANT AU MOINS DEUX COUCHES DE PASSIVATION, EN PARTICULIER FORMÉES DE DIÉLECTRIQUE, LOCALEMENT SUPERPOSÉES POUR OPTIMISER LA PASSIVATION Domaine technique de l'invention
Le domaine technique de l’invention concerne les diodes, de préférence les diodes électroluminescentes, et plus particulièrement les diodes électroluminescentes à base de semi-conducteur non organiques. Plus particulièrement, l’invention est relative à une diode comportant un empilement de couches semi-conductrices, l’empilement comportant une surface latérale et la diode comportant une zone active agencée au sein de l’empilement.
État de la technique
Il est connu de l’état de la technique comment fabriquer une diode électroluminescente comportant un empilement de couches semi-conductrices. La diode électroluminescente comporte une zone active située dans l’empilement et dans laquelle les porteurs de charge se recombinent lors du fonctionnement de la diode électroluminescente. L’empilement de couches semi-conductrices est généralement passivé sur ses flancs latéraux à l’aide d’une couche de passivation. Ces flancs latéraux peuvent être formés par des faces parallèles ou sensiblement parallèles à la direction de circulation du courant dans l’empilement. Une telle couche de passivation présente l’avantage de limiter les effets parasites électriques, optiques ou opto-électroniques en bordure de la diode électroluminescente. Ces limitations sont avantageuses car elles permettent d’améliorer les performances de la diode électroluminescente. Les procédés de passivation existant pour les diodes électroluminescentes ne permettent pas d’optimiser l’efficacité de ces diodes électroluminescentes. En effet, il est constaté que l’efficacité des diodes électroluminescentes reste dépendante de leurs dimensions, c’est-à-dire que l’efficacité d’une diode électroluminescente décroît monotonement avec ses dimensions. Objet de l'invention
L’invention a pour objet d’améliorer la passivation d’une diode pour en améliorer le rendement.
À cet effet, l’invention est relative à une diode comportant : - un empilement de couches semi-conductrices, l’empilement comportant une surface latérale,
- une zone active agencée au sein de l’empilement, cette diode comportant une première couche de passivation et une deuxième couche de passivation, la première couche de passivation étant en contact avec la surface latérale, la deuxième couche de passivation étant en contact avec la surface latérale. La deuxième couche 108 de passivation est formée en partie sur la première couche de passivation 107.
Ceci permet de répondre à une problématique d’amélioration de la passivation de la diode. Par conséquent, cela permet aussi de tendre vers une efficacité de la diode, lorsqu’elle est électroluminescente, indépendante de ses dimensions en passivant plus spécifiquement des parties de la diode électroluminescente. Pour une diode de courant, l’amélioration de sa passivation permet de limiter la présence de courants liés aux recombinaisons sur les flancs de la diode.
La diode peut comporter en outre une ou plusieurs des caractéristiques suivantes :
- l’empilement comporte une couche de matériau semi-conducteur dopé de premier type et une couche de matériau semi-conducteur dopé de second type, et la diode est telle que : la première couche de passivation est en contact, à la surface latérale, avec la couche de matériau semi-conducteur dopé de premier type ; la deuxième couche de passivation est en contact, à la surface latérale, avec la zone active ; la zone active est agencée entre la couche de matériau semi-conducteur dopé de premier type et la couche de matériau semi-conducteur dopé de second type, ou la zone active est agencée au niveau d’une jonction entre la couche de matériau semi-conducteur dopé de premier type et la couche de matériau semi-conducteur dopé de second type ; B
- la diode comporte une troisième couche de passivation, la troisième couche de passivation étant en contact, à la surface latérale, avec la couche de matériau semi-conducteur dopé de second type ;
- la première couche de passivation est formée d’un premier matériau diélectrique et la deuxième couche de passivation est formée d’un deuxième matériau diélectrique ;
- la troisième couche de passivation est formée d’un troisième matériau diélectrique ;
- la diode est telle que le premier matériau diélectrique présente une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur dopé de premier type et que le deuxième matériau diélectrique présente une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur formant la zone active ; - la diode est telle que la zone active comporte un matériau semi-conducteur intrinsèque et que l’offset de bande entre la bande de valence du matériau semi- conducteur intrinsèque et la bande de valence du deuxième matériau diélectrique est strictement supérieur à 3kT/q, et que l’offset de bande entre la bande de conduction du matériau semi-conducteur intrinsèque et la bande de conduction du deuxième matériau diélectrique est strictement supérieur à 3kT/q, avec k la constante de Boltzmann, T la température ambiante en Kelvin, q une constante correspondant à la charge élémentaire en coulombs ;
- le troisième matériau diélectrique présente une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi- conducteur dopé de second type ;
- la diode est telle que le premier type étant le type N, l’offset de bande entre la bande de conduction du premier matériau diélectrique et la bande de conduction du matériau semi-conducteur dopé de premier type est strictement supérieur à 3kT/q, et que le second type étant le type P, l’offset de bande entre la bande de valence du troisième matériau diélectrique et la bande de valence du matériau semi-conducteur dopé de second type est strictement supérieur à 3kT/q, avec k la constante de Boltzmann, T la température ambiante en Kelvin, q une constante correspondant à la charge élémentaire en coulombs, - la diode est telle que le second type étant le type N, l’offset de bande entre la bande de conduction du troisième matériau diélectrique et la bande de conduction du matériau semi-conducteur dopé de second type est strictement supérieur à 3kT/q, et que le premier type étant le type P, l’offset de bande entre la bande de valence du premier matériau diélectrique et la bande de valence du matériau semi-conducteur dopé de premier type est strictement supérieur à 3kT/q, avec k la constante de Boltzmann, T la température ambiante en Kelvin, q une constante correspondant à la charge élémentaire en coulombs.
L’invention est aussi relative à un procédé de fabrication d’une diode telle que décrite, le procédé de fabrication comportant :
- une étape de formation d’un empilement de couches semi-conductrices, une partie dudit empilement étant destinée à former une zone active de la diode,
- une étape de formation et de passivation d’une surface latérale de l’empilement de couches semi-conductrices, ladite étape de formation et de passivation de la surface latérale comportant une formation d’une première couche de passivation et une formation d’une deuxième couche de passivation, les première et deuxième couches de passivation étant en contact avec la surface latérale, la deuxième couche de passivation étant formée en partie sur la première couche de passivation. Le procédé de fabrication peut comporter une ou plusieurs des caractéristiques suivante :
- l’étape de formation et de passivation de la surface latérale comporte successivement : une première étape de gravure réalisant une gravure de l’empilement de sorte à former une première partie de la surface latérale ; une étape de dépôt d’un premier matériau diélectrique de sorte à former la première couche de passivation, la première couche de passivation couvrant la première partie de la surface latérale ; une deuxième étape de gravure réalisant une gravure du premier matériau diélectrique déposé et de l’empilement de sorte à former une deuxième partie de la surface latérale ; une étape de dépôt d’un deuxième matériau diélectrique de sorte à former la deuxième couche de passivation, la deuxième couche de passivation couvrant la deuxième partie de la surface latérale et étant en contact avec la première couche de passivation ; - de préférence les première et deuxième parties sont formées par des matériaux différents ;
- le procédé de fabrication comporte : une première étape de traitement appliquée à la première partie de la surface latérale avant la mise en œuvre de l’étape de dépôt du premier matériau diélectrique ; une deuxième étape de traitement appliquée à la deuxième partie de la surface latérale avant la mise en œuvre de l’étape de dépôt du deuxième matériau diélectrique ; la première étape de traitement et la deuxième étape de traitement étant différentes ; - la première étape de traitement comporte une étape de nettoyage de la première partie et/ou une étape de gravure superficielle de la première partie et/ou une étape de greffe d’éléments sur la première partie ;
- la deuxième étape de traitement comporte une étape de nettoyage de la deuxième partie et/ou une étape de gravure superficielle de la deuxième partie et/ou une étape de greffe d’éléments sur la deuxième partie ;
- l’étape de formation et de passivation de la surface latérale comporte : une troisième étape de gravure réalisant une gravure du deuxième matériau diélectrique déposé et de l’empilement de sorte à former une troisième partie de la surface latérale ; une étape de dépôt d’un troisième matériau diélectrique de sorte à former une troisième couche de passivation, la troisième couche de passivation couvrant la troisième partie de la surface latérale et étant en contact avec la deuxième couche de passivation ;
- de préférence la troisième partie est formée par un matériau différent du matériau formant la deuxième partie ; - le procédé de fabrication comporte une troisième étape de traitement appliquée à la troisième partie de la surface latérale avant la mise en œuvre de l’étape de dépôt du troisième matériau diélectrique ;
- la troisième étape de traitement comporte une étape de nettoyage de la troisième partie et/ou une étape de gravure superficielle de la troisième partie et/ou une étape de greffe d’éléments sur la troisième partie ;
- le procédé de fabrication est tel que l’étape de formation de l’empilement de couches semi-conductrices est telle que l’empilement comporte une couche de matériau semi-conducteur dopé de premier type et une couche de matériau semi- conducteur dopé de second type, la première partie de la surface latérale étant délimitée par une portion de ladite couche de matériau semi-conducteur dopé de premier type, et la deuxième partie de la surface latérale étant délimitée par une portion de la zone active ;
- la zone active est agencée entre la couche de matériau semi-conducteur dopé de premier type et la couche de matériau semi-conducteur dopé de second type, ou la zone active est agencée au niveau d’une jonction entre la couche de matériau semi-conducteur dopé de premier type et la couche de matériau semi- conducteur dopé de second type ;
- la troisième partie de la surface latérale est délimitée par une portion de la couche de matériau semi-conducteur dopé de second type.
D’autres caractéristiques et avantages pourront ressortir clairement de la description détaillée qui va suivre.
Description sommaire des dessins
L’invention sera mieux comprise à la lecture de la description détaillée qui va suivre, donnée uniquement à titre d’exemple non limitatif et faite en se référant aux dessins annexés et listés ci-dessous.
La figure 1 illustre schématiquement, selon une coupe transversale, une diode selon un mode de réalisation particulier de l’invention pour lequel la diode est préférentiellement une diode électroluminescente.
La figure 2 illustre schématiquement, selon une coupe transversale, une variante de la diode selon un mode de réalisation particulier de l’invention pour lequel la diode est préférentiellement une diode électroluminescente.
La figure 3 est une vue en coupe transversale montrant la formation d’un empilement en vue de fabriquer la diode de la figure 1.
La figure 4 illustre, selon une vue en coupe transversale, la coupe de la figure 3 à l’issue d’une étape de gravure de l’empilement. La figure 5 illustre, selon une vue en coupe transversale, la coupe de la figure 4 à l’issue d’une étape de dépôt d’un premier matériau diélectrique.
La figure 6 illustre, selon une vue en coupe transversale, la coupe de la figure 5 à l’issue d’une autre étape de gravure de l’empilement.
La figure 7 illustre, selon une vue en coupe transversale, la coupe de la figure 6 à l’issue d’une étape de dépôt d’un deuxième matériau diélectrique.
La figure 8 illustre, selon une vue en coupe transversale, la coupe de la figure 7 à l’issue d’une autre étape de gravure de l’empilement.
La figure 9 illustre, selon une vue en coupe transversale, la coupe de la figure 8 à l’issue d’une étape de dépôt d’un troisième matériau diélectrique.
La figure 10 illustre, selon une vue en coupe transversale, une étape de gravure, appliquée à la coupe de la figure 9, permettant de former des ouvertures notamment dans le troisième matériau diélectrique.
La figure 11 illustre un enchaînement d’étapes du procédé de fabrication selon un mode de réalisation particulier de l’invention.
Dans ces figures, les mêmes références sont utilisées pour désigner les mêmes éléments.
Description détaillée
Par « sensiblement parallèle » il est entendu parallèle à plus ou moins 30 degrés.
Par « compris entre deux valeurs », il est entendu que les bornes définies par ces deux valeurs sont incluses dans la plage de valeurs considérée.
Par « matériaux différents », il est entendu des matériaux différents dans leur composition, bien qu’ils puissent contenir un ou plusieurs éléments en commun.
Par « à base de » en parlant d’un dispositif tel qu’une diode à base d’un matériau, il est entendu que ce matériau est majoritaire dans la composition de ce dispositif. L’invention est relative à une diode 100 dont des modes de réalisation particuliers sont illustrés en figures 1 et 2. La diode 100 comporte un empilement 101 de couches semi-conductrices. La diode 100 comporte une zone 102 active agencée au sein de l’empilement 101, c’est-à-dire que la zone 102 active forme une partie de l’empilement 101. L’empilement 101 de couches semi-conductrices comporte une surface 103 latérale.
Par « zone 102 active agencée au sein, c’est-à-dire dans, l’empilement 101 », il est considéré que l’empilement 101 permet de définir cette zone 102 active dont un bord peut définir une partie correspondante de la surface 103 latérale.
La zone 102 active est aussi appelée région active dans le domaine technique des diodes. Il s’agit d’une zone 102 active du point de vue optique dans le sens où la zone 102 active permet, par exemple, d’absorber des photons ou d’émettre des photons. La zone 102 active est en particulier formée par un matériau semi- conducteur correspondant.
Ainsi, la zone 102 active peut être configurée pour permettre la recombinaison de porteurs de charge d’où il résulte l’émission d’un rayonnement électromagnétique, c’est-à-dire par exemple l’émission de photons, par la diode 100.
Alternativement, la zone 102 active peut être configurée pour absorber des photons, par exemple par effet photovoltaïque, d’où il résulte la génération de porteurs de charge par la diode 100, ces porteurs de charge pouvant ensuite être collectés. Il en résulte une production d’électricité par la diode 100.
Chaque porteur de charge évoqué dans la présente description peut être un premier porteur de charge ou un second porteur de charge. Les premiers porteurs de charge sont différents des seconds porteurs de charge. Par exemple, les premiers porteurs de charge peuvent être des trous ou des électrons, et les seconds porteurs de charge peuvent être des trous ou des électrons.
Ainsi, il résulte de ce qui a été décrit précédemment que la diode 100 est un dispositif opto-électronique. Cette diode 100 peut être une diode électroluminescente, une photodiode, un photo-détecteur, une cellule photovoltaïque ou une diode laser.
Bien que la zone 102 active soit représentée schématiquement par un seul bloc en figure 1 , cette zone 102 active peut être :
- formée par des couches semi-conductrices intrinsèques formant alors le bloc référencé en tant que zone 102 active en figure 1 , par exemple ces couches semi-conductrices intrinsèques sont formées par des multi-puits quantiques lorsque la diode 100 est à multi-puits quantiques, dans ces couches semi- conductrices intrinsèques les porteurs de charge peuvent se recombiner lorsque la diode 100 est une diode électroluminescente ou des photons peuvent être absorbés pour générer des électrons et des trous lorsque la diode est une photodiode ou un photo-détecteur,
- formée par une zone de charge d’espace, représentée entourée en pointillé en figure 2, dans une jonction PN lorsque la diode 100 comporte cette jonction PN formée par deux couches de matériau semi-conducteur 109 et 110 de l’empilement 101 par exemple respectivement dopé de type P et dopé de type N,
- formée par une couche semi-conductrice intrinsèque, formant alors la zone 102 active de la figure 1, dans une jonction P-l-N lorsque la diode 100 comporte cette jonction P-l-N.
Dans la présente description, une couche semi-conductrice intrinsèque est une couche de matériau semi-conducteur intrinsèque.
L’empilement 101 de couches semi-conductrices est, de préférence, défini selon un axe A1 d’empilement des couches semi-conductrices de l’empilement 101 et représenté par une ligne en pointillé aux figures 1 et 2. Cet axe A1 est aussi appelé, lorsqu’il est orienté, « direction d’empilement ». Cet axe A1 d’empilement est parallèle ou sensiblement parallèle à la direction de mesure de l’épaisseur de chacune des couches semi-conductrices de l’empilement 101 de couches semi- conductrices.
En particulier, l’empilement 101 de couches semi-conductrices peut comporter deux faces 104, 105 opposées selon l’axe A1 d’empilement. La surface 103 latérale est, de préférence, formée de sorte à s’étendre entre ces deux faces 104, 105 opposées et par exemple de sorte à relier ces deux faces 104, 105 opposées. À titre d’exemple en figures 1 et 2, l’une des faces 105 de l’empilement 101 de couches semi-conductrices est en contact avec un substrat 112 et l’autre des faces 104 de l’empilement 101 de couches semi-conductrices est en contact avec une électrode comme par exemple une anode 113.
Ainsi, la surface 103 latérale est, de préférence, définie en partie par un ensemble de points pour lesquels la normale à cette face 103 latérale, en chacun de ces points de l’ensemble de points, est orthogonale à l’axe A1 d’empilement.
La surface 103 latérale peut comporter une pluralité de faces, chaque face de la pluralité de faces formant un flanc de l’empilement 101 de couches semi- conductrices.
De manière générale, la diode 100 comporte une première couche 107 de passivation et une deuxième couche 108 de passivation. La première couche 107 de passivation est en contact avec la surface 103 latérale. La deuxième couche 108 de passivation est en contact avec la surface 103 latérale. Autrement dit, la diode 100 comporte une structure 106 de passivation comportant la première couche 107 de passivation et la deuxième couche 108 de passivation.
Autrement dit, la surface 103 latérale peut comporter une première partie 103a et une deuxième partie 103b. La première couche 107 de passivation est alors en contact avec la première partie 103a de la surface 103 latérale. La deuxième couche 108 de passivation est alors en contact avec la deuxième partie 103b de la surface 103 latérale.
La deuxième couche 108 de passivation est formée en partie sur la première couche 107 de passivation. Il en résulte qu’une autre partie de cette deuxième couche 108 de passivation assure le contact entre la deuxième couche 108 de passivation et la surface 103 latérale. Ceci permet de former une superposition locale de la première couche 107 de passivation et de la deuxième couche 108 de passivation, permettant avantageusement la présence des première et deuxième parties 103a, 103b de la surface 103 latérale respectivement en contact avec la première couche 107 de passivation et avec la deuxième couche 108 de passivation. Ceci autorise en outre que les première et deuxième parties 103a, 103b aient pu être traitées en surface, de préférence de manières différentes, pour obtenir, pour chacune de ces première et deuxième parties 103a, 103b, une passivation optimisée à ladite première ou deuxième partie 103a, 103b correspondante.
Autrement dit, la première couche 107 de passivation est agencée entre l’empilement 101 et la partie de la deuxième couche 108 de passivation formée sur la première couche 107 de passivation.
De préférence, la première couche 107 de passivation entoure une partie de l’empilement 101 de couches semi-conductrices autour de l’axe A1 d’empilement et la deuxième couche 108 de passivation entoure une partie de l’empilement 101 de couches semi-conductrices autour de l’axe A1 d’empilement. Ceci présente l’avantage d’assurer la passivation autour de l’empilement 101 de la diode 100.
De préférence, la première couche 107 de passivation est aussi en contact avec la zone 102 active pour assurer qu’une partie de l’empilement 101 située dans la continuité de la zone 102 active soit passivée de manière adéquate par la couche 107 de passivation.
La présence de cette structure 106 de passivation à au moins deux couches de passivation formées par les première et deuxième couches 107, 108 de passivation permet d’optimiser la passivation de la diode 100 et par conséquent permet de tendre, lorsque la diode 100 est une diode électroluminescente, vers une efficacité de la diode 100 indépendante de ses dimensions en passivant plus spécifiquement des parties de cette diode 100. Par ailleurs, de manière préférée, la présence de ces première et deuxième couches 107, 108 de passivation peut rendre possible la passivation de la diode 100 de manières différentes par des traitements spécifiques de parties de la surface 103 latérale, notamment lors de la fabrication de la diode 100 comme cela sera décrit plus en détails par la suite.
Par ailleurs, les première et deuxième couches 107, 108 de passivation peuvent permettre de passiver différemment la surface 103 latérale de l’empilement 101 lorsque les matériaux de ces première et deuxième couches 107, 108 de passivation sont différents en utilisant par exemple de l’alumine (comme AI2O3) et un oxyde de silicium (comme S1O2) en tant que matériaux différents.
Les matériaux des première et deuxième couches de passivation peuvent être les mêmes, en particulier lorsque des traitements spécifiques des première et deuxième parties 103a, 103b de la surface 103 latérale sont réalisés au cours de la fabrication de la diode 100.
Ainsi, au contraire d’une diode électroluminescente dont les flancs latéraux sont passivés par une seule couche d’un même matériau, il est proposé ici d’utiliser au moins deux couches de passivation qui peuvent être adaptées chacune à une partie spécifique de la surface 103 latérale, présentant ainsi l’avantage de permettre une passivation adaptée et personnalisée pour cette partie spécifique.
Il en résulte que l’utilisation de ces première et deuxième couches 107, 108 de passivation répond de manière avantageuse à une problématique d’amélioration du fonctionnement de la diode 100, par exemple en limitant le piégeage de porteurs de charge à l’interface entre la surface 103 latérale et les première et deuxième couches 107, 108 de passivation et/ou en limitant la réduction de la mobilité des porteurs de charge à l’interface entre la surface 103 latérale et les première et deuxième couches 107, 108 de passivation.
Dans la présente description, la passivation est entendue comme l’ingénierie des défauts de surface et/ou d’interface visant à fabriquer des surfaces passives et/ou des interfaces passives vis-à-vis :
- des actions extérieures volontaires comme par exemple le dopage du silicium amorphe après passivation des défauts par hydrogène qui permet de combler des liaisons pendantes,
- des actions extérieures involontaires comme par exemple l’adsorption ou l’oxydation.
La passivation vise à contrôler la position du niveau de Fermi aux surfaces passivées et/ou interfaces passivées. Plus particulièrement, dans le cadre de la diode 100, la passivation réalise une suppression partielle ou totale des états électroniques de surface ou d’interface et tend ainsi à limiter tous les effets parasites électriques, optiques ou opto-électroniques en bordure de la diode 100, c’est-à-dire à l’interface entre la surface 103 latérale formée par des matériaux semi-conducteurs de l’empilement 101 et le milieu extérieur à la diode 100 : l’objectif étant de tendre à effacer les caractéristiques électriques et/ou optiques, limitant les performances de la diode 100, ces caractéristiques étant dépendantes des états d’interfaces de cette diode 100. Ainsi, une passivation au sens de la présente description est une passivation dite « électro-optique ».
Par « interface », il est entendu dans la présente description une zone de transition entre deux volumes de matériaux adjacents, il s’agit d’un plan abrupt marquant une discontinuité des propriétés des deux matériaux adjacents mais équivalent à une région de raccordement d’épaisseur généralement faible correspondant par exemple à une épaisseur de couche atomique.
À l’interface de la surface 103 latérale avec une couche de passivation, il peut se créer des défauts, c’est-à-dire des imperfections en plus de liaisons pendantes. Ces imperfections peuvent être des impuretés, des lacunes, des anti-sites, un désordre de composition, de l’adsorption de surface ou encore des angles de liaison spécifiques.
Ainsi, la passivation est choisie de sorte à limiter, au sein de la diode 100, les défauts susceptibles d’interagir avec des porteurs de charge selon un mécanisme de piégeage et/ou un mécanisme de diffusion.
Le mécanisme de piégeage, aussi appelé mécanisme de localisation, se manifeste hors équilibre de la diode 100, c’est-à-dire notamment lorsqu’une tension est appliquée aux bornes de la diode 100. Les porteurs de charge piégés par un état d’interface ne sont plus disponibles pour l’effet recherché (par exemple émission d’un photon ou par exemple collecte de ces porteurs de charge pour produire de l’électricité), cette indisponibilité est temporaire si les porteurs de charge sont dé-piégés après un certain temps ou définitive si les porteurs de charge se recombinent de manière non-radiative avec des porteurs de charge de signe opposé. L’intensité du phénomène lié à ce mécanisme de piégeage est fonction de la densité des états d’interface et également de la cinétique d’échange de porteurs de charge avec les bandes permises du semi-conducteur considéré où le piégeage a lieu (vitesse de recombinaison de surface).
Le mécanisme de diffusion correspond à la réduction de la mobilité des porteurs de charge libres à l’interface de la surface 103 latérale avec la structure 106 de passivation en raison de la présence de fluctuations du potentiel de surface et des phénomènes de diffusion des porteurs de charge à la surface 103 latérale provoquée par la rugosité et les charges d’interface à cette surface 103 latérale.
Dans le cadre de la diode 100, la surface passivée à l’aide de la structure 106 de passivation est la surface 103 latérale car les porteurs de charge circulent principalement parallèlement ou sensiblement parallèlement à l’axe A1 d’empilement dudit empilement 101 , de préférence au moins dans la zone 102 active.
En somme, la surface 103 latérale peut correspondre à une surface sur laquelle se déroulent des mécanismes parasites en parallèle de l’électroluminescence lorsque la diode 100 est une diode électroluminescente.
Selon une réalisation particulière, l’empilement 101 de couches semi-conductrices peut comporter une couche 109 de matériau semi-conducteur dopé de premier type et une couche 110 de matériau semi-conducteur dopé de second type. La première couche 107 de passivation est en contact, à la surface 103 latérale, avec la couche 109 de matériau semi-conducteur dopé de premier type. La deuxième couche 108 de passivation est en contact, à la surface 103 latérale, avec la zone 102 active. Autrement dit, la première partie 103a de la surface 103 latérale est une portion de la couche 109 de matériau semi-conducteur dopé de premier type et la deuxième partie 103b de la surface 103 latérale est une portion de la zone 102 active. Ainsi, la première couche 107 de passivation peut passiver la portion de la couche 109 de matériau semi-conducteur dopé de premier type et la deuxième couche 108 de passivation peut passiver la portion de la zone 102 active. Cette réalisation particulière autorise la présence de passivations adaptées au contact de la zone 102 active, où il est cherché à limiter le piégeage de porteurs de charge, et au contact de la couche 109 de matériau semi- conducteur dopé de premier type. La passivation de la zone 102 active à la surface 103 latérale est donc préférentiellement prioritaire car c’est la plus sensible. La passivation de la zone 102 active permet aussi de limiter, le cas échéant, les recombinaisons radiatives non souhaitées car avec un gap plus faible ; ces recombinaisons radiatives non souhaitées sont aussi appelées recombinaisons SRH (abréviation de « Shockley-Read-Hall ») de surface. Par ailleurs, ceci permet préférentiellement au cours du procédé de fabrication de déposer les première et deuxième couches 107, 108 de passivation séquentiellement de sorte à faire subir aux première et deuxième parties 103a, 103b des traitements de surface différents. Typiquement, la première partie 103a est protégée, après son traitement, par la première couche 107 de passivation lors du traitement de surface de la deuxième partie 103b.
Ainsi, la structure 106 de passivation peut permettre de passiver de manières différentes sur la deuxième partie 103b le matériau de la zone 102 active, et sur la première partie 103a le matériau de la couche 109 de matériau semi- conducteur dopé de premier type en tenant compte des spécificités de chacune de la couche 109 de matériau semi-conducteur dopé de premier type et de la zone 102 active, notamment, le cas échéant, d’une différence de composition ou de défauts à supprimer entre le matériau de la couche 109 de matériau semi- conducteur dopé de premier type et le matériau de la zone 102 active.
La zone 102 active peut être agencée entre la couche 109 de matériau semi- conducteur dopé de premier type et la couche 110 de matériau semi-conducteur dopé de second type. Ceci peut être le cas lorsque la zone 102 active est formée d’une ou de plusieurs couches, notamment des couches semi-conductrices intrinsèques.
Alternativement, la zone 102 active est agencée au niveau d’une jonction entre la couche 109 de matériau semi-conducteur dopé de premier type et la couche 110 de matériau semi-conducteur dopé de second type. Ceci peut être le cas lorsque c’est la jonction de la couche 109 de matériau semi-conducteur dopé de premier type avec la couche 110 de matériau semi-conducteur dopé de second type qui permet de former la zone 102 active, cette zone 102 active correspond à la zone de charge d’espace de ladite jonction formant notamment une jonction P-N.
Le dopage de premier type est opposé au dopage de second type. Le dopage de premier type peut être un dopage de type P (aussi appelé dopage P) et dans ce cas le dopage de second type est un dopage de type N (aussi appelé dopage N), ou inversement.
Il résulte de ce qui a été décrit précédemment qu’il est recherché à limiter le piégeage de porteurs de charge dans la zone 102 active et les recombinaisons SRH au niveau de cette zone 102 active afin d’assurer un maximum de recombinaisons désirées de porteurs de charge si la diode 100 est émissive d’un rayonnement électromagnétique, ou à maximiser la collecte des porteurs de charge générés au sein de la zone 102 active lorsque la diode 100 produit de l’électricité. Par ailleurs, lors du fonctionnement de la diode 100, les seconds porteurs de charge peuvent être représentés de manière majoritaire par rapport aux premiers porteurs de charge. Dès lors, de préférence : le premier type est tel que la couche 109 de matériau semi-conducteur dopé de premier type est adaptée à (c’est-à-dire configurée pour) la mobilité des premiers porteurs de charge ; le second type est tel que la couche 110 de matériau semi-conducteur dopé de second type est adaptée à (c’est-à-dire configurée pour) la mobilité des seconds porteurs de charge ; les premiers porteurs de charge sont moins nombreux, dans la zone 102 active, que les seconds porteurs de charge présents dans cette zone 102 active lors du fonctionnement de la diode 100, en particulier lorsqu’il s’agit d’une diode électroluminescente à base de GaN. Il en résulte dans ce cas qu’en complément de la passivation de la zone 102 active, la passivation de la couche 109 de matériau semi-conducteur dopé de premier type est prioritaire à celle de la couche 110 de matériau dopé de second type et permet de limiter la perte de premiers porteurs de charge disponibles dans la zone active pour des recombinaisons avec des seconds porteurs de charge lorsque la diode émet des photons. Bien entendu, si les premiers et seconds porteurs de charge sont équilibrés en nombre au sein de la diode 100 en particulier dans la zone 102 active, alors il n’y a pas de priorité à passiver la couche 109 de matériau semi- conducteur dopé de premier type par rapport à la couche 110 de matériau dopé de second type.
II a été décrit ci-dessus l’utilisation de différentes couches pour passiver l’empilement 101 au niveau de la couche 109 de matériau semi-conducteur dopé de premier type et de la zone 102 active. Afin d’encore améliorer la passivation de l’empilement 101 , la diode 100 peut comporter une troisième couche 111 de passivation comme illustré par exemple en figures 1 et 2. La troisième couche
I I I de passivation est en contact, à la surface 103 latérale, avec la couche 110 de matériau semi-conducteur dopé de second type. Autrement dit, la structure 106 de passivation peut comporter cette troisième couche 111 de passivation. Ainsi, la surface 103 latérale peut comporter une troisième partie 103c correspondant à une portion de la couche 110 de matériau semi-conducteur dopé de second type. Ainsi, la troisième couche 111 de passivation peut passiver la portion de la couche 110 de matériau semi-conducteur dopé de second type. Ceci permet d’adapter la passivation de l’empilement 101 localement à un matériau particulier tel que le matériau semi-conducteur dopé de second type de la couche
110 de matériau semi-conducteur dopé de second type. Cette adaptation de la passivation peut être réalisée en utilisant un traitement particulier de la troisième partie 103c comme cela sera décrit par la suite. Le matériau semi-conducteur dopé de second type est notamment différent du matériau semi-conducteur dopé de premier type et peut être différent au moins en partie du matériau de la zone 102 active.
La troisième couche 111 de passivation est, de préférence, formée en partie sur la deuxième couche 108 de passivation. Il en résulte qu’une autre partie de cette troisième couche 111 de passivation assure le contact entre la troisième couche
111 de passivation et la surface 103 latérale.
De préférence, la troisième couche 111 de passivation entoure une partie de l’empilement 101 de couches semi-conductrices autour de l’axe A1 d’empilement afin de participer à la passivation autour de l’empilement 101. Par exemple, les première à troisième couches 107, 108, 111 de passivation sont agencées de sorte à chacune être en contact respectivement avec les première, deuxième et troisième parties 103a, 103b, 103c de la surface 103 latérale et à se superposer localement. Par exemple, en figures 1 et 2 :
- au niveau où la première couche 107 de passivation est en contact avec la première partie 103a de la face 103 latérale, les première à troisième couches
107, 108, 111 de passivation sont successivement superposées,
- au niveau où la deuxième couche 108 de passivation est en contact avec la deuxième partie 103b de la face 103 latérale, les deuxième et troisième couches
108, 111 de passivation sont superposées.
Il résulte de ce qui a été décrit ci-dessus que le nombre de couches de passivation n’est pas limité à deux ou trois. En effet, la structure 106 de passivation peut comporter plus de trois couches de passivation chacune en contact avec un matériau particulier à passiver formant une partie correspondante de la surface 103 latérale de l’empilement 101 de couches semi-conductrices. Ceci permettant par exemple de traiter différemment plus de trois parties de la surface latérale de la diode 100. Autrement dit, chaque couche de passivation peut être destinée à permettre un procédé de passivation spécifique à un matériau correspondant délimitant une partie de la surface 103 latérale de l’empilement 101.
En fait, la structure 106 de passivation peut être adaptée pour permettre de limiter le piégeage dans toutes les interfaces entre les couches de l’empilement 101 et les couches de passivation, et pour limiter le cas échéant les recombinaisons radiatives non souhaitées car avec un gap plus faible (recombinaisons SRH).
De préférence, chaque couche de passivation est une couche de matériau électriquement isolant, aussi appelé matériau diélectrique, qui présente une conductivité électrique inférieure d’au moins de trois ordres de grandeur à la conductivité électrique du matériau à passiver de l’empilement 101. Un ordre de grandeur correspond à un facteur 10. Ceci permet d’éviter une fuite de courant par cette couche de passivation. Dès lors, la première couche 107 de passivation peut être formée d’un premier matériau diélectrique, la deuxième couche 108 de passivation peut être formée d’un deuxième matériau diélectrique et, si la troisième couche 111 de passivation est présente, cette troisième couche 111 de passivation peut être formée d’un troisième matériau diélectrique.
Les premier, deuxième et troisième matériaux diélectriques peuvent être les mêmes, en particulier lorsque des traitements spécifiques des première, deuxième et troisième parties 103a, 103b, 103c de la surface 103 latérale sont réalisés au cours de la fabrication de la diode 100. Les première, deuxième, et le cas échéant, troisième couches 107, 108, 111 de passivation peuvent être chacune une structure multicouches.
Par ailleurs, afin d’éviter les fuites de courant :
- le premier matériau diélectrique peut présenter une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur dopé de premier type,
- le deuxième matériau diélectrique peut présenter une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur formant la zone 102 active,
- le cas échéant, si la troisième couche 111 de passivation est présente, le troisième matériau diélectrique peut présenter une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur dopé de second type.
Par ailleurs, la zone 102 active peut comporter, ou est formée par, un matériau semi-conducteur intrinsèque. Dans ce cas, l’offset de bande entre la bande de valence du matériau semi-conducteur intrinsèque et la bande de valence du deuxième matériau diélectrique peut être strictement supérieur à 3kT/q, et l’offset de bande entre la bande de conduction du matériau semi-conducteur intrinsèque et la bande de conduction du deuxième matériau diélectrique peut être strictement supérieur à 3kT/q. Ceci permet d’éviter le piégeage de porteurs de charge dans le deuxième matériau diélectrique et, le cas échéant, permet d’éviter la conduction de surface du deuxième matériau diélectrique.
Si le premier type est le type N, l’offset de bande entre la bande de conduction du premier matériau diélectrique et la bande de conduction du matériau semi- conducteur dopé de premier type peut être strictement supérieur à 3kT/q. Ceci permet d’éviter que des électrons ne se piègent dans le premier matériau diélectrique et permet que le canal de conduction surfacique du premier matériau diélectrique ne soit pas alimenté en porteurs de charge de type électron.
Si le second type est le type N, l’offset de bande entre la bande de conduction du troisième matériau diélectrique et la bande de conduction du matériau semi- conducteur dopé de second type peut être strictement supérieur à 3kT/q. Ceci permet d’éviter que des électrons ne se piègent dans le troisième matériau diélectrique et permet que le canal de conduction surfacique du troisième matériau diélectrique ne soit pas alimenté en porteurs de charge de type électron. Si le second type est le type P, l’offset de bande entre la bande de valence du troisième matériau diélectrique et la bande de valence du matériau semi- conducteur dopé de second type peut être strictement supérieur à 3kT/q. Ceci permet d’éviter que des trous ne se piègent dans le troisième matériau diélectrique et permet que le canal de conduction surfacique du troisième matériau diélectrique ne soit pas alimenté en porteurs de charge de type trous.
Si le premier type est le type P, l’offset de bande entre la bande de valence du premier matériau diélectrique et la bande de valence du matériau semi- conducteur dopé de premier type peut être strictement supérieur à 3kT/q. Ceci permet d’éviter que des trous ne se piègent dans le premier matériau diélectrique et permet que le canal de conduction surfacique du premier matériau diélectrique ne soit pas alimenté en porteurs de charge de type trous.
Dans « 3kT/q », aussi noté « 3xkxT/q », k est la constante de Boltzmann, T la température ambiante en Kelvin, q une constante correspondant à la charge élémentaire en coulombs. La température ambiante T peut être comprise entre 300 K et 500 K. Un « offset » au sens de la présente description est une différence. L’offset de bande est notamment, selon le cas, une différence énergétique entre les bandes de conductions de deux matériaux ou une différence énergétique entre les bandes de valence de deux matériaux.
Il est à présent décrit un exemple particulier de diode 100 formant une diode électroluminescente à base de nitrure de gallium (GaN). Selon cet exemple particulier, l’empilement 101 de couches semi-conductrices peut comporter successivement, de préférence depuis le substrat 112 (par exemple le substrat 112 est un substrat de saphir ou de silicium) sur lequel est agencé l’empilement 101 :
- une couche de nitrure de gallium dopé de type N en tant que couche 110 de matériau semi-conducteur dopé de second type et destinée au transport d’électrons,
- une ou plusieurs alternances de couches formant ainsi la zone 102 active, chaque alternance de couches comportant une couche de nitrure de gallium- indium (InGaN) et une couche nitrure de gallium (GaN) non intentionnellement dopées, avec une proportion d’indium à moduler en fonction de la longueur d’onde d’émission souhaitée de la diode électroluminescente,
- une couche de nitrure de gallium dopé de type P en tant que couche 109 de matériau semi-conducteur dopé de premier type. Le sommet de l’empilement 101 à l’opposé du substrat 112 est de préférence en contact avec une anode 113. La couche de nitrure de gallium dopé de type N est, de préférence, en contact avec une électrode formée, dans le cadre de l’exemple particulier, par une cathode 117.
Selon cet exemple particulier :
- la première partie 103a est alors formée par du nitrure de gallium dopé de type P (le dopant de type P peut être du magnésium) et le premier matériau diélectrique formant la première couche 107 de passivation peut être un oxyde d’aluminium tel que AI2O3 ou un oxyde de silicium tel que S1O2,
- la deuxième partie 103b est alors formée par la ou les alternances de couches de la zone 102 active, et le deuxième matériau diélectrique formant la deuxième couche 108 de passivation peut être un oxyde d’aluminium tel que AI2O3, - la troisième partie 103c est alors formée par du nitrure de gallium dopé de type N (le dopant de type N peut être du silicium) et le troisième matériau diélectrique formant la troisième couche 111 de passivation peut être un oxyde d’aluminium tel que AI2O3 ou un oxyde de silicium tel que S1O2.
Selon cet exemple particulier, la diode 100 peut en outre comporter :
- entre la couche 110 de matériau semi-conducteur dopé de second type et la zone 102 active, une ou plusieurs couches de nitrure de gallium non dopé (non représentées) pour prévenir de la diffusion du dopant de type N dans la zone 102 active, cette ou ces couches de nitrure de gallium non dopé sont alors des couches barrières à la diffusion de dopant,
- entre la zone active 102 et la couche 109 de matériau semi-conducteur dopé de premier type, une ou plusieurs couches de nitrure de gallium non dopé (non représentées) pour prévenir de la diffusion du dopant de type P dans la zone 102 active, cette ou ces couches de nitrure de gallium non dopé sont alors des couches barrières à la diffusion de dopant,
- éventuellement, entre la zone 102 active et la couche 109 de matériau semi- conducteur dopé de premier type, une couche de nitrure d’aluminium-gallium pour former une couche de blocage d’électrons, la proportion d’aluminium dans cette couche de blocage d’électrons étant adaptée en fonction de la hauteur de blocage souhaitée ; cette couche de nitrure d’aluminium-gallium peut être en contact avec la zone 102 active si la zone 102 active est une alternance de couches InGaN/GaN non dopé, ou peut être à distance de la zone 102 active si la zone 102 active est formée seulement par une couche d’InGaN permettant de former par exemple une jonction P-l-N.
Selon cet exemple particulier, les trous sont les moins présents dans la zone 102 active. En effet, en comparaison des électrons, les trous sont moins mobiles et l’énergie d’ionisation du dopant de type P est plus importante (la densité de trous dans la zone 102 active est donc plus faible et la hauteur de barrière à l’injection plus importante).
Pour cet exemple particulier, les différences de fonction et de nature (c’est-à-dire de composition) des couches de l’empilement 101 soulignent qu’un unique procédé de passivation s’appliquant parfaitement à l’ensemble des couches composant l’empilement 101 de la diode 100 électroluminescente s’avère très compliqué à définir. Avec la présence de la structure 106 de passivation à au moins deux couches de passivation, cela permet de s’adapter au mieux à la nature et la fonction des couches de l’empilement 101 de la diode 100 électroluminescente.
L’invention est aussi relative à un procédé de fabrication de la diode 100 dont un mode de réalisation est illustré en figures 1 et 3 à 10. Dès lors, ce qui s’applique à la diode 100 décrite ci-avant peut s’appliquer au procédé de fabrication de la diode 100 et ce qui s’applique au procédé de fabrication de la diode 100 peut s’appliquer à la diode 100 décrite ci-avant qui peut être obtenue selon ce procédé de fabrication. Un exemple d’enchaînement d’étapes de ce procédé de fabrication est aussi représenté schématiquement en figure 11.
Le procédé de fabrication comporte une étape E1 de formation de l’empilement 101 de couches semi-conductrices, une partie dudit empilement 101 étant destinée à former la zone 102 active de la diode 100 (figure 3). En fait, au cours du procédé de fabrication, l’empilement 101 formé est modifié de sorte à obtenir au final la diode 100 comportant l’empilement 101 tel que modifié. L’empilement 101 est représenté entre deux lignes en pointillé. Le procédé de fabrication comporte une étape E2 de formation et de passivation de la surface 103 latérale de l’empilement 101 de couches semi-conductrices dont un exemple particulier de mise en œuvre est illustré en figures 4 à 9.
Pour faciliter l’obtention de la diode 100, avant de former et de passiver la surface 103 latérale (étape E2), il peut être formé au sommet de l’empilement 101 , par exemple à l’opposé du substrat 112 sur lequel repose la base de l’empilement 101, une couche 114 d’un matériau pour former une électrode (par exemple l’anode 113) de la diode 100, puis, sur cette couche 114 de matériau pour former l’électrode, un masque 115 dur. Une étape de lithographie peut alors délimiter dans le masque 115 dur un masque dit « masque 116 de gravure » qui pourra être utilisé pour réaliser des gravures, par exemple anisotropes, de l’empilement 101 selon une direction parallèle à l’axe A1 d’empilement (figures 4 à 8).
Cette étape E2 de formation et de passivation de la surface 103 latérale comporte une formation E2-1 de la première couche 107 de passivation et une formation E2-2 de la deuxième couche 108 de passivation (figures 4 à 7), les première et deuxième couches 107, 108 de passivation étant en contact avec la surface 103 latérale et la deuxième couche 108 de passivation étant formée en partie sur la première couche 107 de passivation. La deuxième couche 108 de passivation est alors formée après la première couche 107 de passivation. Ainsi, l’étape E2 permet de former la structure 106 de passivation comportant ces première et deuxième couches 107, 108 de passivation. Comme évoqué ci-avant la formation de deux couches de passivation en vue de passiver la surface 103 latérale permet d’améliorer la passivation localement, de préférence en tenant compte lors de la passivation de la surface 103 latérale de la présence de différents matériaux formant cette surface 103 latérale.
Il résulte de la nécessité de former les première et deuxième couches 107, 108 de passivation précitées pour participer à la passivation de la surface 103 latérale, un besoin de trouver une solution technique pour les former en bordure de l’empilement 101 de la diode 100. Pour cela, l’étape E2 de formation et de passivation de la surface 103 latérale peut comporter successivement :
- une première étape E2-1-1 de gravure (figures 4 et 11) réalisant une gravure, de préférence anisotrope, de l’empilement 101 de sorte à former la première partie 103a de la surface 103 latérale, la première étape E2-1-1 de gravure peut délimiter en partie la périphérie de la zone 102 active et peut le cas échéant délimiter l’électrode telle que l’anode 113 évoquée ci-avant,
- une étape E2-1-2 de dépôt (figure 5) du premier matériau diélectrique de sorte à former la première couche 107 de passivation, la première couche 107 de passivation couvrant, et donc étant en contact avec, la première partie 103a de la surface 103 latérale, - une deuxième E2-2-1 étape de gravure (figure 6) réalisant une gravure, de préférence anisotrope, du premier matériau diélectrique déposé et de l’empilement 101 de sorte à former la deuxième partie 103b de la surface 103 latérale et de préférence de sorte à délimiter en partie, et notamment le reste de, la périphérie de la zone active 102 à la surface 103 latérale,
- une étape E2-2-2 de dépôt du deuxième matériau diélectrique de sorte à former la deuxième couche 108 de passivation, la deuxième couche 108 de passivation couvrant, et donc étant en contact avec, la deuxième partie 103b de la surface 103 latérale et la deuxième couche 108 de passivation étant en contact avec la première couche 107 de passivation (figure 7).
Les première et deuxième parties 103a, 103b de la surface 103 latérale peuvent être formées par des matériaux différents. Par exemple, dans le cas où la zone 102 active est formée d’une ou plusieurs couches par exemple semi-conductrices intrinsèques, les matériaux des première et deuxième parties 103a, 103b sont différents. Par exemple, lorsque la zone 102 active est formée au niveau d’une jonction entre la couche 109 de matériau semi-conducteur dopé de premier type et la couche 110 de matériau semi-conducteur dopé de second type, alors la deuxième partie 103b peut être formée par une portion de la couche 109 de matériau semi-conducteur dopé de premier type et/ou par une portion de la couche 110 de matériau semi-conducteur dopé de second type : ceci permettant de passiver les parties de la surface latérale 103 selon leur fonction. Cette succession d’étapes permet de former aisément une surface 103 latérale en contact avec deux couches de passivation en utilisant des techniques simples de la microélectronique en mettant en œuvre des gravures par exemple à l’aide du masque 116 de gravure et des dépôts des premier et deuxième matériaux diélectriques par dépôts conformes. Ceci permet surtout par ailleurs d’autoriser des traitements de surface différents de la première partie 103a et de la deuxième partie 103b, que cette première partie 103a et que cette deuxième partie 103b soient en matériaux identiques ou différents ou en partie différents.
Par ailleurs, la formation des première et deuxième couches 107, 108 de passivation de la manière telle que décrite ci-dessus présente l’avantage de former la première partie 103a puis de la passiver à l’aide de la première couche 107 de passivation avant de former la deuxième partie 103b puis de la passiver à l’aide de la deuxième couche 108 de passivation. Ainsi, au cours du procédé de fabrication, cela autorise le traitement, aussi appelé traitement de surface, de manières indépendantes et spécifiques des première et deuxième parties 103a, 103b de la surface 103 latérale afin d’améliorer leur passivation et donc au final la passivation globale de l’empilement 101 de la diode 100. Ces traitements permettent de supprimer totalement ou partiellement, au sein de la diode 100, les défauts évoqués ci-avant susceptibles d’interagir avec des porteurs de charge selon le mécanisme de piégeage et/ou le mécanisme de diffusion. Dès lors, de préférence, le procédé de fabrication comporte une première étape E2-1-3 de traitement appliquée à la première partie 103a de la surface 103 latérale avant la mise en œuvre de l’étape E2-1-2 de dépôt du premier matériau diélectrique et une deuxième étape E2-2-3 de traitement appliquée à la deuxième partie 103b de la surface 103 latérale avant la mise en œuvre de l’étape E2-2-2 de dépôt du deuxième matériau diélectrique. La première étape E2-1-3 de traitement et la deuxième étape E2-2-3 de traitement sont différentes pour traiter de manières différentes les première et deuxième parties 103a, 103b de la surface 103 latérale par exemple formées par des matériaux différents. Ainsi, il est par exemple possible de traiter les première et deuxième parties 103a, 103b de manières différentes en prenant en compte le matériau semi-conducteur qui forme la première partie 103a et le matériau semi-conducteur qui forme la deuxième partie 103b. En particulier, la deuxième étape E2-2-3 de traitement présente l’avantage d’être réalisée alors que la première partie 103a est couverte par la première couche 107 de passivation.
Ainsi, avant la formation de la première couche 107 de passivation, l’étape E2 de formation et de passivation de la surface 103 latérale peut comporter la première étape E2-1-3 de traitement pour préparer la première partie 103a de la surface 103 latérale à recevoir la première couche 107 de passivation. Avant la formation de la deuxième couche 108 de passivation, l’étape E2 de formation et de passivation de la surface 103 latérale peut comporter la deuxième étape E2-2-3 de traitement pour préparer la deuxième partie 103b de la surface 103 latérale à recevoir la deuxième couche 108 de passivation, cette deuxième étape E2-2-3 de traitement étant mise en œuvre après la formation de la première couche 107 de passivation, la première étape E2-1-3 de traitement étant différente de la deuxième étape E2-2-3 de traitement. De préférence, l’étape E2 de formation et de passivation de la surface 103 latérale comporte, de sorte à former E2-3 la troisième couche 111 de passivation (figures 9 et 11) évoquée précédemment et appartenant à la structure 106 de passivation, une troisième étape E2-3-1 de gravure réalisant une gravure du deuxième matériau diélectrique déposé et de l’empilement 101 de sorte à former la troisième partie 103c de la surface 103 latérale (passage de la figure 7 à la figure 8). Par ailleurs, l’étape E2 de formation et de passivation de la surface 103 latérale comporte une étape E2-3-2 de dépôt du troisième matériau diélectrique de sorte à former la troisième couche 111 de passivation (figure 9), la troisième couche 111 de passivation couvrant, et donc étant en contact avec, la troisième partie 103c de la surface 103 latérale. La troisième couche 111 de passivation est en outre en contact avec la deuxième couche 108 de passivation. La troisième partie 103c peut être formée par un matériau différent du matériau formant la deuxième partie 103b. Dans le cas de la jonction entre la couche 109 de matériau semi-conducteur dopé de premier type et la couche 110 de matériau semi- conducteur dopé de second type, la troisième partie 103c peut être dans le même matériau que la deuxième partie 103b ou dans le même matériau qu’une portion de la deuxième partie 103b, ceci permettant de passiver les parties de la surface 103 latérale selon leur fonction. La troisième partie 103c est notamment formée par un matériau différent du matériau formant la première partie 103a. Ces étapes présentent l’avantage de permettre une passivation de manière adaptée de la troisième partie 103c de la surface 103 latérale. Ceci présente aussi, le cas échéant, l’avantage d’effectuer un traitement spécifique de la deuxième partie 103b (par la deuxième étape E2-2-3 de traitement) sans que ce traitement spécifique n’impacte la troisième partie 103c alors formée ultérieurement à ce traitement spécifique.
Par ailleurs, la formation de la troisième partie 103c de la surface 103 latérale telle que décrite peut permettre la mise en œuvre d’une troisième étape E2-3-3 de traitement appliquée à la troisième partie 103c de la surface 103 latérale avant la mise en œuvre de l’étape E2-3-2 de dépôt du troisième matériau diélectrique. Cette troisième étape E2-3-3 de traitement présente l’avantage d’être réalisée alors que la deuxième partie 103b est couverte par la deuxième couche 108 de passivation.
Par exemple, chaque étape de traitement décrite dans la présente description permet de traiter une zone qui lui est associée, cette zone étant : la première partie 103a pour la première étape E2-1-3 de traitement, la deuxième partie 103b pour la deuxième étape E2-2-3 de traitement ou encore, le cas échéant, la troisième partie 103c pour la troisième étape E2-3-3 de traitement. L’étape de traitement d’une zone permet d’améliorer la passivation de cette zone lorsque le matériau diélectrique correspondant (le cas échéant premier, deuxième ou troisième matériau diélectrique) est déposé sur cette zone pour former la couche de passivation passivant cette zone. Dès lors, chaque étape de traitement peut comporter une ou plusieurs des étapes suivantes : une étape de nettoyage permettant de retirer des hydrocarbures et/ou du carbone et/ou de l’oxygène s’étant adsorbés sur la zone à traiter associée ; une étape de gravure superficielle par exemple d’un oxyde natif du matériau de la zone à traiter associée, cet oxyde natif s’étant formé en surface de la zone à traiter associée (par exemple cette étape de gravure superficielle est une gravure NH4OH si l’oxyde natif est celui du nitrure d’indium) ; une étape de gravure sélective d’un semi-conducteur amorphe s’étant formé sur la zone à traiter associée (par exemple par une étape de gravure TMAH, avec TMAH correspondant à Tétraméthylammonium hydroxyde, si le semi-conducteur amorphe est du nitrure de gallium amorphe) ; une étape de gravure lente, c’est-à-dire suffisamment reproductible pour éviter de graver entièrement la diode, du matériau formant la zone à traiter associée (par exemple cette étape de gravure est une gravure KOH, avec KOH correspondant à de l’hydroxyde de potassium, si le matériau est du GaN, le KOH permet de révéler certains plans cristallins et permet d’obtenir une surface très lisse lorsque la zone à traiter associée comporte du GaN, il est donc obtenu une zone traitée avec beaucoup moins de défauts structuraux) ; une étape de greffe d’éléments sur la zone à traiter associée visant à éviter la ré-adsorption sur cette zone et/ou l’oxydation de cette zone. Un avantage de la greffe d’éléments est que ces éléments viennent équilibrer temporairement la zone avant que le matériau diélectrique correspondant soit déposé sur cette zone, le dépôt du matériau diélectrique assurant par ailleurs la suppression des éléments greffés.
Plus généralement, chaque étape de traitement peut permettre de traiter la zone qui lui est associée en évitant l’apparition de liaisons moléculaires insatisfaites sur ladite zone lors du dépôt de matériau diélectrique correspondant sur cette zone.
Une gravure superficielle est entendue comme étant une gravure dite « de finition » pour obtenir une surface avec une composition et une structure cristalline du matériau gravé la plus proche possible de celle d’un matériau semi- conducteur massif correspondant. Ainsi, de manière générale, la première étape E2-1-3 de traitement peut comporter une étape de nettoyage de la première partie 103a et/ou une étape de gravure superficielle de la première partie 103a et/ou une étape de greffe d’éléments sur la première partie 103a. La deuxième étape E2-2-3 de traitement peut comporter une étape de nettoyage de la deuxième partie 103b et/ou une étape de gravure superficielle de la deuxième partie 103b et/ou une étape de greffe d’éléments sur la deuxième partie 103b. Le cas échéant, la troisième étape E2-3-3 de traitement peut comporter une étape de nettoyage de la troisième partie 103c et/ou une étape de gravure superficielle de la troisième partie 103c et/ou une étape de greffe d’éléments sur la troisième partie 103c. Dans le cadre de ce paragraphe, chaque étape de gravure permet de supprimer ce qui se retrouve adsorbé et/ou amorphisé à la partie traitée correspondante (première, deuxième ou troisième partie 103a, 103b, 103c) de la surface latérale, et permet de lisser et d’homogénéiser l’interface électronique de la partie traitée correspondante de la surface 103 latérale avant le dépôt de matériau diélectrique correspondant pour éviter de créer des défauts introduisant un niveau piège dans le gap du matériau correspondant. Dans le cadre de ce paragraphe, chaque étape de greffe d’éléments, ces éléments étant par exemple des atomes, permet de bloquer temporairement des liaisons pendantes avec des atomes stables du point de vue thermodynamique. Ces éléments greffés peuvent introduire des liaisons sur la partie correspondante de la surface 103 latérale, mais ces liaisons seront cassées lors du dépôt de matériau diélectrique correspondant sur cette partie correspondante de la surface 103 latérale. Par exemple, en prenant la place de l’oxygène le souffre peut empêcher l’oxydation d’un matériau semi- conducteur. Ces atomes peuvent être des atomes de souffre particulièrement intéressant pour éviter l’oxydation du GaN, d’InGN, d’AIGaN , de GaP, d’InGaPI, d’ANnGaP. Les liaisons des éléments/atomes greffés sont cassées lors du dépôt du matériau diélectrique sur la partie correspondante de la surface latérale, dans ce cas le dépôt peut être à haute température (typiquement strictement supérieure à 100°C) avec un éventuel plasma. En fait, dans le cadre d’atomes greffés, le greffon doit avoir une liaison thermodynamique stable à température ambiante (la température ambiante étant ici en particulier égale à 300 Kelvin) pour protéger la surface sur laquelle il est greffé, et cette liaison doit se rompre à la température de dépôt du matériau diélectrique correspondant qui peut être strictement supérieure à 100°C et strictement inférieure à 400°C. Les étapes de nettoyage visées dans le présent paragraphe peuvent être telles que décrites ci- avant, c’est-à-dire qu’elles peuvent permettre, notamment chacune, d’assurer le retrait des hydrocarbures et/ou du carbone et/ou de l’oxygène s’étant adsorbés le cas échéant sur la première partie 103a, sur la deuxième partie 103b, ou sur la troisième partie 103c correspondante de la surface 103 latérale.
De préférence, l’étape E1 de formation de l’empilement 101 de couches semi- conductrices est telle que l’empilement 101 comporte la couche 109 de matériau semi-conducteur dopé de premier type et la couche 110 de matériau semi- conducteur dopé de second type. Dans ce cas :
- la première partie 103a de la surface 103 latérale est délimitée par une portion de ladite couche 109 de matériau semi-conducteur dopé de premier type, - la deuxième partie 103b de la surface 103 latérale est délimitée par une portion de la zone 102 active,
- le cas échéant, la troisième partie 103c de la surface 103 latérale peut être délimitée par une portion de la couche 110 de matériau semi-conducteur dopé de second type. Dans ce cas, la zone 102 active peut être agencée entre la couche 109 de matériau semi-conducteur dopé de premier type et la couche 110 de matériau semi-conducteur dopé de second type. Alternativement, la zone 102 active peut être agencée au niveau d’une jonction entre la couche 109 de matériau semi- conducteur dopé de premier type et la couche 110 de matériau semi-conducteur dopé de second type. Cette structure est tout particulièrement adaptée pour former la diode 100. Pour chacun des premier et deuxième matériaux diélectriques et le cas échéant le troisième matériau diélectrique, l’épaisseur du matériau diélectrique correspondant et les conditions de sa gravure seront sélectionnées de manière à ce que la couche dudit matériau diélectrique déposé ne soit pas complètement gravée lors de toute étape de gravure susceptible de succéder au dépôt de cette couche dudit matériau diélectrique de sorte que la fonction recherchée de la couche de passivation correspondante soit assurée dans la diode 100. En somme, soit l’épaisseur de matériau diélectrique déposé est accrue, soit la gravure sélectionnée présente une grande sélectivité de gravure entre le semi- conducteur de l’empilement 101 à graver et le matériau diélectrique, soit la gravure est rendue plus directrice par accroissement de la tension de polarisation, du bias, soit par combinaison de tout ou partie de ces alternatives.
Les caractéristiques des premier à troisième matériaux diélectriques dans le cadre de la description de la diode 100 peuvent bien entendu s’appliquer au procédé de fabrication. Le dépôt de chacun des premier à troisième matériaux diélectriques se fait de préférence de manière conforme permettant un dépôt uniforme et non dommageable sur les surfaces où il se dépose (c’est-à-dire que ce dépôt tend à ne pas dégrader l’état chimique et électronique initiale des surfaces sur lesquelles il est réalisé). Typiquement, au sein de la diode 100 finalisée, chaque couche de passivation (en particulier chacune des première, deuxième et, le cas échéant, troisième couches de passivation) présente une épaisseur qui n’a pas d’importance, cette épaisseur est au moins une épaisseur de couche atomique. Chaque couche de passivation peut présenter une épaisseur de quelques couches atomiques à quelques centaines de nanomètres. En fait, l’épaisseur doit être suffisante pour protéger la surface passivée lors des éventuelles gravures suivantes et, le cas échéants des traitements suivants qui peuvent consommer une partie de la couche de passivation déposée au préalable.
Selon une réalisation particulière du procédé de fabrication pour lequel la diode 100 à fabriquer est une diode électroluminescente à base de nitrure de gallium, notamment selon l’exemple particulier décrit ci-avant, le procédé de fabrication est tel que par exemple décrit ci-après.
Une fois l’empilement 101 fourni, par exemple formé sur le substrat 112, et surmonté d’une couche 114 d’un matériau d’anode puis d’un masque 115 dur (figure 3), il est réalisé une lithographie pour délimiter le masque 116 de gravure dans le masque dur.
La première étape E2-1-1 de gravure peut être une gravure ICP (abréviation de « Inductively Coupled Plasma » en langue anglaise et correspondant en français à plasma à couplage inductif) chlore-argon permettant de graver le masque 115 dur hors du masque 116 de gravure, puis le matériau d’anode pour former l’anode 113, puis la couche 109 de matériau semi-conducteur dopé de premier type afin de délimiter la première partie 103a de la surface 103 latérale alors formée par du nitrure de gallium dopé de type P appartenant à la couche 109 de matériau semi- conducteur dopé de premier type (figure 4). Cette première étape E2-1-1 de gravure est arrêtée dans la zone 102 active (le cas échéant dans la couche 110 de matériau semi-conducteur dopé de second type si l’on cherche à fabriquer la diode 100 de la figure 2). Cette première étape E2-1-1 de gravure est notamment réalisée de manière anisotrope selon le masque 116 de gravure dans une direction parallèle à l’axe A1 d’empilement. La première étape E2-1-3 de traitement peut alors être appliquée à la première partie 103a (notamment en figure 4). Cette première étape de traitement comporte une étape de gravure de la première partie 103a par gravure NH4OH ou par gravure KOH ou par gravure TMAH ou par gravure désoxydante. La gravure désoxydante peut être une gravure HF (abréviation d’acide fluorhydrique) dilué ou une gravure d’oxyde gravant tamponné aussi connu sous l’abréviation BOE pour BB
« buffered oxide etch » en langue anglaise). Cette première étape E2-1-3 de traitement tend à ne pas consommer le masque 116 de gravure et l’anode 113 afin d’éviter que, par la suite, après l’étape de dépôt du premier matériau diélectrique, la première partie 103a ne se retrouve non-encapsulée par le premier matériau diélectrique.
L’étape E2-1-2 de dépôt du premier matériau diélectrique (figure 5) peut permettre de déposer de manière conforme un oxyde d’aluminium (tel que AI2O3) ou un oxyde de silicium (tel que S1O2) en tant que premier matériau diélectrique. Ce premier matériau diélectrique peut être déposé par ALD (abréviation de « Atomic Layer Déposition » en langue anglaise et correspondant en français à dépôt de couche atomique) ou PE-ALD (abréviation de « Plasma Enhanced Atomic Layer Déposition » en langue anglaise et correspondant en français à dépôt de couche atomique assisté par plasma).
La deuxième étape E2-2-1 de gravure (figure 6) peut être une gravure ICP chlore- argon permettant de graver le premier matériau diélectrique et la couche 110 de matériau semi-conducteur dopé de second type tout en participant à la délimitation de la zone 102 active en arrêtant la deuxième étape E2-2-1 de gravure après qu’elle ait atteint la couche 110 de matériau semi-conducteur dopé de second type. Il résulte de cette deuxième étape E2-2-1 de gravure que la deuxième partie 103b est formée par le matériau de la zone 102 active. Cette deuxième étape E2-2-1 de gravure tend à ne pas consommer le premier matériau diélectrique déposé sur la première partie 103a.
La deuxième étape E2-2-3 de traitement peut alors appliquée à la deuxième partie 103b (notamment en figure 6). Cette deuxième étape E2-2-3 de traitement comporte une étape de gravure de la deuxième partie 103b par gravure utilisant du NH4OH et/ou du (NhU^S. De préférence, cette deuxième étape E2-2-3 de traitement tend à ne pas consommer le premier matériau diélectrique déposé sur la première partie 103a ainsi que, de préférence, le masque 116 de gravure.
L’étape E2-2-2 de dépôt du deuxième matériau diélectrique (figure 7) peut permettre de déposer de manière conforme un oxyde d’aluminium (tel que AI2O3) en tant que deuxième matériau diélectrique. Ce deuxième matériau diélectrique peut être déposé par ALD ou PE-ALD.
La troisième étape E2-3-1 de gravure (figure 8) peut être une gravure ICP chlore- argon permettant de graver le deuxième matériau diélectrique et la couche de matériau 110 semi-conducteur dopé de second type afin de délimiter la troisième partie 103c de la surface latérale 103. Il résulte de cette troisième étape E2-3-1 de gravure que la troisième partie 103c est formée par du nitrure de gallium dopé de type N appartenant à la couche 110 de matériau semi-conducteur dopé de second type. En particulier, la deuxième partie 103c est séparée de la deuxième partie 103b par une partie de la couche 110 de matériau semi-conducteur dopé de second type.
La troisième étape E2-3-3 de traitement peut alors être appliquée à la troisième partie 103c (notamment en figure 8). Cette troisième étape E2-3-3 de traitement comporte une étape de gravure de la troisième partie 103c par gravure NH4OH ou par gravure KOH ou par gravure TMAH. Cette troisième étape E2-3-3 de traitement tend à ne pas consommer le masque 116 de gravure et le deuxième matériau diélectrique déposé sur la deuxième partie 103b de la surface 103 latérale.
L’étape de dépôt E2-3-2 du troisième matériau diélectrique (figure 9) peut permettre de déposer de manière conforme un oxyde d’aluminium (tel que AI2O3) ou un oxyde de silicium (tel que S1O2) en tant que troisième matériau diélectrique. Ce troisième matériau diélectrique peut être déposé par ALD ou PE-ALD.
Ensuite, après l’étape de dépôt E2-3-2 du troisième matériau, la troisième couche 111 de passivation peut être ouverte en deux régions 118, 119 (figure 10), pour, d’une part, permettre de retirer au moins une partie du masque 116 de gravure afin de rendre accessible l’anode 113 et, d’autre part, permettre la formation de la cathode 117 (figure 1) en contact avec la couche 110 de matériau dopé de second type.
La présente invention s’applique, de préférence, aux diodes électroluminescentes dites de petites dimensions, c’est-à-dire aux diodes électroluminescentes dont au moins une des dimensions dans le plan d’empilement des couches semi- conductrices est inférieure ou égale à 100 fois la plus grande longueur parmi la longueur de diffusion d’un électron ou d’un trou ou encore d’un exciton dans un des semi-conducteurs composant l’empilement 101. La présente invention s’applique également aux matrices de diodes électroluminescentes, c’est-à-dire à la juxtaposition des diodes électroluminescentes pour former un ensemble de diodes électroluminescentes proches spatialement, ou à la formation collective de diodes électroluminescentes partageant une même plaque de support. Bien que les exemples de réalisation se focalisent sur une diode électroluminescente à base de nitrure de gallium, la présente invention est transposable à tout autre semi-conducteur inorganique et à toutes architectures de diode électroluminescente.
En particulier, en fonction du premier type de dopage et du second type de dopage respectivement pour la couche 109 de matériau semi-conducteur dopé de premier type et pour la couche 110 de matériau semi-conducteur dopé de second type, les électrodes visées ci-avant (anode et cathode) peuvent être inversées. Ainsi, de manière générale, la diode 100 peut comporter des électrodes configurées pour coopérer avec l’empilement 101. La présente invention présente une application industrielle dans le domaine de la fabrication des diodes et de leur utilisation.

Claims

REVENDICATIONS
1. Diode (100) comportant :
- un empilement (101) de couches semi-conductrices, l’empilement (101) comportant une surface (103) latérale,
- une zone (102) active agencée au sein de l’empilement (101),
- une première couche (107) de passivation et une deuxième couche (108) de passivation, la première couche (107) de passivation étant en contact avec la surface (103) latérale, la deuxième couche (108) de passivation étant en contact avec la surface (103) latérale, la deuxième couche (108) de passivation étant formée en partie sur la première couche de passivation (107), l’empilement (101) comportant une couche (109) de matériau semi-conducteur dopé de premier type et une couche (110) de matériau semi-conducteur dopé de second type, caractérisée en ce que :
- la première couche (107) de passivation est en contact, à la surface (103) latérale, avec la couche (109) de matériau semi-conducteur dopé de premier type,
- la deuxième couche (108) de passivation est en contact, à la surface (103) latérale, avec la zone (102) active,
- la zone (102) active est agencée entre la couche (109) de matériau semi- conducteur dopé de premier type et la couche (110) de matériau semi-conducteur dopé de second type, ou la zone (102) active est agencée au niveau d’une jonction entre la couche (109) de matériau semi-conducteur dopé de premier type et la couche (110) de matériau semi-conducteur dopé de second type.
2. Diode (100) selon la revendication 1 , caractérisée en ce qu’elle comporte une troisième couche (111) de passivation, la troisième couche (111) de passivation étant en contact, à la surface (103) latérale, avec la couche (110) de matériau semi-conducteur dopé de second type.
3. Diode (100) selon l’une quelconque des revendications 1 à 2, caractérisée en ce que la première couche (107) de passivation est formée d’un premier matériau diélectrique et en ce que la deuxième couche (108) de passivation est formée d’un deuxième matériau diélectrique.
4. Diode (100) selon les revendications 2 et 3, caractérisée en ce que la troisième couche (111) de passivation est formée d’un troisième matériau diélectrique.
5. Diode (100) selon l’une quelconque des revendications 3 à 4, caractérisée en ce que :
- le premier matériau diélectrique présente une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi- conducteur dopé de premier type,
- le deuxième matériau diélectrique présente une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur formant la zone (102) active.
6. Diode (100) selon l’une quelconque des revendications 3 à 5, caractérisée en ce que la zone (102) active comporte un matériau semi-conducteur intrinsèque et en ce que l’offset de bande entre la bande de valence du matériau semi- conducteur intrinsèque et la bande de valence du deuxième matériau diélectrique est strictement supérieur à 3kT/q et en ce que l’offset de bande entre la bande de conduction du matériau semi-conducteur intrinsèque et la bande de conduction du deuxième matériau diélectrique est strictement supérieur à 3kT/q, avec k la constante de Boltzmann, T la température ambiante en Kelvin, q une constante correspondant à la charge élémentaire en coulombs.
7. Diode (100) selon la revendication 4 et l’une quelconque des revendications précédentes, caractérisée en ce que le troisième matériau diélectrique présente une conductivité électrique inférieure d’au moins trois ordres de grandeur à la conductivité électrique du matériau semi-conducteur dopé de second type.
8. Diode (100) selon la revendication 4 et l’une quelconque des revendications précédentes, caractérisée en ce que :
- le premier type étant le type N, l’offset de bande entre la bande de conduction du premier matériau diélectrique et la bande de conduction du matériau semi- conducteur dopé de premier type est strictement supérieur à 3kT/q,
- le second type étant le type P, l’offset de bande entre la bande de valence du troisième matériau diélectrique et la bande de valence du matériau semi- conducteur dopé de second type est strictement supérieur à 3kT/q, ou en ce que
- le second type étant le type N, l’offset de bande entre la bande de conduction du troisième matériau diélectrique et la bande de conduction du matériau semi- conducteur dopé de second type est strictement supérieur à 3kT/q,
- le premier type étant le type P, l’offset de bande entre la bande de valence du premier matériau diélectrique et la bande de valence du matériau semi- conducteur dopé de premier type est strictement supérieur à 3kT/q, avec k la constante de Boltzmann, T la température ambiante en Kelvin, q une constante correspondant à la charge élémentaire en coulombs.
9. Procédé de fabrication d’une diode (100), le procédé de fabrication comportant :
- une étape (E1) de formation d’un empilement (101) de couches semi- conductrices, une partie dudit empilement (101) étant destinée à former une zone (102) active de la diode (100),
- une étape (E2) de formation et de passivation d’une surface (103) latérale de l’empilement (101) de couches semi-conductrices, ladite étape (E2) de formation et de passivation de la surface (103) latérale comportant une formation (E2-1) d’une première couche (107) de passivation et une formation (E2-2) d’une deuxième couche (108) de passivation, les première et deuxième couches (107, 108) de passivation étant en contact avec la surface (103) latérale, la deuxième couche (108) de passivation étant formée en partie sur la première couche (107) de passivation, l’étape (E2) de formation et de passivation de la surface (103) latérale comportant successivement :
- une première étape (E2-1-1) de gravure réalisant une gravure de l’empilement (101) de sorte à former une première partie (103a) de la surface (103) latérale,
- une étape (E2-1-2) de dépôt d’un premier matériau diélectrique de sorte à former la première couche (107) de passivation, la première couche (107) de passivation couvrant la première partie (103a) de la surface (103) latérale,
- une deuxième étape (E2-2-1) de gravure réalisant une gravure du premier matériau diélectrique déposé et de l’empilement (101) de sorte à former une deuxième partie (103b) de la surface (103) latérale, de préférence les première et deuxième parties (103a, 103b) étant formées par des matériaux différents,
- une étape (E2-2-2) de dépôt d’un deuxième matériau diélectrique de sorte à former la deuxième couche (108) de passivation, la deuxième couche (108) de passivation couvrant la deuxième partie (103b) de la surface (103) latérale et étant en contact avec la première couche (107) de passivation, l’étape (E1) de formation de l’empilement (101) de couches semi-conductrices étant telle que l’empilement (101) comporte :
- une couche (109) de matériau semi-conducteur dopé de premier type,
- une couche (110) de matériau semi-conducteur dopé de second type, caractérisé en ce que :
- la première partie (103a) de la surface latérale est délimitée par une portion de ladite couche (109) de matériau semi-conducteur dopé de premier type,
- la deuxième partie (103b) de la surface latérale est délimitée par une portion de la zone (102) active, la zone (102) active étant agencée entre la couche (109) de matériau semi- conducteur dopé de premier type et la couche (110) de matériau semi-conducteur dopé de second type, ou la zone (102) active étant agencée au niveau d’une jonction entre la couche (109) de matériau semi-conducteur dopé de premier type et la couche (110) de matériau semi-conducteur dopé de second type.
10. Procédé de fabrication selon la revendication précédente, caractérisé en ce qu’il comporte :
- une première étape (E2-1-3) de traitement appliquée à la première partie (103a) de la surface (103) latérale avant la mise en œuvre de l’étape (E2-1-2) de dépôt du premier matériau diélectrique,
- une deuxième étape (E2-2-3) de traitement appliquée à la deuxième partie (103b) de la surface (103) latérale avant la mise en œuvre de l’étape (E2-2-2) de dépôt du deuxième matériau diélectrique, la première étape (E2-1-3) de traitement et la deuxième étape (E2-2-3) de traitement étant différentes.
11. Procédé de fabrication selon la revendication précédente, caractérisé en ce que :
- la première étape (E2-1-3) de traitement comporte une étape de nettoyage de la première partie (103a) et/ou une étape de gravure superficielle de la première partie (103a) et/ou une étape de greffe d’éléments sur la première partie (103a),
- la deuxième étape (E2-2-3) de traitement comporte une étape de nettoyage de la deuxième partie (103b) et/ou une étape de gravure superficielle de la deuxième partie (103b) et/ou une étape de greffe d’éléments sur la deuxième partie (103b).
12. Procédé de fabrication selon l’une quelconque des revendication 9 à 11 , caractérisé en ce que l’étape (E2) de formation et de passivation de la surface (103) latérale comporte :
- une troisième étape (E2-3-1) de gravure réalisant une gravure du deuxième matériau diélectrique déposé et de l’empilement (101) de sorte à former une troisième partie (103c) de la surface (103) latérale,
- une étape (E2-3-2) de dépôt d’un troisième matériau diélectrique de sorte à former une troisième couche (111 ) de passivation, la troisième couche (111 ) de passivation couvrant la troisième partie (103c) de la surface (103) latérale et étant en contact avec la deuxième couche (108) de passivation, de préférence la troisième partie (103c) étant formée par un matériau différent du matériau formant la deuxième partie (103b).
13. Procédé de fabrication selon la revendication précédente, caractérisé en ce qu’il comporte une troisième étape (E2-3-3) de traitement appliquée à la troisième partie (103c) de la surface (103) latérale avant la mise en œuvre de l’étape (E2-3-2) de dépôt du troisième matériau diélectrique.
14. Procédé de fabrication selon la revendication précédente, caractérisé en ce que la troisième étape (E2-3-3) de traitement comporte une étape de nettoyage de la troisième partie (103c) et/ou une étape de gravure superficielle de la troisième partie (103c) et/ou une étape de greffe d’éléments sur la troisième partie (103c).
15. Procédé de fabrication selon la revendication 12, caractérisé en ce que la troisième partie (103c) de la surface (103) latérale est délimitée par une portion de la couche (110) de matériau semi-conducteur dopé de second type.
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