EP2368159A1 - Dispositif de commande numérique pour un tableau de transistors pmos en parallèle - Google Patents

Dispositif de commande numérique pour un tableau de transistors pmos en parallèle

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Publication number
EP2368159A1
EP2368159A1 EP09801235A EP09801235A EP2368159A1 EP 2368159 A1 EP2368159 A1 EP 2368159A1 EP 09801235 A EP09801235 A EP 09801235A EP 09801235 A EP09801235 A EP 09801235A EP 2368159 A1 EP2368159 A1 EP 2368159A1
Authority
EP
European Patent Office
Prior art keywords
data
control
voltage
error data
digital
Prior art date
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Withdrawn
Application number
EP09801235A
Other languages
German (de)
English (en)
Inventor
Carlos Canudas De Wit
Carolina Albea Sanchez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Institut Polytechnique de Grenoble
Original Assignee
Centre National de la Recherche Scientifique CNRS
Institut Polytechnique de Grenoble
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Institut Polytechnique de Grenoble filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP2368159A1 publication Critical patent/EP2368159A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches

Definitions

  • the invention relates to controlling voltages for low power circuits.
  • the medium of electronic circuits and related components is an area that has grown particularly strongly.
  • IPs parts
  • SoC System on Chip
  • NoC Network on Chip
  • a solution for the voltage control of these circuits is the use of numerically controlled numerically controlled PMOS transistor arrays.
  • the resistance of the array varies, and the voltage supplied to the device downstream with it.
  • thermometers The logic of control of these tables have until now remained rudimentary, mainly with ramp methods with linear slope, commonly called thermometers.
  • the invention improves the situation.
  • the invention proposes a digital control device for an array of PMOS transistors in parallel comprising: - a working memory for digitally storing error data between a target voltage and a target voltage, and control data, these data being each provided with a time marker, a digital order filter chosen to calculate a set increment data from error data in the working memory selected according to data input error, and arranged to store in the working memory said input error data with a corresponding time stamp, a control computer, arranged to calculate new control data, from the incrementation data of command and control data in the working memory chosen according to the input error data, and to store the new command data in the working memory.
  • FIG. 1 represents a general diagram of a NoC controlled by a control device according to the invention
  • FIG. 2 represents a modular view of the control device of FIG. 1;
  • FIG. 3 represents an embodiment of an element of the device of FIG. 2.
  • FIG. 4 represents an embodiment of another element of the device of FIG. 2.
  • FIG. 1 shows a NoC 2 which is voltage controlled by a PMOS board 4 and a voltage source 6.
  • the PMOS board 4 is digitally controlled by a control device 8.
  • the NoC 2 is represented by its extrinsic electrical characteristics, i.e., it is considered a load with a capacitance 10, a resistor 12, and a current leakage 14 (represented by a leakage current generator ).
  • the ideal voltage source 6 provides a voltage Vh which is supplied at an input 16 of the PMOS board 4 and an input 18 of the controller 8.
  • the PMOS 4 has an output 20 which is connected to an input 22 of the device 8, and which supplies the NoC 2 described above.
  • the PMOS board 4 comprises a set of n PMOS transistors arranged in parallel. Each transistor has a resistor Ri, and is individually controlled by an input 24 of the PMOS board 4 which receives an output 26 of the control device 8.
  • the voltages received at the inputs 18 and 22 of the device 8 generate a digital control on the output 26 of this device, and this command makes it possible to individually control each of the transistors of the PMOS board 4, so that the voltage Vh received at input 16 is controlled by the activated transistors.
  • the device 8 coupled to Table 4 can control the NoC 2 in voltage between a high voltage Vhi and a low voltage VIo.
  • the set of PMOS transistors have the same resistance
  • the Joule power dissipated by an element is equal to RI 2 .
  • the invention overcomes this through the control device 8, which reduces the energy dissipated in several ways.
  • FIG. 2 represents a modular view of the control device 8 which explains the principle of operation thereof.
  • the control device 8 comprises analog-to-digital converters 30 and 32, a subtracter 34, a digital filter 36, and a control computer 38.
  • the converter 30 receives the input 18 of the device 8 to convert the voltage V re f target numerically.
  • the target voltage V ref is received as input from a higher level outer loop of NoC management.
  • the converter 32 receives the input 22 of the device 8 to convert the output voltage V c of the PMOS board 4 (i.e., the control voltage of the NoC 2) numerically.
  • the outputs of converters 30 and 32 are connected to subtractor 34, so that it outputs the difference Q ⁇ between these two voltages.
  • the difference is the error, i.e., the voltage jump that is required to bring the control voltage to its target value.
  • the index k indicates that this value is taken for the kth sample (or no time).
  • the digital filter 36 receives as input the difference e k, the voltage V c in digital form (hereinafter denoted V Ck ), and an intensity information ⁇ IM from an input 40 of the device 8 which will be described with the figure 3.
  • ⁇ I M is a user-specified constant, and describes a maximum bound on the intensity jumps each time the PMOS chart is refreshed.
  • the digital filter 36 calculates an increment step which corresponds to the number of transistors to be activated or deactivated to compensate for the digital voltage error e k .
  • This incremental jump of the command is then transmitted to the control computer 38 which converts it into digital control to control the PMOS board 4.
  • FIG. 3 represents a particular embodiment of the digital filter 36.
  • the digital filter comprises a retarder 42, a multiplier 44, a retarder 46, a subtractor 48, a multiplier 50, a subtractor 52, and a limiter 54.
  • the self-timer 42 receives the input 34 of the digital filter 36.
  • the function of the self-timer 42 is to output the error from the time step preceding the received input. In this case, the self-timer 42 therefore returns the error e k-1 .
  • the error e ⁇ is transmitted to the retarder 46, to the multiplier 44, and to the subtractor 48.
  • the retarder 46 functions as the retarder 42, so that at the output of the retarder 46, the error e k-2 is obtained.
  • the error e k-2 . is then transmitted to the subtractor 48, which outputs the difference of the errors e k-1 . and e k-2 . This difference is sent to the multiplier 50.
  • the multiplier 44 and the multiplier 50 return their input multiplied by a fixed coefficient.
  • the outputs of the multipliers 44 and 50 are connected to the subtracter 52, so that the latter returns the difference between the multiple of the error e k-1 . and the multiple of the difference between the errors e k-1 . and e k-2 ..
  • the filtering part itself is therefore performed by the retarder 42, the multiplier 44, the retarder 46, the subtractor 48, the multiplier 50, and the subtracter 52.
  • the values of the coefficients of the multipliers 44 and 50 are respectively chosen according to the NoC 2 data and the data of the PMOS 4 table, according to the following formulas (3) and (5) of Appendix A.
  • U k1 is the number of transistors in the PMOS transistors array that are activated at the low voltage level
  • - Ro is the characteristic resistance of the resistors of the PMOS transistors array
  • - RJ is the dynamic resistance of the NoC at the low voltage level
  • - b is the inverse of the time constant R 0 C
  • - ⁇ i is the inverse of the time constant RiC
  • the limiter 54 further improves the performance of the digital filter 36.
  • the result that the resulting exception at the output of the subtractor 52 may have a high value.
  • the limiter 54 is used to control these losses by limiting the value that can take ⁇ u k , to limit the corresponding intensity jump.
  • the limiter 54 receives Vk input and ⁇ IM.
  • ⁇ IM represents the maximum intensity jump accepted for the digital filter 36 in order to limit the energy losses.
  • ⁇ IM is fixed and equal to (Vhi-Vlo) / 2Ro. This makes it possible to obtain a fairly continuous current with reduced energy losses.
  • a bounded transistor incrementation value ⁇ u k (b) is obtained.
  • the control computer 38 will take this incrementation value and transform it into a command itself.
  • FIG. 4 represents an embodiment of the control computer 38.
  • the control computer 38 comprises a rounder 56, an adder 58, a retarder 62 and a limiter 60.
  • the rounder 56 receives the output of the digital filter 36. Indeed, the bounded increment value that comes out is not necessarily complete, or we will activate or deactivate an integer number of transistors.
  • the rounder 56 functions as a conventional integer value function, rounding up to the larger integer if the decimal part is greater than or equal to 0.5 and rounding up to the lower integer otherwise.
  • the output of the rounder 56 is connected to the adder 58, which also receives the output of the retarder 62.
  • the retarder 62 sends the adder 58 the control of the previous time step.
  • the value obtained for U k may exceed the number of transistors in the PMOS 4 array.
  • the value U k is therefore sent into the limiter 60 at the output of the adder 58.
  • the limiter 60 limits the absolute value of U k so that it does not exceed the total number of transistors. array of PMOS transistors.
  • the command U k is transmitted on the output 26 to the input 24 of the table of PMOS 2.
  • each element that uses data stored or stored can have a memory space of its own.
  • a set of memories can be shared between several elements.
  • a memory can be provided for each group of elements.
  • a single memory may be shared by all the elements of the device 8.
  • the digital filter can be of order greater than 2, and with different constants
  • the limiters can limit differently the different signals according to whether they are positive or negative, and not only limit the absolute value of these signals; - the rounder may be omitted in some cases;

Landscapes

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  • Dc-Dc Converters (AREA)

Abstract

Un dispositif de commande numérique pour un tableau de transistors PMOS en parallèle comprend : une mémoire de travail pour stocker sous forme numérique des données d'erreur entre une tension cible et une tension de consigne, et des données de commande, ces données étant chacune munie d'un marqueur temporel, un filtre numérique d'ordre choisi (36), agencé pour calculer des données d'incrémentation de consigne à partir de données d'erreur dans la mémoire de travail choisies en fonction de données d'erreur en entrée, et agencé pour stocker dans la mémoire de travail lesdites données d'erreur en entrée avec un marqueur temporel correspondant, un calculateur de commande (38), agencé pour calculer de nouvelles données de commande, à partir des données d'incrémentation de commande et de données de commande dans la mémoire de travail choisies en fonction des données d'erreur en entrée, et pour stocker les nouvelles données de commande dans la mémoire de travail.

Description

Dispositif de commande numérique pour un tableau de transistors PMOS en parallèle
L'invention concerne la commande de tensions pour les circuits à faible consommation.
Le milieu des circuits électroniques et des composants qui s'y rapportent est un domaine qui a connu un essor particulièrement important.
Au départ, les circuits intégrés étaient de taille importante, et étaient constituées de puces ou processeurs plus ou moins importants regroupés sur des cartes imprimées.
Les progrès de miniaturisation ont permis d'évoluer vers des puces de la taille d'un microprocesseur qui contient diverses parties ou « IP ».
Ces circuits intégrés sont communément appelés « System on Chip » (système sur puce en français) ou SoC. Une conception particulière des SoC, les « Network on Chip » (ou NoC), apportent les mêmes avantages, avec une meilleure gestion des IP et des communications au sein de la puce.
Ces circuits intégrés sont particulièrement intéressants car ils permettent, dans une taille très réduite, de renfermer un ensemble de fonctionnalités extrêmement varié.
En outre, le fait de placer tous les éléments du circuit sur une seule puce réduit la consommation du système.
L'alimentation de ces circuits extrêmement miniaturisé est la cause de nombreux problèmes. En effet, à la finesse de gravure de ces puces, il n'est plus question d'utiliser des systèmes d'alimentation standards.
Une solution pour la commande en tension de ces circuits est l'utilisation de tableaux de transistors PMOS en parallèle commandés numériquement. Ainsi, en fonction du nombre de transistors activés, la résistance du tableau varie, et la tension fournie au dispositif en aval avec elle.
Les logiques de commande de ces tableaux sont jusqu'à maintenant restées rudimentaires, avec principalement des méthodes de rampe avec pente linéaire, communément appelés thermomètres.
Cela a pour conséquence des transitions en tension lentes. Ces transitions lentes génèrent en outre des dissipations d'énergies importantes.
L'invention vient améliorer la situation.
À cet effet, l'invention propose un dispositif de commande numérique pour un tableau de transistors PMOS en parallèle comprenant : - une mémoire de travail pour stocker sous forme numérique des données d'erreur entre une tension cible et une tension de consigne, et des données de commande, ces données étant chacune munie d'un marqueur temporel, un filtre numérique d'ordre choisi, agencé pour calculer des données d'incrémentation de consigne à partir de données d'erreur dans la mémoire de travail choisies en fonction de données d'erreur en entrée, et agencé pour stocker dans la mémoire de travail lesdites données d'erreur en entrée avec un marqueur temporel correspondant, un calculateur de commande, agencé pour calculer de nouvelles données de commande, à partir des données d'incrémentation de commande et de données de commande dans la mémoire de travail choisies en fonction des données d'erreur en entrée, et pour stocker les nouvelles données de commande dans la mémoire de travail.
Ce dispositif est particulièrement intéressant car il permet d'améliorer le temps de transition du tableau de PMOS, ce qui est intéressant à la fois pour le circuit qui est alimenté, et pour les pertes d'énergie qui sont réduites. D'autres caractéristiques et avantages de l'invention apparaîtront mieux à la lecture de la description qui suit, tirée d'exemples donnés à titre illustratif et non limitatif, tirés des dessins sur lesquels :
- la figure 1 représente un schéma général d'un NoC commandé par un dispositif de commande selon l'invention,
- la figure 2 représente une vue modulaire du dispositif de commande de la figure 1 ;
- la figure 3 représente un mode de réalisation d'un élément du dispositif de la figure 2 ; et
- la figure 4 représente un mode de réalisation d'un autre élément du dispositif de la figure 2.
Les dessins et la description ci-après contiennent, pour l'essentiel, des éléments de caractère certain. Ils pourront donc non seulement servir à mieux faire comprendre la présente invention, mais aussi contribuer à sa définition, le cas échéant.
En outre, la description détaillée est augmentée de l'annexe A, qui donne la formulation de certaines formules mathématiques mises en œuvre dans le cadre de l'invention. Cette Annexe est mise à part dans un but de clarification, et pour faciliter les renvois. Elle est partie intégrante de la description, et pourra donc non seulement servir à mieux faire comprendre la présente invention, mais aussi contribuer à sa définition, le cas échéant.
La figure 1 représente un NoC 2 qui est commandé en tension par un tableau de PMOS 4 et une source de tension 6. Le tableau de PMOS 4 est commandé numériquement par un dispositif de commande 8.
Le NoC 2 est représenté par ses caractéristiques électriques extrinsèques, c'est-à-dire qu'il est considéré comme une charge avec une capacité 10, une résistance 12, et une fuite de courant 14 (représentée par un générateur de courant de fuite).
La source de tension idéale 6 fournit une tension Vh qui est fournie en une entrée 16 du tableau de PMOS 4 et une entrée 18 du dispositif de commande 8. Le tableau de PMOS 4 présente une sortie 20 qui est reliée à une entrée 22 du dispositif 8, et qui alimente le NoC 2 décrit plus haut.
Le tableau de PMOS 4 comprend un ensemble de n transistors PMOS disposés en parallèle. Chaque transistor présente une résistance Ri, et est commandé individuellement par une entrée 24 du tableau de PMOS 4 qui reçoit une sortie 26 du dispositif de commande 8.
Ainsi, les tensions reçues aux entrées 18 et 22 du dispositif 8 génèrent une commande numérique sur la sortie 26 de ce dispositif, et cette commande permet de commander individuellement chacun des transistors du tableau de PMOS 4, de sorte que la tension Vh reçue à l'entrée 16 est contrôlée par les transistors activés.
Comme on le verra plus bas, le dispositif 8 couplé au tableau 4 permettent de commander le NoC 2 en tension entre une tension haute Vhi et une tension basse VIo.
Dans l'exemple décrit ici, l'ensemble des transistors PMOS ont une même résistance
Ri. Cependant, dans d'autres modes de réalisation, il serait possible de réaliser des transistors avec des résistances différentes.
Comme cela est bien connu, la puissance Joule dissipée par un élément est égale à RI2.
Et bien sûr l'énergie Joule dissipée est l'intégrale de cette puissance. Dans le cas d'un circuit numérique, c'est la somme des puissances instantanées multipliées par le pas de temps du circuit selon la formule (1) de l'Annexe A.
II apparaît donc clairement qu'il est crucial pour l'efficacité énergétique du circuit de réaliser des transitions de tension particulièrement rapides, et peu génératrices de pics de courant.
C'est ce que permet le dispositif 8. En effet, jusqu'à ce jour, les applications n'étaient pas exigeantes au point que les dissipations thermiques de l'alimentation des puces deviennent un défi aussi conséquent. Aussi, les méthodes de rampe classiques (thermomètres) étaient suffisantes pour ces applications. Ce sont la montée en fréquence des circuits, l'augmentation de densité des puces, et l'inclusion dans des appareils mobiles qui ont fait de la gestion de l'alimentation de ces circuits un poste critique.
À ce jour, aucune solution satisfaisante n'a été apportée à ce problème. Tout au plus, des optimisations de tension d'attaque en fonction de la charge de traitement du circuit commandé en tension.
L'invention permet de pallier à cela grâce au dispositif de commande 8, qui permet de réduire l'énergie dissipée de plusieurs manières.
La figure 2 représente une vue modulaire du dispositif de commande 8 qui explicite le principe de fonctionnement de celui-ci.
Le dispositif de commande 8 comprend des convertisseurs analogiques-numériques 30 et 32, un soustracteur 34, un filtre numérique 36, et un calculateur de commande 38.
Le convertisseur 30 reçoit l'entrée 18 du dispositif 8 pour convertir la tension Vref cible numériquement. La tension Vref cible est reçue comme entrée à partir d'une boucle externe de niveau supérieur de gestion du NoC.
Le convertisseur 32 reçoit l'entrée 22 du dispositif 8 pour convertir la tension de sortie Vc du tableau de PMOS 4 (c'est-à-dire la tension de commande du NoC 2) numériquement.
Les sorties de convertisseurs 30 et 32 sont reliées au soustracteur 34, de sorte que celui- ci envoie en sortie la différence Q^ entre ces deux tensions. La différence et représente l'erreur, c'est-à-dire le saut de tension qui est nécessaire pour amener la tension de commande à sa valeur cible. L'indice k indique que cette valeur est prise pour le k-ième échantillon (ou pas de temps).
Le filtre numérique 36 reçoit en entrée la différence ek, la tension Vc sous forme numérique (ci-après notée VCk), et une information d'intensité ΔIM à partir d'une entrée 40 du dispositif 8 qui sera décrite avec la figure 3.
ΔIM est une constante spécifiée par l'utilisateur, et décrit une borne maximale sur les sauts de l'intensité chaque fois que le tableau PMOS est actualisé.
Le filtre numérique 36 calcule un saut d'incrément qui correspond au nombre de transistors qu'il faut activer ou désactiver pour compenser l'erreur numérique de tension ek.
Ce saut d'incrément de la commande est ensuite transmis au calculateur de commande 38 qui le convertit en commande numérique pour commander le tableau de PMOS 4.
La figure 3 représente un mode de réalisation particulier du filtre numérique 36.
Le filtre numérique comprend un retardateur 42, un multiplicateur 44, un retardateur 46, un soustracteur 48, un multiplicateur 50, un soustracteur 52, et un limiteur 54.
Le retardateur 42 reçoit l'entrée 34 du filtre numérique 36. Le retardateur 42 a pour fonction de sortir l'erreur du pas de temps précédent l'entrée reçue. Dans le cas présent, le retardateur 42 renvoie donc l'erreur ek-1.
L'erreur e^ est transmise au retardateur 46, au multiplicateur 44, et au soustracteur 48. Le retardateur 46 fonctionne comme le retardateur 42, de sorte qu'à la sortie du retardateur 46, on obtient l'erreur ek-2. L'erreur ek-2. est alors transmise au soustracteur 48, qui renvoie en sortie la différence des erreurs ek-1. et ek-2. Cette différence est envoyée au multiplicateur 50. Le multiplicateur 44 et le multiplicateur 50 renvoient leur entrée multipliée par un coefficient fixe.
Les sorties des multiplicateurs 44 et 50 sont reliées au soustracteur 52, de sorte que celui-ci retourne en sortie la différence entre le multiple de l'erreur ek-1. et le multiple de la différence entre les erreurs ek-1. et ek-2..
La valeur de ce saut (qui représente un nombre de transistors) sera appelée Δuk dans ce qui suit.
La partie filtrage à proprement parler est donc réalisée par le retardateur 42, le multiplicateur 44, le retardateur 46, le soustracteur 48, le multiplicateur 50, et le soustracteur 52.
En sortie du soustracteur, on a donc un filtre numérique d'ordre deux selon la formule (2) de l'Annexe A.
Les valeurs des coefficients des multiplicateurs 44 et 50 sont respectivement choisies en fonction des données du NoC 2 et des données du tableau de PMOS 4, selon les formules suivantes (3) et (5) de l'Annexe A.
Dans ces formules, les paramètres sont définis comme suit :
- ωn est la fréquence d'horloge,
- Uk1 est le nombre de transistors du tableau de transistors PMOS qui sont activés au niveau de tension bas,
- C est la capacité du NoC,
- Ro est la résistance caractéristique des résistances du tableau de transistors PMOS,
- RJ est la résistance dynamique du NoC au niveau de tension bas,
- b est l'inverse de la constante de temps R0C, - βi est l'inverse de la constante de temps RiC,
- ξ est une constante d'amortissement choisi dans la plage [A+ 1/4, A+l/2] avec A défini avec la formule (4) de l'annexe A. Grâce au filtre numérique ainsi réalisé, la convergence vers la tension cible Vref est beaucoup plus rapide, ce qui limite les pertes énergétiques.
Ensuite, la valeur Δuk est envoyée dans le limiteur 54.
Le limiteur 54 vient encore améliorer les performances du filtre numérique 36.
En effet, lorsque l'erreur ek est importante, le sauf qui en résulte à la sortie du soustracteur 52 peut avoir une valeur élevée.
Il en résulte un saut d'intensité important dans le tableau de PMOS 4, ce qui est défavorable en termes de pertes d'énergie.
Le limiteur 54 vient permettre de contrôler ces pertes en bornant la valeur que peut prendre Δuk, afin de limiter le saut d'intensité correspondant.
Comme les pas de temps sont très courts il vaut mieux dépenser un cycle de plus pour atteindre la tension cible que de dissiper trop d'énergie à cause du filtre numérique.
Comme mentionné plus haut, le limiteur 54 reçoit en entrée Vk et ΔIM. ΔIM représente le saut d'intensité maximal accepté pour le filtre numérique 36 afin de limiter les pertes énergétiques.
Dans l'exemple décrit ici, la valeur de ΔIM est fixe et égale à (Vhi-Vlo)/2Ro. Cela permet d'obtenir un courant assez continu avec des pertes énergétiques diminuées.
Cela se transcrit en un bornage des valeurs de Δuk selon la formule (6) de l'annexe A, où CΛI est un coefficient de marge de variation de courant.
Ainsi, en sortie du filtre numérique 36, on obtient une valeur d'incrémentation de transistor bornée Δuk(b). Le calculateur de commande 38 va prendre cette valeur d'incrémentation et la transformer en commande à proprement parler.
La figure 4 représente un mode de réalisation du calculateur de commande 38.
Le calculateur de commande 38 comprend un arrondisseur 56, un additionneur 58, un retardateur 62 et un limiteur 60.
L' arrondisseur 56 reçoit la sortie du filtre numérique 36. En effet, la valeur d'incrémentation bornée qui en sort n'est pas nécessairement entière, or on va activer ou désactiver un nombre entier de transistors.
L' arrondisseur 56 fonctionne comme une fonction valeur entière classique, en arrondissant à l'entier supérieur si la partie décimale est supérieure ou égale à 0,5 et en arrondissant à l'entier inférieur sinon.
On obtient donc une sortie Δuk(b,a), c'est-à-dire bornée et arrondie.
La sortie de l' arrondisseur 56 est reliée à l'additionneur 58, qui reçoit également la sortie du retardateur 62. Le retardateur 62 envoie à l'additionneur 58 la commande du pas de temps précédent.
Ainsi, à la sortie de l'additionneur 58, on obtient une valeur de commande
Cependant, il se peut que la valeur obtenue pour Uk dépasse le nombre de transistors du tableau de PMOS 4.
La valeur Uk est donc envoyée dans le limiteur 60 en sortie de l'additionneur 58. Comme pour le limiteur 54, le limiteur 60 vient borner la valeur absolue de Uk pour qu'elle n'excède pas le nombre total de transistors du tableau de transistors PMOS. Enfin, en sortie, la commande Uk est transmise sur la sortie 26 vers l'entrée 24 du tableau de PMOS 2.
Dans ce qui précède, certaines données sont stockées en mémoire de travail, ou tirées de celle-ci. A titre d'exemple, on mentionnera les données issues des retardateurs, ou les données de limite des limiteurs (comme IM par exemple). Cette mémoire peut être mise en œuvre de plusieurs manières.
Selon une première variante, chaque élément qui fait appel à des données stockées ou à stocker peut disposer d'un espace de mémoire qui lui est propre.
Selon une deuxième variante, un ensemble de mémoires peut être partagé entre plusieurs éléments. Dans ce cas, on pourra prévoir une mémoire pour chaque groupe d'éléments.
Par exemple, on pourra alors avoir une mémoire pour les retardateurs 42 et 46, une mémoire pour les données du limiteur 54, une mémoire pour le retardateur 62 et une mémoire pour les données de l'arrondisseur 56 et du limiteur 60.
Enfin, selon une troisième variante, une mémoire unique pourra être partagée par tous les éléments du dispositif 8.
L'invention n'est pas limitée au mode de réalisation exemplaire décrit ci-dessus. Elle couvre notamment toutes les variantes couvertes par le jeu de revendications qui suit, et notamment avec les caractéristiques suivantes :
- le filtre numérique peut être d'ordre supérieur à 2, et avec des constantes différentes ;
- les limiteurs peuvent borner différemment les différents signaux selon qu'ils sont positifs où négatifs, et non pas seulement borner la valeur absolue de ces signaux ; - l'arrondisseur peut être omis dans certains cas ;
- il serait possible d'appeler l'arrondisseur avec la commande en sortie du limiteur. ANNEXEA

Claims

Revendications
1. Dispositif de commande numérique pour un tableau de transistors PMOS en parallèle comprenant : une mémoire de travail pour stocker sous forme numérique des données d'erreur (et) entre une tension cible et une tension de consigne, et des données de commande (Uk), ces données étant chacune munie d'un marqueur temporel, un filtre numérique d'ordre choisi (36), agencé pour calculer des données d'incrémentation de consigne (Δuk) à partir de données d'erreur dans la mémoire de travail choisies en fonction de données d'erreur en entrée, et agencé pour stocker dans la mémoire de travail lesdites données d'erreur en entrée avec un marqueur temporel correspondant, un calculateur de commande (38), agencé pour calculer de nouvelles données de commande (uk), à partir des données d'incrémentation de commande (Δuk) et de données de commande dans la mémoire de travail choisies en fonction des données d'erreur en entrée, et pour stocker les nouvelles données de commande dans la mémoire de travail.
2. Dispositif selon la revendication 1, dans lequel le filtre numérique (36) comprend en outre un limiteur (54), agencé pour borner les données d'incrémentation de commande en fonction de données de limite d'intensité (ΔIM).
3. Dispositif selon la revendication 1 ou 2, dans lequel le calculateur de commande (38) comprend un limiteur (60), agencé pour borner les données de commande en fonction de données de limite de commande.
4. Dispositif selon l'une des revendications précédentes, dans lequel le filtre numérique est d'ordre supérieur ou égal à deux, dont les paramètres sont fixés en fonction d'une charge en aval du tableau de transistors PMOS.
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