EP2277084A1 - Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc - Google Patents

Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc

Info

Publication number
EP2277084A1
EP2277084A1 EP09746131A EP09746131A EP2277084A1 EP 2277084 A1 EP2277084 A1 EP 2277084A1 EP 09746131 A EP09746131 A EP 09746131A EP 09746131 A EP09746131 A EP 09746131A EP 2277084 A1 EP2277084 A1 EP 2277084A1
Authority
EP
European Patent Office
Prior art keywords
control
wafer
structures
mask
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP09746131A
Other languages
German (de)
English (en)
Inventor
Antonio Di Giacomo
Romuald Sabatier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Publication of EP2277084A1 publication Critical patent/EP2277084A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes

Definitions

  • the present invention relates to the manufacture of integrated circuits.
  • the present invention relates more particularly to the control of the various treatments that are applied to semiconductor wafers during the manufacture of integrated circuits, and in particular the lithography, etching, polishing and planarization processes.
  • the present invention also relates to the validation of masks used during lithography treatments.
  • a lithography process conventionally comprises steps of depositing a photoresist resist layer on a wafer made of a semiconductor material, and exposing the resist layer through a mask to radiation (light visible, ultraviolet light, X-ray, electron beam, etc.). The radiation-exposed resist layer is then developed to form a mask on the wafer. The wafer and the mask formed in the resist layer can then be subjected to an etching treatment. The mask formed by the reserve layer on the wafer can also be used in particular to perform implants or wet withdrawals.
  • FIG. 1 schematically represents steps of a method PRS 1 generation of corrected masks.
  • the method includes a TPG step of extracting test structures to form a test pattern TP from data defining a LO mask topology (layout).
  • the test structures are elementary forms corresponding to forms of the LO topology that are critical, that is, sensitive to the diffraction phenomenon.
  • a test pattern commonly comprises hundreds or even thousands of elementary structures to be representative of the critical forms to be realized.
  • the LO topology data and the TP test pattern data are used to make a lithography MSK mask.
  • a LITP lithography treatment through the MSK mask is then applied to a semiconductor wafer W previously covered with a resist layer.
  • measurements of critical dimensions are made on the test pattern TP transferred to the wafer W, and possibly on forms of the topology LO. These measurements are compared to the corresponding shape dimensions on the MSK mask or specified by the LO topology data to obtain edge placement error (EPE) measurements of the critical shapes.
  • EPE edge placement error
  • the EPE measurements obtained in the MSD step are used to determine corrections to be applied to the structures of the LO topology and to generate in the OPC step a corrected topology CLO, possibly including a corrected test pattern.
  • the CLO topology is then used to generate a new mask (step MW).
  • the new mask is then used to process a new wafer W (LITP step). Measurements are made on the new plate to determine EPE errors (MSD step). If the measured errors are below a certain threshold, the last generated mask MSK is considered valid, otherwise the steps OPC, MW, LITP and MSD are performed again until the errors EPE are below the threshold.
  • MBOPC Model-Based Optical Proximity Correction
  • the definition of a model is generally carried out according to the PRS2 method represented in FIG. 2.
  • the PRS2 method differs from the PRS1 method in that it comprises an MDLG modeling step using modeling software making it possible to process the EPE measurements in order to to extract a model of threshold of opening of the layer of reserve MDL.
  • the opening threshold of the resist layer corresponds to the radiation intensity necessary to completely pierce the resist layer.
  • the MSK mask is then corrected using the MDL model to form on the plate W structures approaching the desired LO topology. If the EPE error measurements obtained with the new mask are satisfactory, the model is used by the mask production software to generate other masks with the same level of integration. If, on the other hand, the error measurements are too important, the steps MDLG, OPC, MW, LITP and MSD are executed again until a model is obtained that makes it possible to obtain a satisfactory corrected mask.
  • An OPC type model typically includes an optical model and a processing model.
  • the optical theory underlying the optical model is well known and the corresponding calculations can be made with precision (HH Hopkins, "The concept of partial coherence in optics", Royal Proc Proc., Series A, Vol 217, p. 408, 1953, and “On the Diffraction Theory of Optical Images", In Proc., Royal Soc., Series A, Vol 217, No. 1131, pp. 408-432, 1953).
  • the settings of the lithography tools are needed to create an optical model that can be adapted to match the empirical data.
  • a treatment model is mainly empirical. Radiation intensity variations are simulated by means of the optical model at points located on line segments called "sites" crossing edges of the structures to be made on a semiconductor wafer. The combination of this simulation with SEM measurements (Scanning Electron Microscope) on the semiconductor wafer on many structures allows for polynomial interpolation which is expected to predict for each site placed on a structure, the position of the opening threshold of the reserve layer, based on an aerial image simulation.
  • SEM measurements Sccanning Electron Microscope
  • An MDL processing model therefore conventionally comprises a polynomial that makes it possible to calculate an approximate value of the aperture threshold as a function of shape parameters relating to the radiation intensity curve on the resist layer through the mask, in the vicinity of a structure edge.
  • the intensity curve shape parameters that are determined empirically may include local maximum and minimum intensities, a maximum slope of the intensity curve (derived from the first order of the curve), the intensity at the point where the slope of the curve is maximum, the curvature (derived from the second order) of the curve at the point where the slope of the curve is maximum, the empirical and theoretical thresholds of opening of the resist layer, and the theoretical and empirical values of the EPE edge placement error of the pattern.
  • the validation of a model can generally be carried out by a so-called "light” simulation (sparse).
  • the light simulation uses the MDL model to calculate the so-called "aerial intensity” light intensity, that is to say on the reserve layer at points located on line segments called “sites" crossing edges. of shapes to be made on a semiconductor wafer.
  • the method PRS2 comprises a SIM simulation step making it possible, from the MDL model and the test pattern TP and / or the topology LO, to obtain measurements of errors of placement of edges. SBC.
  • An MDL model thus makes it possible in particular to predict the effects of segment displacements in terms of EPE error, without having to print a mask and transfer the mask onto a semiconductor wafer.
  • a model is extracted from a mask topology and validated by applying a lithography and etching treatment to a semiconductor wafer using a mask, and by carrying out validation measurements. on the wafer treated from images of the wafer obtained for example using an SEM scanning electron microscope.
  • SEM scanning electron microscope
  • other systems capable of achieving resolutions similar to that of a SEM can be used, such as an atomic force microscope AFM (Atomic-Force Microscope), a microscope tunneling effect STM (Scanning Tunneling Microscope) , or a transmission electron microscope TEM (Transmission Electron Microscope).
  • FIG. 3 represents an example of a structure whose contour has the shape of a polygon M1.
  • Figure 3 also shows the SS sites where measurements are made. The positioning of the SS sites on the polygon M1 is done by the user during the constitution of the model. During the constitution of the model, each polygon M1 is fragmented using a fragmentation algorithm that cuts the polygon forming the pattern into segments, at the rate of one segment per site SS. The segments of the polygon M1 are delimited in Figure 3 by the points PF.
  • FIG. 3 also shows in superposition on the structure M1 a structure M2 as simulated or formed on a wafer W from the structure M1. It can be observed that all the angles of the structure M1 disappeared in the structure M2 because of the effects of the diffraction. The resulting model of the EPE measures depends on the selected site positions.
  • FIG. 4 represents a luminous intensity curve 1 (x) representative of the light intensity applied to the resist layer, along an SS site, where x is the distance in nm between the considered point and the edge of the structure.
  • the curve C1 is between maximum intensity values IX and minimum IN and has a maximum slope SL.
  • FIG. 5 represents an MV structure derived from the structure M1, after OPC correction.
  • the derived structure MV was obtained by shifting outwards the segments (for example sg1) corresponding to recessed areas (with respect to the structure M1) in the corresponding structure carried out M2, and by shifting towards the inside of the M1 structure, the segments (for example sg2) corresponding to areas in excess (relative to the structure M1) in the structure M2.
  • Dense simulations provide greater accuracy and completeness, but require higher power and computing times. To reduce the importance of the calculations to be performed, it can be expected to apply dense simulation only to the test pattern TP. In general, the choice between a light simulation and a dense simulation depends on the complexity and level of accuracy of the topology. Because of its cost, the dense simulation is used only when it is strictly necessary, especially when the accuracy of the structures to be formed on a semiconductor wafer reaches 45 nm or is less than this value.
  • the structures corrected using the model are validated by printing them on a mask, then transferring them to a semiconductor wafer, and finally by taking measurements on the wafer.
  • This validation which involves hundreds of measurement points, consumes a great deal of time and especially computing time, and the exploitation of the data obtained requires high-level skills. It follows from these drawbacks that it is impossible to control all the structures of a mask and to control platelets in a production line in real time.
  • One of these ways is to perform on each critical masking level some SEM measurements of critical structures on isolated measurement sites, or in larger areas, or by using a scatterometer on areas of constant size. This solution is not completely reliable, since it does not detect all the defects that may appear on the platelets in production. It is not possible to perform systematic measurements in areas where the light intensity is unfavorable.
  • parameters determine the conditions under which the treatments are applied to a semiconductor wafer. These parameters determine in particular the conditions of illumination, and in particular the intensity of light applied to the mask, the focusing of the light on the resist layer, the thickness of the resist layer and the conditions of application of the etching treatment . It turns out that these parameters can fluctuate in particular according to ambient conditions to induce manufacturing defects of the integrated circuits on the wafer. In the absence of comprehensive monitoring of the manufacturing of integrated circuits, it is therefore not possible to guarantee precision and quality in the production lines of large quantities.
  • An idea of the invention is to place each segment of each polygon of a real mask in a multidimensional space with n dimensions, where n is the number of eigenvectors considered as mentioned above, so as to obtain a region in which are located all segments.
  • This n-dimensional region then makes it possible to define control structures which are located in the multidimensional space slightly outside the region, and in sufficient number to surround this region. These control structures are gathered in a control pattern that is inserted into the mask and monitored from an SEM image. Because of their position outside the region to which the mask structures belong, the control structures will be the first to be subjected to detectable deformations, if there appear drifts in the different settings of the treatments to be applied to the plates.
  • control pattern makes it possible to validate more quickly a model derived from another previously validated model, or conversely to eliminate more quickly solutions that are not viable.
  • the constitution of a control pattern allows also to select the derivative models most likely to pass the validation test. This results in a significant gain in development cycle time.
  • a method for controlling the fabrication of integrated circuits comprising the steps of: determining characteristic parameters of a radiation intensity curve applied to a semiconductor wafer at through a mask, in critical zones of structures to be formed on the wafer, and for each of the critical zones, placing a measuring point in a multidimensional space, each dimension corresponding to one of the characteristic parameters, depending on the value of each of the characteristic parameters of the intensity curve in the critical zone.
  • the method comprises the steps of: placing in the multidimensional space control points distributed around a region delimited by the most extreme measuring points, so as to delimit an envelope surrounding the region, for each control point, define a control structure such that a radiation intensity curve on the control structure has characteristic parameter values corresponding to the control point, and apply to a semiconductor wafer a treatment involving a mask containing the control structures, to transfer the control structures to the wafer.
  • the method comprises a step of analyzing the control structures transferred to the wafer to detect any defects.
  • the analysis of the control structures comprises steps of forming an image of the control structures transferred to the wafer, and of image analysis to detect faults.
  • the image analysis comprises a step of comparing each control structure with an image of the control structure as transferred to a semiconductor wafer.
  • the image comparison step comprises steps of detecting the number of polygons in the image and the number of polygons in the control structure, comparing the numbers of polygons in the image and in the control structure, and for activating an error signal if the comparing step reveals a difference.
  • control structures are gathered in a control pattern whose size is such that it can be fully visualized in a single image with a definition sufficient to detect faults.
  • control structures are placed in the mask in an area not used for the manufacture of integrated circuits. According to one embodiment, the control structures are placed in the mask in a zone provided for the passage of a cutting line of the wafer.
  • a control structure is derived from a critical zone structure corresponding to a point in the multidimensional space near the control point corresponding to the control structure.
  • the method comprises steps of adjusting the sensitivity of each control structure with respect to a drift of a parameter defining processing conditions of a semiconductor wafer.
  • the characteristic parameters of a radiation intensity curve at a critical zone of a structure to be formed on the wafer are determined by means of a layer opening threshold model. of reserve formed on the wafer.
  • the control structures are inserted in several masks involved in the manufacture of integrated circuits on a semiconductor wafer.
  • control structures transferred to a semiconductor wafer by a mask are analyzed several times after different treatments applied to the wafer.
  • the treatments applied to a semiconductor wafer after which an analysis of the control structures transferred to the wafer are carried out comprise at least one of the treatments comprising a lithography treatment, an etching treatment, a planarization treatment, and a polishing treatment.
  • the mask control method comprises steps of execution of the manufacturing control method as defined above, the mask being considered non-viable if the analysis of the control structures transferred to a semiconductor wafer. driver reveals flaws.
  • FIGS. 1 and 2 previously described represent steps in the development of the OPC treatment associated with the lithography processes
  • FIG. 3 previously described represents an example of structure present on a lithography mask
  • FIG. 4 previously described, represents a luminous intensity curve along a site on the resist layer formed on a wafer
  • FIG. 5 previously described represents an example of corrected structure, present on a lithography mask, derived from the structure represented in FIG. 3,
  • FIG. 6 represents steps of a control method according to an embodiment
  • FIGS. 7 and 8 show projections in two planes of the model space, of points each corresponding to a measurement site on a semiconductor wafer
  • FIG. 9 represents an exemplary structure that can be formed on a semiconductor wafer
  • FIG. 10 represents a control structure derived from the structure represented in FIG. 9,
  • FIG. 11 represents an example of a control pattern comprising the control structure of FIG. 10,
  • FIG. 13 represents a semiconductor wafer
  • FIGS. 14A and 14B show a structure formed on a semiconductor wafer, respectively with and without defect
  • - Figures 15 and 16 show other structures formed on a wafer with defects.
  • Fig. 6 shows steps of a PRS3 control method according to one embodiment.
  • the method comprises a CSG generation step of CS control structures from a LO mask topology and an MDL model.
  • the control structures are generated to be more responsive to manufacturing parameter drifts than the integrated circuit structures to be formed on a semiconductor wafer W.
  • an MSK mask is generated from the CS control structures and LO topology.
  • a LITP lithography step possibly followed by an etching step to transfer the MSK mask to a resist layer previously deposited on a semiconductor wafer W.
  • MSD measurements are made on the wafer W to evaluate the MS characteristics of the control structures CS transferred to the wafer.
  • a new generation and validation cycle is performed to modify one or more of the control structures (CSG step), transfer them to a wafer W (steps MW, LITP) 1 and measure the characteristics MS CS control structures transferred to the wafer.
  • control structures obtained at the CSG step are validated and inserted into the masks in order to monitor the lithography and etching treatments applied to semiconductor wafers during the manufacture of integrated circuits.
  • MIMD step measurements are performed on the validated control structures (MSD step), and if errors or drifts are observed in the control structures transferred to the wafer, an error signal ER is enabled.
  • the validation of the control structures can also be carried out in part by SIM simulation steps using an MDL model and making it possible to estimate the SMS characteristics of the structures transferred onto a wafer W.
  • a model can be generated from TP test structures extracted from the mask structures, according to the PRS2 method ( Figure 2).
  • the modeling includes a step of determination by measurement of parameters characterizing the light intensity curve (such as that of Figure 4) on the resist layer along measurement sites SS on the test structures.
  • the parameters characterizing the luminous intensity curve comprise, for example, the minimum values IN and maximum IX of the curve, the maximum slope SL of the curve and the curvature CRV being at the point where the slope of the curve is maximum, or at the point d intersection between the site and the initial polygon, depending on the type of model.
  • model space a multidimensional space
  • each dimension corresponds to a specific vector or a parameter, characterizing the luminous intensity curve, such as IN, IX, SL, and CRV.
  • Each measurement site SS therefore corresponds to a point in the model space.
  • Figure 7 shows a projection of the points P thus obtained in the plane (IX, SL).
  • Figure 8 shows a projection of the points P in the plane (IN, IX). All the points P obtained are located in a volume V delimited by the most extreme points. Volume V can be calculated using the following formula:
  • V J J I J. . . vxyz. . . dvdxdydz. . . (2)
  • IXmax, IXmin, INmin, INmax, SLmax, SLMin, CRVmax, and CRVmin are the maximum and minimum values of the parameters IX, IN 1 SL and CRV for all the points P.
  • FIGS. 7 and 8 represent control points CP1 to CP10 which have been distributed around the volume V at a short distance from the latter.
  • FIGS. 7 and 8 also show the approximate intersection of the envelope CE delimited by the points CP1-CP10 with the planes (IX, SL) and (IN, IX).
  • the number of control points CP1-CP10 chosen is for example determined so that all the control structures each corresponding to a point CP1-CP10 can be viewed in only one or two SEM images having an enlargement ratio sufficient to detect possible defects. For example, with an enlargement ratio of 25K, an SEM image corresponds to a 5 x 5 ⁇ m area on a semiconductor wafer.
  • the control structures are distributed in a rectangle-shaped control pattern so as to be spaced from each other by a minimum distance beyond which the structures do not interact with each other. This minimum distance is called "optical diameter". If each control structure occupies a surface slightly greater than 1 ⁇ m 2 , including a guard zone around the control structure to avoid interactions with the other structures, a SEM image with an enlargement ratio of 4OK may comprise a dozen control structures.
  • FIG. 9 represents an integrated circuit structure comprising a central line 1 and ten I-shaped polygons 2 aligned perpendicularly to the central line 1, and divided into two rows of five polygons, on either side of the line.
  • Line 1 has a length L1 of 2.010 ⁇ m and a width L2 of 0.130 ⁇ m.
  • Line 1 is spaced from polygons 2 by a distance L3 of 0.110 ⁇ m.
  • Each polygon 2 has a length L4 of 1.
  • FIG. 10 shows a control structure CS5 derived from the integrated circuit structure of FIG. 9 and corresponding in the model space to the control point CP5.
  • the point CP5 corresponds to maximum values of intensity IX and slope SL lower than those of the point P1 corresponding to the structure of FIG. 9.
  • the control structure CS5 comprises three parallel line sections 3, 4, 5 and the same length LC51.
  • the sections 3, 4, 5 are spaced a distance LC53.
  • the central section 4 has a width LC54 less than the width LC52 of the lateral sections 3, 5.
  • the center line 1 has been preserved, but its length has been reduced to limit the area occupied by the control structure.
  • the distance LC53 was chosen equal to the distance L4 between the central line 1 and the polygons 2.
  • the lateral sections 3, 5 were chosen so as to obtain similar optical parameters, but with a maximum intensity value IX and a maximum slope SL lower. To reduce the value of the maximum slope SL, the width of the central section 4 is decreased relative to that of the line 1.
  • the width LC54 of the section 4 is chosen smaller than the width LC52 of each of the lateral sections 3, 5.
  • LC51 0.800 ⁇ m
  • LC52 0.165 ⁇ m
  • LC53 0.110 ⁇ m
  • LC54 0.120 ⁇ m.
  • the width of the center line is 10 nm smaller than the minimum width of a structure indicated in the specifications.
  • a light intensity simulation curve at the reserve layer along each site (SS5 for the CP5 control structure) of each control structure is plotted to determine the position of the structure control in space model.
  • Fig. 11 shows examples of curves C10 to C13 of light intensity percentage versus position along a site on a control structure.
  • each control structure obtained is modified iteratively to reach the desired point CP1-CP10 in the model space.
  • the curve C10 was obtained along the SS5 site in a structure of origin derived from the structure of FIG. 9.
  • Curves C11 and C12 were obtained with intermediate structures, and curve C13 was obtained with the final structure as shown in FIG. 10 with dimensions LC51-LC54 as previously specified.
  • control structures obtained are distributed in a rectangular area so as to form a control pattern which can be visualized in a single SEM image with a sufficient resolution to allow the detection of possible defects.
  • Fig. 12 shows an example of such a control pattern CS.
  • the control pattern CS has a square shape, for example 5 ⁇ m in size, in which ten control structures CS1-CS10 corresponding to the ten CP1-CP10 control points are distributed.
  • Each CS1-CS10 structure includes a measurement site SS1-SS10.
  • the CS1-CS10 structures are sufficiently spaced from each other in the CS pattern to not interfere with each other.
  • the minimum distance between two control structures is chosen greater than or equal to the optical diameter. In the example of FIG. 12, the optical diameter is less than 1.024 ⁇ m.
  • Each of the structures CS2, CS6, CS9 and CS10 comprises two identical rectangles, aligned and spaced by a distance LC23, LC63, LC93, LC103.
  • the aligned edges of the two rectangles have a length LC22, LC62, LC92, LC102.
  • the other edges of the two rectangles have a length of LC21, LC61, LC91, LC101.
  • LC21 0.500 ⁇ m
  • LC22 0.415 ⁇ m
  • LC23 0.390 ⁇ m
  • LC61 0.800 ⁇ m
  • LC62 0.375 ⁇ m
  • LC63 0.180 ⁇ m
  • LC91 0.800 ⁇ m
  • LC92 0.335 ⁇ m
  • LC93 0.230 ⁇ m
  • LC101 0.400 ⁇ m
  • LC102 0.360 ⁇ m
  • LC103 0.132 ⁇ m.
  • the structure CS3 has the shape of an H, with two parallel line sections and a perpendicular line section connecting the two sections of parallel lines in their central zone.
  • the parallel line sections have a length LC31 and a width LC32, and are spaced apart by a distance LC33.
  • the perpendicular line section has an LC34 width.
  • LC31 1, 270 ⁇ m
  • LC32 0.128 ⁇ m
  • LC33 0.194 ⁇ m
  • LC34 0.110 ⁇ m.
  • the structure CS4 comprises a single line section having a width LC41 and a length LC42.
  • the structure CS7 comprises two identical line sections, aligned and spaced by a distance LC73. Each section of line has a width LC71 and a length LC72. The zones opposite the two line sections have a greater width LC74 and extend over an LC75 length.
  • LC71 0.129 ⁇ m
  • LC72 0.750 ⁇ m
  • LC73 0.132 ⁇ m
  • LC74 0.169 ⁇ m
  • LC75 0.104 ⁇ m.
  • the structure CS8 comprises three parallel line sections, of length LC81 and spaced by a distance LC83, including a central line section having a width LC84, and two lateral line sections having a width LC82.
  • LC81 0.800 ⁇ m
  • LC82 0.165 ⁇ m
  • LC83 0.140 ⁇ m
  • LC84 0.130 ⁇ m.
  • FIG. 13 represents a semiconductor wafer W on which the SCL cutting lines provided to divide the wafer into MP chips, each comprising an integrated circuit, appear.
  • Figure 13 also shows an EF exposure field that is applied to the wafer at each lithography process.
  • the exposure field EF covers a surface corresponding to 42 MP chips.
  • the SCL cutting lines may in fact have a sufficient width (approximately 80 to 100 ⁇ m in the example of Figures 9, 10 and 12) to insert a pattern of about 5 x 5 microns.
  • control structures are needed to ensure a sufficient probability of detection of a processing defect, it may be possible to arrange the control structures in two control patterns which are placed in an unused area of the mask, for example on a cutting line. It is then necessary to acquire and analyze two SEM images.
  • the control pattern can of course be placed in areas intended to receive integrated circuit structures. This measurement can be applied especially when the cutting lines are very narrow or when the chips are very small.
  • a control pattern can be so designed and inserted into each mask used to fabricate an integrated circuit on a wafer semiconductor W, each control pattern can then be checked after each lithography treatment, etching, applied to the wafer, and more generally to each treatment capable of producing or modifying shapes on the wafer, such as polishing treatments, and mechanical or chemical planarization.
  • Figs. 14A, 14B show a structure transferred on a semiconductor wafer and comprising three line sections.
  • Figure 14A illustrates the case where the structure has been correctly transferred to the wafer
  • Figure 14B the case where a bridging was formed between the three line sections.
  • Figures 15 and 16 show portions of polygons transferred to a wafer.
  • Figure 15 shows bridging D1, D2 formed between ends of line sections.
  • Figure 16 shows an undesired D3 separation of a polygon into two disjoint polygons.
  • the analysis of the image of the control pattern can also be performed manually, for example by superimposing the image of the pattern on the control pattern as inserted in the mask.
  • a finer analysis can also be performed by seeking to detect significant variations in thickness (or edge positions) of the polygons of the control pattern, without waiting for control polygons to be merged or split into two parts.
  • the method which has just been described may comprise iterative steps for improving the control pattern CS consisting in modifying pattern control structures until a satisfactory result is obtained, in particular in terms of positioning of each point. corresponding control CP1-CP10 in the model space CS1-CS10 control structures, compared to the volume V gathering all the points corresponding to the shapes of the mask. Iterative steps can also be provided to adjust the sensitivity of the control structures to variations in the conditions of realization of the lithography and etching treatments.
  • the control pattern can be transferred to a wafer W, in particular under different conditions of illumination of the resist layer, of focusing of the light on the resist layer, by varying the thickness of the resist layer, or the conditions of the etching treatment.
  • control structures derived from the mask can not be made without defects, it means that the mask does not make it possible to manufacture integrated circuit structures with sufficient reliability.
  • the present invention is susceptible to various embodiments and applications.
  • the invention can be applied to other processes involved in the manufacture of integrated circuits, and in particular to all the processes that may modify the shapes of structures formed in or on a semiconductor wafer.
  • the detection of errors in the control structures can also be carried out structure by structure, from an image of each control structure. It is not necessary that all control structures are collected in a rectangular pattern.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

L'invention concerne un procédé de contrôle de la fabrication de circuits intégrés, comprenant des étapes de détermination de paramètres caractéristiques d'une courbe d'intensité de rayonnement appliqué à une plaquette de semi-conducteur (W) au travers d'un masque (MSK), en des zones critiques de structures à former sur la plaquette, pour chacune des zones critiques, placement d'un point de mesure dans un espace multidimensionnel dont chaque dimension correspond à l'un des paramètres caractéristiques, placement dans l'espace multidimensionnel de points de contrôle répartis autour d'une région délimitée par les points de mesure, de manière à délimiter une enveloppe entourant la région, pour chaque point de contrôle, définition de structures de contrôle (CS) correspondant chacune à un point de contrôle, générer un masque contenant les structures de contrôle, application à une plaquette de semi-conducteur d'un traitement faisant intervenir le masque généré, et analyse des structures de contrôle transférées à la plaquette pour y détecter des défauts éventuels.

Description

PROCEDE DE CONTROLE EN TEMPS REEL DE LA FABRICATION DE
CIRCUITS INTEGRES A L'AIDE DE STRUCTURES DE CONTROLE
LOCALISEES DANS L'ESPACE MODELE OPC
La présente invention concerne la fabrication de circuits intégrés. La présente invention concerne plus particulièrement le contrôle des différents traitements qui sont appliqués aux plaquettes de semi-conducteur lors de la fabrication de circuits intégrés, et notamment les traitements de lithographie, de gravure, de polissage et de planarisation. La présente invention concerne également la validation des masques utilisés lors des traitements de lithographie.
Un traitement de lithographie comprend classiquement des étapes de dépôt d'une couche de réserve en résine photosensible sur une plaquette en un matériau semi-conducteur, et d'exposition de la couche de réserve au travers d'un masque, à un rayonnement (lumière visible, lumière ultraviolette, rayons X, faisceau d'électrons, etc.). La couche de réserve exposée au rayonnement est ensuite développée de manière à former un masque sur la plaquette. La plaquette et le masque formé dans la couche de réserve peuvent ensuite être soumis à un traitement de gravure. Le masque formé par la couche de réserve sur la plaquette peut également servir notamment à réaliser des implants ou des retraits humides.
Toutefois, ces différents traitements, et en particulier la lithographie présentent des limites en termes de miniaturisation des circuits intégrés. En effet, plus les formes à réaliser sur une plaquette sont petites, plus les écarts entre les formes souhaitées et les formes réalisées sont importants en raison notamment d'effets de diffraction que produit le masque sur le rayonnement d'exposition du masque.
Pour réduire ces écarts et en particulier les effets de la diffraction lors de l'exposition d'une plaquette de semi-conducteur au travers d'un masque, une technique appelée "correction de proximité optique" OPC (Optical Proximity Correction) a été développée. Cette technique consiste à modifier le masque en prenant en compte les effets de proximité optique afin d'obtenir des motifs ayant une forme aussi proche que possible de celle souhaitée. La figure 1 représente schématiquement des étapes d'un procédé PRS 1 de génération de masques corrigés. Le procédé comprend une étape TPG d'extraction de structures de test pour former un motif de test TP à partir de données définissant une topologie (layout) LO de masque. Les structures de test sont des formes élémentaires correspondant à des formes de la topologie LO qui sont critiques, c'est-à-dire sensibles au phénomène de diffraction. Un motif de test comporte couramment des centaines, voire des milliers de structures élémentaires pour être représentatif des formes critiques à réaliser. Durant une étape suivante MW, les données de topologie LO et de motif de test TP sont utilisées pour réaliser un masque MSK de lithographie. Un traitement de lithographie LITP au travers du masque MSK est ensuite appliqué à une plaquette de semi-conducteur W préalablement recouverte d'une couche de réserve. Durant une étape suivante MSD, des mesures de dimensions critiques sont réalisées sur le motif de test TP transféré à la plaquette W, et éventuellement sur des formes de la topologie LO. Ces mesures sont comparées aux dimensions des formes correspondantes sur le masque MSK ou spécifiées par les données de topologie LO pour obtenir des mesures d'erreur de placement de bord EPE (Edge Placement Errer) des formes critiques. Les mesures EPE obtenues à l'étape MSD sont utilisées pour déterminer des corrections à appliquer aux structures de la topologie LO et générer à l'étape OPC une topologie corrigée CLO, incluant éventuellement un motif de test corrigé. La topologie CLO est ensuite utilisée pour générer un nouveau masque (étape MW). Le nouveau masque est ensuite utilisé pour traiter une nouvelle plaquette W (étape LITP). Des mesures sont réalisées sur la nouvelle plaquette pour déterminer les erreurs EPE (étape MSD). Si les erreurs mesurées sont inférieures à un certain seuil, le dernier masque généré MSK est considéré valide, sinon les étapes OPC, MW, LITP et MSD sont à nouveau réalisées jusqu'à ce que les erreurs EPE soient inférieures au seuil.
Dans certains cas, il peut être nécessaire de modifier la topologie LO. Les étapes de procédé décrites précédemment doivent alors être exécutées à nouveau.
Une technique de correction optique basée sur un modèle MBOPC (Model-Based Optical Proximity Correction) a également été développée pour déterminer le seuil d'ouverture de la couche de réserve en fonction de la forme d'une courbe d'intensité de rayonnement sur la couche de réserve au travers du masque, la courbe d'intensité de rayonnement sur la couche de réserve pouvant être calculée pour n'importe quelle structure de motif imprimée sur le masque. Ainsi, la technique de correction MBOPC permet de prédire un seuil d'ouverture de la couche de réserve en fonction de variations de l'intensité du rayonnement appliqué à la couche de réserve au travers d'un masque. Les variations d'intensité de rayonnement appliqué à la couche de réserve au travers du masque peuvent être calculées pour n'importe quelle configuration de motif. La technique de correction MBOPC permet également de déduire les modifications à apporter aux caractéristiques géométriques des motifs pour obtenir sur une plaquette de semi-conducteur des structures ayant des formes aussi proches que possible d'une topologie souhaitée.
La définition d'un modèle est généralement effectuée conformément au procédé PRS2 représenté sur la figure 2. Le procédé PRS2 diffère du procédé PRS1 en ce qu'il comprend une étape de modélisation MDLG utilisant un logiciel de modélisation permettant de traiter les mesures EPE pour en extraire un modèle de seuil d'ouverture de la couche de réserve MDL. Le seuil d'ouverture de la couche de réserve correspond à l'intensité de rayonnement nécessaire pour percer entièrement la couche de réserve. Le masque MSK est ensuite corrigé à l'aide du modèle MDL pour former sur la plaquette W des structures se rapprochant de la topologie souhaitée LO. Si les mesures d'erreur EPE obtenues avec le nouveau masque sont satisfaisantes, le modèle est utilisé par le logiciel de production de masque pour générer d'autres masques ayant le même niveau d'intégration. Si au contraire, les mesures d'erreur sont trop importantes, les étapes MDLG, OPC, MW, LITP et MSD sont à nouveau exécutées jusqu'à obtenir un modèle permettant d'obtenir un masque corrigé satisfaisant.
Un modèle de type OPC comprend généralement un modèle optique et un modèle de traitement. La théorie optique à la base du modèle optique est parfaitement connue et les calculs correspondants peuvent être effectués avec précision (H. H. Hopkins, "The concept of partial cohérence in optics", In Proc. Royal Soc. Série A., Vol. 217, p. 408, 1953, and "On the diffraction theory of optical images", In Proc. Royal Soc. Série A., Vol. 217, n°1131 , p. 408-432, 1953). Les réglages des outils de lithographie sont nécessaires pour créer un modèle optique qui peut être adapté pour correspondre aux données empiriques. Des logiciels du marché ont été conçus pour effectuer des calculs approchés d'intensité de rayonnement à l'aide d'une décomposition en vecteurs propres (eigenvectors) de la fonction utilisée pour calculer une image dite "aérienne" des intensités de rayonnement appliquées à la couche de réserve au travers d'un masque. Ces calculs concernent des millions de structures en forme de polygone sur un masque réel, et donc ne sont pas envisageables dans un environnement industriel. Il est donc nécessaire d'effectuer des approximations en ne tenant compte que des vecteurs propres les plus "énergétiques". Toutefois, la génération d'un masque doit tenir compte de l'influence de ces approximations sur la précision obtenue.
Un modèle de traitement est principalement empirique. Les variations d'intensité de rayonnement sont simulées grâce au modèle optique en des points situés sur des segments de droite appelés "sites" traversant des bords des structures à réaliser sur une plaquette de semi-conducteur. La combinaison de cette simulation avec des mesures effectuées à l'aide d'un microscope électronique à balayage SEM (Scanning Electron Microscope) sur la plaquette de semi-conducteur sur de nombreuses structures permet d'effectuer une interpolation polynomiale qui est supposée prédire pour chaque site placé sur une structure, la position du seuil d'ouverture de la couche de réserve, sur la base d'une simulation d'image aérienne.
Un modèle de traitement MDL comprend donc classiquement un polynôme permettant de calculer une valeur approchée du seuil d'ouverture en fonction de paramètres de forme relatifs à la courbe d'intensité de rayonnement sur la couche de réserve au travers du masque, au voisinage d'un bord de structure. Les paramètres de forme de courbe d'intensité qui sont déterminés empiriquement, peuvent comprendre notamment des intensités maximum et minimum locales, une pente maximum de la courbe d'intensité (dérivée du premier ordre de la courbe), l'intensité au point où la pente de la courbe est maximum, la courbure (dérivée du second ordre) de la courbe au point où la pente de la courbe est maximum, les seuils empirique et théorique d'ouverture de la couche de réserve, et les valeurs théorique et empirique de l'erreur de placement de bord EPE du motif. Le polynôme de calcul du seuil d'ouverture de la couche de réserve est par exemple de la forme : thr = -0.74862 + 3.13872 SL - 1.95222 Sl_2 + 0.23562 IX -
0.65241 IX2 + 0.40022 iχ3 -0.05458 CRV + 0.00577 CRV2 (1 ) dans lequel SL est la pente maximum, IX la valeur maximum et CRV la courbure de la courbe d'intensité au point où la pente est maximum. La validation d'un modèle peut généralement être effectuée par une simulation dite "légère" (sparse). La simulation légère utilise le modèle MDL pour calculer l'intensité lumineuse dite "aérienne" (aerial intensity), c'est-à- dire sur la couche de réserve en des points situés sur des segments de droite appelés "sites" traversant des bords de formes à réaliser sur une plaquette de semi-conducteur.
Ainsi, sur la figure 2, le procédé PRS2 comprend une étape de simulation SIM permettant à partir du modèle MDL et du motif de test TP et/ou de la topologie LO, d'obtenir des mesures de simulation d'erreurs de placement de bords SEPE. Un modèle MDL permet donc notamment de prévoir les effets de déplacements de segments en terme d'erreur EPE, sans avoir à imprimer un masque et transférer le masque sur une plaquette de semi-conducteur.
Durant des premières étapes de modélisation, un modèle est extrait d'une topologie de masque et validé en appliquant un traitement de lithographie et gravure à une plaquette de semi-conducteur à l'aide d'un masque, et en effectuant des mesures de validation sur la plaquette traitée à partir d'images de la plaquette obtenues par exemple à l'aide d'un microscope électronique à balayage SEM. Bien entendu, d'autres systèmes capables d'atteindre des résolutions similaires à celle d'un SEM peuvent être utilisés, comme un microscope à force atomique AFM (Atomic-Force Microscope), un microscope à effet tunnel STM (Scanning-Tunneling Microscope), ou un microscope électronique en transmission TEM (Transmission Electron Microscope).
La figure 3 représente un exemple de structure dont le contour présente la forme d'un polygone M1. La figure 3 montre également les sites SS où sont effectuées des mesures. Le positionnement des sites SS sur le polygone M1 est effectué par l'utilisateur durant la constitution du modèle. Durant la constitution du modèle, chaque polygone M1 est fragmenté à l'aide d'un algorithme de fragmentation qui découpe le polygone formant le motif en segments, à raison d'un segment par site SS. Les segments du polygone M1 sont délimités sur la figure 3 par les points PF. La figure 3 montre également en superposition sur la structure M1 une structure M2 telle que simulée ou formée sur une plaquette W à partir de la structure M1. Il peut être observé que tous les angles de la structure M1 ont disparu dans la structure M2 en raison notamment des effets de la diffraction. Le modèle résultant des mesures EPE dépend des positions de site choisies.
La figure 4 représente une courbe d'intensité lumineuse l(x) représentative de l'intensité lumineuse appliquée à la couche de réserve, le long d'un site SS, x étant la distance en nm entre le point considéré et le bord de la structure. Sur la figure 4, la courbe C1 est comprise entre des valeurs d'intensité maximum IX et minimum IN et présente une pente maximum SL. Le point d'ouverture de la couche de réserve (x = 0) se trouve dans une zone où la courbe C1 atteint la pente maximum SL.
La figure 5 représente une structure MV dérivée de la structure M1 , après correction OPC. La structure dérivée MV a été obtenue en décalant vers l'extérieur les segments (par exemple sg1 ) correspondant à des zones en retrait (par rapport à la structure M1 ) dans la structure correspondante réalisée M2, et en décalant vers l'intérieur de la structure M1 , les segments (par exemple sg2) correspondant à des zones en excès (par rapport à la structure M1 ) dans la structure M2.
Des méthodes de simulation en deux dimensions, dites "denses", ont également été développées. Les simulations denses sont effectuées directement sur des images obtenues par exemple à l'aide d'un microscope électronique à balayage SEM, en comparant les contours polygonaux simulés avec ceux extraits des images. Les simulations denses permettent d'obtenir une plus grande précision et une plus grande exhaustivité, mais nécessitent des puissances et des temps de calcul plus importants. Pour réduire l'importance des calculs à effectuer, il peut être prévu d'appliquer une simulation dense uniquement au motif de test TP. D'une manière générale, le choix entre une simulation légère et une simulation dense dépend de la complexité et du niveau de précision de la topologie. En raison de son coût, la simulation dense n'est utilisée que lorsqu'elle est strictement nécessaire, notamment lorsque la précision des structures à former sur une plaquette de semi-conducteur atteint 45 nm ou est inférieure à cette valeur. Comme exposé précédemment, les structures corrigées à l'aide du modèle sont validées en les imprimant sur un masque, puis en les transférant sur une plaquette de semi-conducteur, et enfin en procédant à des mesures sur la plaquette. Cette validation qui fait intervenir des centaines de points de mesure est extrêmement consommatrice de temps et notamment de temps de calcul, et l'exploitation des données obtenues nécessite des compétences de haut niveau. Il résulte de ces inconvénients qu'il est impossible de contrôler toutes les structures d'un masque et de contrôler en temps réel les plaquettes dans une chaîne de production. Il n'existe en effet que très peu de manières conventionnelles de réaliser des contrôles sur des plaquettes en cours de traitement, après une exposition de lithographie et/ou un traitement de gravure. L'une de ces manières consiste à réaliser sur chaque niveau de masquage critique quelques mesures SEM de structures critiques sur des sites de mesure isolés, ou dans des zones plus larges, ou en utilisant un diffusiomètre (scatterometer) sur des zones de taille constante. Cette solution n'est pas totalement fiable, dans la mesure où elle ne permet pas de détecter tous les défauts susceptibles d'apparaître sur les plaquettes en production. Il n'est en effet pas possible de réaliser des mesures systématiques dans des zones où l'intensité lumineuse présente une forme défavorable.
Par ailleurs, de nombreux paramètres déterminent les conditions dans lesquelles les traitements sont appliqués à une plaquette de semiconducteur. Ces paramètres déterminent notamment les conditions d'éclairement, et en particulier l'intensité lumineuse appliquée au masque, la focalisation de la lumière sur la couche de réserve, l'épaisseur de la couche de réserve et les conditions d'application du traitement de gravure. Il s'avère que ces paramètres peuvent fluctuer notamment en fonction de conditions ambiantes jusqu'à induire des défauts de fabrication des circuits intégrés sur la plaquette. En l'absence de surveillance exhaustive de la fabrication de circuits intégrés, il n'est donc pas possible de garantir une précision et une qualité dans les chaînes de fabrication de grandes quantités.
Il est donc souhaitable de pouvoir surveiller en temps réel une chaîne de production pour détecter des dérives dans les réglages des paramètres de fabrication et notamment des phases de lithographie et de gravure. Par ailleurs, il peut être nécessaire de modifier des réglages de fabrication ou de modifier légèrement un masque. De telles modifications nécessitent de mesurer à nouveau des centaines de structures à l'aide d'un SEM. Chaque étape de validation nécessite de nombreuses heures d'utilisation d'un SEM, même si les mesures sont automatisées. Ces mesures requièrent également un important travail d'analyse par une personne hautement qualifiée. Il est nécessaire ensuite de mettre en œuvre plusieurs étapes de traitement d'une plaquette. Il est ainsi habituel d'utiliser à cet effet de grandes quantités de plaquettes de semi-conducteur pour effectuer des tests d'exploration. L'inspection rapide de tous les essais n'étant pas envisageable, il est nécessaire d'opérer des choix avant la validation OPC, avec le risque de finalement découvrir que le modèle n'est pas compatible avec le traitement de fabrication au moment de la vérification finale. Une idée de l'invention est de placer chaque segment de chaque polygone d'un masque réel dans un espace multidimensionnel à n dimensions, n étant le nombre de vecteurs propres considérés tels que mentionnés précédemment, de manière à obtenir une région dans laquelle sont localisés tous les segments. Cette région à n dimensions permet ensuite de définir des structures de contrôle qui sont localisées dans l'espace multidimensionnel légèrement en dehors de la région, et en nombre suffisant pour entourer cette région. Ces structures de contrôle sont rassemblées dans un motif de contrôle qui est inséré dans le masque et surveillé à partir d'une image SEM. En raison de leur position en dehors de la région à laquelle appartiennent les structures du masque, les structures de contrôle seront les premières à être soumises à des déformations détectables, s'il apparaît des dérives dans les différents réglages des traitements à appliquer aux plaquettes.
Ainsi, il est possible de surveiller l'évolution de l'ensemble du modèle sur chaque plaquette de semi-conducteur en cours de traitement en garantissant que si le motif de contrôle est correct, les autres motifs formés sur la plaquette sont corrects. La constitution d'un motif de contrôle permet également de valider plus rapidement un modèle dérivé d'un autre modèle précédemment validé, ou à l'inverse d'éliminer plus rapidement des solutions qui ne sont pas viables. La constitution d'un motif de contrôle permet également de sélectionner les modèles dérivés les plus aptes à subir avec succès l'épreuve de validation. Il en résulte un gain important en temps de cycle de développement.
Ainsi, dans un mode de réalisation, il est prévu un procédé de contrôle de la fabrication de circuits intégrés, comprenant des étapes consistant à : déterminer des paramètres caractéristiques d'une courbe d'intensité de rayonnement appliqué à une plaquette de semi-conducteur au travers d'un masque, en des zones critiques de structures à former sur la plaquette, et pour chacune des zones critiques, placer un point de mesure dans un espace multidimensionnel dont chaque dimension correspond à l'un des paramètres caractéristiques, en fonction de la valeur de chacun des paramètres caractéristiques de la courbe d'intensité dans la zone critique. Selon un mode de réalisation, le procédé comprend des étapes consistant à : placer dans l'espace multidimensionnel des points de contrôle répartis autour d'une région délimitée par des points de mesure les plus extrêmes, de manière à délimiter une enveloppe entourant la région, pour chaque point de contrôle, définir une structure de contrôle de manière à ce qu'une courbe d'intensité de rayonnement sur la structure de contrôle présente des valeurs de paramètres caractéristiques correspondant au point de contrôle, et appliquer à une plaquette de semi-conducteur un traitement faisant intervenir un masque contenant les structures de contrôle, pour transférer les structures de contrôle à la plaquette.
Selon un mode de réalisation, le procédé comprend une étape d'analyse des structures de contrôle transférées à la plaquette pour y détecter des défauts éventuels.
Selon un mode de réalisation, l'analyse des structures de contrôle comprend des étapes de formation d'une image des structures de contrôle transférées à la plaquette, et d'analyse de l'image pour y détecter des défauts. Selon un mode de réalisation, l'analyse d'image comprend une étape de comparaison de chaque structure de contrôle à une image de la structure de contrôle telle que transférée à une plaquette de semi-conducteur.
Selon un mode de réalisation, l'étape de comparaison d'image comprend des étapes de détection du nombre de polygones dans l'image et du nombre de polygones dans la structure de contrôle, de comparaison des nombres de polygones dans l'image et dans la structure de contrôle, et d'activation d'un signal d'erreur si l'étape de comparaison révèle une différence.
Selon un mode de réalisation, les structures de contrôle sont rassemblées dans un motif de contrôle dont la taille est telle qu'il peut être entièrement visualisé dans une seule image avec une définition suffisante pour y détecter des défauts.
Selon un mode de réalisation, les structures de contrôle sont placées dans le masque dans une zone non utilisée pour la fabrication de circuits intégrés. Selon un mode de réalisation, les structures de contrôle sont placées dans le masque dans une zone prévue pour le passage d'une ligne de découpe de la plaquette.
Selon un mode de réalisation, une structure de contrôle est dérivée d'une structure de zone critique correspondant à un point dans l'espace multidimensionnel proche du point de contrôle correspondant à la structure de contrôle.
Selon un mode de réalisation, le procédé comprend des étapes d'ajustement de la sensibilité de chaque structure de contrôle vis-à-vis d'une dérive d'un paramètre définissant des conditions de traitement d'une plaquette de semi-conducteur.
Selon un mode de réalisation, les paramètres caractéristiques d'une courbe d'intensité de rayonnement en une zone critique d'une structure à former sur la plaquette sont déterminés à l'aide d'un modèle de seuil d'ouverture d'une couche de réserve formée sur la plaquette. Selon un mode de réalisation, les structures de contrôle sont insérées dans plusieurs masques intervenant dans la fabrication des circuits intégrés sur une plaquette de semi-conducteur.
Selon un mode de réalisation, les structures de contrôle transférées à une plaquette de semi-conducteur par un masque sont analysées à plusieurs reprises à l'issue de traitements différents appliqués à la plaquette.
Selon un mode de réalisation, les traitements appliqués à une plaquette de semi-conducteur après lesquels est effectuée une analyse des structures de contrôle transférées à la plaquette, comportent au moins l'un des traitements comprenant un traitement de lithographie, un traitement de gravure, un traitement de planarisation, et un traitement de polissage.
Dans un mode de réalisation, il est également prévu un procédé de contrôle d'un masque de lithographie utilisé dans la fabrication de circuits intégrés sur une plaquette de semi-conducteur. Selon un mode de réalisation, le procédé de contrôle de masque comprend des étapes d'exécution du procédé de contrôle de fabrication tel que défini précédemment, le masque étant considéré non viable si l'analyse des structures de contrôle transférées à une plaquette de semi-conducteur révèle des défauts.
Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles :
- les figures 1 et 2 décrites précédemment représentent des étapes de mise au point du traitement OPC associé aux procédés de lithographie,
- la figure 3 décrite précédemment représente un exemple de structure présente sur un masque de lithographie,
- la figure 4 décrite précédemment, représente une courbe d'intensité lumineuse le long d'un site sur la couche de réserve formée sur une plaquette,
- la figure 5 décrite précédemment représente un exemple de structure corrigée, présente sur un masque de lithographie, dérivée de la structure représentée sur la figure 3,
- la figure 6 représente des étapes d'un procédé de contrôle selon un mode de réalisation,
- les figures 7 et 8 représentent des projections dans deux plans de l'espace modèle, de points correspondant chacun à un site de mesure sur une plaquette de semi-conducteur,
- la figure 9 représente un exemple de structure susceptible d'être formée sur une plaquette de semi-conducteur,
- la figure 10 représente une structure de contrôle dérivée de la structure représentée sur la figure 9,
- la figure 11 représente des courbes d'intensité lumineuse sur la couche de réserve, - la figure 12 représente un exemple de motif de contrôle comprenant la structure de contrôle de la figure 10,
- la figure 13 représente une plaquette de semi-conducteur,
- les figures 14A et 14B représentent une structure formée sur une plaquette de semi-conducteur, respectivement avec et sans défaut, - les figures 15 et 16 représentent d'autres structures formées sur une plaquette avec des défauts.
La figure 6 représente des étapes d'un procédé de contrôle PRS3 selon un mode de réalisation. Sur la figure 6, le procédé comprend une étape de génération CSG de structures de contrôle CS à partir d'une topologie de masque LO et d'un modèle MDL. Les structures de contrôle sont générées de manière à être plus sensibles à des dérives de paramètres de fabrication que les structures de circuit intégré à former sur une plaquette de semi-conducteur W. Durant une étape suivante MW, un masque MSK est généré à partir des structures de contrôle CS et de la topologie LO. Vient ensuite une étape de lithographie LITP suivie éventuellement d'une étape de gravure pour transférer le masque MSK à une couche de réserve préalablement déposée sur une plaquette de semi-conducteur W. Durant une étape suivante MSD, des mesures sont réalisées sur la plaquette W afin d'évaluer les caractéristiques MS des structures de contrôle CS transférées à la plaquette. Si les caractéristiques obtenues ne sont pas satisfaisantes, un nouveau cycle de génération et validation est réalisé pour modifier une ou plusieurs des structures de contrôle (étape CSG), les transférer à une plaquette W (étapes MW, LITP)1 et mesurer les caractéristiques MS des structures de contrôle CS transférées à la plaquette.
Si les caractéristiques obtenues sont satisfaisantes, les structures de contrôle obtenues à l'étape CSG sont validées et insérées dans les masques afin de surveiller les traitements de lithographie et de gravure appliqués à des plaquettes de semi-conducteur durant la fabrication de circuits intégrés. Ainsi, à la suite de l'étape LITP, des mesures sont réalisées sur les structures de contrôle validées (étape MSD), et si des erreurs ou des dérives sont observées dans les structures de contrôle transférées à la plaquette, un signal d'erreur ER est activé.
La validation des structures de contrôle peut être également effectuée en partie par des étapes de simulation SIM exploitant un modèle MDL et permettant d'estimer les caractéristiques SMS des structures transférées sur une plaquette W.
Un modèle peut être généré à partir de structures de test TP extraites des structures du masque, conformément au procédé PRS2 (Figure 2). La modélisation comprend une étape de détermination par mesure de paramètres caractérisant la courbe d'intensité lumineuse (telle que celle de la figure 4) sur la couche de réserve le long de sites de mesure SS sur les structures de test. Les paramètres caractérisant la courbe d'intensité lumineuse comprennent par exemple les valeurs minimum IN et maximum IX de la courbe, la pente maximum SL de la courbe et la courbure CRV soit au point où la pente de la courbe est maximum, soit au point d'intersection entre le site et le polygone initial, selon le type de modèle.
Par ailleurs, on définit un espace multidimensionnel appelé "espace modèle" dont chaque dimension correspond à un vecteur propre ou un paramètre, caractérisant la courbe d'intensité lumineuse, tel que IN, IX, SL, et CRV. Chaque site de mesure SS correspond donc à un point dans l'espace modèle. La figure 7 représente une projection des points P ainsi obtenus dans le plan (IX, SL). La figure 8 représente une projection des points P dans le plan (IN, IX). Tous les points P obtenus sont localisés dans un volume V délimité par les points les plus extrêmes. Le volume V peut être calculé à l'aide de la formule suivante :
I^max -™maκ SLmaχ CRVmaκ
V = J J I J . . . vxyz . . . dvdxdydz . . . (2)
dans laquelle IXmax, IXmin, INmin, INmax, SLmax, SLMin, CRVmax, et CRVmin sont les valeurs maximum et minimum des paramètres IX, IN1 SL et CRV pour tous les points P.
Les structures de contrôle sont ensuite déterminées en choisissant des points de contrôle correspondants dans l'espace modèle, autour du volume V et proches de celui-ci. Les points de contrôle sont également répartis autour du volume V d'une manière sensiblement homogène ou uniforme afin de délimiter une enveloppe entourant complètement le volume V. Le positionnement des points de contrôle peut être effectué à l'aide d'un logiciel de visualisation, permettant de visualiser le volume V dans différents plans. Ainsi, les figures 7 et 8 représentent des points de contrôle CP1 à CP10 qui ont été répartis autour du volume V à faible distance de ce dernier. Les figures 7 et 8 montrent également l'intersection approximative de l'enveloppe CE délimitée par les points CP1-CP10 avec les plans (IX, SL) et (IN, IX).
Le nombre de points de contrôle CP1-CP10 choisis est par exemple déterminé de manière à ce que toutes les structures de contrôle correspondant chacune à un point CP1-CP10 puissent être visualisées dans une seule ou deux images SEM ayant un rapport d'agrandissement suffisant pour y détecter des défauts éventuels. Par exemple, avec un rapport d'agrandissement de 25K, une image SEM correspond à une zone de 5 x 5 μm sur une plaquette de semi-conducteur. Les structures de contrôle sont réparties dans un motif de contrôle de forme rectangulaire de manière à être éloignées les unes des autres d'une distance minimum au delà de laquelle les structures n'interagissent pas entre elles. Cette distance minimum est appelée "diamètre optique". Si chaque structure de contrôle occupe une surface légèrement supérieure à 1 μm2, incluant une zone de garde autour de la structure de contrôle pour éviter les interactions avec les autres structures, une image SEM avec un rapport d'agrandissement de 4OK peut comprendre une dizaine de structures de contrôle.
Il est à noter que les points P situés sur ou au voisinage de l'axe IN = 0 sur la figure 8 correspondent à des valeurs inférieures à 1 %. Ces valeurs ne sont donc pas significatives en raison de la précision des calculs permettant de positionner les points dans l'espace modèle. C'est la raison pour laquelle des points de contrôle tels que CP4, CP6 et CP9 sur la figure 8 peuvent apparaître entourés de points P. Certains points P peuvent également apparaître en dehors de l'enveloppe CE en raison du fait que les figures 7 et 8 présentent une projection des points P dans un plan et que l'intersection de l'enveloppe CE avec le plan représentée sur les figures est dessinée d'une manière très approximative.
Durant une étape suivante, une structure de contrôle est générée pour chaque point de contrôle CP1-CP10 choisi. La génération d'une structure de contrôle correspondant à un point de contrôle peut être effectuée à partir d'une structure de circuit intégré correspondant à un point P proche du point de contrôle considéré. Ainsi, la figure 9 représente une structure de circuit intégré comprenant une ligne centrale 1 et dix polygones 2 en forme de I alignés perpendiculairement à la ligne centrale 1 , et répartis en deux rangées de cinq polygones, de part et d'autre de la ligne centrale 1. La ligne 1 présente une longueur L1 de 2,010 μm et une largeur L2 de 0,130 μm. La ligne 1 est espacée des polygones 2 d'une distance L3 de 0,110 μm. Chaque polygone 2 présente une longueur L4 de 1 ,650 μm et une partie centrale de largeur L5 égale à 0,134 μm. Les parties d'extrémité des polygones 2 présentent une largeur L6 de 0,159 μm. Les parties centrales des polygones 2 sont espacées les unes des autres d'une distance L7 de 0,186 μm. Cette structure correspond au point P1 ayant la plus petite valeur maximum d'intensité IX et la plus petite pente maximum SL sur les figures 7 et 8.
La figure 10 représente une structure de contrôle CS5 dérivée de la structure de circuit intégrée de la figure 9 et correspondant dans l'espace modèle au point de contrôle CP5. Le point CP5 correspond à des valeurs maximum d'intensité IX et de pente SL inférieures à celles du point P1 correspondant à la structure de la figure 9. La structure de contrôle CS5 comprend trois tronçons de ligne 3, 4, 5 parallèles et de même longueur LC51. Les tronçons 3, 4, 5 sont espacés d'une distance LC53. Le tronçon central 4 présente une largeur LC54 inférieure à la largeur LC52 des tronçons latéraux 3, 5. Pour passer de la structure de la figure 9 à la structure de contrôle
CS5, la ligne centrale 1 a été conservée, mais sa longueur a été réduite pour limiter la surface occupée par la structure de contrôle. La distance LC53 a été choisie égale à la distance L4 entre la ligne centrale 1 et les polygones 2. Les tronçons latéraux 3, 5 ont été choisis de manière à obtenir des paramètres optiques similaires, mais avec une valeur d'intensité maximum IX et une pente maximum SL inférieures. Pour réduire la valeur de la pente maximum SL, la largeur du tronçon central 4 est diminuée par rapport à celle la ligne 1. Ainsi, la largeur LC54 du tronçon 4 est choisie inférieure à la largeur LC52 de chacun des tronçons latéraux 3, 5. Dans l'exemple de la figure 10, LC51 = 0,800 μm, LC52 = 0,165 μm, LC53 = 0,110 μm et LC54 = 0,120 μm.
Il est à noter que ces valeurs sont choisies en conformité avec des spécifications DRM (Design RuIe Manual), avec quelques dérogations possibles dans une faible mesure. Ainsi, dans l'exemple précédent, la largeur de la ligne centrale est inférieure de 10 nm à la largeur minimum d'une structure indiquée dans les spécifications.
Durant une étape suivante, une courbe de simulation d'intensité lumineuse au niveau de la couche de réserve le long de chaque site (SS5 pour la structure de contrôle CP5) de chaque structure de contrôle est tracée de manière à déterminer la position de la structure de contrôle dans l'espace modèle. La figure 11 représente des exemples de courbes C10 à C13 de pourcentage d'intensité lumineuse en fonction de la position le long d'un site sur une structure de contrôle.
Chaque structure de contrôle obtenue est modifiée itérativement pour atteindre le point CP1-CP10 souhaité dans l'espace modèle. Ainsi, sur la figure 11 , la courbe C10 a été obtenue le long du site SS5 dans une structure d'origine dérivée de la structure de la figure 9. Les courbes C11 et C12 ont été obtenues avec des structures intermédiaires, et la courbe C13 a été obtenue avec la structure finale telle que représentée sur la figure 10 avec les dimensions LC51-LC54 telles que spécifiées précédemment.
Les structures de contrôle obtenues sont réparties dans une zone rectangulaire de manière à former un motif de contrôle qui peut être visualisé en une seule image SEM avec une résolution suffisante pour permettre la détection d'éventuels défauts. La figure 12 représente un exemple d'un tel motif de contrôle CS. Sur la figure 12, le motif de contrôle CS présente une forme carrée, par exemple de 5 μm de côté, dans laquelle sont réparties dix structures de contrôle CS1-CS10 correspondant aux dix points de contrôle CP1-CP10. Chaque structure CS1-CS10 comprend un site de mesure SS1- SS10. Les structures CS1-CS10 sont suffisamment espacées les unes des autres dans le motif CS pour ne pas interférer entre elles. A cet effet, la distance minimum entre deux structures de contrôle est choisie supérieure ou égale au diamètre optique. Dans l'exemple de la figure 12, le diamètre optique est inférieur à 1 ,024 μm.
La structure CS1 comprend deux tronçons de ligne identiques, alignés et espacés d'une distance LC13. Chaque tronçon de ligne présente une largeur LC11 et une longueur LC12. Dans l'exemple de la figure 12, LC11 = 0,120 μm, LC12 = 0,855 μm et LC13 = 0,400 μm.
Chacune des structures CS2, CS6, CS9 et CS10 comprend deux rectangles identiques, alignés et espacés d'une distance LC23, LC63, LC93, LC103. Les bords alignés des deux rectangles présentent une longueur LC22, LC62, LC92, LC102. Les autres bords des deux rectangles présentent une longueur de LC21 , LC61 , LC91 , LC101. Dans l'exemple de la figure 12, LC21 = 0,500 μm, LC22 = 0,415 μm, LC23 = 0,390 μm, LC61 = 0,800 μm, LC62 = 0,375 μm, LC63 = 0,180 μm, LC91 = 0,800 μm, LC92 = 0,335 μm, LC93 = 0,230 μm, LC101 = 0,400 μm, LC102 = 0,360 μm et LC103 = 0,132 μm.
La structure CS3 présente la forme d'un H, avec deux tronçons de ligne parallèles et un tronçon de ligne perpendiculaire reliant les deux tronçons de lignes parallèles en leur zone médiane. Les tronçons de ligne parallèles présentent une longueur LC31 et une largeur LC32, et sont espacés entre eux d'une distance LC33. Le tronçon de ligne perpendiculaire présente une largeur LC34. Dans l'exemple de la figure 12, LC31 = 1 ,270 μm, LC32 = 0,128 μm, LC33 = 0,194 μm et LC34 = 0,110 μm. La structure CS4 comprend un unique tronçon de ligne ayant une largeur LC41 et une longueur LC42. Dans l'exemple de la figure 12, LC41 = 0,120 μm et LC42 = 0,950 μm.
La structure CS7 comprend deux tronçons de ligne identiques, alignés et espacés d'une distance LC73. Chaque tronçon de ligne présente une largeur LC71 et une longueur LC72. Les zones en regard des deux tronçons de ligne présentent une plus grande largeur LC74 et s'étendent sur une longueur LC75. Dans l'exemple de la figure 12, LC71 = 0,129 μm,
LC72 = 0,750 μm, LC73 =0,132 μm, LC74 = 0,169 μm et LC75 = 0,104 μm.
La structure CS8 comprend trois tronçons de ligne parallèles, d'une longueur LC81 et espacés d'une distance LC83, dont un tronçon de ligne central ayant une largeur LC84, et deux tronçons de ligne latéraux ayant une largeur LC82. Dans l'exemple de la figure 12, LC81 = 0,800 μm, LC82 = 0,165 μm, LC83 = 0,140 μm et LC84 = 0,130 μm.
Le motif de contrôle CS est ensuite placé dans le masque correspondant au traitement à contrôler. Le motif de contrôle CS peut être placé dans une zone non utilisée du masque, par exemple sur une ligne de découpe (scribe line). La figure 13 représente une plaquette de semiconducteur W sur laquelle apparaissent les lignes de découpe SCL prévues pour diviser la plaquette en microplaquettes MP comportant chacune un circuit intégré. La figure 13 montre également un champ d'exposition EF qui est appliqué à la plaquette à chaque traitement de lithographie. Dans l'exemple de la figure 13, le champ d'exposition EF couvre une surface correspondant à 42 microplaquettes MP. Les lignes de découpe SCL peuvent en effet présenter une largeur suffisante (environ 80 à 100 μm dans l'exemple des figures 9, 10 et 12) pour y insérer un motif d'environ 5 x 5 μm. Si davantage de structures de contrôle sont nécessaires pour garantir une probabilité suffisante de détection d'un défaut de traitement, il peut être envisagé de disposer les structures de contrôle dans deux motifs de contrôles qui sont placés dans une zone inutilisée du masque, par exemple sur une ligne de découpe. Il est alors nécessaire d'acquérir et d'analyser deux images SEM.
Le motif de contrôle peut bien entendu être placé dans des zones prévues pour recevoir des structures de circuit intégré. Cette mesure peut être appliquée notamment lorsque les lignes de découpe sont très étroites ou lorsque les microplaquettes sont très petites.
Le masque ainsi modifié est ensuite transféré à une plaquette de semi-conducteur. Un motif de contrôle peut être ainsi conçu et inséré dans chaque masque utilisé pour fabriquer un circuit intégré sur une plaquette de semi-conducteur W, chaque motif de contrôle pouvant ensuite être vérifié à la suite de chaque traitement de lithographie, de gravure, appliqué à la plaquette, et plus généralement à chaque traitement susceptible de réaliser ou de modifier des formes sur la plaquette, tel que les traitements de polissage, et planarisation mécanique ou chimique.
Pour exploiter les motifs de contrôle ainsi réalisés, il suffit de prévoir dans la chaîne de traitement, l'acquisition d'une image du motif de contrôle après chaque traitement. L'image du motif de contrôle sur la plaquette de semi-conducteur est ensuite analysée pour déterminer la fiabilité du traitement qui vient d'être réalisé. Cette analyse peut comprendre une détection automatique du nombre de polygones dans le motif de contrôle. Si le nombre de polygones détectés ne correspond pas au nombre de polygones prévus dans le motif de contrôle, cela signifie qu'un ou plusieurs polygones ont été divisés (cas de discontinuités) ou au contraire qu'un ou plusieurs polygones ont été reliés (cas de pontages). Dans ce cas, le signal d'erreur ER est activé. Les figures 14A, 14B représentent une structure transférée sur une plaquette de semi-conducteur et comprenant trois tronçons de lignes. La figure 14A illustre le cas où la structure a été correctement transférée à la plaquette, et la figure 14B, le cas où un pontage s'est formé entre les trois tronçons de ligne. Les figures 15 et 16 représentent des parties de polygones transférés sur une plaquette. La figure 15 représente des pontages D1 , D2 formés entre des extrémités de tronçons de ligne. La figure 16 représente une séparation D3 non désirée d'un polygone en deux polygones disjoints.
L'analyse de l'image du motif de contrôle peut également être effectuée manuellement, par exemple en superposant l'image du motif au motif de contrôle tel qu'il a été inséré dans le masque. Une analyse plus fine peut également être effectuée en cherchant à détecter des variations importantes d'épaisseur (ou de positions de bords) des polygones du motif de contrôle, sans attendre que des polygones de contrôle soient fusionnés ou séparés en deux parties.
Le procédé qui vient d'être décrit peut comprendre des étapes itératives d'amélioration du motif de contrôle CS consistant à modifier des structures de contrôle du motif jusqu'à l'obtention d'un résultat satisfaisant, notamment en terme de positionnement de chaque point de contrôle CP1- CP10 correspondant dans l'espace modèle aux structures de contrôle CS1- CS10, par rapport au volume V rassemblant tous les points correspondant aux formes du masque. Des étapes itératives peuvent également être prévues pour ajuster la sensibilité des structures de contrôle à des variations des conditions de réalisation des traitements de lithographie et gravure. Ainsi, le motif de contrôle peut être transféré sur une plaquette W, notamment sous différentes conditions d'éclairement de la couche de réserve, de focalisation de la lumière sur la couche de réserve, en faisant varier l'épaisseur de la couche de réserve, ou les conditions du traitement de gravure. Le procédé tel que précédemment décrit peut également être appliqué à la validation d'un masque. Si les structures de contrôle dérivées du masque ne peuvent pas être réalisées sans défaut, cela signifie que le masque ne permet pas de fabriquer des structures de circuit intégré avec une fiabilité suffisante. II apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et d'applications. En particulier, l'invention peut s'appliquer à d'autres traitements intervenant dans la fabrication de circuits intégrés, et en particulier à tous les traitements susceptibles de modifier les formes de structures formées dans ou sur une plaquette de semi-conducteur. Par ailleurs, la détection d'erreurs dans les structures de contrôle peut être également effectuée structure par structure, à partir d'une image de chaque structure de contrôle. Il n'est ainsi pas nécessaire que toutes les structures de contrôle soient rassemblées dans un motif de forme rectangulaire.

Claims

REVENDICATIONS
1. Procédé de contrôle de la fabrication de circuits intégrés, comprenant des étapes consistant à : déterminer des paramètres caractéristiques d'une courbe d'intensité de rayonnement appliqué à une plaquette de semi-conducteur (W) au travers d'un masque (MSK), en des zones critiques (SS) de structures à former sur la plaquette, et pour chacune des zones critiques, placer un point de mesure (P) dans un espace multidimensionnel dont chaque dimension correspond à l'un des paramètres caractéristiques (IX, IN, SL, CRV), en fonction de la valeur de chacun des paramètres caractéristiques de la courbe d'intensité dans la zone critique, caractérisé en ce qu'il comprend des étapes consistant à : placer dans l'espace multidimensionnel des points de contrôle (CP1- CP10) répartis autour d'une région délimitée par des points de mesure les plus extrêmes, de manière à délimiter une enveloppe (CE) entourant la région, pour chaque point de contrôle, définir une structure de contrôle (CS1- CS10) de manière à ce qu'une courbe d'intensité de rayonnement sur la structure de contrôle présente des valeurs de paramètres caractéristiques correspondant au point de contrôle, appliquer à une plaquette de semi-conducteur (W) un traitement faisant intervenir un masque (MSK) contenant les structures de contrôle, pour transférer les structures de contrôle à la plaquette.
2. Procédé selon la revendication 1 , comprenant une étape d'analyse des structures de contrôle transférées à la plaquette pour y détecter des défauts éventuels.
3. Procédé selon la revendication 2, dans lequel l'analyse des structures de contrôle (CS1-CS10) comprend des étapes de formation d'une image des structures de contrôle transférées à la plaquette (W), et d'analyse de l'image pour y détecter des défauts.
4. Procédé selon la revendication 3, dans lequel l'analyse d'image comprend une étape de comparaison de chaque structure de contrôle (CS1- CS10) à une image de la structure de contrôle telle que transférée à une plaquette de semi-conducteur (W).
5. Procédé selon la revendication 4, dans lequel l'étape de comparaison d'image comprend des étapes de détection du nombre de polygones dans l'image et du nombre de polygones dans la structure de contrôle (CS1-CS10), de comparaison des nombres de polygones dans l'image et dans la structure de contrôle, et d'activation d'un signal d'erreur (ER) si l'étape de comparaison révèle une différence.
6. Procédé selon l'une des revendications 1 à 5, dans lequel les structures de contrôle (CS1-CS10) sont rassemblées dans un motif de contrôle (CS) dont la taille est telle qu'il peut être entièrement visualisé dans une seule image avec une définition suffisante pour y détecter des défauts.
7. Procédé selon l'une des revendications 1 à 6, dans lequel les structures de contrôle (CS1-CS10) sont placées dans le masque (MSK) dans une zone non utilisée pour la fabrication de circuits intégrés.
8. Procédé selon l'une des revendications 1 à 7, dans lequel les structures de contrôle (CS1-CS10) sont placées dans le masque (MSK) dans une zone prévue pour le passage d'une ligne de découpe (SCL) de la plaquette (W).
9. Procédé selon l'une des revendications 1 à 8, dans lequel une structure de contrôle (CS1-CS10) est dérivée d'une structure de zone critique correspondant à un point dans l'espace multidimensionnel proche du point de contrôle (CP1-CP10) correspondant à la structure de contrôle.
10. Procédé selon l'une des revendications 1 à 9, comprenant des étapes d'ajustement de la sensibilité de chaque structure de contrôle (CS 1- CS10) vis-à-vis d'une dérive d'un paramètre définissant des conditions de traitement d'une plaquette de semi-conducteur (W).
11. Procédé selon l'une des revendications 1 à 10, dans lequel les paramètres caractéristiques d'une courbe d'intensité de rayonnement en une zone critique d'une structure à former sur la plaquette sont déterminés à l'aide d'un modèle de seuil d'ouverture d'une couche de réserve formée sur la plaquette (W).
12. Procédé selon l'une des revendications 1 à 11 , dans lequel les structures de contrôle (CS1-CS10) sont insérées dans plusieurs masques (MSK) intervenant dans la fabrication des circuits intégrés sur une plaquette de semi-conducteur (W).
13. Procédé selon l'une des revendications 1 à 12, dans lequel les structures de contrôle (CS1-CS10) transférées à une plaquette de semi- conducteur (W) par un masque (MSK) sont analysées à plusieurs reprises à l'issue de traitements différents appliqués à la plaquette.
14. Procédé selon la revendication 13, dans lequel les traitements appliqués à une plaquette de semi-conducteur (W) après lesquels est effectuée une analyse des structures de contrôle (CS1-CS10) transférées à la plaquette, comportent au moins l'un des traitements comprenant un traitement de lithographie, un traitement de gravure, un traitement de planarisation, et un traitement de polissage.
15. Procédé de contrôle d'un masque de lithographie utilisé dans la fabrication de circuits intégrés sur une plaquette de semi-conducteur, caractérisé en ce qu'il comprend des étapes d'exécution du procédé selon l'une des revendications 1 à 14, le masque (MSK) étant considéré non viable si l'analyse des structures de contrôle (CS1-CS10) transférées à une plaquette de semi-conducteur (W) révèle des défauts.
EP09746131A 2008-05-15 2009-05-01 Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc Withdrawn EP2277084A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0802627A FR2931292A1 (fr) 2008-05-15 2008-05-15 Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc
PCT/IB2009/005487 WO2009138835A1 (fr) 2008-05-15 2009-05-01 Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc

Publications (1)

Publication Number Publication Date
EP2277084A1 true EP2277084A1 (fr) 2011-01-26

Family

ID=39832263

Family Applications (1)

Application Number Title Priority Date Filing Date
EP09746131A Withdrawn EP2277084A1 (fr) 2008-05-15 2009-05-01 Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc

Country Status (5)

Country Link
US (1) US8661373B2 (fr)
EP (1) EP2277084A1 (fr)
CN (1) CN102027418B (fr)
FR (1) FR2931292A1 (fr)
WO (1) WO2009138835A1 (fr)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102193304B (zh) * 2010-03-12 2012-12-05 中芯国际集成电路制造(上海)有限公司 光掩模版和使用所述光掩模版的测试方法
WO2012093275A1 (fr) * 2011-01-07 2012-07-12 University Of Calcutta Procédés et systèmes configurés pour calculer une zone de garde d'un objet tridimensionnel
US9147033B2 (en) * 2013-09-11 2015-09-29 United Microelectronics Corp. Method of making photomask layout and method of forming photomask including the photomask layout
US9518932B2 (en) * 2013-11-06 2016-12-13 Kla-Tencor Corp. Metrology optimized inspection
US9779202B2 (en) * 2015-06-22 2017-10-03 Kla-Tencor Corporation Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements
KR102466464B1 (ko) * 2015-08-03 2022-11-14 삼성전자주식회사 광 근접 보정을 위해 초기 바이어스 값을 제공하는 방법, 및 그 초기 바이어스 값에 기초한 광 근접 보정을 수반하는 마스크 제작 방법
US9929045B2 (en) * 2016-07-14 2018-03-27 Taiwan Semiconductor Manufacturing Company Ltd. Defect inspection and repairing method and associated system and non-transitory computer readable medium
WO2018125220A1 (fr) * 2016-12-30 2018-07-05 Intel Corporation Systèmes, procédés et appareils permettant de mettre en œuvre une modélisation opc par apprentissage automatique sur des images optiques 2d simulées pour des processus sed et post sed
CN111488720B (zh) * 2020-04-08 2022-11-11 湖南大学 一种获取电路连线拓扑信息的方法、装置及设备
CN111367149B (zh) * 2020-04-10 2021-04-20 联合微电子中心有限责任公司 曲线图形光学邻近修正方法
TWI877374B (zh) * 2020-06-05 2025-03-21 美商新思科技股份有限公司 校正在精簡模型中的隨機訊號的方法及系統

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0932194A1 (fr) * 1997-12-30 1999-07-28 International Business Machines Corporation Méthode et système de surveillance interactive in-situ de fabrication de galettes semi-conductrices
US20030051224A1 (en) * 2001-09-07 2003-03-13 I-Hsiung Huang Aggressive optical proximity correction method
DE60214506T2 (de) * 2001-10-09 2007-05-16 Asml Masktools B.V. Methode zur Kalibrierung und Optimierung einer 2-dimensionalen Modellierung von Mustern
JP4302965B2 (ja) * 2002-11-01 2009-07-29 株式会社日立ハイテクノロジーズ 半導体デバイスの製造方法及びその製造システム
CN1285012C (zh) * 2003-08-25 2006-11-15 南亚科技股份有限公司 光学接近修正方法
US7678516B2 (en) * 2004-07-22 2010-03-16 Kla-Tencor Technologies Corp. Test structures and methods for monitoring or controlling a semiconductor fabrication process

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2009138835A1 *

Also Published As

Publication number Publication date
WO2009138835A1 (fr) 2009-11-19
US8661373B2 (en) 2014-02-25
CN102027418B (zh) 2013-01-02
FR2931292A1 (fr) 2009-11-20
CN102027418A (zh) 2011-04-20
US20110057333A1 (en) 2011-03-10

Similar Documents

Publication Publication Date Title
WO2009138835A1 (fr) Procede de controle en temps reel de la fabrication de circuits integres a l'aide de structures de controle localisees dans l'espace modele opc
US12547082B2 (en) Combining physical modeling and machine learning
KR102431942B1 (ko) 비대칭 구조체의 치수의 검출 및 측정
KR102317060B1 (ko) 패턴화된 웨이퍼 특성화를 위한 방법 및 장치
CN110062952B (zh) 同时多重角度光谱
CN106796105B (zh) 多重图案化工艺的度量
CN106663646B (zh) 基于代理结构的测量的信号响应计量
US10712145B2 (en) Hybrid metrology for patterned wafer characterization
US8930156B2 (en) Metrology through use of feed forward feed sideways and measurement cell re-use
KR20180123162A (ko) 다중 처리 단계로부터의 정보로 반도체 계측
TW202018430A (zh) 用於基於影像之疊對量測之信號回應計量
US20240069445A1 (en) Self-supervised representation learning for interpretation of ocd data
US20230017097A1 (en) Detecting outliers and anomalies for ocd metrology machine learning
WO2015136533A1 (fr) Structures de test et technique de métrologie utilisant les structures de test pour une mesure dans des structures mises en motifs
WO2015025098A1 (fr) Procédé de calibration d'une technique de caractérisation cd-sem
US7566517B1 (en) Feature printability optimization by optical tool
KR20220050664A (ko) 패턴 특성의 예측을 위한 딥 러닝 모델의 학습 방법 및 반도체 소자 제조 방법
US12532710B2 (en) Measurements of semiconductor structures based on spectral differences at different process steps
CN119301438A (zh) 用于基于微分测量信号的半导体结构的测量的方法及系统
KR20250005078A (ko) 풀-웨이퍼 계측 업-샘플링
FR3101941A1 (fr) Procédé de fabrication d’un étalon de rugosité de contour
US20250053098A1 (en) Spatially-varying spectral metrology for local variation detection
KR100672691B1 (ko) 반도체 소자의 패턴 측정 방법
KR100711923B1 (ko) 반도체 소자의 보이드 검출 방법
Weidner et al. Model-free and model-based methods for dimensional metrology during the lifetime of a product

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20101015

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA RS

DAX Request for extension of the european patent (deleted)
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20131203