EP2181520A2 - Sendeempfängerschaltungen - Google Patents

Sendeempfängerschaltungen

Info

Publication number
EP2181520A2
EP2181520A2 EP08787301A EP08787301A EP2181520A2 EP 2181520 A2 EP2181520 A2 EP 2181520A2 EP 08787301 A EP08787301 A EP 08787301A EP 08787301 A EP08787301 A EP 08787301A EP 2181520 A2 EP2181520 A2 EP 2181520A2
Authority
EP
European Patent Office
Prior art keywords
terminal
signal
circuit
voltage
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP08787301A
Other languages
English (en)
French (fr)
Inventor
Stephan Bolz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aumovio Germany GmbH
Original Assignee
Continental Automotive Technologies GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Continental Automotive Technologies GmbH filed Critical Continental Automotive Technologies GmbH
Publication of EP2181520A2 publication Critical patent/EP2181520A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching

Definitions

  • the present invention relates to a transceiver circuit that supports bidirectional operation. More particularly, the present invention relates to a bidirectional transceiver circuit that is signal compatible with JEDEC SSTL 2. The present invention further relates to a differential transceiver circuit which supports bidirectional operation and is signal compatible with JEDEC SSTL 2. Finally, the present invention relates to transceiver circuits that enable the construction of a bus system in cooperation with said bidirectional transceiver circuits.
  • the performance of modern microcontroller and microprocessor systems is essentially determined by the access time of the arithmetic unit to stored data.
  • a part of the program and data memory is usually integrated together with the arithmetic unit on a chip (often referred to as a cache).
  • Limiting factors for the size of this memory are chip area and manufacturing costs.
  • the chip area generally grows with integration, and the chip area also increases the chip production reject rate, which in turn reduces the profitability of the manufacturing process. Therefore, in practice, a size is selected for the program and data memory integrated on a chip together with the arithmetic unit, which represents a favorable compromise between economic aspects and technical requirements.
  • the size of this memory does not correspond to the total memory requirement for a given microcontroller or microprocessor system. It follows that a part the memory must be provided as external memory outside the controller / processor chip.
  • Line adaptation means that the source impedance and / or the termination impedance correspond to the line impedance.
  • the inductive and capacitive components of said impedances can be neglected relative to the resistive component, so that adaptation (approximately) can be achieved by selecting the source resistance R q and / or the terminating resistor R a equal to the line resistance Ri.
  • R q R i, R a ⁇ R i 2.
  • R q ⁇ R i, R a R i 3.
  • Shown schematically in FIG. 1 is a simplified transmission path 100 comprising a signal source 110, a signal line 120 and a signal sink 130.
  • the signal source has the source resistance R q , the signal sink the terminating resistor R a and the signal line the line resistance Ri.
  • R q Ri, R a ⁇ Ri
  • the source resistance R q corresponds to the line resistance Ri.
  • the termination resistance R a is chosen in practice in this configuration as against infinity (R a ⁇ ⁇ ).
  • a rising signal edge at the signal source 110 is halved at the voltage divider Rq, Ri and travels at the propagation speed through the signal line 120.
  • Rq voltage divider
  • This configuration is suitable only for unidirectional data transmission from a signal source (e.g., a series resistor gate output) to a high impedance signal sink (e.g., gate input). Because of the signal distortion, it makes no sense to connect further gate inputs along the signal line 120.
  • a signal source e.g., a series resistor gate output
  • a high impedance signal sink e.g., gate input
  • the terminating resistor R a corresponds to the line resistance Ri.
  • the source resistance R q is designed in this configuration, for example, as going to zero.
  • a rising signal edge at the signal source 110 is fed at full amplitude into the signal line 120 and travels at the propagation speed through the signal line 120.
  • the energy in R a is absorbed so that no energy returns to the signal source 110.
  • Along the line 120 is an edge with the amplitude of
  • This configuration is suitable for unidirectional data transmission from a signal source (e.g., gate output) to a matched signal sink (e.g., gate input with termination resistance). There is no signal distortion, and it is therefore possible to connect further high-impedance signal sinks (eg gate inputs without terminating resistor) along the signal line 120.
  • a signal source e.g., gate output
  • a matched signal sink e.g., gate input with termination resistance
  • Both the source resistance R q and the termination resistance R a correspond to the line resistance Ri.
  • a rising signal edge at the signal source 110 is halved at the voltage divider R q , Ri and travels at the propagation speed through the signal line 120.
  • the energy in R a so that no energy is available to signal source 110 runs back. If, due to a slight mismatch, some of the energy returns, this part of the energy is then absorbed at the source resistance R q .
  • an edge with half the amplitude of the source signal is observed, which favors a digital signal evaluation.
  • This configuration is particularly well suited for bi-directional data transfer from a data source (e.g., a series resistor with a series resistor) to a matched sink (e.g., gate input with termination resistance), because of the symmetry properties of this configuration it is readily possible to swap source and drain. In addition, no signal distortion takes place, and it is therefore possible to connect further high-impedance signal sinks along the signal line 120.
  • a data source e.g., a series resistor with a series resistor
  • a matched sink e.g., gate input with termination resistance
  • a special feature of this configuration is the fact that at the entrance of the sink only half the voltage of the signal generated by the source is applied. In a microcontroller system with a standard operating voltage of 2.5V, the signal swing is thus 1.25V. As a rule, therefore, a receiver with defined detection thresholds for the states HIGH and LOW is required for reliable detection of the transmitted data.
  • the same principle of operation is also found in Figures 4, 9, 12 and 13a, wherein in Figures 12 and 13a so-called differential characteristics are shown.
  • a transceiver circuit according to the invention comprises:
  • a second terminal for feeding a data signal to be transmitted
  • a third terminal for outputting a data signal
  • Ground level corresponds to if a LOW signal is applied to the second terminal, the effective source resistance in both cases being approximately equal to the resistance of the transmission line in order to achieve a transmitter-side line adaptation.
  • this transceiver circuit is first seen in the fact that with a circuit both transmission and reception is possible and thus bidirectional transmission lines can be constructed, which can be operated by selecting a suitable operating voltage signal compatible with JEDEC SSTL 2. From JEDEC SSTL 2, however, circuits are known that are suitable for unidirectional operation.
  • Another advantage is that the circuit according to the invention is not dependent on a termination voltage V ⁇ . This voltage provided in JEDEC SSTL 2 is therefore not needed for the present circuit.
  • the invention further relates to a transceiver circuit, which can be connected to an existing bidirectional transmission line and thus enables a signal-compatible with JEDEC SSTL 2 bus operation.
  • a bus operation is not provided in JEDEC SSTL 2 and becomes possible only by using this aspect of the invention.
  • a transceiver circuit according to this aspect of the invention comprises:
  • a second terminal for feeding a data signal to be transmitted
  • a third terminal for outputting a data signal
  • a fourth connection for a transmission line
  • a transceiver circuit for driving a differential link i. a transmission path having two transmission lines, over which a data signal to be transmitted are transmitted simultaneously with opposite signal level and which allows reproduction of the transmitted signal on the receiver side regardless of any deviations of the transmitter and receiver side operating voltage or ground potentials.
  • a limitation is given only by the common mode range of transmitter and receiver.
  • a transceiver according to this aspect of the invention comprises: a first terminal for inputting a transmit / receive select signal;
  • a second terminal for feeding a data signal to be transmitted
  • a third terminal for outputting a data signal
  • a fourth connection for a first transmission line
  • circuit means which: provide a voltage corresponding to approximately half the operating voltage in response to a receive signal at the first terminal at the fourth terminal and at the fifth terminal, wherein the terminal resistance effective at the fourth terminal is approximately equal to the resistance of the first transmission line, at a receiver side lead match wherein the terminator effective at the fifth terminal is approximately equal to the resistance of the second transmission line to achieve receiver side line matching, and wherein the signals received over the transmission lines are evaluated and output as a received data signal at the third terminal; and
  • the present invention provides a circuit for expansion to a bus system.
  • the invention relates to data transmission systems with bidirectional transmission and bus systems using said transceiver circuits.
  • FIG. 1 shows a simplified transmission path in a schematic representation
  • FIG. 2 shows a first transceiver circuit
  • FIG. 3 shows a bidirectional data transmission system comprising two identically constructed transceivers according to FIG. 2;
  • FIG. 4 shows a circuit for detecting the state of the transmission line;
  • 5 shows a differential bidirectional data transmission system comprising two identically constructed differential transceivers;
  • FIG. 6 shows a circuit for state detection of the transmission line for a differential bidirectional data transmission system
  • FIG. 7 shows a circuit for connecting additional sources or sinks to a data transmission system according to FIG. 3
  • FIG. and FIG. 8 shows a circuit for connecting additional sources or sinks to a data transmission system according to FIG. 5.
  • FIG. 2 shows a transceiver circuit 200 in accordance with an exemplary embodiment of the present invention with which an interface to a transmission line 240 can be signal-conformed to JEDEC SSTL 2.
  • Transceiver 200 has five ports 201-205, namely, a first port 201 for inputting a transmission / reception selection signal, a second port 202 for inputting a data signal to be transmitted, a third port
  • the terminal 205 for feeding the reference voltage is not required in each embodiment of the invention, since it is readily possible, for example by means of voltage dividers, the reference For example, the circuit voltage can be obtained from the operating voltage.
  • Transceiver 200 consists of two circuit parts, wherein the send / receive selection signal at the first terminal 201 signals whether the circuit 200 operates in the receive mode or in the transmit mode, in the present embodiment, a LOW level at the first terminal 201, the circuit in the receive mode and a HIGH level puts the circuit in the transmit mode.
  • the inverting input is connected to the fourth terminal 204 and thus to the transmission line 240.
  • the output of the comparator 220 is connected to the terminal 203 and thus provides the received signal RXD. If the voltage at the I / O terminal 204 of the circuit 200 is greater than V re f plus half the hysteresis voltage, the RXD terminal 203 is high.
  • RXD terminal 203 will be low.
  • the switching level for example, those of Tables 2 and 3 of the aforementioned JEDEC specification can be provided.
  • the transmission part of the circuit 200 consists of two NAND gates 211, 212 and two XOR gates 213, 214 and the resistors 231, 232, via which the I / O terminal 204 of the circuit and thus the transmission line 240 to the outputs of XOR Gate 213, 214 is coupled. Since the connection of the I / O port 204 to the receive comparator 220 is permanent, data to be input to the TXD port 202 and sent over the transmission line 240 may be checked at the RXD port 203. receive mode
  • a LOW signal is applied to the first terminal 201.
  • This LOW signal is applied to both inputs of the first NAND gate 211, whose output is therefore a HIGH signal, which is applied to the first input 1 of the first XOR gate 213.
  • any other logic circuit may be provided which causes inversion of the signal at the REC / TRAN terminal 201, e.g. an inverter.
  • the use of a NAND gate 211 has the advantage that the output signal is subject to the same delays as the signal output from the second NAND gate 212, which would not always be the case in the case of differently selected gates 211, 212.
  • the LOW signal at the first terminal 201 is also located at the first input 4 of the second NAND gate, the output of which therefore independent of the signal at the second input 5 is a HIGH signal which equally to the second input 2 of the first XOR gate 213 and is supplied to the first input 4 of the second XOR gate 214.
  • the first XOR gate 213 thus receives a HIGH signal at both inputs 1 and 2 in the receive mode and therefore outputs a LOW signal.
  • the second XOR gate 214 functions here as a simple signal forwarding, since the second input 5 of the second XOR gate 214 is grounded and its output thus follows the signal applied to the first input 4 (here: HIGH).
  • the advantage of using an XOR gate 214 at this point is again to be seen in the fact that the output signal is subject to the same delays as the signal output from the first XOR gate 213, whereby other circuit variants are readily apparent to those skilled in the art are.
  • the outputs of the XOR gates 213, 214 are each coupled to a resistor 231, 232 to the I / O port 204, which are preferably the same value have, in the present embodiment, each 100 ⁇ .
  • a voltage corresponding to half the operating voltage is established at the I / O connection.
  • the transmission line 240 which in the present case has an - at least approximately - purely resistive impedance of 50 ⁇ , is thus adapted to the drain (ie receiver side).
  • a HIGH signal is applied to the first connection 201.
  • This HIGH signal is applied to both inputs of the first NAND gate 211, whose output is therefore a LOW signal, which is applied to the first input 1 of the first XOR gate 213.
  • the HIGH signal at the first terminal 201 is also at the first input 4 of the second NAND gate 212, the output of which therefore inverted the signal at the second input 5 follows.
  • At the second input 5 of the second NAND gate 212 is to be transmitted signal TXD, which is fed to the second terminal 202.
  • the output of the second NAND gate 212 and thus, as explained above, also of the second XOR gate 214 thus follow the inverted signal to be transmitted.
  • the outputs 3 and 6 of the XOR gates 213, 214 thus always have identical levels in the transmission mode.
  • the resistors Rl and R2 231, 232 a LOW level at a HIGH signal at the TXD terminal 202 and a HIGH level at a LOW signal at the TXD terminal 202.
  • the transmission line 240 which in the present case has an - at least approximately - purely resistive impedance of 50 ⁇ , is thus matched at the source (ie transmitter side).
  • Circuit operating in the receive mode is divided by the resulting voltage divider of the voltage value to allowable values according to JEDEC SSTL 2 Tables 4 and 5.
  • an additional advantage of the transceiver 200 shown in Fig. 2 is that the outputs 3 and 6 of the two XOR gates 213, 214 each provide only half the load current. This makes it possible to dimension the output transistors of the XOR gates 213, 214 correspondingly small, whereby costs and space can be saved.
  • FIG. 3 shows a bidirectional data transmission system which consists of two identically constructed transceivers 200, 200 'according to FIG. 2.
  • a transceiver 200, 200 ' is connected on both sides.
  • a HIGH signal is applied to the first terminal 201 of the first transceiver 200 to switch it to the transmission mode, and at the first terminal 201' of the second transceiver 200 'becomes a LOW signal created, in order to put this into the receiving mode.
  • a signal applied to the second terminal 202 of the first transceiver 200 is output in an inverted manner at the I / O terminal 204, whereby the level at the I / O terminal 204 'of the second transceiver is influenced accordingly and by the comparator 220 'is evaluated, whereupon at the third terminal 203' of the second transceiver 200 'due to the inverting operation of the comparator 203' the originally applied to the second terminal 202 of the first transceiver 200 signal is output.
  • a HIGH signal is correspondingly applied to the first terminal 201' of the second transceiver 200 'to switch it into the transmission mode, and at the first terminal 201 of the first transceiver 200 a LOW signal
  • Signal is applied in order to switch it to receive mode.
  • the reference voltage V ref for both transceivers 200, 200 ' is generated by a voltage divider with identical resistors R re fi / R ref 2 251, 252.
  • the reference voltage for each circuit can be provided separately.
  • the transceiver circuit according to FIG. 2 can be supplemented by a circuit which provides state recognition (free / occupied) of the transmission line 240 supplies.
  • An asynchronous operation of the system illustrated in FIG. 3 is then possible by means of two transceiver circuits that have been supplemented in this way.
  • the fourth terminal 204 'of the receiver 200' in the receive mode is supplied with half the operating voltage
  • the I / O port 204 of the transmitter 200 is supplied with the full operating voltage or to the ground level, and
  • the circuit 400 has a first terminal 401 for coupling to the transmission line and a second terminal 402 for outputting a free / busy signal (BUSY).
  • the signal received via the transmission line is fed to a window comparator which consists of two comparators 421, 422 and whose upper switching point lies between the minimum permissible voltage value for "HIGH” on the transmission line and half the operating voltage and whose lower switching point between half the operating voltage and the maximum allowable voltage value for "LOW" on the transmission line.
  • This circuit makes use of the fact that a free line has a level corresponding to half the operating voltage and an occupied line has either a HIGH or a LOW level according to JEDEC SSTL 2 tables 2a, 2b, 4 and 5.
  • V H , min V DDQ • (Rb2 + Rb3) / (Rbl + Rb2 + Rb3)
  • V L , ma ⁇ V DDQ • Rb3 / (Rbl + Rb2 + Rb3)
  • Rb2 / Rb3 V H , min / V L , max - 1
  • the circuit according to FIG. 4 behaves as follows: If a voltage at the first terminal 401 is above the minimum permissible voltage value for "HIGH” or below the maximum permissible voltage value for "LOW”, then either the output of the first comparator 421 or Output of the second comparator 422 a LOW level. Accordingly, the output of a NAND gate 430, to which the outputs of the comparators 421, 422 are linked and which is connected to the second terminal 402, results in a HIGH level indicating the occupancy of the line.
  • the outputs of both comparators 421, 422 carry a HIGH level, and the output of the NAND gate 430 and thus the second port 402 is a LOW level indicating that the line is idle.
  • the embodiments described above relate to a non-differential transmission line, i. a single transmission line, at both the transmitter and the receiver identical operating voltage and
  • Ground potential must be present in order to ensure a correct signal evaluation. In faulty systems, however, it may happen that the potentials mentioned differ from one another at the transmitter and at the receiver, so that signal evaluation is no longer possible because then e.g. the transmitted HIGH / LOW levels no longer match the corresponding detection thresholds at the receiver. As a result, transmission errors occur.
  • differential data transmission is already used in JEDEC SSTL 2 Chapter 5, especially for circuits with high clock rates.
  • differential data transmission data of the opposite level is transmitted simultaneously via two transmission lines of the same type as possible.
  • FIG. 5 for those circuit parts which are identical to those of FIG. 3 and perform the same function, the reference numerals (201-240) of FIG. 3 have been adopted. For a description of their function, reference is made to the description of FIG. 3 in order to avoid repetition. Added elements bear the reference number beginning with the number 5.
  • FIG. 5 shows two identically constructed transceivers 500 and 500 '.
  • a transceiver 500, 500 'for differential operation has 5 terminals 201-204, 506: in accordance with Figs. 2 and 3, a first terminal 201 for inputting a transmission / reception selection signal, a second terminal 202 for inputting one data signal to be transmitted, a third terminal 203 for outputting a data signal
  • the transceiver 500 does not require a reference voltage V re f, but has a fifth terminal 506 for connecting the second transmission line 560.
  • Transceiver 500 consists of two circuit parts, in turn, the send / receive selection signal at the first terminal 201 signals whether the circuit 500 operates in the receive mode or in the transmit mode, in the present embodiment, a LOW level at the first terminal 201, the circuit in the Reception mode is offset and a HIGH level puts the circuit in the transmit mode.
  • the receiving part of the circuit again consists of a
  • Comparator 220 whose non-inverting input is connected here to the fifth terminal 506 and thus to the second transmission line 560.
  • the inverting input is unchanged with respect to FIG. 2, 3 with the fourth terminal 204 and thus connected to the first transmission line 240.
  • the output of the comparator 220 is connected to the terminal 203 and thus provides the received signal RXD.
  • the voltage at the first I / O terminal 204 of the circuit 500 corresponds to a HIGH signal
  • the voltage at the second I / O terminal 506 necessarily corresponds to a LOW signal at the same time.
  • the voltage at the first I / O port 204 is greater than the voltage at the second I / O port 506, so the RXD port 203 LOW level.
  • the voltage on the first I / O terminal 204 of the circuit 500 is LOW, then the voltage on the second I / O terminal 506 necessarily coincides with a HIGH signal, i. the voltage at the first I / O port 204 is less than the voltage at the second I / O port 506, so the RXD port 203 carries HIGH level.
  • the transmission part of the circuit 500 consists of a first circuit part, which is substantially identical to that shown in FIG. 2, comprising the gates 211-214 as well as the resistors 231, 232 for connection to the first transmission line 240 and a second circuit part comprising an AND gate 511, two XOR gates 513, 514 and two resistors 531, 532 for coupling the outputs of the XOR gates 513, 514 to the second one Transmission line 560.
  • the second circuit part is functionally complementary to the first circuit part, ie constructed so that a LOW signal is output via the second transmission line when a HIGH signal is output via the first transmission line and vice versa.
  • connection of the I / O ports 204, 506 to the receive comparator 220 is permanent, so that data to be input to the TXD port 202 and sent over the transmission lines 240, 560 is at the RXD port 203 can be checked.
  • a LOW signal is applied to the first terminal 201.
  • the LOW signal at the REC / TRAN terminal 201 is also located at both inputs of the
  • AND gate 511 which thus shows no logic function and is only intended to effect a signal delay corresponding to the signal delay of the signal output by NAND gate 212.
  • the output of the AND gate 511 is therefore a LOW signal, which is applied to the first input 10 of the third XOR gate 513.
  • the third XOR gate 513 receives at its second input 9 the output from the second NAND gate 212 of the first circuit part signal (HIGH). Thus, at the inputs 9 and 10 of the third XOR gate 513 in the receive mode, there are various signals, therefore, the output of the XOR gate is a HIGH signal.
  • the fourth XOR gate 514 also receives at its first input 12 the signal output by the second NAND gate 212 of the first circuit part (HIGH) and is connected at its second input 13 to the operating voltage.
  • the fourth XOR gate 514 functions as an inverter, so its output is LOW in receive mode.
  • the outputs 8 and 11 of the XOR gates 513, 514 thus also have different levels in the receive mode, and the behavior of the second I / O port 506 is the same for the
  • I / O terminal 204 in connection with FIG. 2 made statements.
  • the second transmission line 560 which in the present case has a - at least approximately - purely resistive impedance of 50 ⁇ , is thus matched at the sink (i.e., receiver side).
  • Transmission mode In the transmission mode, a HIGH signal is present at the first connection 201.
  • the function of the first circuit part is again as described above with reference to FIG.
  • the second circuit part receives this HIGH signal at both inputs of the AND gate 511, the output of which is therefore a HIGH signal, which is applied to the first input 10 of the third XOR gate 513.
  • Both XOR gates 513, 514 of the second circuit part receive at each input 9, 12, the output of the second NAND gate 212, the output of which inverts the TXD signal at the second terminal 202 follows.
  • the fourth XOR gate 514 re-inverts this signal so that the non-inverted TXD signal is output at the output 11 of the fourth XOR gate.
  • the outputs 8 and 11 of the XOR gates 513, 514 thus have - as well as the outputs 3 and 6 of the XOR gates 213, 214 - in transmit mode always identical levels.
  • a high level at a high signal at the TXD terminal 202 and a low level at a low signal at the TXD terminal 202 are established by means of the resistors R1 and R2 531, 532 - Just inverse to the behavior of the first I / O port 204.
  • the second transmission line 560 which in the present case has an - at least approximately - purely resistive impedance of 50 ⁇ , is thus matched at the source (ie transmitter side).
  • the resulting voltage divider will change the voltage value to allowable values according to JEDEC SSTL 2 tables 4 and 5 divided.
  • the arrangement according to FIG. 5 requires neither a termination voltage nor a reference voltage in order to reliably detect transmitted data, and the AC voltage swing on the mass network or the supply voltage network is substantially lower than in the arrangement in FIG Arrangement of Fig. 5 is true that both transmission lines 240, 560 are completed at both times on both sides. For the adjusting in the operating level for HIGH and LOW, the statements to Fig. 3 apply accordingly.
  • the transceiver circuits 500, 500 'according to FIG. 5 can also be supplemented by a circuit which provides a state detection (free / occupied) of the transmission lines 240, 560 and allows asynchronous operation of the system shown in FIG.
  • Circuit 600 shows an exemplary circuit 600 for state detection (free / occupied) of the transmission line, which essentially consists of a respective circuit 400 according to FIG. 4 for each of the two transmission lines.
  • Circuit 600 has a first terminal 601 for coupling to the first transmission line, a second terminal 602 for outputting a clear / busy signal (BUSY), and a third terminal
  • the signal received via the transmission lines is in each case supplied to a window comparator which consists of two comparators 621, 622 or 623, 624 and whose upper switching points lie between the minimum permissible voltage value for "HIGH” on the transmission lines and half the operating voltage and their lower switching points between half the operating voltage and the maximum allowable voltage value for "LOW” lie on the transmission lines.
  • a window comparator which consists of two comparators 621, 622 or 623, 624 and whose upper switching points lie between the minimum permissible voltage value for "HIGH” on the transmission lines and half the operating voltage and their lower switching points between half the operating voltage and the maximum allowable voltage value for "LOW” lie on the transmission lines.
  • the maximum allowable voltage value for "LOW” and the minimum allowable voltage value for "HIGH” can easily be used to dimension three resistors 611, 612, 613, which as voltage dividers provide the reference voltages for the comparators 621, 622 and the comparators 623 , 624 deliver.
  • circuit 400 The behavior of the circuit is similar to that of circuit 400 described with reference to FIG. 4 except that the outputs of all four comparators 621-624 are coupled to a quad NAND gate 630 to the BUSY output signal.
  • quad NAND gate 630 the quad NAND gate 630 to the BUSY output signal.
  • quadruple NAND gate those skilled in the art will have access to numerous circuit variants with equivalent logical function, which are made up of several of the more common gates, each with only two inputs.
  • a transceiver 700 shown by way of example in FIG. 7 can be used to connect further data sources / lower to the transmission line.
  • Transceiver 700 again has a first terminal 701 for inputting a transmit / receive selection signal, a second terminal 702 for inputting a data signal to be transmitted, a third terminal 703 for outputting a data signal, a fourth terminal 704 for coupling the circuit 700 to the (only) transmission line 240, and a fifth terminal 705 for feeding the reference voltage V ref .
  • the insertion point of the circuit 700 into the transmission system is along the transmission line 240.
  • the data signal must therefore be sent in both sub-lines.
  • Resistance is thus composed of a parallel connection of two line sections, each with the line resistance (here: 50 ⁇ ) and therefore corresponds to half the line resistance (here: 25 ⁇ ).
  • the source resistance should be equal to half the line resistance to achieve the best possible match.
  • FIG. 7 shows the transmission line 240 of FIG. 3 divided into two sections 240a and 240b. Coupled thereto is the I / O terminal 704 of the circuit 700, which is connected in-circuit to the inverting input of a comparator 720 since the TXD Signals in the system of FIG. 3 are transmitted inverted on the transmission line 240.
  • the non-inverting input of the comparator 720 is coupled to the reference voltage.
  • the wiring of the comparator 720 is therefore identical to the circuit of the comparator 220 of FIG. 2, so that its function is as described there.
  • a suitable driver for use in this circuit is, for example, the module 74HC240.
  • Transceiver 800 shown by way of example in FIG. 8 can be used to connect further data sources / lower to the transmission line.
  • Transceiver 800 again has a first terminal 801 for inputting a transmit / receive selection signal, a second terminal 802 for inputting a data signal to be transmitted, a third terminal 803 for outputting a data signal, a fourth terminal 804 for coupling the circuit 800 to the first transmission line 240 and a fifth terminal 806 for coupling the circuit 800 to the second transmission line 560.
  • FIG. 7 shows the first transmission line 240 of FIG. 5 divided into two sections 240a and 240b. Coupled thereto, the first I / O terminal 804 of the circuit 800, which is coupled in-circuit to the inverting input of a comparator 820, since the TXD signals on the first transmission line 240 are transmitted inverted in the system of FIG.
  • the non-inverting input of the comparator 820 is coupled to the second transmission line 560 via the second I / O port 806, via which the TXD signals are transmitted non-inverted.
  • the wiring of the comparator 820 is therefore identical to the wiring of the comparator 220 of FIG. 5, so that its function is as described there.
  • an inverting tristate driver 811 is provided, which is connected via a resistor 830 to the first I / O terminal 804 and outputs the signal applied to the TXD terminal 802 inverted via the first transmission line 240 (in the case
  • a plurality of transceivers according to FIG. 7 or FIG. 8 can be inserted into a transmission system according to FIG. 3 or FIG. 5.
  • a correspondingly multiply repeated bidirectional transmission system according to FIG. 3 or FIG. 5 can advantageously be used to optimize the connections between a microprocessor and an external memory in such a way that addresses and data are transmitted on the same lines. This significantly reduces the total number of lines required.
  • the differential embodiment according to FIG. 5 permits transmission rates which are limited only by the logic used and the HF properties of the transmission lines or their carriers.

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Abstract

Die vorliegende Erfindung betrifft eine Sendeempfängerschaltung (200), die einen bidirektionalen Betrieb unterstützt. Die vorliegende Erfindung betrifft insbesondere eine bidirektionale Sendeempfängerschaltung (200), die mit JEDEC SSTL 2 signalkompatibel ist. Die vorliegende Erfindung betrifft fer- ner eine dif f erentielle Sendeempfängerschaltung (500), die einen bidirektionalen Betrieb unterstützt und mit JEDEC SSTL 2 signalkompatibel ist. Schließlich betrifft die vorliegende Erfindung Sendeempfängerschaltungen (700, 800), die im Zusammenwirken mit den bidirektionalen Sendeempfängerschaltungen (200, 500) den Aufbau eines Bussystems ermöglichen.

Description

Beschreibung
Sendeempfängerschaltungen
Die vorliegende Erfindung betrifft eine Sendeempfängerschaltung, die einen bidirektionalen Betrieb unterstützt. Die vorliegende Erfindung betrifft insbesondere eine bidirektionale Sendeempfängerschaltung, die mit JEDEC SSTL 2 signalkompatibel ist. Die vorliegende Erfindung betrifft ferner eine dif- ferentielle Sendeempfängerschaltung, die einen bidirektionalen Betrieb unterstützt und mit JEDEC SSTL 2 signalkompatibel ist. Schließlich betrifft die vorliegende Erfindung Sendeempfängerschaltungen, die im Zusammenwirken mit den genannten bidirektionalen Sendeempfängerschaltungen den Aufbau eines Bussystems ermöglichen.
Die Leistungsfähigkeit moderner MikroController- und Mikroprozessorsysteme wird neben dem Systemtakt ganz wesentlich durch die Zugriffszeit der Recheneinheit auf gespeicherte Da- ten bestimmt. So wird in der Regel ein Teil des Programm- und Datenspeichers zusammen mit der Recheneinheit auf einem Chip integriert (häufig als Cache bezeichnet) . Begrenzende Faktoren für die Größe dieses Speichers sind Chipfläche und Herstellungskosten. Zwar sinken mit steigender Integration die Gesamtkosten der integrierten Funktionen, allerdings wächst mit der Integration in der Regel auch die Chipfläche, und mit der Chipfläche nimmt auch die Ausschußrate bei der Chipherstellung zu, was wiederum dazu führt, daß die Rentabilität des Herstellungsprozesses sinkt. Daher wird in der Praxis ei- ne Größe für den zusammen mit der Recheneinheit auf einem Chip integrierten Programm- und Datenspeicher gewählt, die einen günstigen Kompromiß zwischen wirtschaftlichen Aspekten und technischen Anforderungen darstellt.
In aller Regel entspricht die Größe dieses Speichers nicht dem Gesamtbedarf an Speicher für ein gegebenes Mikrocontrol- ler- oder Mikroprozessorsystem. Daraus folgt, daß ein Teil des Speichers als externer Speicher außerhalb des Controller/Prozessorchips vorgesehen werden muß.
Für die Kommunikation zwischen Recheneinheit und externem Speicher werden elektrische Signalleitungen benötigt, die in der Regel über ein Substrat, beispielsweise eine Leiterplatte, geführt werden. Dabei ist die Übertragungsgeschwindigkeit der Daten auf den Signalleitungen durch die Ausbreitungsgeschwindigkeit elektrischer Wellen begrenzt. Für die Ausbrei- tungsgeschwindigkeit v gilt dabei:
v = c/Vεr
Für das gebräuchliche Leiterplattenmaterial FR4 ergibt sich eine Ausbreitungsgeschwindigkeit v = 20 cm/ns . Ein Signal mit einer Frequenz von 1 GHz hat in diesem Material eine Wellenlänge λ = 20 cm, was aus der Beziehung λ = f • v folgt.
Stehen die in den Datensignalen enthaltenen Frequenzanteile in einem entsprechenden Verhältnis zur Länge der Kommunikationsleitungen, kann es bei einfachen, nicht impedanzangepaßten Leitungen zu Signalverzerrungen durch Leitungsreflexionen kommen. Dies gilt typischerweise ab einem Verhältnis von Leitungslänge 1 zu Wellenlänge λ der zu berücksichtigenden Fre- quenz f von 1:8.
1/λ < 1/8
Dabei besteht ein Zusammenhang zwischen der Anstiegs- und Abfall-Zeit tr,f eines Digitalsignals und einer zuordenbaren Frequenz. tr,f ~ 1/f
Da moderne digitale CMOS Schaltungen durchaus Schaltzeiten tr,f von 1 ns und weniger haben, ergibt sich hieraus bei- spielsweise:
1/λ < 1/8
1 < λ/8 bei λ = 20 cm: 1 < 2,5cm Kommunikationsleitungen bis ca. 2,5cm Länge können folglich noch als einfache elektrische Verbindungen, beispielsweise im Layout einer Leiterplatte, verlegt werden. Übersteigt die Leitungslänge hingegen ca. 2,5cm, so ist eine Leitungsanpassung erforderlich, um Signalverzerrungen durch Reflexionen zu vermeiden .
Leitungsanpassung bedeutet dabei, daß die Quellimpedanz und/oder die Abschlußimpedanz der Leitungsimpedanz entsprechen. Im betrachteten Umfeld können die induktiven und kapazitiven Anteile der genannten Impedanzen gegenüber dem re- sistiven Anteil vernachlässigt werden, so daß eine Anpassung (näherungsweise) erreicht werden kann, indem Quellwiderstand Rq und/oder Abschlußwiderstand Ra gleich dem Leitungswiderstand Ri gewählt werden. Dabei sind drei technisch bedeutsame Konfigurationen zu unterscheiden:
1. Rq = Ri, Ra φ Ri 2. Rq φ Ri, Ra = Ri 3. Rq = Ra = Ri deren Eigenschaften im folgenden mit Bezug auf Fig. 1 kurz untersucht werden. In Fig. 1 schematisch dargestellt ist eine vereinfachte Übertragungsstrecke 100 umfassend eine Signalquelle 110, eine Signalleitung 120 und eine Signalsenke 130. Die Signalquelle weist dabei den Quellwiderstand Rq, die Signalsenke den Abschlußwiderstand Ra und die Signalleitung den Leitungswiderstand Ri auf.
1. Rq = Ri , Ra Φ Ri Der Quellwiderstand Rq entspricht dem Leitungswiderstand Ri.
Der Abschlußwiderstand Ra wird in der Praxis in dieser Konfiguration als gegen Unendlich gewählt (Ra → ∞) . Eine ansteigende Signalflanke an der Signalquelle 110 wird am Spannungsteiler Rq, Ri halbiert und wandert mit der Ausbreitungsge- schwindigkeit durch die Signalleitung 120. An der Signalsenke 130 wird (abhängig vom Wert Ra) ein Teil der Energie reflektiert und läuft zur Signalquelle 110 zurück, wo sie am Quellwiderstand Rq absorbiert wird. Längs der Leitung 120 ist eine zweigeteilte Flanke zu beobachten, was eine digitale Signalauswertung erheblich erschwert.
Diese Konfiguration eignet sich nur für eine unidirektionale Datenübertragung von einer Signalquelle (z.B. Gatterausgang mit Längswiderstand) zu einer hochohmigen Signalsenke (z.B. Gattereingang) . Wegen der Signalverzerrung ist es nicht sinnvoll, weitere Gattereingänge längs der Signalleitung 120 anzuschließen .
2. Rq Φ Ri , Ra = Ri
Der Abschlußwiderstand Ra entspricht dem Leitungswiderstand Ri. Der Quellwiderstand Rq wird in dieser Konfiguration beispielsweise als gegen Null gehend ausgestaltet. Eine anstei- gende Signalflanke an der Signalquelle 110 wird mit voller Amplitude in die Signalleitung 120 eingespeist und wandert mit der Ausbreitungsgeschwindigkeit durch die Signalleitung 120. An der Signalsenke 130 wird die Energie in Ra absorbiert, so daß keine Energie zur Signalquelle 110 zurückläuft. Längs der Leitung 120 ist eine Flanke mit der Amplitude des
Quellensignals zu beobachten, was eine digitale Signalauswertung begünstigt.
Diese Konfiguration eignet sich für eine unidirektionale Da- tenübertragung von einer Signalquelle (z.B. Gatterausgang) zu einer angepaßten Signalsenke (z.B. Gattereingang mit Abschlußwiderstand) . Es findet keine Signalverzerrung statt, und es ist daher möglich, weitere hochohmige Signalsenken (z .B . Gattereingänge ohne Abschlußwiderstand) längs der Sig- nalleitung 120 anzuschließen.
3. Rq = Ra = Rl
Sowohl Quellwiderstand Rq als auch Abschlußwiderstand Ra entsprechen dem Leitungswiderstand Ri. Eine ansteigende Signal- flanke an der Signalquelle 110 wird am Spannungsteiler Rq, Ri halbiert und wandert mit der Ausbreitungsgeschwindigkeit durch die Signalleitung 120. An der Signalsenke 130 wird die Energie in Ra absorbiert, so daß keine Energie zur Signal- quelle 110 zurückläuft. Sollte durch eine geringe Fehlanpassung doch ein Teil der Energie zurücklaufen, wird dieser Teil der Energie dann am Quellwiderstand Rq absorbiert. Längs der Leitung 120 ist eine Flanke mit der halben Amplitude des Quellensignals zu beobachten, was eine digitale Signalauswertung begünstigt.
Diese Konfiguration eignet sich besonders für eine bidirektionale Datenübertragung von einer Datenquelle (z.B Gatteraus- gang mit Längswiderstand) zu einer angepaßten Senke (z.B. Gattereingang mit Abschlußwiderstand) , da es aufgrund der Symmetrieeigenschaften dieser Konfiguration ohne weiteres möglich ist, Quelle und Senke miteinander zu vertauschen. Zudem findet keine Signalverzerrung statt, und es ist daher möglich, weitere hochohmige Signalsenken längs der Signalleitung 120 anzuschließen.
Eine Besonderheit dieser Konfiguration ist darin zu sehen, daß am Eingang der Senke nur die halbe Spannung des durch die Quelle erzeugten Signals anliegt. In einem Mikrocontroller- system mit einer üblichen Betriebsspannung von 2,5V beträgt der Signalhub somit 1,25V. In der Regel ist deshalb zur sicheren Detektion der übertragenen Daten ein Empfänger mit definierten Erkennungsschwellen für die Zustände HIGH und LOW erforderlich.
Im JEDEC Standard JESD8-9A, welcher im Dezember 2000 erschienen ist und die "Stub Series Terminated Logic for 2.5V (SSTL 2)" betrifft, ist ein 2,5V Bussystem beschrieben. Insbesonde- re zeigt Figur 5 dieses Standards eine Realisierung der drittgenannten Konfiguration, bei der Rq = Ra = R1 gilt. Dasselbe Wirkungsprinzip findet sich außerdem in Figuren 4, 9, 12 und 13a, wobei in Figuren 12 und 13a sogenannte differen- tielle Ausprägungen dargestellt sind.
Nachteilig ist an den in JESD8-9A beschriebenen Schaltungen ist insbesondere, daß eine Terminierungsspannung Vττ benötigt wird, die der halben Betriebsspannung VDDQ entspricht, die zu- dem noch relativ niederohmig zur Verfügung stehen muß, da sie mit dem Signalstrom I3 = Vττ / (R3 + RT) belastet wird, vgl. z.B. Figur 4 in JESD8-9A. Ferner ist nachteilig, daß in JESD8-9A nur Punkt-zu-Punkt-Verbindungen vorgesehen sind. Ei- ne Ankopplung weiterer Sender oder Empfänger längs der Leitung ist nicht vorgesehen. Schließlich ist ein bidirektionaler Datentransfer nicht vorgesehen und auch nicht möglich.
Es ist daher eine Aufgabe der Erfindung, eine Sendeempfänger- Schaltung anzugeben, die einen bidirektionalen Betrieb unterstützt und mit JEDEC SSTL 2 signalkompatibel ist.
Es ist eine weitere Aufgabe der Erfindung, eine differentiel- Ie Sendeempfängerschaltung anzugeben, die einen bidirektiona- len Betrieb unterstützt und mit JEDEC SSTL 2 signalkompatibel ist .
Es ist ferner eine Aufgabe der Erfindung, Sendeempfängerschaltungen anzugeben, mit der ein zu JEDEC SSTL 2 signalkom- patibler Bus aufgebaut werden kann.
Im Einklang mit diesen Aufgaben weist eine erfindungsgemäße Sendeempfängerschaltung folgendes auf:
- einen ersten Anschluß zum Einspeisen eines Senden/Empfan- gen-Auswahlsignals ;
- einen zweiten Anschluß zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß zum Ausgeben eines Datensignals;
- einen vierten Anschluß für eine Übertragungsleitung; und - Schaltungsmittel, die:
- ansprechend auf ein Empfangen-Signal am ersten Anschluß am vierten Anschluß eine Spannung bereitstellen, die ungefähr der halben Betriebsspannung entspricht, wobei der am vierten Anschluß wirksame Abschlußwiderstand ungefähr dem Widerstand der Übertragungsleitung entspricht, um eine empfängerseitige Leitungsanpassung zu erreichen und wobei ein über die Übertragungsleitung empfangenes Signal ausgewertet und am dritten Anschluß ausgegeben wird; und - ansprechend auf ein Senden-Signal am ersten Anschluß am vierten Anschluß eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß ein HIGH-Signal eingespeist wird und am vierten Anschluß eine Spannung bereitstellen, die ungefähr dem
Massepegel entspricht, falls am zweiten Anschluß ein LOW- Signal eingespeist wird, wobei der wirksame Quellwiderstand in beiden Fällen ungefähr dem Widerstand der Übertragungsleitung entspricht, um eine senderseitige Lei- tungsanpassung zu erreichen.
Ein Vorteil dieser Sendeempfängerschaltung ist zunächst darin zu sehen, daß mit einer Schaltung sowohl Senden als auch Empfangen möglich ist und damit bidirektionale Übertragungslei- tungen aufgebaut werden können, die durch Wahl einer geeigneten Betriebsspannung signalkompatibel mit JEDEC SSTL 2 betrieben werden können. Aus JEDEC SSTL 2 sind hingegen Schaltungen bekannt, die sich für den unidirektionalen Betrieb eignen .
Ein weiterer Vorteil liegt darin, daß die erfindungsgemäße Schaltung nicht auf eine Terminierungsspannung Vττ angewiesen ist. Diese in JEDEC SSTL 2 vorgesehene Spannung wird daher für die vorliegende Schaltung nicht benötigt.
Die Erfindung betrifft ferner eine Sendeempfängerschaltung, welche an eine bestehende bidirektionale Übertragungsleitung angeschlossen werden kann und somit einen mit JEDEC SSTL 2 signalkompatiblen Busbetrieb ermöglicht. Ein Busbetrieb ist in JEDEC SSTL 2 nicht vorgesehen und wird durch Einsatz dieses Aspekts der Erfindung erst möglich. Eine Sendeempfängerschaltung gemäß dieses Aspekts der Erfindung weist folgendes auf :
- einen ersten Anschluß zum Einspeisen eines Senden/Empfan- gen-Auswahlsignals ;
- einen zweiten Anschluß zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß zum Ausgeben eines Datensignals; - einen vierten Anschluß für eine Übertragungsleitung; und
- Schaltungsmittel, die:
- ansprechend auf ein Empfangen-Signal am ersten Anschluß am vierten Anschluß einen hochohmigen Zustand herstellen und ein über die Übertragungsleitung empfangenes Signal auswerten und am dritten Anschluß ausgeben; und
- ansprechend auf ein Senden-Signal am ersten Anschluß am vierten Anschluß eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß ein HIGH-Signal eingespeist wird und am vierten Anschluß eine Spannung bereitstellen, die ungefähr dem Massepegel entspricht, falls am zweiten Anschluß ein LOW- Signal eingespeist wird, wobei Wert des wirksamen Quellwiderstandes in beiden Fällen ungefähr dem halben Wert des Widerstand der Übertragungsleitung entspricht, um eine senderseitige Leitungsanpassung zu erreichen.
Ein weiterer Aspekt der vorliegenden Erfindung betrifft eine Sendeempfängerschaltung zum Ansteuern einer differentiellen Übertragungsstrecke, d.h. einer Übertragungsstrecke, die zwei Übertragungsleitungen aufweist, über welche ein zu übertragendes Datensignal gleichzeitig mit entgegengesetztem Signalpegel gesendet werden und die eine Reproduktion des gesendeten Signal auf der Empfängerseite unabhängig von etwaigen Ab- weichungen der sender- und empfängerseitigen Betriebsspan- nungs- oder Massepotentiale erlaubt. Eine Begrenzung ist nur durch den Gleichtaktbereich von Sender und Empfänger gegeben. Ein Sendeempfänger gemäß dieses Aspekts der Erfindung weist folgendes auf: - einen ersten Anschluß zum Einspeisen eines Senden/Empfangen-Auswählsignals ;
- einen zweiten Anschluß zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß zum Ausgeben eines Datensignals; - einen vierten Anschluß für eine erste Übertragungsleitung;
- einen fünften Anschluß für eine zweite Übertragungsleitung; und
- Schaltungsmittel, die: - ansprechend auf ein Empfangen-Signal am ersten Anschluß am vierten Anschluß und am fünften Anschluß eine Spannung bereitstellen, die ungefähr der halben Betriebsspannung entspricht, wobei der am vierten Anschluß wirksame Abschlußwiderstand ungefähr dem Widerstand der ersten Ü- bertragungsleitung entspricht, um eine empfängerseitige Leitungsanpassung zu erreichen, wobei der am fünften Anschluß wirksame Abschlußwiderstand ungefähr dem Widerstand der zweiten Übertragungsleitung entspricht, um eine empfängerseitige Leitungsanpassung zu erreichen, und wobei die über die Übertragungsleitungen empfangenen Signale ausgewertet werden und als empfangenes Datensignal am dritten Anschluß ausgegeben werden; und
- ansprechend auf ein Senden-Signal am ersten Anschluß am vierten Anschluß eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen und am fünften Anschluß eine ungefähr dem Massepegel entsprechende Spannung bereitstellen, falls am zweiten Anschluß ein HIGH-Signal eingespeist wird und am vierten Anschluß eine ungefähr dem Massepegel entsprechende Spannung bereitstellen und am fünften Anschluß eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß ein LOW-Signal eingespeist wird, wobei die wirksamen Quellwiderstände jeweils ungefähr dem Widerstand der entsprechenden Übertragungsleitung entspricht, um eine senderseitige Leitungsanpassung zu erreichen.
Auch für diese Sendeempfängerschaltung zum Ansteuern einer differentiellen Übertragungsstrecke liefert die vorliegende Erfindung eine Schaltung zur Erweiterung zu einem Bussystem.
Die Erfindung betrifft schließlich Datenübertragungssysteme mit bidirektionaler Übertragung sowie Bussysteme unter Verwendung der genannten Sendeempfängerschaltungen.
Bevorzugte Ausführungen der Erfindung sind in den Unteransprüchen angegeben. Im folgenden werden Ausführungsbeispiele der vorliegenden Erfindung anhand von ... Figuren näher erläutert. Es zeigen: Fig. 1 eine vereinfachte Übertragungsstrecke in schematischer Darstellung; Fig. 2 eine erste Sendeempfängerschaltung;
Fig. 3 ein bidirektionales Datenübertragungssystem, umfassend zwei identisch aufgebaute Sendeempfänger gemäß Fig. 2; Fig. 4 eine Schaltung zur Zustandserkennung der Übertragungsleitung; Fig. 5 ein differentielles bidirektionales Datenübertragungssystem umfassend zwei identisch aufgebaute differentielle Sendeempfänger;
Fig. 6 eine Schaltung zur Zustandserkennung der Übertragungsleitung für ein differentielles bidirektionales Datenübertra- gungssystem;
Fig. 7 eine Schaltung für den Anschluß zusätzlicher Quellen oder Senken an ein Datenübertragungssystem gemäß Fig. 3; und Fig. 8 eine Schaltung für den Anschluß zusätzlicher Quellen oder Senken an ein Datenübertragungssystem gemäß Fig. 5.
In Figur 2 ist eine Sendeempfängerschaltung 200 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung dargestellt, mit welcher eine Anschaltung an eine Ü- bertragungsleitung 240 signalkonform zu JEDEC SSTL 2 erfolgen kann.
Sendeempfänger 200 weist fünf Anschlüsse 201-205 auf, nämlich einen ersten Anschluß 201 zum Einspeisen eines Senden/Empfan- gen-Auswahlsignals, einen zweiten Anschluß 202 zum Einspeisen eines zu übertragenden Datensignals, einen dritten Anschluß
203 zum Ausgeben eines Datensignals, einen vierten Anschluß
204 zum Ankoppeln der Schaltung 200 an die Übertragungsleitung 240 und einen fünften Anschluß 205 zum Einspeisen einer Referenzspannung Vref. Es sei darauf hingewiesen, daß der Anschluß 205 zum Einspeisen der Referenzspannung nicht in jeder Ausführung der Erfindung erforderlich ist, da es z.B. mittels Spannungsteiler ohne weiteres möglich ist, die Refe- renzspannung schaltungsintern z.B. aus der Betriebsspannung zu gewinnen.
Sendeempfänger 200 besteht aus zwei Schaltungsteilen, wobei das Senden/Empfangen-Auswahlsignal am ersten Anschluß 201 signalisiert, ob die Schaltung 200 im Empfangsmodus oder im Sendemodus arbeitet, wobei im vorliegenden Ausführungsbeispiel ein LOW-Pegel am ersten Anschluß 201 die Schaltung in den Empfangsmodus versetzt und ein HIGH-Pegel die Schaltung in den Sendemodus versetzt.
Der Empfangsteil der Schaltung besteht aus einem hysteresebehafteten Komparator 220, dessen nichtinvertierender Eingang mit der Referenzspannung Vref verbunden ist, wobei hier die Referenzspannung der halben Betriebsspannung entspricht, d.h. Vref = 0,5 * VDDQ. Der invertierende Eingang ist mit dem vierten Anschluß 204 und somit mit der Übertragungsleitung 240 verbunden. Der Ausgang des Komparators 220 ist mit dem Anschluß 203 verbunden und liefert somit das Empfangssignal RXD. Ist die Spannung am I/O-Anschluß 204 der Schaltung 200 größer als Vref plus die halbe Hysteresespannung, so führt der RXD-Anschluß 203 HIGH-Pegel. Ist die Spannung am I/O Anschluß 204 der Schaltung 200 kleiner als Vref minus der halben Hysteresespannung, so führt der RXD-Anschluß 203 LOW-Pegel. Als Schaltpegel können beispielsweise diejenigen aus Tabellen 2 und 3 der eingangs genannten JEDEC Spezifikation vorgesehen werden .
Der Sendeteil der Schaltung 200 besteht aus zwei NAND-Gattern 211, 212 und zwei XOR-Gattern 213, 214 sowie den Widerständen 231, 232, über welche der I/O Anschluß 204 der Schaltung und damit die Übertragungsleitung 240 an die Ausgänge der XOR- Gatter 213, 214 angekoppelt ist. Da die Verbindung des I/O- Anschlusses 204 mit dem Empfangskomparator 220 permanent be- steht, können Daten, die am TXD-Anschluß 202 eingegeben werden und über die Übertragungsleitung 240 gesendet werden sollen, am RXD-Anschluß 203 überprüft werden. Empfangsmodus
Im Empfangsmodus liegt am ersten Anschluß 201 ein LOW-Signal an. Dieses LOW-Signal liegt an beiden Eingängen des ersten NAND-Gatters 211, dessen Ausgang daher ein HIGH-Signal ist, welches am ersten Eingang 1 des ersten XOR-Gatters 213 anliegt. Anstelle des NAND-Gatters 211 kann eine beliebige andere Logikschaltung vorgesehen werden, die eine Invertierung des am REC/TRAN-Anschluß 201 bewirkt, z.B. ein Inverter. Die Verwendung eines NAND-Gatters 211 hat den Vorteil, daß das ausgegebene Signal den gleichen Verzögerungen unterliegt wie das vom zweiten NAND-Gatter 212 ausgegebene Signal, was im Falle verschieden gewählter Gatter 211, 212 nicht in jedem Fall gegeben wäre.
Das LOW-Signal am ersten Anschluß 201 liegt außerdem am ersten Eingang 4 des zweiten NAND-Gatters, dessen Ausgabe daher unabhängig vom Signal am zweiten Eingang 5 ein HIGH-Signal ist, welches gleichermaßen an den zweiten Eingang 2 des ersten XOR-Gatters 213 und an den ersten Eingang 4 des zweiten XOR-Gatters 214 geliefert wird.
Das erste XOR-Gatter 213 empfängt somit im Empfangsmodus an beiden Eingängen 1 und 2 ein HIGH-Signal und gibt daher ein LOW-Signal aus. Das zweite XOR-Gatter 214 fungiert hier als einfache Signalweiterleitung, da der zweite Eingang 5 des zweiten XOR-Gatters 214 auf Masse gelegt ist und sein Ausgang damit dem am ersten Eingang 4 anliegenden Signal (hier: HIGH) folgt. Der Vorteil der Verwendung eines XOR-Gatters 214 an dieser Stelle ist wiederum darin zu sehen, daß das ausgegebe- ne Signal den gleichen Verzögerungen unterliegt wie das vom ersten XOR-Gatter 213 ausgegebene Signal, wobei auch hier andere Schaltungsvarianten dem Fachmann ohne weiteres unmittelbar ersichtlich sind.
Die Ausgänge 3 und 6 der XOR-Gatter 213, 214 haben somit im
Empfangsmodus verschiedene Pegel. Die Ausgänge der XOR-Gatter 213, 214 sind mit je einem Widerstand 231, 232 mit dem I/O- Anschluß 204 gekoppelt, die vorzugsweise den gleichen Wert aufweisen, der im vorliegenden Ausführungsbeispiel jeweils 100 Ω beträgt. Am I/O-Anschluß stellt sich somit aufgrund des durch die Widerstände Rl und R2 231, 232 gebildeten Spannungsteilers eine Spannung entsprechend der halben Betriebs- Spannung ein. Für JEDEC SSTL 2 mit einer Betriebsspannung von 2,5 V ergibt sich daher gerade ein Spannungswert von 1,25 V, welcher der Terminierungsspannung Vττ entspricht, ohne daß eine gesonderte Zuführung dieser Terminierungsspannung erforderlich wäre. Der sich aus Sicht der Übertragungsleitung 240 am I/O-Anschluß 204 ergebende Abschlußwiderstand entspricht im wesentlichen der Parallelschaltung der beiden Widerstände Rl, R2 und hat einen Wert von Ra = 50 Ω im vorliegenden Ausführungsbeispiel. Die Übertragungsleitung 240, die im vorliegenden Fall eine -- wenigstens näherungsweise -- rein re- sistive Impedanz von 50 Ω aufweist, ist somit an der Senke (d.h. empfängerseitig) angepaßt.
Sendemodus
Im Sendemodus liegt am ersten Anschluß 201 ein HIGH-Signal an. Dieses HIGH-Signal liegt an beiden Eingängen des ersten NAND-Gatters 211, dessen Ausgang daher ein LOW-Signal ist, welches am ersten Eingang 1 des ersten XOR-Gatters 213 anliegt. Das HIGH-Signal am ersten Anschluß 201 liegt außerdem am ersten Eingang 4 des zweiten NAND-Gatters 212, dessen Aus- gäbe daher invertiert dem Signal am zweiten Eingang 5 folgt. Am zweiten Eingang 5 des zweiten NAND-Gatters 212 liegt das zu sendende Signal TXD an, welches am zweiten Anschluß 202 eingespeist wird. Der Ausgang des zweiten NAND-Gatters 212 und damit, wie oben erläutert, auch des zweiten XOR-Gatters 214 folgen somit dem invertierten zu übertragenden Signal.
Gleiches gilt für den Ausgang des ersten NAND-Gatters 213, da an dessen erstem Eingang 1 unabhängig vom Signal a, TXD-Ans- chluß 202 ein LOW-Signal vom ersten NAND-Gatter 211 anliegt und am zweiten Eingang 2 das invertierte TXD-Signal vom zwei- ten NAND-Gatter 212.
Die Ausgänge 3 und 6 der XOR-Gatter 213, 214 haben somit im Sendemodus stets identische Pegel. Am I/O-Anschluß 204 stellt sich daher vermittels der Widerstände Rl und R2 231, 232 ein LOW-Pegel bei einem HIGH-Signal am TXD-Anschluß 202 ein und ein HIGH-Pegel bei einem LOW-Signal am TXD-Anschluß 202. Der sich aus Sicht der Übertragungsleitung 240 am I/O-Anschluß 204 ergebende Quellwiderstand entspricht im wesentlichen der Parallelschaltung der beiden Widerstände Rl, R2 und hat einen Wert von Rq = 50 Ω im vorliegenden Ausführungsbeispiel. Die Übertragungsleitung 240, die im vorliegenden Fall eine -- wenigstens näherungsweise -- rein resistive Impedanz von 50 Ω aufweist ist somit an der Quelle (d.h. senderseitig) angepaßt .
Durch einen Abschluß der Übertragungsleitung 240 am anderen Ende (nicht dargestellt) mit einem Abschlußwiderstand Ra = 50 Ω, beispielsweise durch eine identisch aufgebaute
Schaltung, die im Empfangsmodus arbeitet, wird durch die sich ergebenden Spannungsteiler der Spannungswert auf zulässige Werte gemäß JEDEC SSTL 2 Tabellen 4 und 5 heruntergeteilt.
Es sei darauf hingewiesen, daß ein zusätzlicher Vorteil des in Fig. 2 dargestellten Sendeempfängers 200 darin liegt, daß die Ausgänge 3 und 6 der beiden XOR-Gatter 213, 214 jeweils nur den halben Laststrom liefern. Dies erlaubt es, die Ausgangstransistoren der XOR-Gatter 213, 214 entsprechend klein zu dimensionieren, wodurch Kosten und Platz gespart werden können .
Fig. 3 zeigt ein bidirektionales Datenübertragungssystem, welches aus zwei identisch aufgebauten Sendeempfängern 200, 200' gemäß Fig. 2 besteht. An die Übertragungsleitung 240 ist beidseitig je ein Sendeempfänger 200, 200' angeschlossen. Zur Datenübertragung vom ersten Sendeempfänger 200 zum zweiten Sendeempfänger 200' wird am ersten Anschluß 201 des ersten Sendeempfängers 200 ein HIGH-Signal angelegt, um diesen in den Sendemodus zu schalten, und am ersten Anschluß 201' des zweiten Sendeempfängers 200' wird ein LOW-Signal angelegt, um diesen in den Empfangsmodus zu schalten. Ein am zweiten Anschluß 202 des ersten Sendeempfängers 200 angelegtes Signal wird, wie oben beschrieben, invertiert am I/O-Anschluß 204 ausgegeben, wodurch der Pegel am I/O-An- schluß 204' des zweiten Sendeempfängers entsprechend beeinflußt und durch den Komparator 220' ausgewertet wird, woraufhin am dritten Anschluß 203' des zweiten Sendeempfängers 200' aufgrund der invertierenden Arbeitsweise des Kompa- rators 203' das ursprünglich am zweiten Anschluß 202 des ersten Sendeempfängers 200 angelegte Signal ausgegeben wird.
Zur Datenübertragung vom zweiten Sendeempfänger 200' zum ersten Sendeempfänger 200 wird entsprechend am ersten Anschluß 201' des zweiten Sendeempfängers 200' ein HIGH-Signal angelegt, um diesen in den Sendemodus zu schalten, und am ersten Anschluß 201 des ersten Sendeempfängers 200 wird ein LOW-
Signal angelegt, um diesen in den Empfangsmodus zu schalten.
Es sei darauf hingewiesen, daß zu jedem Zeitpunkt die Übertragungsleitung beidseitig abgeschlossen ist.
Im Beispiel der Fig. 3 wird die Referenzspannung Vref für beide Sendeempfänger 200, 200' durch einen Spannungsteiler mit identischen Widerständen Rrefi/ Rref2 251, 252 erzeugt. Alter¬ nativ kann die Referenzspannung für jede Schaltung gesondert bereitgestellt werden.
Sofern keine Steuerung, beispielsweise als Teil eines Mikro- controllers, vorhanden ist, mit welcher die Richtung der Datenübertragung gesteuert wird, kann die Sendempfängerschal- tung gemäß Fig. 2 um eine Schaltung ergänzt werden, die eine Zustandserkennung (frei/belegt) der Übertragungsleitung 240 liefert. Mittels zweier derart ergänzter Sendeempfängerschaltungen ist dann ein asynchroner Betrieb des in Fig. 3 dargestellten Systems möglich.
Im Betrieb der Schaltung gemäß Fig. 3 stellen sich aufgrund der Widerstandsverhältnisse der beidseitig abgeschlossenen Übertragungsleitung 240 Pegel für HIGH und LOW ein, die von den im Zusammenhang mit Fig. 2 beschriebenen Leerlaufpegeln einer isolierten Sendempfängerschaltung 200, 200' abweichen. Der HIGH-Pegel beträgt 75% der Betriebsspannung und der LOW- Pegel beträgt 25% der Betriebsspannung. Dies ergibt sich, wie der Fachmann unmittelbar erkennen kann, daraus, daß
- der vierte Anschluß 204' des Empfängers 200' im Empfangsmodus, wie vorstehend mit Bezug auf Fig. 2 erläutert, mit der halben Betriebsspannung versorgt wird,
- der I/O-Anschluß 204 des Senders 200 mit der vollen Be- triebsspannung bzw. mit dem Massepegel versorgt wird, sowie
- die jeweils wirksamen Widerstände (Quellwiderstand des Senders 200 und Abschlußwiderstand des Empfängers 200') als im wesentlichen identisch gewählt wurden.
Fig. 4 zeigt eine beispielhafte Schaltung 400 zur Zustandser- kennung (frei/belegt) der Übertragungsleitung. Die Schaltung 400 verfügt über einen ersten Anschluß 401 zum Ankoppeln an die Übertragungsleitung und einen zweiten Anschluß 402 zur Ausgabe eines Frei/Belegt-Signals (BUSY) . Das über die Übertragungsleitung empfangene Signal wird einem Fensterkompara- tor zugeführt, der aus zwei Komparatoren 421, 422 besteht und dessen oberer Schaltpunkt zwischen dem minimal zulässigen Spannungswert für "HIGH" auf der Übertragungsleitung und der halben Betriebsspannung liegt und dessen unterer Schaltpunkt zwischen der halben Betriebsspannung und dem maximal zulässigen Spannungswert für "LOW" auf der Übertragungsleitung liegt. Diese Schaltung macht sich den Umstand zunutze, daß eine freie Leitung einen Pegel entsprechend der halben Be- triebsspannung aufweist und eine belegte Leitung entweder einen HIGH oder einen LOW Pegel gemäß JEDEC SSTL 2 Tabellen 2a, 2b, 4 und 5.
Anhand des maximal zulässigen Spannungswerts für "LOW" und des minimal zulässigen Spannungswerts für "HIGH" kann auf einfache Weise die Dimensionierung von drei Widerständen 411, 412, 413 erfolgen, die als Spannungsteiler die Referenzspannungen für die Komparatoren 421, 422 liefern. Ein Dimensionierungsbeispiel für die Widerstände 411, 412, 413 ist im folgenden angegeben. Gemäß JEDEC SSTL 2 Tabelle 2a gilt: Minimaler "HIGH" Pegel = Vref +0, 18V = 1, 43V Maximaler "LOW" Pegel = Vref -0, 18V = 1, 07V
Um den Bauteiletoleranzen der Widerstände 411, 412 und 413 sowie etwaigen Offsetfehlern der Komparatoren 421, 422 Rech- nung zu tragen, ist es sinnvoll, die Schaltschwellen zwischen die Referenzspannung Vref und den minimalen "HIGH" Pegel, bzw. den maximalen "LOW" Pegel zu legen: obere Schaltschwelle VH,min = Vref +0, 09V = 1, 34V untere Schaltschwelle VL,max = Vref -0, 09V = 1, 16V
Die aus den Widerständen 411-413 gebildeten Spannungsteiler führen zu folgenden Beziehungen:
VH,min = VDDQ • (Rb2 + Rb3) / (Rbl + Rb2 + Rb3)
VL,maχ = VDDQ • Rb3/ (Rbl + Rb2 + Rb3)
Umgeformt ergibt sich:
(Rb2 + Rb3) • VDDQ/VH,min = RbI + Rb2 + Rb3
Rb3 • VDDQ/VL,max = RbI + Rb2 + Rb3
Daraus folgt:
(Rb2 + Rb3) • VDDQ/VH,min = Rb3 • VDDQ/VL,max
oder weiter vereinfacht: Rb2/Rb3 = VH,min/VL,max - 1
Für die drei Widerstände existieren nur zwei Bestimmungsgleichungen, ein Widerstandswert ist somit wahlfrei. Es wird nun Rb3 zu 10 kΩ gewählt. Damit ergibt sich Rb2 zu: Rb2 = Rb3 • (VH,min/VL,max - 1) = 10 kΩ • (1,34/1,16 -1) = 1,55 kΩ RbI ergibt sich durch Einsetzen in eine der Ausgangsgleichungen zu 10 kΩ.
Im Betriebszustand verhält sich die Schaltung gemäß Fig. 4 wie folgt: Liegt eine Spannung am ersten Anschluß 401 oberhalb des minimal zulässigen Spannungswertes für "HIGH" oder unterhalb maximal zulässigen Spannungswerts für "LOW", so führt entweder der Ausgang des ersten Komparators 421 oder der Ausgang des zweiten Komparators 422 einen LOW Pegel. Dem- entsprechend führt der Ausgang eines NAND-Gatters 430, mit dem die Ausgaben der Komparatoren 421, 422 verknüpft werden und der mit dem zweiten Anschluß 402 verbunden ist, einen HIGH-Pegel, welcher die Belegung der Leitung anzeigt. Liegt hingegen die Spannung am ersten Anschluß 401 oberhalb des ma- ximal zulässigen Spannungswerts für "LOW" und unterhalb minimal zulässigen Spannungswertes für "HIGH", so führen die Ausgänge beider Komparatoren 421, 422 einen HIGH Pegel, und der Ausgang des NAND-Gatters 430 und damit der zweite Anschluß 402 einen LOW-Pegel, welcher anzeigt, daß die Leitung frei ist.
Die vorstehend beschriebenen Ausführungsbeispiele beziehen sich auf eine nicht-differentielle Übertragungsleitung, d.h. eine einzelne Übertragungsleitung, bei der sowohl beim Sender als auch beim Empfänger identische Betriebsspannungs- und
Massepotentiale vorliegen müssen, um eine korrekte Signalauswertung zu gewährleisten. In gestörten Systemen kann es jedoch vorkommen, daß die genannten Potentiale beim Sender und beim Empfänger voneinander abweichen, so daß eine Signalaus- wertung nicht mehr möglich ist, weil dann z.B. die gesendeten HIGH/LOW Pegel nicht mehr mit den entsprechenden Detektions- schwellen beim Empfänger übereinstimmen. Als Folge dessen treten Übertragungsfehler auf.
Zudem entsteht ein nachteiliger Effekt zwangsläufig dadurch, daß die beiden Sendeempfänger 200, 200' räumlich voneinander getrennt sind und die zwischen diesen übertragenen Daten einen entsprechenden Wechselstrom im Massenetz bzw. Versor- gungsspannungsnetz hervorrufen. Bei hohen Datenraten machen sich dann die stets vorhandenen, nicht vermeidbaren Induktivitäten dieser Netze als Wechselspannungsamplituden bemerkbar. Dies kann dann beispielsweise dazu führen, daß zwischen dem Masseanschluß des ersten Sendeempfängers 200 und dem Masseanschluß des zweiten Sendeempfängers 200' eine Wechselspannungsamplitude meßbar ist. Dieser Effekt kann bei komplexen Schaltungen trotz sorgfältiger Auslegung des Massenetzes bzw, Versorgungsspannungsnetzes zu erheblichen Beeinträchtigungen der Datenqualität führen.
Schließlich ist es unter Umständen von Nachteil, eine gesonderte Referenzspannung vorsehen zu müssen.
Daher wird bereits in JEDEC SSTL 2 Kapitel 5 die sogenannte differentielle Datenübertragung verwendet, insbesondere für Schaltungen mit hohen Taktraten. Bei der differentiellen Datenübertragung werden über zwei möglichst gleichartige Übertragungsleitungen gleichzeitig Daten mit entgegengesetztem Pegel gesendet.
Im folgenden wird mit Bezug auf Fig. 5 beschrieben, wie die erfindungsgemäße Schaltung für den differentiellen Betrieb angepaßt werden kann. In Fig. 5 sind für diejenigen Schal- tungsteile, die identisch mit jenen aus Fig. 3 sind und die gleiche Funktion erfüllen, die Bezugszeichen (201-240) aus Fig. 3 übernommen worden. Zur Beschreibung deren Funktion wird zur Vermeidung von Wiederholungen auf die Beschreibung zu Fig. 3 verwiesen. Hinzugekommene Elemente tragen mit der Ziffer 5 beginnende Bezugszeichen.
Figur 5 zeigt zwei identisch aufgebaute Sendeempfänger 500 und 500'. Ein Sendeempfänger 500, 500' für den differentiellen Betrieb weist 5 Anschlüsse 201-204, 506 auf: in Überein- Stimmung mit Fig. 2 und 3 einen ersten Anschluß 201 zum Einspeisen eines Senden/Empfangen-Auswahlsignals, einen zweiten Anschluß 202 zum Einspeisen eines zu übertragenden Datensignals, einen dritten Anschluß 203 zum Ausgeben eines Datensig- nals, einen vierten Anschluß 204 zum Ankoppeln der Schaltung 200 an die erste Übertragungsleitung 240. Im Unterschied zu Fig. 2 und 3 benötigt der Sendeempfänger 500 keine Referenzspannung Vref, weist aber einen fünften Anschluß 506 zum Anschluß der zweiten Übertragungsleitung 560 auf.
Sendeempfänger 500 besteht aus zwei Schaltungsteilen, wobei wiederum das Senden/Empfangen-Auswahlsignal am ersten Anschluß 201 signalisiert, ob die Schaltung 500 im Empfangs- modus oder im Sendemodus arbeitet, wobei im vorliegenden Ausführungsbeispiel ein LOW-Pegel am ersten Anschluß 201 die Schaltung in den Empfangsmodus versetzt und ein HIGH-Pegel die Schaltung in den Sendemodus versetzt.
Der Empfangsteil der Schaltung besteht wiederum aus einem
Komparator 220, dessen nichtinvertierender Eingang hier mit dem fünften Anschluß 506 und somit mit der zweiten Übertragungsleitung 560 verbunden ist. Der invertierende Eingang ist unverändert gegenüber Fig. 2, 3 mit dem vierten Anschluß 204 und somit mit der ersten Übertragungsleitung 240 verbunden.
Der Ausgang des Komparators 220 ist mit dem Anschluß 203 verbunden und liefert somit das Empfangssignal RXD. Entspricht die Spannung am ersten I/O-Anschluß 204 der Schaltung 500 einem HIGH-Signal, entspricht notwendigerweise die Spannung am zweiten I/O-Anschluß 506 gleichzeitig einem LOW-Signal, d.h. die Spannung am ersten I/O-Anschluß 204 ist größer als die Spannung am zweiten I/O-Anschluß 506, so führt der RXD-An- schluß 203 LOW-Pegel. Entspricht hingegen die Spannung am ersten I/O-Anschluß 204 der Schaltung 500 einem LOW-Signal, entspricht notwendigerweise die Spannung am zweiten I/O- Anschluß 506 gleichzeitig einem HIGH-Signal, d.h. die Spannung am ersten I/O-Anschluß 204 ist kleiner als die Spannung am zweiten I/O-Anschluß 506, so führt der RXD-Anschluß 203 HIGH-Pegel.
Der Sendeteil der Schaltung 500 besteht aus einem ersten Schaltungsteil, welcher im Wesentlichen identisch ist mit dem in Fig. 2 dargestellten, umfassend die Gatter 211-214 sowie die Widerstände 231, 232 zum Anschluß an die erste Übertragungsleitung 240 sowie einem zweiten Schaltungsteil umfassend ein UND-Gatter 511, zwei XOR-Gatter 513, 514 und zwei Widerstände 531, 532 zum Koppeln der Ausgänge der XOR-Gatter 513, 514 an die zweite Übertragungsleitung 560. Der zweite Schaltungsteil ist funktional komplementär zum ersten Schaltungsteil, d.h. so aufgebaut, daß über die zweite Übertragungsleitung ein LOW-Signal ausgegeben wird, wenn über die erste Ü- bertragungsleitung ein HIGH-Signal ausgegeben wird und umge- kehrt. Auch für den Sendeempfänger 500 besteht die Verbindung der I/O-Anschlüsse 204, 506 mit dem Empfangskomparator 220 permanent, so daß Daten, die am TXD-Anschluß 202 eingegeben werden und über die Übertragungsleitungen 240, 560 gesendet werden sollen, am RXD-Anschluß 203 überprüft werden können.
Empfangsmodus
Im Empfangsmodus liegt am ersten Anschluß 201 ein LOW-Signal an. Für das Verhalten des ersten Schaltungsteils gelten die Ausführungen zu Fig. 2 entsprechend. Das LOW-Signal am REC/TRAN-Anschluß 201 liegt zudem an beiden Eingängen des
UND-Gatters 511, welches somit keine Logikfunktion zeigt und nur eine Signalverzögerung bewirken soll, die der Signalverzögerung des von NAND-Gatter 212 ausgegebenen Signals entspricht. Die Ausgabe des UND-Gatters 511 ist daher ein LOW- Signal ist, welches am ersten Eingang 10 des dritten XOR- Gatters 513 anliegt.
Das dritte XOR-Gatter 513 empfängt an seinem zweiten Eingang 9 das vom zweiten NAND-Gatter 212 des ersten Schaltungsteils ausgegebene Signal (HIGH) . Somit liegen an den Eingängen 9 und 10 des dritten XOR-Gatters 513 im Empfangsmodus verschiedene Signale, daher ist die Ausgabe des XOR-Gatters ein HIGH- Signal. Das vierte XOR-Gatter 514 empfängt an seinem ersten Eingang 12 ebenfalls das vom zweiten NAND-Gatter 212 des ers- ten Schaltungsteils ausgegebene Signal (HIGH) und ist mit seinem zweiten Eingang 13 fest mit der Betriebsspannung verbunden. Das vierte XOR-Gatter 514 fungiert hier als Inverter, seine Ausgabe ist im Empfangsmodus also LOW. Der Vorteil der Verwendung eines XOR-Gatters 514 an dieser Stelle ist wiederum darin zu sehen, daß das ausgegebene Signal den gleichen Verzögerungen unterliegt wie das von den anderen XOR-Gattern 213, 214, 513 ausgegebene Signal, wobei auch hier andere Schaltungsvarianten dem Fachmann ohne weiteres unmittelbar ersichtlich sind.
Die Ausgänge 8 und 11 der XOR-Gatter 513, 514 haben somit im Empfangsmodus ebenfalls verschiedene Pegel, und es gelten für das Verhalten des zweiten I/O-Anschlusses 506 die für den
I/O-Anschluß 204 im Zusammenhang mit Fig. 2 gemachten Ausführungen .
Auch die zweite Übertragungsleitung 560, die im vorliegenden Fall eine -- wenigstens näherungsweise -- rein resistive Impedanz von 50 Ω aufweist, ist somit an der Senke (d.h. emp- fängerseitig) angepaßt.
Sendemodus Im Sendemodus liegt am ersten Anschluß 201 ein HIGH-Signal an. Die Funktion des ersten Schaltungsteils ist wiederum wie vorstehend mit Bezug auf Fig. 2 beschrieben. Der zweite Schaltungsteil empfängt dieses HIGH-Signal an beiden Eingängen des UND-Gatters 511, dessen Ausgabe daher ein HIGH-Signal ist, welches am ersten Eingang 10 des dritten XOR-Gatters 513 anliegt.
Beide XOR-Gatter 513, 514 des zweiten Schaltungsteils empfangen an jeweils einem Eingang 9, 12 die Ausgabe des zweiten NAND-Gatters 212, dessen Ausgabe invertiert dem TXD-Signal am zweiten Anschluß 202 folgt. Das vierte XOR-Gatter 514 invertiert dieses Signal erneut, so daß am Ausgang 11 des vierten XOR-Gatters das nichtinvertierte TXD-Signal ausgegeben wird. Gleiches gilt auch für den Ausgang 8 des dritten XOR-Gatters, da im Sendemodus dessen erster Eingang 10 ebenfalls konstant ein HIGH Signal aufweist. Die Ausgänge 8 und 11 der XOR-Gatter 513, 514 haben somit - wie auch die Ausgänge 3 und 6 der XOR-Gatter 213, 214 -- im Sendemodus stets identische Pegel. Am zweiten I/O-Anschluß 506 stellt sich daher vermittels der Widerstände Rl und R2 531, 532 ein HIGH-Pegel bei einem HIGH-Signal am TXD-Anschluß 202 ein und ein LOW-Pegel bei einem LOW-Signal am TXD- Anschluß 202 - gerade invers zum Verhalten des ersten I/O- Anschlusses 204. Der sich aus Sicht der zweiten Übertragungsleitung 560 am I/O-Anschluß 506 ergebende Quellwiderstand entspricht im wesentlichen der Parallelschaltung der beiden Widerstände Rl, R2 und hat einen Wert von Rq = 50 Ω im vorliegenden Ausführungsbeispiel. Die zweite Übertragungsleitung 560, die im vorliegenden Fall eine -- wenigstens näherungsweise -- rein resistive Impedanz von 50 Ω aufweist ist somit an der Quelle (d.h. senderseitig) angepaßt.
Durch einen Abschluß der Übertragungsleitungen 240, 560 am anderen Ende mit einem Abschlußwiderstand Ra = 50 Ω, beispielsweise durch eine identisch aufgebaute Schaltung 500', die im Empfangsmodus arbeitet, wird durch die sich ergebenden Spannungsteiler der Spannungswert auf zulässige Werte gemäß JEDEC SSTL 2 Tabellen 4 und 5 heruntergeteilt.
In vorteilhafter Weise benötigt die Anordnung gemäß Fig. 5 weder eine Terminierungsspannung noch eine Referenzspannung, um übertragene Daten zuverlässig zu detektieren, und der Wechselspannungshub auf dem Massenetz bzw. dem Versorgungs- spannungsnetz ist wesentlich geringer gegenüber der Anordnung in Fig. 3. Auch für die Anordnung nach Fig. 5 gilt, daß beide Übertragungsleitungen 240, 560 zu jedem Zeitpunkt beidseitig abgeschlossen sind. Für die sich im Betrieb einstellenden Pegel für HIGH und LOW gelten die Ausführungen zu Fig. 3 entsprechend.
Auch die Sendempfängerschaltungen 500, 500' gemäß Fig. 5 können um eine Schaltung ergänzt werden, die eine Zustandserken- nung (frei/belegt) der Übertragungsleitungen 240, 560 liefert und einen asynchronen Betrieb des in Fig. 5 dargestellten Systems ermöglicht.
Fig. 6 zeigt eine beispielhafte Schaltung 600 zur Zustandser- kennung (frei/belegt) der Übertragungsleitung, die im Wesentlichen aus je einer Schaltung 400 gemäß Fig. 4 für jede der beiden Übertragungsleitungen besteht. Schaltung 600 verfügt über einen ersten Anschluß 601 zum Ankoppeln an die erste Ü- bertragungsleitung, einen zweiten Anschluß 602 zur Ausgabe eines Frei/Belegt-Signals (BUSY) und einen dritten Anschluß
603 Ankoppeln an die zweite Übertragungsleitung. Das über die Übertragungsleitungen empfangene Signal wird je einem Fens- terkomparator zugeführt, der aus zwei Komparatoren 621, 622 bzw. 623, 624 besteht und deren obere Schaltpunkte zwischen dem minimal zulässigen Spannungswert für "HIGH" auf den Übertragungsleitungen und der halben Betriebsspannung liegen und deren untere Schaltpunkte zwischen der halben Betriebsspannung und dem maximal zulässigen Spannungswert für "LOW" auf den Übertragungsleitungen liegen. Wiederum kann anhand des maximal zulässigen Spannungswerts für "LOW" und des minimal zulässigen Spannungswerts für "HIGH" auf einfache Weise die Dimensionierung von drei Widerständen 611, 612, 613 erfolgen, die als Spannungsteiler die Referenzspannungen für die Komparatoren 621, 622 und die Komparatoren 623, 624 liefern.
Das Verhalten der Schaltung entspricht dem der mit Bezug auf Fig. 4 beschriebenen Schaltung 400 mit dem Unterschied, daß die Ausgaben aller vier Komparatoren 621-624 mit einem Vier- fach-NAND-Gatter 630 zum BUSY-Ausgabesignal verknüpft werden. Anstelle des Vierfach-NAND-Gatters stehen dem Fachmann natürlich zahlreiche Schaltungsvarianten mit äquivalenter logischer Funktion zur Verfügung, die aus mehreren der gebräuchlicheren Gatter mit je nur zwei Eingängen aufgebaut sind.
Die erfindungsgemäßen bidirektionalen Datenübertragungssysteme gemäß Fig. 3 und 5 können auf einfache Weise zu Bussystemen erweitert werden. Für ein nicht-differentielles Übertragungssystem gemäß Fig. 3 kann ein beispielhaft in Fig. 7 dargestellter Sendeempfänger 700 genutzt werden, um weitere Datenquellen/senken mit der Übertragungsleitung zu verbinden. Sendeempfänger 700 weist wiederum einen ersten Anschluß 701 zum Einspeisen eines Sen- den/Empfangen-Auswahlsignals, einen zweiten Anschluß 702 zum Einspeisen eines zu übertragenden Datensignals, einen dritten Anschluß 703 zum Ausgeben eines Datensignals, einen vierten Anschluß 704 zum Ankoppeln der Schaltung 700 an die (einzige) Übertragungsleitung 240, und einen fünften Anschluß 705 zum Einspeisen der Referenzspannung Vref auf.
Der Einfügepunkt der Schaltung 700 in das Übertragungssystem ist längs der Übertragungsleitung 240. Das Datensignal muß daher in beide Teilleitungen gesendet werden. Der wirksame
Widerstand setzt sich somit zusammen aus einer Parallelschaltung zweier Leitungsstücke mit jeweils dem Leitungswiderstand (hier: 50 Ω) zusammen und entspricht daher dem halben Leitungswiderstand (hier: 25 Ω) . Der Quellwiderstand ist gleich dem halben Leitungswiderstand zu wählen, um bestmögliche Anpassung zu erreichen.
Fig. 7 zeigt die in zwei Teilstücke 240a und 240b aufgeteilte Übertragungsleitung 240 aus Fig. 3. Mit dieser gekoppelt ist der I/O-Anschluß 704 der Schaltung 700, der schaltungsintern mit dem invertierenden Eingang eines Komparators 720 gekoppelt ist, da die TXD-Signale im System aus Fig. 3 invertiert auf der Übertragungsleitung 240 übertragen werden. Der nicht- invertierende Eingang des Komparators 720 ist mit der Refe- renzspannung gekoppelt. Die Beschaltung des Komparators 720 ist daher identisch zur Beschaltung des Komparators 220 aus Fig. 2, so daß für seine Funktion das dort Beschriebene gilt.
Für den Senderteil der Schaltung 700 wird ein invertierender Tristate-Treiber 711 vorgesehen, welcher über einen Widerstand 730, dessen Dimensionierung vorstehend erläutert wurde, mit dem I/O-Anschluß 704 verbunden ist und welcher über das am REC/TRAN-Anschluß 701 anliegende Signal entweder hochohmig gesteuert wird (im Fall REC/TRAN = LOW, d.h. Schaltung im Empfangsmodus) oder das am TXD-Anschluß 702 anliegende Signal invertiert ausgibt (im Fall REC/TRAN = HIGH, d.h. Schaltung im Sendemodus) . Ein geeigneter Treiber zum Einsatz in dieser Schaltung ist z.B. der Baustein 74HC240.
Für ein differentielles Übertragungssystem gemäß Fig. 5 kann ein beispielhaft in Fig. 8 dargestellter Sendeempfänger 800 genutzt werden, um weitere Datenquellen/senken mit der Über- tragungsleitung zu verbinden. Sendeempfänger 800 weist wiederum einen ersten Anschluß 801 zum Einspeisen eines Sen- den/Empfangen-Auswahlsignals, einen zweiten Anschluß 802 zum Einspeisen eines zu übertragenden Datensignals, einen dritten Anschluß 803 zum Ausgeben eines Datensignals, einen vierten Anschluß 804 zum Ankoppeln der Schaltung 800 an die erste Ü- bertragungsleitung 240 und einen fünften Anschluß 806 zum Ankoppeln der Schaltung 800 an die zweite Übertragungsleitung 560 auf.
Für die Einfügepunkt der Schaltung 800 in die Übertragungsleitungen und die Dimensionierung der Quellwiderstände gelten die entsprechenden Ausführungen zu Fig. 7.
Fig. 7 zeigt die in zwei Teilstücke 240a und 240b aufgeteilte erste Übertragungsleitung 240 aus Fig. 5. Mit dieser gekoppelt ist der erste I/O-Anschluß 804 der Schaltung 800, der schaltungsintern mit dem invertierenden Eingang eines Kompa- rators 820 gekoppelt ist, da die TXD-Signale auf der ersten Übertragungsleitung 240 im System aus Fig. 5 invertiert über- tragen werden. Der nichtinvertierende Eingang des Komparators 820 ist mit über den zweiten I/O-Anschluß 806 mit der zweiten Übertragungsleitung 560 gekoppelt, über welche die TXD-Signale nichtinvertiert übertragen werden. Die Beschaltung des Komparators 820 ist daher identisch zur Beschaltung des Kom- parators 220 aus Fig. 5, so daß für seine Funktion das dort Beschriebene gilt. Für den Senderteil der Schaltung 800 wird ein invertierender Tristate-Treiber 811 vorgesehen, welcher über einen Widerstand 830 mit dem ersten I/O-Anschluß 804 verbunden ist und das am TXD-Anschluß 802 anliegende Signal invertiert über die erste Übertragungsleitung 240 ausgibt (im Fall
REC/TRAN = HIGH, d.h. Schaltung im Sendemodus) . Ein zweiter, nichtinvertierenden Tristate-Treiber 812 ist vorgesehen, welcher über einen Widerstand 831 mit dem zweiten I/O-Anschluß 806 verbunden ist und das am TXD-Anschluß 802 anliegende Sig- nal nichtinvertiert über die zweite Übertragungsleitung 560 ausgibt (im Fall REC/TRAN = HIGH, d.h. Schaltung im Sendemodus) . Ist die Schaltung im Empfangsmodus (REC/TRAN = LOW), so werden die Ausgänge der Treiber 811, 812 hochohmig gesteuert.
Natürlich können in ein Übertragungssystem gemäß Fig. 3 bzw. Fig. 5 mehrere Sendeempfänger gemäß Fig. 7 bzw. Fig. 8 eingefügt werden.
Mit den vorstehend beschriebenen Schaltungsanordnungen ist es möglich, digitale Übertragungsstrecken anwendungsgerecht aufzubauen. Ein entsprechend mehrfach wiederholtes bidirektionales Übertragungssystem gemäß Fig. 3 oder Fig. 5 kann vorteilhaft verwendet werden, die Verbindungen zwischen einem Mikroprozessor und einem externen Speicher dahingehend zu optimie- ren, daß auf denselben Leitungen Adressen und Daten übertragen werden. Dies reduziert die insgesamt erforderliche Leitungsanzahl erheblich. Die differentielle Ausgestaltung gemäß Fig. 5 erlaubt dabei Übertragungsraten, die nur noch durch die verwendete Logik und die HF-Eigenschaften der Übertra- gungsleitungen bzw. deren Träger begrenzt sind.

Claims

Patentansprüche
1. Sendeempfängerschaltung (200), umfassend:
- einen ersten Anschluß (201) zum Einspeisen eines Sen- den/Empfangen-Auswahlsignals ;
- einen zweiten Anschluß (202) zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß (203) zum Ausgeben eines Datensignals; - einen vierten Anschluß (204) für eine Übertragungsleitung (240) ; und
- Schaltungsmittel (211, 212, 213, 214, 220, 231, 232), die:
- ansprechend auf ein Empfangen-Signal am ersten Anschluß (201) am vierten Anschluß (204) eine Spannung bereitstel- len, die ungefähr der halben Betriebsspannung entspricht, wobei der am vierten Anschluß wirksame Abschlußwiderstand ungefähr dem Widerstand der Übertragungsleitung entspricht, um eine empfängerseitige Leitungsanpassung zu erreichen und wobei ein über die Übertragungsleitung (240) empfangenes Signal ausgewertet und am dritten Anschluß (203) ausgegeben wird; und
- ansprechend auf ein Senden-Signal am ersten Anschluß (201) am vierten Anschluß (204) eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß (202) ein LOW-Signal eingespeist wird und am vierten Anschluß (204) eine Spannung bereitstellen, die ungefähr dem Massepegel entspricht, falls am zweiten Anschluß (202) ein HIGH-Signal eingespeist wird, wobei der wirksame Quellwiderstand in beiden Fällen ungefähr dem Widerstand der Übertragungsleitung
(240) entspricht, um eine senderseitige Leitungsanpassung zu erreichen.
2. Sendeempfängerschaltung (200) nach Anspruch 1, deren Schaltungsmittel folgendes aufweisen:
- eine erste Logikschaltung (211) zum Invertieren des Sen- den/Empfangen-Auswahlsignals ; - eine zweite Logikschaltung (212) zum NAND-Verknüpfen des Senden/Empfangen-Auswahlsignals mit dem zu übertragenden Datensignal;
- eine dritte Logikschaltung (213) zum XOR-Verknüpfen der Ausgabe der ersten Logikschaltung (211) mit der Ausgabe der zweiten Logikschaltung (212);
- eine vierte Logikschaltung (214) zum Weiterreichen der Ausgabe der zweiten Logikschaltung (212);
- eine Komparatorschaltung (220), die das am vierten Anschluß (204) anliegende Signal mit einer Referenzspannung vergleicht und am dritten Anschluß (203) einen HIGH-Pegel ausgibt, wenn das am vierten Anschluß (204) anliegende Signal den Wert "LOW" repräsentiert und am dritten Anschluß (203) einen LOW- Pegel ausgibt, wenn das am vierten Anschluß (204) anliegende Signal den Wert "HIGH" repräsentiert; sowie
- einen ersten Widerstand (231), der den Ausgang der dritten Logikschaltung (213) mit dem vierten Anschluß (204) verbindet und
- einen zweiten Widerstand (232), der den Ausgang der vierten Logikschaltung (214) mit dem vierten Anschluß (204) verbindet.
3. Sendeempfängerschaltung (200) nach Anspruch 2, bei der die Widerstandswerte des ersten und zweiten Widerstands (231, 232) ungefähr gleich sind.
4. Sendeempfängerschaltung (200) nach Anspruch 3, bei der die Widerstandswerte des ersten und zweiten Widerstands (231, 232) ungefähr dem Doppelten des Widerstandswertes der Über- tragungsleitung (240) entsprechen.
5. Sendeempfängerschaltung (200) nach einem der vorhergehenden Ansprüche, die einen fünften Anschluß (205) zum Einspeisen einer Referenzspannung aufweist.
6. Sendeempfängerschaltung (200) nach einem der vorhergehenden Ansprüche, die zusätzliche Schaltungsmittel (400) aufweist, die erfassen, ob der Zustand der Übertragungsleitung (240) "belegt" oder "frei" ist und diesen Zustand über einen sechsten Anschluß (402) ausgeben.
7. Sendeempfängerschaltung (200) nach Anspruch 6, deren Schaltungsmittel (400) zum Erfassen, ob der Zustand der Übertragungsleitung "belegt" oder "frei" ist, einen Fensterkompa- rator aufweist, dessen oberer Schaltpunkt zwischen dem minimal zulässigen Spannungswert für "HIGH" auf der Übertragungsleitung und der halben Betriebsspannung liegt und dessen un- terer Schaltpunkt zwischen der halben Betriebsspannung und dem maximal zulässigen Spannungswert für "LOW" auf der Übertragungsleitung (240) liegt.
8. Sendeempfängerschaltung (700), umfassend: - einen ersten Anschluß (701) zum Einspeisen eines Senden/Empfangen-AuswählSignals ;
- einen zweiten Anschluß (702) zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß (703) zum Ausgeben eines Datensig- nals;
- einen vierten Anschluß (704) für eine Übertragungsleitung (240) ; und
- Schaltungsmittel (711, 720, 730), die:
- ansprechend auf ein Empfangen-Signal am ersten Anschluß (701) am vierten Anschluß (704) einen hochohmigen Zustand herstellen und ein über die Übertragungsleitung (240) empfangenes Signal auswerten und am dritten Anschluß ausgeben (703) ; und
- ansprechend auf ein Senden-Signal am ersten Anschluß (701) am vierten Anschluß (704) eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß (702) ein LOW-Signal eingespeist wird und am vierten Anschluß (704) eine Spannung bereitstellen, die ungefähr dem Massepegel entspricht, falls am zweiten Anschluß (702) ein HIGH-Signal eingespeist wird, wobei Wert des wirksamen Quellwiderstandes in beiden Fällen ungefähr dem halben Wert des Widerstand der Übertragungsleitung (240) entspricht, um eine sender- seitige Leitungsanpassung zu erreichen.
9. Sendeempfängerschaltung nach Anspruch 8, deren Schaltungs- mittel folgendes aufweisen:
- eine invertierende Treiberschaltung (711) mit Tristate- Ausgang zum invertierten Ausgeben des zu übertragenden Datensignal unter Tristate-Steuerung des Senden/Empfangen-Auswahl- signals ; - eine Komparatorschaltung (720), die das am vierten Anschluß (704) anliegende Signal mit einer Referenzspannung vergleicht und am dritten Anschluß (703) einen HIGH-Pegel ausgibt, wenn das am vierten Anschluß (704) anliegende Signal den Wert "LOW" repräsentiert und am dritten Anschluß (703) einen LOW- Pegel ausgibt, wenn das am vierten Anschluß (704) anliegende Signal den Wert "HIGH" repräsentiert; sowie
- einen Widerstand (730), der den Ausgang der Treiberschaltung (711) mit dem vierten Anschluß (704) verbindet.
10. Sendeempfängerschaltung (700) nach Anspruch 9, bei der der Wert des Widerstands (730) ungefähr der Hälfte des Widerstandswertes der Übertragungsleitung (240) entspricht.
11. Sendeempfängerschaltung (700) nach einem der Ansprüche 8 bis 10, die einen fünften Anschluß (705) zum Einspeisen einer
Referenzspannung aufweist.
12. Sendeempfängerschaltung (700) nach einem der Ansprüche 8 bis 11, die zusätzliche Schaltungsmittel (400) aufweist, die erfassen, ob der Zustand der Übertragungsleitung (240) "belegt" oder "frei" ist und diesen Zustand über einen sechsten Anschluß (402) ausgeben.
13. Sendeempfängerschaltung (700) nach Anspruch 12, deren Schaltungsmittel (400) zum Erfassen, ob der Zustand der Übertragungsleitung (240) "belegt" oder "frei" ist, einen Fens- terkomparator aufweist, dessen oberer Schaltpunkt zwischen dem minimal zulässigen Spannungswert für "HIGH" auf der Über- tragungsleitung und der halben Betriebsspannung liegt und dessen unterer Schaltpunkt zwischen der halben Betriebsspannung und dem maximal zulässigen Spannungswert für "LOW" auf der Übertragungsleitung (240) liegt.
14. Datenübertragungssystem, umfassend eine Übertragungsleitung (240) und zwei Sendeempfängerschaltungen (200, 200') nach einem der Ansprüche 1 bis 7.
15. Datenübertragungssystem nach Anspruch 14, welches zusätzlich eine oder mehrere Sendeempfängerschaltungen (700) nach einem der Ansprüche 8 bis 13 aufweist.
16. Sendeempfängerschaltung (500), umfassend: - einen ersten Anschluß (501) zum Einspeisen eines Senden/Empfangen-AuswählSignals ;
- einen zweiten Anschluß (502) zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß (503) zum Ausgeben eines Datensig- nals;
- einen vierten Anschluß (504) für eine erste Übertragungsleitung (240) ;
- einen fünften Anschluß (506) für eine zweite Übertragungsleitung (560); und - Schaltungsmittel (211, 212, 213, 214, 511, 513, 514, 231, 232, 531, 532, 220), die:
- ansprechend auf ein Empfangen-Signal am ersten Anschluß (501) am vierten Anschluß (504) und am fünften Anschluß (506) eine Spannung bereitstellen, die ungefähr der hal- ben Betriebsspannung entspricht, wobei der am vierten
Anschluß (504) wirksame Abschlußwiderstand ungefähr dem Widerstand der ersten Übertragungsleitung (240) entspricht, um eine empfängerseitige Leitungsanpassung zu erreichen, wobei der am fünften Anschluß (506) wirksame Abschlußwiderstand ungefähr dem Widerstand der zweiten
Übertragungsleitung (560) entspricht, um eine empfänger- seitige Leitungsanpassung zu erreichen, und wobei die ü- ber die Übertragungsleitungen (240, 560) empfangenen Sig- nale ausgewertet werden und als empfangenes Datensignal am dritten Anschluß (503) ausgegeben werden; und - ansprechend auf ein Senden-Signal am ersten Anschluß (501) am vierten Anschluß (504) eine ungefähr der Be- triebsspannung entsprechende Spannung bereitstellen und am fünften Anschluß (506) eine ungefähr dem Massepegel entsprechende Spannung bereitstellen, falls am zweiten Anschluß (502) ein LOW-Signal eingespeist wird und am vierten Anschluß (504) eine ungefähr dem Massepegel ent- sprechende Spannung bereitstellen und am fünften Anschluß (506) eine ungefähr der Betriebsspannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß (502) ein HIGH-Signal eingespeist wird, wobei die wirksamen Quellwiderstände jeweils ungefähr dem Widerstand der ent- sprechenden Übertragungsleitung (240, 560) entspricht, um eine senderseitige Leitungsanpassung zu erreichen.
17. Sendeempfängerschaltung (500) nach Anspruch 16, deren Schaltungsmittel folgendes aufweisen: - eine erste Logikschaltung (211) zum Invertieren des Sen- den/Empfangen-Auswahlsignals ;
- eine zweite Logikschaltung (212) zum NAND-Verknüpfen des Senden/Empfangen-Auswahlsignals mit dem zu übertragenden Datensignal; - eine dritte Logikschaltung (213) zum XOR-Verknüpfen der
Ausgabe der ersten Logikschaltung (211) mit der Ausgabe der zweiten Logikschaltung (212);
- eine vierte Logikschaltung (214) zum Weiterreichen der Ausgabe der zweiten Logikschaltung (212); - eine fünfte Logikschaltung (511) zum Weiterreichen des Senden/Empfangen-Auswahlsignals ;
- eine sechste Logikschaltung (513) zum XOR-Verknüpfen der Ausgabe der fünften Logikschaltung (511) mit der Ausgabe der zweiten Logikschaltung (212); - eine siebte Logikschaltung (514) zum Invertieren der Ausgabe der zweiten Logikschaltung (212);
- eine Komparatorschaltung (220), die das am vierten Anschluß (204) anliegende Signal mit dem am fünften Anschluß (506) an- liegenden Signal vergleicht und am dritten Anschluß (203) einen LOW-Pegel ausgibt, wenn das am vierten Anschluß (204) anliegende Signal den Wert "HIGH" und das am fünften Anschluß (506) anliegende Signal den Wert "LOW" repräsentiert und am dritten Anschluß (203) einen HIGH-Pegel ausgibt, wenn das am vierten Anschluß (204) anliegende Signal den Wert "LOW" und das am fünften Anschluß (506) anliegende Signal den Wert "HIGH" repräsentiert; sowie
- einen ersten Widerstand (231), der den Ausgang der dritten Logikschaltung (213) mit dem vierten Anschluß (204) verbindet,
- einen zweiten Widerstand (232), der den Ausgang der vierten Logikschaltung (214) mit dem vierten Anschluß (204) verbindet, - einen dritten Widerstand (531), der den Ausgang der sechsten Logikschaltung (513) mit dem fünften Anschluß (506) verbindet, und
- einen vierten Widerstand (532), der den Ausgang der siebten Logikschaltung (514) mit dem fünften Anschluß (506) verbin- det.
18. Sendeempfängerschaltung (500) nach Anspruch 17, bei der die Widerstandswerte des ersten, zweiten, dritten und vierten Widerstands (231, 232, 531, 532) ungefähr gleich sind.
19. Sendeempfängerschaltung (500) nach Anspruch 18, bei der die Widerstandswerte ungefähr dem Doppelten des Widerstandswertes der Übertragungsleitungen (240, 560) entsprechen.
20. Sendeempfängerschaltung (500) nach einem der Ansprüche 16 bis 19, die zusätzliche Schaltungsmittel (600) aufweist, die erfassen, ob der Zustand der Übertragungsleitungen (240, 560) "belegt" oder "frei" ist und diesen Zustand über einen sechsten Anschluß (602) ausgeben.
21. Sendeempfängerschaltung (500) nach Anspruch 20, deren Schaltungsmittel (600) zum Erfassen, ob der Zustand der Übertragungsleitungen (240, 560) "belegt" oder "frei" ist, für jede der beiden Übertragungsleitungen (240, 560) je einen Fensterkomparator aufweist, dessen oberer Schaltpunkt zwischen dem minimal zulässigen Spannungswert für "HIGH" auf den Übertragungsleitungen (240, 560) und der halben Betriebsspan- nung liegt und dessen unterer Schaltpunkt zwischen der halben Betriebsspannung und dem maximal zulässigen Spannungswert für "LOW" auf den Übertragungsleitungen (240, 560) liegt.
22. Sendeempfängerschaltung (800), umfassend: - einen ersten Anschluß (801) zum Einspeisen eines Sen- den/Empfangen-Auswahlsignals ;
- einen zweiten Anschluß (802) zum Einspeisen eines zu übertragenden Datensignals;
- einen dritten Anschluß (803) zum Ausgeben eines Datensig- nals;
- einen vierten Anschluß (804) für eine erste Übertragungsleitung (240) ;
- einen fünften Anschluß (806) für eine zweite Übertragungsleitung (560); und - Schaltungsmittel (811, 812, 820, 830, 831), die:
- ansprechend auf ein Empfangen-Signal am ersten Anschluß (801) am vierten und fünften Anschluß (804, 806) jeweils einen hochohmigen Zustand herstellen und die über die Ü- bertragungsleitungen (240, 560) empfangenen Signale aus- werten und als empfangenes Datensignal am dritten Anschluß (803) ausgeben; und
- ansprechend auf ein Senden-Signal am ersten Anschluß (801) am vierten Anschluß (804) eine ungefähr der Betriebsspannung entsprechende Spannung und am fünften Anschluß (806) eine ungefähr dem Massepegel entsprechende Spannung bereitstellen, falls am zweiten Anschluß (802) ein LOW-Signal eingespeist wird und am vierten Anschluß (804) eine ungefähr dem Massepegel entsprechende Spannung und am fünften Anschluß (806) eine ungefähr der Betriebs- Spannung entsprechende Spannung bereitstellen, falls am zweiten Anschluß (802) ein HIGH-Signal eingespeist wird, wobei Wert der wirksamen Quellwiderstände jeweils ungefähr dem halben Wert des Widerstand der entsprechenden Übertragungsleitung (240, 560) entspricht, um eine sen- derseitige Leitungsanpassung zu erreichen.
23. Sendeempfängerschaltung (800) nach Anspruch 22, deren Schaltungsmittel folgendes aufweisen:
- eine invertierende Treiberschaltung (811) mit Tristate- Ausgang zum invertierten Ausgeben des zu übertragenden Datensignal unter Tristate-Steuerung des Senden/Empfangen-Auswahl- signals; - eine nichtinvertierende Treiberschaltung (812) mit Trista- te-Ausgang zum invertierten Ausgeben des zu übertragenden Datensignal unter Tristate-Steuerung des Senden/Emp-ifan-igen- Auswählsignals ;
- eine Komparatorschaltung (820), die das am vierten Anschluß (804) anliegende Signal dem am fünften Anschluß (806) anliegenden Signal vergleicht und am dritten Anschluß (803) einen LOW-Pegel ausgibt, wenn das am vierten Anschluß (804) anliegende Signal den Wert "HIGH" und das am fünften Anschluß
(806) anliegende Signal den Wert "LOW" repräsentiert und am dritten Anschluß (803) einen HIGH-Pegel ausgibt, wenn das am vierten Anschluß (804) anliegende Signal den Wert "LOW" und das am fünften Anschluß (805) anliegenden Signal den Wert "HIGH" repräsentiert; sowie
- einen ersten Widerstand (830), der den Ausgang der inver- tierenden Treiberschaltung (811) mit dem vierten Anschluß
(804) verbindet, und
- einen zweiten Widerstand (831), der den Ausgang der nicht- invertierenden Treiberschaltung (812) mit dem fünften Anschluß (806) verbindet.
24. Sendeempfängerschaltung (800) nach Anspruch 23, bei der die Werte der Widerstände (830, 831) ungefähr der Hälfte des Widerstandswertes der Übertragungsleitungen (240, 560) entsprechen .
25. Sendeempfängerschaltung (800) nach einem der Ansprüche 22 bis 24, die zusätzliche Schaltungsmittel (600) aufweist, die erfassen, ob der Zustand der Übertragungsleitungen (240, 560) "belegt" oder "frei" ist und diesen Zustand über einen sechsten Anschluß (602) ausgeben.
26. Sendeempfängerschaltung (800) nach Anspruch 25, deren Schaltungsmittel (600) zum Erfassen, ob der Zustand der Übertragungsleitungen (240, 560) "belegt" oder "frei" ist, für jede der beiden Übertragungsleitungen (240, 560) je einen Fensterkomparator aufweist, dessen oberer Schaltpunkt zwischen dem minimal zulässigen Spannungswert für "HIGH" auf den Übertragungsleitungen (240, 560) und der halben Betriebsspannung liegt und dessen unterer Schaltpunkt zwischen der halben Betriebsspannung und dem maximal zulässigen Spannungswert für "LOW" auf den Übertragungsleitungen (240, 560) liegt.
27. Datenübertragungssystem, umfassend zwei Übertragungsleitungen (240, 560) und zwei Sendeempfängerschaltungen (500, 500') nach einem der Ansprüche 16 bis 21.
28. Datenübertragungssystem nach Anspruch 28, welches zusätz- lieh eine oder mehrere Sendeempfängerschaltungen (800) nach einem der Ansprüche 22 bis 26 aufweist.
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