EP2135355A1

EP2135355A1 - Convertisseur analogique-numerique parallele a double echelle statique

Info

Publication number: EP2135355A1
Application number: EP08717733A
Authority: EP
Inventors: Jean-Alain Nicolas; Richard Morisson
Original assignee: e2v Semiconductors SAS
Current assignee: Teledyne e2v Semiconductors SAS
Priority date: 2007-03-16
Filing date: 2008-03-13
Publication date: 2009-12-23
Also published as: FR2913833A1; JP2010521850A; US20100085232A1; US7999713B2; FR2913833B1; WO2008113738A1

Abstract

L'invention concerne les convertisseurs analogiques numériques rapides, et plus particulièrement ceux qui possèdent au moins un étage de conversion de type "flash". Le convertisseur selon l'invention utilise N amplificateurs différentiels à quatre entrées. L'amplificateur de rang j reçoit la tension d'entrée à convertir V<SUB>e</SUB>

Description

CONVERTISSEUR ANALOGIQUE-NUMERIQUE PARALLELE A DOUBLE ECHELLE STATIQUE

L'invention concerne les convertisseurs analogiques numériques rapides, et plus particulièrement ceux qui possèdent au moins un étage de conversion de type "flash", c'est-à-dire un étage à structure parallèle dans lequel la tension à convertir est comparée simultanément à une série de tensions de référence V_j où j est un indice variant de O à N, toutes les différences de potentiel Vμi - V_j étant supposées identiques et égales à une tension de référence élémentaire fixe V_tap.

De tels convertisseurs utilisent en général un réseau de résistances R identiques en série alimentées par un courant constant I₀ pour produire les tensions de référence réparties à des intervalles réguliers de valeur V_tap = FUo, et N amplificateurs différentiels associés chacun à une tension de référence respective pour déterminer si la tension d'entrée est supérieure ou inférieure à cette tension de référence ou pour amplifier linéairement l'écart entre la tension d'entrée et cette tension de référence. Les points de jonction des résistances constituent des prises intermédiaires connectées aux entrées des amplificateurs.

La structure la plus simple est celle qui est représentée à la figure 1 où on voit un réseau de résistances en série Ri à R_N parcourues par un courant fixe I₀ et un ensemble d'amplificateurs différentiels ou comparateurs Ai à A_N, l'amplificateur A_j de rang j recevant d'une part la tension V_in à convertir, d'autre part la tension au point de jonction de la résistance R_j+i et de la résistance R_j.

Cette structure peut être utilisée pour un étage final de conversion analogique-numérique, les amplificateurs basculant dans un sens ou dans un autre selon le sens de la différence entre la tension d'entrée et la tension de référence. Elle peut être utilisée aussi comme étage d'entrée ou étage intermédiaire de conversion analogique-numérique, suivi par d'autres étages de conversion, et dans ce cas chaque amplificateur doit fournir, à destination des étages suivants, une tension ou un courant variant linéairement en fonction de la différence entre la tension d'entrée V_in et la tension de référence associée à cet amplificateur.

On veut pouvoir réaliser des convertisseurs ayant une linéarité toujours plus grande pour pouvoir effectuer des conversions précises avec une résolution toujours plus élevée. On cherche à réaliser par exemple des convertisseurs de résolution 12 ou 14 bits. Les erreurs de linéarité sont dues aux imperfections des résistances qui peuvent avoir des valeurs pas tout à fait identiques ; elles sont dues aussi au fait que même si les résistances sont identiques, les entrées des amplificateurs dérivent une partie du courant qui traverse les résistances de sorte que les courants parcourant les résistances du haut de la série sont plus élevés que les courants parcourant les résistances du bas de la série. La figure 1 représente schématiquement un courant d'entrée l_b dérivé sur chaque entrée d'amplificateur connectée au réseau de résistances. Ce courant l_b est en pratique le courant de base d'un transistor bipolaire d'entrée de l'amplificateur. Il en résulte que les potentiels des prises intermédiaires du réseau de résistances en série ne sont pas régulièrement répartis avec des intervalles de tension R. I₀ entre deux prises intermédiaires successives de la série de résistances. On peut estimer que l'erreur de non-linéarité globale est proportionnelle au carré du nombre N d'amplificateurs, à la valeur de la résistance élémentaire R, et à la valeur du courant d'entrée l_b consommé par chaque amplificateur.

On ne peut pas diminuer R au-delà de certaines limites pour des raisons de précision de fabrication et de consommation de courant. Le nombre N dépend de la résolution désirée pour l'étage, par exemple N = 64 pour 6 bits. Un courant l_b minimum est imposé par les performances dynamiques des amplificateurs différentiels qui doivent pouvoir travailler à grande vitesse. On pourrait utiliser des technologies MOS à faible consommation de courant d'entrée mais ces technologies permettent difficilement une précision de fabrication suffisante pour obtenir les performances que procurent les technologies bipolaires.

On a déjà imaginé des solutions de compensation de courant, par injection de courants de valeur l_b dans les prises intermédiaires de l'échelle de résistances pour neutraliser la perte de courant l_b vers les amplificateurs. Ces solutions sont complexes et très sensibles aux variations de température ou à la dispersion des paramètres technologiques de la fabrication ; en effet, le problème est de compenser un courant de base qui est directement lié au gain en courant β du transistor d'entrée de l'étage différentiel, mais la valeur du gain en courant est très dispersée et variable avec la température. On pourrait éventuellement s'inspirer de la structure différentielle décrite dans la demande de brevet WO 2005/055431 , qui a été imaginée pour augmenter les performances en vitesse des convertisseurs. Cette structure, rappelée à la figure 2, utilise des amplificateurs différentiels A₁ à A_N à quatre entrées chacun ; l'amplificateur A_j de rang j reçoit d'une part sur deux premières entrées la tension différentielle à convertir V_θp-V_θn, et d'autre part sur deux autres entrées les tensions prélevées sur deux prises symétriques, de rang j et N-j+1 respectivement, du réseau de résistances en série. Ainsi, le premier amplificateur A1 est relié à la première prise intermédiaire Pi et à la dernière P_N, le deuxième est relié à la deuxième prise P₂ et à l'avant dernière P_N-2, etc. Avec cette structure, on pourrait résoudre le problème engendré par ce courant l_b dérivé à chaque prise du réseau de résistances, en raison de la symétrie de la structure qui établit une compensation naturelle de ce courant. En effet, ce qui compte dans cette structure ce n'est pas la linéarité de répartition des potentiels des prises Pi à P_N, c'est la linéarité de la succession de différences de potentiel entre prises P_j et P_N-J₊₁ lorsque j croît de 1 à N. Or, quel que soit j, la chute de tension entre les prises P_j et P_N-_j+i résulte de l'addition de chutes de tension dans les résistances du haut de l'ensemble, parcourues par des courants plus importants, et de chutes de tension dans les résistances du bas, parcourues par des courants moins importants, de sorte qu'en moyenne la répartition des chutes de tension reste régulière, même si le courant moyen dans les résistances n'est pas I₀ comme on le voudrait mais plutôt I_o+N.l_b.

Toutefois, cette compensation n'a lieu qu'à la condition que le courant l_b soit indépendant de la tension d'entrée V_θp-V_θn à convertir. Mais ce n'est pas le cas. On pourrait faire en sorte que ce soit le cas en insérant un étage suiveur entre chaque prise du réseau et l'entrée de l'amplificateur différentiel correspondant ; mais alors on introduit des problèmes supplémentaires d'appariement de circuits, de dispersion en fonction de la température, de consommation supplémentaire de courant, de bruit introduit par l'étage suiveur, et de chute de tension base-émetteur supplémentaire néfaste si on souhaite travailler avec une alimentation à très basse tension telle que 3,3 volts.

A titre d'exemple, une simulation de calcul d'erreur de linéarité dans la configuration de la figure 2, pour un convertisseur de 14 bits dont le premier étage comporte 80 amplificateurs différentiels, aboutit à la conclusion que l'erreur de non-linéarité intégrale sur l'échelle de conversion peut atteindre 7,5 LSB (bits de poids le plus faible) dans un exemple où le courant d'alimentation du réseau de résistances est de 30 milliampères, les paires différentielles des amplificateurs ont des alimentations en courant de 200 microampères, et le courant de base moyen est de 1.7 microampères. L'erreur de non linéarité intégrale INL est la somme cumulée des différences entre les valeurs théoriques des tensions de référence et leurs valeurs réelles. Ces 7,5 bits de poids le plus faible représentent une erreur trop importante qu'on souhaite réduire.

On a constaté que si on alimentait le réseau de résistances de la figure 2 entre deux sources de tension de référence plutôt qu'entre une source de tension haute et une source de courant basse, on divisait l'erreur de non linéarité intégrale dans un rapport de presque 2,5 ce qui est considérable. Dans les mêmes conditions de mesure, on aboutit à une erreur de non-linéarité intégrale de 3 LSB pic à pic pour un convertisseur de 14 bits, ce qui est beaucoup plus satisfaisant. L'alimentation par deux tensions de référence améliore donc les performances.

On a essayé aussi de vérifier si on pouvait améliorer encore la non-linéarité intégrale de la structure en utilisant une double échelle de résistances en série alimentées entre deux tensions de référence, au lieu d'une simple échelle alimentée entre deux tensions de référence ; l'une des entrées de l'amplificateur est alors prise sur une prise de rang j de l'une des échelles tandis que l'autre entrée est prise sur une prise de rang N-j+1 de l'autre échelle. Mais le résultat n'est pas concluant car, dans les mêmes conditions que ci-dessus, on aboutit à une non-linéarité intégrale de 4,7 LSB. La double échelle de résistances n'a donc pas d'utilité du point de vue de la non-linéarité intégrale puisqu'elle détériore la performance.

Pour améliorer la linéarité de la conversion analogique numérique à haute résolution, notamment la conversion sur plus de 12 bits, l'invention propose un convertisseur analogique-numérique comportant un réseau de N amplificateurs différentiels de rang j = 1 à N, ayant chacun quatre entrées, deux entrées recevant une tension différentielle d'entrée à convertir V_θp-V_θn, la troisième et la quatrième entrées recevant des tensions de référence issues d'un ensemble de résistances de valeurs nominales identiques R parcourues par un courant de valeur nominale I₀, l'amplificateur de rang j fournissant une tension proportionnelle à V_θp-V_θn - K.R.I₀ (K entier) lorsque la tension différentielle d'entrée V_θp-V_θn avoisine la tension K. R. I₀, caractérisé en ce que l'ensemble de résistances comprend un premier réseau de N résistances de valeur R en série connecté d'un côté à une source de tension et de l'autre à une source de courant de référence, les extrémités des résistances définissant N premières prises de rang j = 1 à N, et un deuxième réseau de N résistances de valeur R en série connecté d'un côté à la même source de tension que le premier et de l'autre à une source de courant de référence telle que les deux réseaux soient alimentés par des courants identiques, les résistances du deuxième réseau définissant N deuxièmes prises de rang j =1 à N, l'amplificateur de rang j ayant sa troisième entrée reliée à une prise de rang j du premier réseau et à une prise de rang N-j+1 du deuxième réseau. Les deux réseaux sont rigoureusement identiques. Ils sont alimentés par une source de tension commune. Une source de courant respective de valeur I₀ peut être prévue en série avec chaque réseau pour imposer le courant qui va les parcourir. Cependant il est plus avantageux de prévoir une seule source de courant commune de valeur double 2I₀ alimentant simultanément les deux réseaux (identiques), chacun d'eux étant alors parcouru par la moitié du courant, à savoir un courant I₀.

Si on souhaite utiliser N amplificateurs différentiels pour la conversion, il est possible de prévoir que le convertisseur comporte un nombre d'amplificateurs supérieur à N, les amplificateurs supplémentaires étant présents uniquement pour éviter des effets de bord. Les réseaux de résistances comprennent alors chacun plus de N résistances.

La non-linéarité intégrale de la structure ainsi obtenue s'avère bien meilleure (dans un rapport d'environ 30 à 50, ce qui est considérable) que celle qu'on obtient avec les autres structures essayées. Bien qu'une alimentation d'un réseau simple à l'aide de deux tensions de référence s'avère nettement meilleure qu'une alimentation d'un réseau simple par une source de tension et une source de courant, on a trouvé qu'une amélioration inattendue d'un ordre de grandeur très supérieur pouvait être obtenue en utilisant un réseau double à la condition qu'on évite de l'alimenter entre deux sources de tension de référence. Dans les mêmes conditions de mesure que ci-dessus, on a obtenu une non-linéarité intégrale de 0,1 LSB pic-à-pic pour un convertisseur de 14 bits, soit 75 fois mieux qu'un réseau simple alimenté de la même manière,

30 fois mieux qu'un réseau simple alimenté par des références de tension, et 50 fois mieux qu'un réseau double alimenté par des références de tension.

D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente un principe de convertisseur analogique- numérique flash de l'art antérieur ;

- la figure 2 représente un autre principe de convertisseur flash de l'art antérieur ;

- la figure 3 représente une structure de conversion flash selon l'invention ;

- la figure 4 représente une variante de structure selon l'invention ;

- la figure 5 représente une constitution repliée des réseaux de résistances ;

- la figure 6 représente un exemple de réalisation d'amplificateur différentiel à quatre entrées.

La structure du convertisseur de la figure 3 utilise N amplificateurs différentiels à quatre entrées semblables à ceux qui sont utilisés dans la figure 2. Chaque amplificateur différentiel A_j de rang j, où j varie de 1 à N possède deux premières entrées recevant la tension différentielle à convertir V_θp - V_θn. Une tension V_θp est donc appliquée à une première entrée de tous les amplificateurs différentiels, et une tension V_θn est appliquée à une deuxième entrée de tous les amplificateurs différentiels.

Entre la troisième et la quatrième entrée, on applique une différence de potentiel de référence, différente pour chaque amplificateur. Cette différence de potentiel est établie à partir de prises de deux réseaux de résistances distincts, l'un dédié à l'application d'un potentiel de référence sur la troisième entrée, l'autre dédié à l'application d'un autre potentiel de référence sur la quatrième entrée. Sur la figure 2, un seul réseau de référence était utilisé. Les deux réseaux de résistances sont identiques et parcourus par des courants identiques I₀ définis par des sources de courant. Ils comprennent chacun au moins N-1 résistances identiques, de valeur R, en série, et les extrémités de ces N-1 résistances définissent N prises destinées à être reliées aux entrées des amplificateurs. Ainsi, la prise P_j de rang j est le point de jonction de la résistance R_j et de la résistance R_j+-ι.

Pour le premier réseau, les prises sont désignées par P₁ à P_N. et les résistances par R₁ à R_N. Pour le deuxième réseau, des indices "prime" sont utilisés : prises P'-i, P'₂, ..., P'_N- Le sens croissant des indices j de 1 à N est pris par convention dans le sens de passage du courant dans les réseaux, c'est-à-dire que, si on se réfère à la figure, les indices vont croissant de haut en bas pour les deux réseaux qui sont tous deux parcourus par un courant passant du haut vers le bas (potentiel d'alimentation VH plus positif en haut qu'en bas). Les deux réseaux sont connectés d'un côté à une source de tension qui définit le potentiel d'alimentation VH. De l'autre côté, les réseaux sont connectés à une source de courant d'une manière telle qu'ils soient parcourus par des courants identiques.

Selon l'invention, la prise P_j de rang j du premier réseau est reliée à la troisième entrée de l'amplificateur A_j, et la prise P'_N-_j+i de rang N-j+1 du deuxième réseau est reliée à la quatrième entrée de l'amplificateur A_j. Ceci pour tous les rangs j. La différence de potentiel entre ces deux prises constitue une tension de référence K.l_o, K entier, pour l'amplificateur différentiel A_j qui fournit à sa sortie une tension proportionnelle à l'écart entre la tension d'entrée à convertir et cette tension de référence lorsque la tension d'entrée est proche de cette tension de référence. Les différences de potentiel de référence K.l_o s'échelonnent régulièrement entre -(N-I )R. I₀ et +(N-1 )R.I₀, à intervalles 2R.I₀.

Le nombre entier K est en pratique égal à N-2J+1 pour l'amplificateur A_j.

On notera que, par comparaison avec la figure 2 et pour avoir les mêmes résolutions et gammes de tension de référence qu'à la figure 2, la valeur de la résistance R utilisée dans les réseaux de la figure 3 sera double de celle de la figure 2, et la valeur du courant I₀ sera moitié de celle de la figure 2. On a constaté selon l'invention que non seulement l'erreur de non linéarité du premier ordre, due à l'existence des courants l_b prélevés par chaque entrée d'amplificateur, est corrigée de la même manière que dans le cas de la figure 2, mais aussi que les erreurs de non-linéarité du second ordre, dues au fait que le courant l_b varie selon le niveau de la tension d'entrée V_θp - V_θn , tendent à se compenser. On notera que les courants d'entrée l_b de toutes les troisièmes entrées des amplificateurs sont prélevés sur l'un des réseaux alors que les courants l_b de toutes les quatrièmes entrées sont prélevés sur l'autre réseau. Une simulation analogue à celle qui a été indiquée ci-dessus pour le cas de la figure 2 a permis de constater une erreur de non-linéarité intégrale aussi basse que 0,1 LSB, soit beaucoup moins que précédemment, dans les mêmes conditions.

Sur le schéma de la figure 2, on a considéré que les deux réseaux de résistances sont alimentés indépendamment par deux sources de courant différentes de même valeur I₀ disposées au pied des réseaux, à travers des résistances de pied R₀ et R'_o, la tête des réseaux étant alimentée par la même source de tension d'alimentation VH. Cependant, on peut avantageusement prévoir qu'une seule source de courant de valeur double 2xl₀ alimente l'ensemble des deux réseaux en parallèle. La tête est encore alimentée par une source de tension VH commune aux deux réseaux. Le courant se divise en deux parties égales de valeur I₀ puisque les réseaux sont identiques, mais on constate encore une amélioration de l'erreur de non-linéarité du second ordre. Dans ce qui précède on a considéré qu'il y avait un réseau de N amplificateurs avec N prises de tension d'un réseau de N-1 résistances. Le nombre N représente le nombre de plages de conversion produites par l'étage. Par exemple, si l'étage doit établir les 6 bits de poids fort d'une conversion, il y aura N=64 amplificateurs qui délivreront des tensions variables en fonction de la tension d'entrée, cette tension étant utilisée dans des étages de conversion suivants pour établir les bits de poids faible de la conversion. Ces étages suivants peuvent être des structures à amplificateurs de repliement ("folding amplifiers" en anglais) ou d'autres types de structures.

Mais même si le premier étage doit établir seulement N plages de conversion, il peut être utile de prévoir qu'il y a un plus grand nombre d'amplificateurs et un plus grand nombre de résistances prolongeant les réseaux de la figure 3 ou 4 vers le haut et vers le bas. Ces résistances et amplificateurs supplémentaires servent à éviter des effets de bord qui tendraient à détériorer la linéarité vers les extrémités de la plage de conversion. On peut ainsi rajouter plusieurs dizaines d'amplificateurs et de résistances de chaque côté du réseau de N résistances et amplificateurs utiles.

Enfin, les réseaux de résistances s'étendent sur une assez grande longueur sur une puce de circuit intégré, par exemple 1 millimètre ; or sur une telle distance, les effets de gradients thermiques ou de dispersion technologique peuvent se faire sentir. Il est avantageux dans ces conditions de décomposer chaque résistance en deux résistances en parallèle mais ces deux résistances étant placées symétriquement par rapport au milieu du réseau de manière que les gradients de température se compensent. La figure 5 représente une telle configuration des réseaux de résistances. Les résistances R-i, R₂, R₃ des figures précédentes sont constituées ici chacune par des résistances en parallèle ; Ri₃ et R-ι_b constituent la résistance R-i. R_2a et R₂b constituent la résistance R₂, etc.

Etant donné que la structure de l'invention comprend des réseaux de résistances alimentés par une tension et un courant continus et non par la tension d'entrée à convertir (réseau ou échelle de résistances dite statique contrairement à d'autres structures à échelle dynamique où c'est la tension d'entrée qui est appliquée au réseau), il est avantageux de découpler ce réseau par des capacités connectées chacune entre une prise du réseau et la masse (ou une borne à potentiel fixe). Ce découplage évite des perturbations des tensions de référence par des signaux dynamiques tels que les signaux d'horloge d'échantillonneurs bloqueurs, ou même les signaux d'entrée à convertir qui pourraient être couplés par des capacités parasites au réseau de résistances. Les capacités rajoutées court-circuitent ces signaux parasites. On notera que ce découplage réduit aussi le bruit thermique engendré par les résistances.

La figure 6 représente à un exemple de constitution détaillée d'un amplificateur différentiel A_j utilisable dans la structure de l'invention. L'amplificateur a quatre entrées recevant les signaux d'entrée à convertir et les tensions présentes sur les prises P_j et P_N-J₊₁. Il est constitué sous forme d'un amplificateur double composé de deux amplificateurs différentiels à transconductance simples dont les sorties sont croisées pour produire une tension proportionnelle à la différence entre la tension d'entrée du premier et la tension d'entrée du deuxième. L'ensemble produit alors une tension proportionnelle à V_θp-V_θn - K. R. I₀ lorsque la tension V_θp-V_θn est proche de K.R.Io - Le terme K.R.I₀ représente la différence de potentiel entre les prises Pj et P_N-J₊L

Le premier amplificateur (à gauche) reçoit sur une entrée (qui est la première entrée de l'amplificateur A_j) la tension V_θp et sur une autre entrée (qui est la quatrième entrée de A_j) la tension présente sur la prise P_N-_j+i - Le deuxième amplificateur (à droite) reçoit sur une entrée (qui est la deuxième entrée de l'amplificateur A_j) la tension V_θn et sur une autre entrée (qui est la troisième entrée de A_j) la tension présente sur la prise P_j.

Les sorties en courant des amplificateurs sont réunies pour agir en sommateur ; en croisant les sorties on fait une différence, de sorte que les sorties fournissent une tension différentielle représentant, avec un coefficient correspondant au gain de l'amplificateur, la différence des différences de tension appliquées aux entrées prises deux à deux . Cette différence représente la quantité : V_θp-V_θn - K.R.Io

Plus précisément, chaque amplificateur différentiel simple comprend deux branches symétriques alimentées par le courant d'une seule source de courant constant, chaque branche comprenant un transistor en série avec une résistance de charge R_Ch- Les bases des transistors sont les entrées des amplificateurs. Le premier amplificateur reçoit V_θp sur la base du premier transistor T1 et reçoit la prise P_N-_j+i sur la base du deuxième transistor T2. Le deuxième amplificateur reçoit V_θn sur la base du premier transistor T'1 et reçoit la prise P_j sur la base du deuxième transistor T'2. Les sorties sont montées en sommateur mais croisées : la sortie constituée par le collecteur de T1 est reliée à la sortie constituée par le collecteur de T'2 pour constituer une première sortie de l'amplificateur différentiel double, et réciproquement les collecteurs deT'1 et T2 sont reliés pour constituer une deuxième sortie de l'amplificateur différentiel double ; la sortie de l'amplificateur différentiel est constituée par l'une de ces sorties, par exemple le collecteur de T1 si la sortie de l'amplificateur est une sortie simple, ou par les deux sorties (collecteurs de T1 et T2) si la sortie de l'amplificateur doit être différentielle. Les courants des sources de courant sont identiques et les transistors et résistances du schéma sont tous identiques.

Claims

REVENDICATIONS

1. Convertisseur analogique-numérique comportant un réseau de N amplificateurs différentiels (A₁ à A_N) de rang j = 1 à N, ayant chacun quatre entrées, deux entrées recevant une tension différentielle d'entrée à convertir V_θp-V_θn à convertir, la troisième et la quatrième entrées recevant des tensions de référence issues d'un ensemble de résistances de valeurs nominales identiques R parcourues par un courant de valeur nominale I₀, l'amplificateur de rang j fournissant une tension proportionnelle à V_θp-V_θn - K. R. I₀ lorsque la tension différentielle d'entrée V_θp-V_θn avoisine la tension K. R. I₀, caractérisé en ce que l'ensemble de résistances comprend un premier réseau de N résistances (Ri à R_N) de valeur R en série connecté d'un côté à une source de tension (VH) et de l'autre à une source de courant de référence, les extrémités des résistances définissant N premières prises (Pi à P_N) de rang j = 1 à N, et un deuxième réseau de N résistances (R'i à R'_N) de valeur R en série connecté d'un côté à la même source de tension (VH) et de l'autre à une source de courant de référence telle que les deux réseaux soient alimentés par des courants identiques, les résistances du deuxième réseau définissant N deuxièmes prises (P'i à P'_N) de rang j =1 à N, l'amplificateur de rang j ayant sa troisième entrée reliée à une prise (P_j) de rang j du premier réseau et à une prise (P_N-J_+I) de rang N-j+1 du deuxième réseau.

2. Convertisseur selon l'une des revendications 1 et 2, caractérisé en ce qu'une source de courant respective de valeur I₀ est prévue en série avec chaque réseau pour imposer le courant qui va les parcourir

3. Convertisseur selon l'une des revendications 1 et 2, caractérisé en ce qu'une source de courant de valeur 2I₀ est prévue pour alimenter l'ensemble des deux réseaux, chacun d'eux étant alors essentiellement parcouru par la moitié du courant, à savoir un courant I₀.

4. Convertisseur selon l'une des revendications 1 à 3, produisant N tensions de sortie utiles à la conversion, caractérisé en ce qu'il comporte un nombre d'amplificateurs et de résistances supérieur à N, les amplificateurs et résistances supplémentaires étant présents uniquement pour éviter des effets de bord.

5. Convertisseur selon l'une des revendications 1 à 4, caractérisé en ce que chacun des réseaux de résistances a une configuration dans laquelle chaque résistance est formée de deux résistances en parallèle, placées symétriquement par rapport au milieu du réseau.

6. Convertisseur selon l'une des revendications 1 à 5, caractérisé en ce qu'une capacité de découplage est connectée entre chaque prise du réseau et une borne à potentiel fixe.