EP1456876A2 - Memory cell with a trench transistor - Google Patents

Memory cell with a trench transistor

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Publication number
EP1456876A2
EP1456876A2 EP02791622A EP02791622A EP1456876A2 EP 1456876 A2 EP1456876 A2 EP 1456876A2 EP 02791622 A EP02791622 A EP 02791622A EP 02791622 A EP02791622 A EP 02791622A EP 1456876 A2 EP1456876 A2 EP 1456876A2
Authority
EP
European Patent Office
Prior art keywords
trench
walls
junctions
semiconductor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02791622A
Other languages
German (de)
French (fr)
Inventor
Frank Lau
Dezsö TAKACS
Josef Willer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/022,654 external-priority patent/US6661053B2/en
Priority claimed from DE10162261A external-priority patent/DE10162261B4/en
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1456876A2 publication Critical patent/EP1456876A2/en
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a memory cell with a memory transistor which has a gate electrode on an upper side of a semiconductor body or a semiconductor layer, which has a gate in a trench formed in the semiconductor material of the semiconductor body or the semiconductor layer and which has cross sections which are at least sectionally identical to a longitudinal direction, is arranged between a source region and a drain region, a dielectric layer provided as a storage medium, preferably an ONO layer, being present between the gate electrode and the semiconductor material.
  • DE 100 39 441 A1 describes a memory cell with a trench transistor which is arranged in a trench formed on an upper side of a semiconductor body.
  • An oxide-nitride-oxide layer sequence is present between the gate electrode introduced into the trench and the source region adjoining it on the side and the drain region adjoining it on the other side, which is used for trapping charge carriers at the source and drain is provided.
  • Such transistors are particularly for NVM
  • Memory cell arrangements non-volatile memory suitable.
  • the areas which each have the necessary electric field strengths for programming and erasing are generally at different positions with these transistors. As a result, once programmed, loads on the
  • FIG. 5 a diagram is shown for explanation, which shows the gate electrode 4, the gate dielectric 9, which can in particular be an ONO storage layer, and the semiconductor material adjacent to it with the channel region 5 from left to right.
  • the energy that increases in the direction of the arrow is plotted in the vertical direction marked with the arrow.
  • the entered curves a and b indicate the upper limit of the valence band and the lower limit of the conduction band.
  • Two Fermi energy levels Efi and E f2 are shown. Up to these energy levels, the states that can only be occupied according to the Pauli principle are filled with electrons. If the Fermi energy level E f ⁇ is lower, there are only a few electrons in the conduction band at the boundary of the semiconductor material, as is indicated in FIG. 5 by the hatched area. It can be seen that in
  • FIG. 6 shows a typical transistor structure in cross section, in which a source region 2, a drain region 3, a gate electrode 4, a gate dielectric 9 and the channel region 5 are shown.
  • a space charge zone of the channel which forms is delimited by dashed lines.
  • the region in which the electrons have an energy suitable for programming is also located at the end of the channel region, which here on one side of the trench bottom directly below the transition of the p-type doped substrate into the n + conductive doped drain region ends.
  • this area of preferred programming is located at the bottom of the trench approximately at the bottom right.
  • the object of the present invention is to provide a memory cell with a trench transistor in which the programming and
  • the depth of the trench in relation to an area in which charge carriers of the storage layer are neutralized during a deletion process is selected so that during a programming process one is parallel to the tangent to a wall or to the bottom of the trench and perpendicular to component in the longitudinal direction of the trench of an electric field acting on the charge carriers is maximal in the same area.
  • the trench depth is optimized in such a way that the locations for electron and hole injections coincide.
  • the junctions, in which the doping of the source region and the drain region changes into the opposite sign of the conductivity type of the substrate or semiconductor body, abut against a curved region of the trench bottom or a curved lower region of the lateral trench walls.
  • Figure 1 shows a cross section through two adjacent trenches in the diagram as a schematic diagram.
  • FIG. 2 shows the cross section according to FIG. 1 for two trenches simulated on the basis of a model calculation with a drawn-in course of the downward facing E-
  • FIGS. 3 and 4 show corresponding cross sections for memory cells designed according to the invention.
  • FIGS. 5 and 6 show the representations explained in the introduction to the description.
  • FIG. 1 shows a cross section in which two trenches produced in a semiconductor body 1 as a substrate or in a semiconductor layer applied to a substrate are shown. At least in sections, the transverse cuts of the trenches in the longitudinal direction of the trenches are the same. The representation of FIG. 1 would therefore look the same for a cut in front of and behind the plane of the drawing. In the description and in the claims, the longitudinal direction of the trenches is to be understood as this direction, along which a perpendicular cut does not change.
  • a source region 2 and a drain region 3 are formed by introducing dopant, here referred to as an example of the left trench transistor.
  • the semiconductor body 1 is, for. B. doped p-type; the source region 2 and the drain region 3 are then designed to be n + -conducting.
  • junctions 14 The generally clearly defined boundaries between the regions doped in opposite directions are referred to below as junctions 14; their position within the semiconductor material is detectable (for example with SIMS).
  • a channel region 5 is formed below the source and drain regions opposite the gate electrode at the interface of the semiconductor material.
  • the side walls 6, 8 and the bottom 7 of the trench are understood to be the surface of the semiconductor material facing the trench.
  • a dielectric layer 9 as a gate dielectric, which covers the walls and the bottom of the trench.
  • This dielectric layer 9 is designed as a storage medium.
  • Layer 9 preferably has multiple layers and comprises at least one storage layer 11 which, in the example shown in FIG. 1, is arranged between boundary layers 10, 12.
  • the boundary layers 10, 12 are, for. B. oxides, here especially silicon dioxide, while the storage layer 11 can be nitride, here Si 3 N 4 .
  • a voltage of 0 V to the gate electrode 4 a ⁇ voltage of 9 V and the drain region 3, a voltage of 6 V for programming at; for deletion there is, for example, -8 V at the gate electrode and 5 V at the drain region.
  • the dielectric layer 9 in the bottom region of the trench is omitted in the drawing, which is indicated by corresponding break lines.
  • a horizontal arrow 22 to indicate the lateral direction from source to drain and a vertical arrow 23 to indicate the vertical direction into the depth of the trench are shown.
  • the electrical voltage is applied to the source regions 2 and the drain regions 3 via contacts mounted thereon in front of and behind the plane of the drawing, while the gate voltage is connected across the transverse, i.e. H. word line 13 extending in the drawing plane is supplied.
  • the voltage values drawn in for a trench with a bottom in the form of the shell of a half cylinder result in a distribution of the electrical field strength, the component of which, in the cross-sectional plane shown, tangentially to the bottom or to the wall of the trench to the right below the junction is maximum.
  • FIG. 2 in which the cross section shown in FIG. 1 as a schematic diagram for the model calculation for trenches with a semi-cylindrical bottom is shown.
  • the curves drawn represent the lines of the cross-section on which the component E y of the electric field designated by the arrow each has the same value. Certain can be derived from this Draw conclusions about the magnitude of the component of the electric field that runs tangentially to the trench wall or to the trench bottom within this cross section.
  • FIG. 3 shows a memory cell of this type which has been optimized in accordance with the invention, in which the relevant region of the bottom curvature of the trench is arranged in the vicinity of the pn junction between the drain region 3 and the semiconductor material doped in the opposite direction.
  • the exact dimensions of the memory cell optimized in this regard can be found for a respective exemplary embodiment on the basis of model calculations and simulations familiar to the person skilled in the art and / or experimentally on the basis of implemented components without fundamental difficulties.
  • the storage cell according to the invention ensures that a lateral curvature lies between the actual floor and the essentially vertical side wall of the trench in the area in which the hole injection takes place during the deletion process.
  • the areas intended for programming and deleting by injecting load carriers are thus covered directly above the pn junction. The trench depth is reduced accordingly.
  • averaging is carried out over a certain area.
  • the vertical dimension of the trench has an overhang downwards beyond the junctions 14, which is referred to below as the depth 25 of the trench.
  • the depth 25 of the trench is referred to below as the depth 25 of the trench.
  • this depth 25 is at most half as large as the distance 24 of the walls of the trench (trench width) at the height of the junctions 14.
  • the depth 25 is selected depending on the relevant geometric shape of the trench cross section such that the junctions 14 meet the wall touch the trench in an area in which the curve of the wall of the trench in a cross section oriented transversely to the longitudinal direction has a radius of curvature which is at most two thirds as large as the distance 24 of the walls of the trench at the height of the junctions 14.
  • the distance 24 of the walls of the trench at the level of the junctions 14 is at most twice as large as this radius, namely at most 2r.
  • the radius of curvature of the trench floor is everywhere r in this example; accordingly, the depth 25 is preferably at most equal to r, better somewhat smaller.
  • the depth is 55 nm or slightly less. Since the channel length should not be too short, a value of 30 nm can be specified as the lower limit for the depth 25 that should be observed if possible.
  • the optimal total trench depth measured from the plane of the top of the semiconductor body or the semiconductor layer is in the range from 180 nm to 205 nm for a radius r from 55 nm and from 180 nm to 220 nm for a radius r of 70 nm.
  • the bottom of the trench need not have the shape of the shell of a complete half cylinder; the trench walls on the side can directly or at a short distance above the junctions essentially evenly adjoin the curved bottom, so that there only the jacket of a segment of a half cylinder, that is, the jacket of a cylinder sector with a central angle below 180 °, is present on the ground.
  • the trench depth is to be adapted accordingly to other radii of curvature of the trench floor or other forms of the trench floor.
  • the level of the dopant concentrations also plays a role, a possible additional implantation of the channel region 5 also having to be taken into account.
  • An implantation to increase the conductivity of the channel and to reduce the electric field at the points of greater trench curvature makes it possible to provide a somewhat stronger curvature even in those areas of the trench bottom in which no charge carrier injection into the storage layer is to take place. It is therefore within the scope of the invention to provide a somewhat tapered trench bottom and in the region of the deepest point of the trench bottom an implantation of dopant into the semiconductor material present underneath.
  • the depth 25 can be greater than half the distance 24 between the walls of the trench at the height of the junctions 14. But also in this example, in the cross section perpendicular to the longitudinal direction of the trench, the curve of the wall where the junctions 14 abut the trench walls, have a radius of curvature of at most two thirds of the distance 24.
  • the depth 25 of the trench is significantly less than half the distance 24 of the walls of the trench at the level of the junctions 14, in particular if the trench has a bottom with a less curved or flat inner portion and has more curved lateral portions and the far predominant portions of the walls run at least almost vertically, so that a substantial curvature is only present on the lower sides of the floor.
  • the channel length may not be sufficient with a very shallow depth 25 and a fairly shallow trench bottom, or at least a part of the optimization sought according to the invention will be compensated for because of the short channel length.
  • FIG. 4 shows a corresponding cross section of a further exemplary embodiment, in which the lateral walls of the trenches are arranged in a clearly oblique manner in the upper regions with an angle of inclination of approximately 5 ° to the vertical.
  • the lateral walls 6, 8 have narrow regions 15, 17 which extend somewhat above the trench floor 7 in the longitudinal direction of the trenches and in which the direction of the lateral walls bends slightly within the cross section.
  • the directions of the tangents to the walls lie within the cross section in larger angular ranges of up to 10 ° to the vertical.
  • the bottom 7 of the trench is here curved relatively weakly, so that between the lower regions 16, 18 of the side walls and the bottom 7 of the trench there are areas of markedly greater curvature of the trench wall.
  • the depth 25 of the trench is selected approximately such that the pn junction (junction 14) between the source region and the oppositely doped semiconductor material or between the drain region and the oppositely doped semiconductor material is approximately at the level of the latter Curvature or just above it. It can also be assumed here that the programming takes place in the area of the trench wall just above the area with the greatest curvature.
  • the dielectric layer 9 in the lower region is omitted in the cross section of the right trench in FIG. 4, which is also indicated here by corresponding break lines.
  • radii of curvature 19, 20 and 21 are entered with lengths that are not to scale without any claim to precision. The lengths shown are only intended to illustrate that the radius of curvature 19 is very small in the areas present to the side of the actual floor.
  • the adjoining regions 16, 18 of the side walls have a substantially larger radius of curvature 20.
  • the radius of curvature 21 of the base 7 is also relatively large.
  • the proportion of the wall that is formed by side walls can be defined by the relatively small angle of inclination of at most 10 ° to the vertical (arrow 23) .
  • portions of the wall of the trench are located between these side walls and a deepest point of the ground, each of which has a radius of curvature which is at most half as large at each point within the cross section perpendicular to the longitudinal direction of FIG. 4 is like the distance 24 of the walls of the trench at the level of the junctions 14.
  • the junctions 14 abut the lateral walls of the trenches in these areas.
  • the area in which the hole injection takes place during extinguishing coincides at least approximately with the area of greatest curvature of the wall of the trench. It can therefore be advantageous if the junctions 14 abut the lateral trench walls in a region in which the radius of curvature is at most 10% larger than its smallest value assumed on the trench wall.
  • the memory cell preferably has the mirror-symmetrical design shown in the figures, since in this case, by reversing the applied voltages, the programming and deletion can also take place in the area of the memory layer which is located on the left in the figures.

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Abstract

A memory cell with a trench transistor which is arranged in a trench embodied on an upper side of a semi-conductor body. An oxide-nitride-layer sequence is provided between the gate-electrode arranged in the trench and between the source area laterally bordering thereon and between the drain area bordering on the other side thereof. Said sequence layer is provided for capturing charge carriers on the source and drain. Said type of transistors are especially suitable for NVM-memory cell devices (Non-Volatile Memory).The depth of the trench is optimised in such a way that the locations for the injection of electrons and holes coincide in the memory layer (11) disposed between the walls of the trench and the gate electrode (4) in defining layers (10,12). The junctions (14) where the doping of the source area (2) and the drain area (3) switches to an opposite polarity sign of conductivity type of the semiconductor body (1), and which define the channel area (5), abut against a curved area of the bottom (7) of the trench or a lower curved area of the side walls (6,8) of the trench.

Description

Beschreibungdescription
Speicherzelle mit GrabentransistorMemory cell with trench transistor
Die vorliegende Erfindung betrifft eine Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers oder einer Halbleiterschicht eine Gate-Elektrode aufweist, die in einem in dem Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht ausgebildeten Graben, der quer zu einer Längsrichtung zumindest abschnittsweise gleiche Querschnitte aufweist, zwischen einem Source-Bereich und einem Drain-Bereich angeordnet ist, wobei zwischen der Gate-Elektrode und dem Halbleitermaterial eine als Speichermedium vorgesehene dielektrische Schicht, vorzugsweise eine ONO-Schicht, vorhanden ist.The present invention relates to a memory cell with a memory transistor which has a gate electrode on an upper side of a semiconductor body or a semiconductor layer, which has a gate in a trench formed in the semiconductor material of the semiconductor body or the semiconductor layer and which has cross sections which are at least sectionally identical to a longitudinal direction, is arranged between a source region and a drain region, a dielectric layer provided as a storage medium, preferably an ONO layer, being present between the gate electrode and the semiconductor material.
In der DE 100 39 441 AI ist eine Speicherzelle mit einem Grabentransistor beschrieben, der in einem an einer Oberseite eines Halbleiterkörpers ausgebildeten Graben angeordnet ist. Zwischen der in den Graben eingebrachten Gate-Elektrode und dem daran seitlich angrenzenden Source-Bereich und dem auf der anderen Seite daran angrenzenden Drain-Bereich ist jeweils eine Oxid-Nitrid-Oxid-Schichtfolge vorhanden, die für das Einfangen von Ladungsträgern an Source und Drain vorgese- hen ist. Derartige Transistoren sind insbesondere für NVM-DE 100 39 441 A1 describes a memory cell with a trench transistor which is arranged in a trench formed on an upper side of a semiconductor body. An oxide-nitride-oxide layer sequence is present between the gate electrode introduced into the trench and the source region adjoining it on the side and the drain region adjoining it on the other side, which is used for trapping charge carriers at the source and drain is provided. Such transistors are particularly for NVM
Speicherzellenanordnungen (Non-Volatile Memory) geeignet. Die Gebiete, welche die notwendigen elektrischen Feldstärken jeweils zum Programmieren und Löschen aufweisen, liegen bei diesen Transistoren im Allgemeinen an verschiedenen Positio- nen. Folglich können einmal programmierte Ladungen auf demMemory cell arrangements (non-volatile memory) suitable. The areas which each have the necessary electric field strengths for programming and erasing are generally at different positions with these transistors. As a result, once programmed, loads on the
Nitrid nur schwer vollständig gelöscht werden. Für den Programmiervorgang ist eine Injektion von Elektronen notwendig. Dazu müssen die Elektronen die Begrenzungsschicht aus Oxid durchdringen, um in die als Speicherschicht vorgesehene Ni- tridschicht zu gelangen. Daher ist es erforderlich, dass die Elektronen eine hohe kinetische Energie besitzen; es handelt sich um so genannte heiße Elektronen. Solche Elektronen sind nur dort vorhanden, wo in dem an der Oberseite des Halbleitermaterials unter der Gate-Elektrode ausgebildeten Kanal die elektrische Feldstärke sehr groß ist .It is difficult to completely quench nitride. An injection of electrons is necessary for the programming process. For this purpose, the electrons have to penetrate the boundary layer made of oxide in order to reach the nitride layer provided as the storage layer. Therefore, the electrons are required to have high kinetic energy; they are so-called hot electrons. Such electrons are only present where the electrical field strength is very large in the channel formed on the top of the semiconductor material under the gate electrode.
In der beigefügten Figur 5 ist zur Erläuterung ein Diagramm dargestellt, das von links nach rechts die Gate-Elektrode 4, das Gate-Dielektrikum 9, das insbesondere eine ONO-Speicherschicht sein kann, und das daran angrenzende Halbleitermaterial mit dem Kanalbereich 5 zeigt . In der mit dem eingezeich- neten Pfeil markierten senkrechten Richtung ist die Energie aufgetragen, die in der Richtung des Pfeils zunimmt. Die eingetragenen Kurven a und b geben die obere Grenze des Valenzbandes bzw. die untere Grenze des Leitungsbandes an. Es sind zwei Fermi-Energieniveaus Efi und Ef2 eingezeichnet. Bis zu diesen Energieniveaus sind jeweils die nach dem Pauli-Prinzip nur einfach besetzbaren Zustände mit Elektronen aufgefüllt. Wenn das Fermi-Energieniveau Efι niedriger ist, befinden sich nur wenige Elektronen in dem Leitungsband an der Grenze des Halbleitermaterials, wie das in der Figur 5 durch den schraf- fierten Bereich angedeutet ist. Es ist erkennbar, dass imIn the accompanying FIG. 5, a diagram is shown for explanation, which shows the gate electrode 4, the gate dielectric 9, which can in particular be an ONO storage layer, and the semiconductor material adjacent to it with the channel region 5 from left to right. The energy that increases in the direction of the arrow is plotted in the vertical direction marked with the arrow. The entered curves a and b indicate the upper limit of the valence band and the lower limit of the conduction band. Two Fermi energy levels Efi and E f2 are shown. Up to these energy levels, the states that can only be occupied according to the Pauli principle are filled with electrons. If the Fermi energy level E f ι is lower, there are only a few electrons in the conduction band at the boundary of the semiconductor material, as is indicated in FIG. 5 by the hatched area. It can be seen that in
Falle eines höheren Fermi-Energieniveaus Ef2 mehr Elektronen im Leitungsband vorhanden sind und außerdem höherenergetische Elektronen vorhanden sind. Es ist daher für die höherenergetischen Elektronen leichter, die die Speicherschicht aus Ni- trid begrenzende Oxidschicht zu durchtunneln.In the case of a higher Fermi energy level E f2, there are more electrons in the conduction band and also higher energy electrons are present. It is therefore easier for the higher-energy electrons to tunnel through the oxide layer delimiting the nitride storage layer.
In der Figur 6 ist im Querschnitt eine typische Transistorstruktur dargestellt, bei der ein Source-Bereich 2, ein Drain-Bereich 3, eine Gate-Elektrode 4, ein Gate-Dielektrikum 9 und der Kanalbereich 5 dargestellt sind. Gestrichelt begrenzt ist eine sich ausbildende Raumladungszone des Kanals. Bei Anlegen der vorgesehenen Spannungen, die zum Programmieren eines solchen Transistors erforderlich sind, werden die Elektronen in der Richtung der eingezeichneten Pfeile durch den Kanalbereich beschleunigt. Die Länge der Pfeile soll die mittlere kinetische Energie der Elektronen ohne Maßstabstreue andeuten. Es ist hier erkennbar, dass die mittlere kinetische Energie der Elektronen zum Drain-Bereich 3 hin sehr stark zunimmt. Diese Zunahme ist stark überproportional, da die elektrische Feldstärke zum Drain-Bereich 3 hin bis kurz vor dem Drain-Bereich stark zunimmt. Wenn die Elektronen das Ende des Kanalbereichs 5 erreichen, ist ihre Energie so hoch, dass sie in die Speicherschicht gelangen können.FIG. 6 shows a typical transistor structure in cross section, in which a source region 2, a drain region 3, a gate electrode 4, a gate dielectric 9 and the channel region 5 are shown. A space charge zone of the channel which forms is delimited by dashed lines. When the intended voltages required for programming such a transistor are applied, the electrons are accelerated in the direction of the arrows drawn through the channel region. The length of the arrows is intended to indicate the mean kinetic energy of the electrons without scale accuracy. It can be seen here that the mean kinetic Energy of the electrons increases very strongly towards the drain region 3. This increase is strongly disproportionate, since the electric field strength increases sharply towards the drain region 3 up to shortly before the drain region. When the electrons reach the end of the channel region 5, their energy is so high that they can get into the storage layer.
Im Falle eines in einem Graben angeordneten Speichertransistors befindet sich der Bereich, in dem die Elektronen eine für eine Programmierung geeignete Energie besitzen, ebenfalls am Ende des Kanalbereichs, der hier auf einer Seite des Grabenbodens unmittelbar unter dem Übergang des p-leitend dotierten Substrates in den n+-leitend dotierten Drain-Bereich endet. In einem Querschnitt mit dem Source-Bereich auf der linken Seite und dem Drain-Bereich auf der rechten Seite liegt dieser Bereich bevorzugter Programmierung am Boden des Grabens etwa unten rechts .In the case of a memory transistor arranged in a trench, the region in which the electrons have an energy suitable for programming is also located at the end of the channel region, which here on one side of the trench bottom directly below the transition of the p-type doped substrate into the n + conductive doped drain region ends. In a cross section with the source area on the left and the drain area on the right, this area of preferred programming is located at the bottom of the trench approximately at the bottom right.
Für den Löschvorgang ist eine Injektion von Löchern (Ladungs- träger entgegengesetzten Vorzeichens) notwendig, was in einem n-MOSFET nur durch den GIDL-Effekt (Gate-Induced Drain Leaka- ge) erreicht werden kann. Dieser Effekt tritt nur in der Nähe des Drain-Bereichs auf. Die Orte, an denen die Elektroneninjektion und die Löcherinjektion stattfinden, sind somit nicht notwendigerweise identisch. Eine derartige Speicherzelle lässt sich daher allenfalls mit einer hohen angelegten Spannung und/oder sehr langen Löschzeiten löschen.Injection of holes (charge carriers of opposite signs) is necessary for the extinguishing process, which can only be achieved in an n-MOSFET through the GIDL effect (gate-induced drain leakage). This effect only occurs in the vicinity of the drain area. The places where electron injection and hole injection take place are therefore not necessarily identical. Such a memory cell can therefore only be erased with a high applied voltage and / or very long erase times.
Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle mit Grabentransistor anzugeben, bei dem die Programmier- undThe object of the present invention is to provide a memory cell with a trench transistor in which the programming and
Löschzeiten gegenüber herkömmlichen derartigen Speicherzellen deutlich verringert sind.Erase times are significantly reduced compared to conventional memory cells of this type.
Diese Aufgabe wird mit der Speicherzelle mit den Merkmalen des Anspruchs 1, 3, 7 bzw. 8 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen. Erfindungsgemäß wird die Tiefe des Grabens in Bezug auf einen Bereich, in dem bei einem Löschvorgang Ladungsträger der Speicherschicht neutralisiert werden, so gewählt, dass bei einem Programmiervorgang eine jeweils parallel zu der Tangen- te an eine Wand oder an den Boden des Grabens und senkrecht zu der Längsrichtung des Grabens gerichtete Komponente eines auf die Ladungsträger einwirkenden elektrischen Feldes in demselben Bereich maximal ist. Auf diese Weise wird die Grabentiefe derart optimiert, dass die Orte für Elektronen- und Löcherinjektionen zusammenfallen. Die Junctions, in denen die Dotierung des Source-Bereichs und des Drain-Bereichs in das entgegengesetzte Vorzeichen des Leitfähigkeitstyps des Substrats oder Halbleiterkδrpers übergeht, stoßen an einen gekrümmten Bereich des Grabenbodens oder einen gekrümmten unte- ren Bereich der seitlichen Grabenwände an.This object is achieved with the memory cell with the features of claims 1, 3, 7 and 8. Refinements result from the dependent claims. According to the invention, the depth of the trench in relation to an area in which charge carriers of the storage layer are neutralized during a deletion process is selected so that during a programming process one is parallel to the tangent to a wall or to the bottom of the trench and perpendicular to component in the longitudinal direction of the trench of an electric field acting on the charge carriers is maximal in the same area. In this way, the trench depth is optimized in such a way that the locations for electron and hole injections coincide. The junctions, in which the doping of the source region and the drain region changes into the opposite sign of the conductivity type of the substrate or semiconductor body, abut against a curved region of the trench bottom or a curved lower region of the lateral trench walls.
Es folgt eine genauere Beschreibung der Speicherzelle anhand der Figuren 1 bis 6.A more detailed description of the memory cell follows with reference to FIGS. 1 to 6.
Figur 1 zeigt einen Querschnitt durch zwei benachbarte Gräben im Schema als Prinzipskizze.Figure 1 shows a cross section through two adjacent trenches in the diagram as a schematic diagram.
Figur 2 zeigt den Querschnitt gemäß Figur 1 für zwei anhand einer Modellrechnung simulierte Gräben mit einem eingezeichneten Verlauf der nach unten weisenden E-FIG. 2 shows the cross section according to FIG. 1 for two trenches simulated on the basis of a model calculation with a drawn-in course of the downward facing E-
Feld-Komponente .Field component.
Figuren 3 und 4 zeigen entsprechende Querschnitte für erfindungsgemäß ausgestaltete Speicherzellen.FIGS. 3 and 4 show corresponding cross sections for memory cells designed according to the invention.
Figuren 5 und 6 zeigen die in der Beschreibungseinleitung erläuterten Darstellungen.FIGS. 5 and 6 show the representations explained in the introduction to the description.
Die Figur 1 zeigt einen Querschnitt, in dem zwei in einem Halbleiterkörper 1 als Substrat oder in einer auf einem Substrat aufgebrachten Halbleiterschicht hergestellte Gräben dargestellt sind. Zumindest abschnittsweise sind die Quer- schnitte der Gräben in der Längsrichtung der Gräben gleich. Die Darstellung der Figur 1 sähe daher für einen Schnitt vor und hinter der Zeichenebene gleich aus. Als Längsrichtung der Gräben ist in der Beschreibung und in den Ansprüchen jeweils diese Richtung zu verstehen, längs der sich ein senkrecht geführter Schnitt nicht ändert.FIG. 1 shows a cross section in which two trenches produced in a semiconductor body 1 as a substrate or in a semiconductor layer applied to a substrate are shown. At least in sections, the transverse cuts of the trenches in the longitudinal direction of the trenches are the same. The representation of FIG. 1 would therefore look the same for a cut in front of and behind the plane of the drawing. In the description and in the claims, the longitudinal direction of the trenches is to be understood as this direction, along which a perpendicular cut does not change.
In einem Bereich an der betreffenden Oberseite des Halbleiterkörpers 1 oder der Halbleiterschicht sind durch Einbringen von Dotierstoff ein Source-Bereich 2 und ein Drain-Bereich 3 ausgebildet, hier als Beispiel für den linken Grabentransistor bezeichnet. Der Halbleiterkörper 1 ist z. B. p-leitend dotiert; der Source-Bereich 2 und der Drain-Bereich 3 sind dann entsprechend n+-leitend ausgebildet. Die in der Regel deutlich ausgeprägten Grenzen zwischen den entgegengesetzt zueinander dotierten Bereichen werden im Folgenden als Junctions 14 bezeichnet; ihre Position innerhalb des Halbleitermaterials ist nachweisbar (zum Beispiel mit SIMS) . In den Graben ist jeweils eine Gate-Elektrode 4, z. B. aus Polysili- zium, eingebracht. Unterhalb der Source- und Drain-Bereiche bildet sich gegenüber der Gate-Elektrode an der Grenzfläche des Halbleitermaterials ein Kanalbereich 5 aus.In a region on the relevant top side of the semiconductor body 1 or the semiconductor layer, a source region 2 and a drain region 3 are formed by introducing dopant, here referred to as an example of the left trench transistor. The semiconductor body 1 is, for. B. doped p-type; the source region 2 and the drain region 3 are then designed to be n + -conducting. The generally clearly defined boundaries between the regions doped in opposite directions are referred to below as junctions 14; their position within the semiconductor material is detectable (for example with SIMS). In the trench is a gate electrode 4, z. B. made of polysilicon. A channel region 5 is formed below the source and drain regions opposite the gate electrode at the interface of the semiconductor material.
Als seitliche Wände 6, 8 und als Boden 7 des Grabens sei je- weils die dem Graben zugewandte Oberfläche des Halbleitermaterials verstanden. Zwischen der Gate-Elektrode 4 und dem Halbleitermaterial befindet sich eine dielektrische Schicht 9 als Gate-Dielektrikum, die die Wände und den Boden des Grabens bedeckt. Diese dielektrische Schicht 9 ist als Speicher- medium ausgebildet. Zu diesem Zweck ist die dielektrischeThe side walls 6, 8 and the bottom 7 of the trench are understood to be the surface of the semiconductor material facing the trench. Between the gate electrode 4 and the semiconductor material there is a dielectric layer 9 as a gate dielectric, which covers the walls and the bottom of the trench. This dielectric layer 9 is designed as a storage medium. For this purpose, the dielectric
Schicht 9 vorzugsweise mehrlagig und umfasst mindestens eine Speicherschicht 11, die in dem gezeigten Beispiel der Figur 1 zwischen Begrenzungsschichten 10, 12 angeordnet ist. Die Begrenzungsschichten 10, 12 sind z. B. Oxide, hier speziell Si- liziumdioxid, während die Speicherschicht 11 Nitrid, hier Si3N4, sein kann. Im Betrieb der Speicherzelle liegt zum Beispiel am Source- Bereich eine Spannung von 0 V, an der Gate-Elektrode 4 eine ■ Spannung von 9 V und an dem Drain-Bereich 3 eine Spannung von 6 V zum Programmieren an; zum Löschen liegt zum Beispiel an der Gate-Elektrode -8 V und an dem Drain-Bereich 5 V an. In dem Graben der linken gezeigten Speicherzelle ist die dielektrische Schicht 9 im Bodenbereich des Grabens in der Zeichnung weggelassen, was durch entsprechende Bruchlinien angedeutet ist. Zur näheren Erläuterung des Folgenden sind dort ein waagrechter Pfeil 22 zur Angabe der lateralen Richtung von Source nach Drain und ein senkrechter Pfeil 23 zur Angabe der vertikalen Richtung in die Tiefe des Grabens hinein eingezeichnet. Es sind außerdem der Abstand 24 zwischen den Wänden des Grabens auf der Höhe der Junctions 14 und die Tiefe 25 des Grabens unterhalb der Höhe der Junctions 14, das heißt die gesamte vertikale Abmessung des Grabens von einer Junc- tion 14 bis zu dem tiefsten Punkt des Grabens, eingezeichnet.Layer 9 preferably has multiple layers and comprises at least one storage layer 11 which, in the example shown in FIG. 1, is arranged between boundary layers 10, 12. The boundary layers 10, 12 are, for. B. oxides, here especially silicon dioxide, while the storage layer 11 can be nitride, here Si 3 N 4 . During operation of the memory cell, for example, on the source region, a voltage of 0 V to the gate electrode 4, a ■ voltage of 9 V and the drain region 3, a voltage of 6 V for programming at; for deletion there is, for example, -8 V at the gate electrode and 5 V at the drain region. In the trench of the memory cell shown on the left, the dielectric layer 9 in the bottom region of the trench is omitted in the drawing, which is indicated by corresponding break lines. For a more detailed explanation of the following, a horizontal arrow 22 to indicate the lateral direction from source to drain and a vertical arrow 23 to indicate the vertical direction into the depth of the trench are shown. There is also the distance 24 between the walls of the trench at the height of the junctions 14 and the depth 25 of the trench below the height of the junctions 14, that is to say the total vertical dimension of the trench from a junction 14 to the lowest point of the Grabens, drawn.
Die elektrische Spannung wird an die Source-Bereiche 2 und die Drain-Bereiche 3 über jeweils vor und hinter der Zeichenebene darauf angebrachte Kontakte angelegt, während die Gate- Spannung über die quer, d. h. in der Zeichenebene, verlaufende Wortleitung 13 zugeführt wird. Beim Programmieren ergibt sich mit den eingezeichneten Spannungswerten für einen Graben mit einem Boden in der Form des Mantels eines Halbzylinders eine Verteilung der elektrischen Feldstärke, deren Komponente in der dargestellten Querschnittsebene tangential an den Boden bzw. an die Wand des Grabens rechts unterhalb der Junc- tion maximal ist.The electrical voltage is applied to the source regions 2 and the drain regions 3 via contacts mounted thereon in front of and behind the plane of the drawing, while the gate voltage is connected across the transverse, i.e. H. word line 13 extending in the drawing plane is supplied. When programming, the voltage values drawn in for a trench with a bottom in the form of the shell of a half cylinder result in a distribution of the electrical field strength, the component of which, in the cross-sectional plane shown, tangentially to the bottom or to the wall of the trench to the right below the junction is maximum.
Diese Verhältnisse sind in der Figur 2 wiedergegeben, in der der in der Figur 1 als Prinzipskizze im Schema dargestellte Querschnitt für die Modellrechnung für Gr ben mit halbzylin- derförmigem Boden dargestellt ist . Die eingezeichneten Kurven stellen die Linien des Querschnitts dar, auf denen die mit dem Pfeil bezeichnete Komponente Ey des elektrischen Feldes jeweils denselben Wert besitzt. Daraus lassen sich gewisse Rückschlüsse auf die Größe des Betrags derjenigen Komponente des elektrischen Feldes ziehen, die innerhalb dieses Querschnitts jeweils tangential zur Grabenwand bzw. zu dem Grabenboden verläuft .These relationships are shown in FIG. 2, in which the cross section shown in FIG. 1 as a schematic diagram for the model calculation for trenches with a semi-cylindrical bottom is shown. The curves drawn represent the lines of the cross-section on which the component E y of the electric field designated by the arrow each has the same value. Certain can be derived from this Draw conclusions about the magnitude of the component of the electric field that runs tangentially to the trench wall or to the trench bottom within this cross section.
Es ist hier erkennbar, dass bei der mit den entsprechenden Spannungen gemäß Figur 1 zum Programmieren vorgespannten linken Speicherzelle ein Maximum der in der Längsrichtung des Kanals verlaufenden Feldkomponente näherungsweise in der Richtung des um 30° nach unten gedrehten Pfeiles 22 auftritt, wenn dieser Pfeil (jetzt 22') durch die Achse A des den Boden bildenden Halbzylinders weist. An dieser Stelle findet die effiziente Programmierung der Speicherzelle statt, während die Löcherinjektion beim Löschvorgang im Bereich direkt über der Junction 14 des Drain-Bereichs 3 stattfindet.It can be seen here that in the case of the left memory cell which is biased for programming with the corresponding voltages according to FIG. 1, a maximum of the field component running in the longitudinal direction of the channel occurs approximately in the direction of the arrow 22 turned down by 30 ° when this arrow (now 22 ') through the axis A of the half cylinder forming the bottom. The efficient programming of the memory cell takes place at this point, while the hole injection during the erasing process takes place in the area directly above the junction 14 of the drain area 3.
In der Figur 3 ist eine erfindungsgemäß optimierte derartige Speicherzelle dargestellt, bei der der betreffende Bereich der Bodenkrümmung des Grabens in der Nähe des pn-Übergangs zwischen dem Drain-Bereich 3 und dem entgegengesetzt dazu dotierten Halbleitermaterial angeordnet ist. Die genauen Abmessungen der in dieser Hinsicht optimierten Speicherzelle können für ein jeweiliges Ausführungsbeispiel anhand der dem Fachmann geläufigen Modellrechnungen und Simulationen und/oder experimentell anhand realisierter Bauelemente ohne grundsätzliche Schwierigkeiten aufgefunden werden. Es ist jedoch nicht möglich, entsprechende Zahlenangaben für alle im Rahmen der Erfindung liegenden Ausführungsformen anzugeben. Daher soll im Folgenden ausführlich erläutert werden, worin das Prinzip der Erfindung besteht. Damit wird die technischeFIG. 3 shows a memory cell of this type which has been optimized in accordance with the invention, in which the relevant region of the bottom curvature of the trench is arranged in the vicinity of the pn junction between the drain region 3 and the semiconductor material doped in the opposite direction. The exact dimensions of the memory cell optimized in this regard can be found for a respective exemplary embodiment on the basis of model calculations and simulations familiar to the person skilled in the art and / or experimentally on the basis of implemented components without fundamental difficulties. However, it is not possible to provide corresponding numerical data for all of the embodiments within the scope of the invention. Therefore, it will be explained in detail below what the principle of the invention consists of. This is the technical
Lehre im Umfang dessen angegeben, was erforderlich ist, um den Fachmann in die Lage zu versetzen, eine derartige Speicherzelle herzustellen.Teaching is given to the extent of what is required to enable those skilled in the art to manufacture such a memory cell.
Dazu trägt zunächst die Erkenntnis bei, dass nicht die Kanal- länge allein, sondern wesentlich die Art der Krümmung des Grabenbodens und des unteren Bereichs der seitlichen Graben- wände für den Verlauf der tangential zur Grabenwand gerichteten Feldkomponente maßgeblich ist. Entgegen der bisherigen Annahme, dass der Graben so tief in das Halbleitermaterial hinein ausgebildet sein muss, dass sich unterhalb der Berei- ehe von Source und Drain ein wesentlicher Anteil der Wand des Grabens befindet, wird bei der erfindungsgemäßen Speicherzelle dafür gesorgt, dass eine seitliche Krümmung zwischen dem eigentlichen Boden und der im Wesentlichen vertikalen seitlichen Wand des Grabens in demjenigen Bereich liegt, in dem beim Lδschvorgang die Löcherinjektion stattfindet. Die für die Programmierung und das Löschen durch Injektion von Ladungsträgern vorgesehenen Bereiche werden so direkt über dem pn-Übergang zur Deckung gebracht. Dazu ist die Grabentiefe entsprechend vermindert.First of all, the knowledge that not the channel length alone, but essentially the type of curvature of the trench bottom and the lower area of the lateral trench contributes to this. walls is decisive for the course of the field component directed tangentially to the trench wall. Contrary to the previous assumption that the trench must be formed so deep into the semiconductor material that a substantial portion of the wall of the trench is below the area of the source and drain, the storage cell according to the invention ensures that a lateral curvature lies between the actual floor and the essentially vertical side wall of the trench in the area in which the hole injection takes place during the deletion process. The areas intended for programming and deleting by injecting load carriers are thus covered directly above the pn junction. The trench depth is reduced accordingly.
Das ist im Querschnitt in der Figur 3 dargestellt, in dem die Bezugszeichen dieselbe Bedeutung haben wie in den vorangegangenen Figuren. Die vertikale Abmessung des Source-Bereichs 2 und des Drain-Bereichs 3 zwischen der Oberseite des Halblei- terkorpers 1 oder der Halbleiterschicht und der Junction 14 zwischen dem Source-Bereich 2 bzw. dem Drain-Bereich 3 und dem entgegengesetzt dazu dotierten Halbleitermaterial, die bei praktischen Ausgestaltungen aber keine ebene Fläche bilden muss, sondern etwas unregelmäßig ausgebildet sein kann, ist bei der Speicherzelle nur geringfügig kleiner als die gesamte vertikale Abmessung des Grabens. Bei der Bestimmung der Position der Junction mittels SIMS wird über eine gewisse Fläche ge ittelt .This is shown in cross section in FIG. 3, in which the reference symbols have the same meaning as in the previous figures. The vertical dimension of the source region 2 and the drain region 3 between the upper side of the semiconductor body 1 or the semiconductor layer and the junction 14 between the source region 2 or the drain region 3 and the semiconductor material doped in the opposite direction in practical configurations, however, it does not have to form a flat surface, but rather can be somewhat irregular, is only slightly smaller than the entire vertical dimension of the trench in the storage cell. When determining the position of the junction using SIMS, averaging is carried out over a certain area.
Die vertikale Abmessung des Grabens besitzt einen Überhang nach unten über die Junctions 14 hinaus, der im Folgenden als Tiefe 25 des Grabens bezeichnet wird. Hierbei wird von der Höhe der Junctions 14 in dem Graben bis zu dem ausgehend von der Ebene der oberen Hauptseite des Halbleiterkörpers oder der Halbleiterschicht am tiefsten gelegenen Punkt des Grabenbodens in der vertikalen Richtung, das heißt lotrecht bezüg- lieh der Ebene der Oberseite des Halbleiterkörpers oder der Halbleiterschicht, gemessen.The vertical dimension of the trench has an overhang downwards beyond the junctions 14, which is referred to below as the depth 25 of the trench. Here, from the height of the junctions 14 in the trench to the lowest point of the trench bottom in the vertical direction, that is to say perpendicularly from the level of the upper main side of the semiconductor body or the semiconductor layer. lent the plane of the top of the semiconductor body or the semiconductor layer.
Diese Tiefe 25 ist bei bevorzugten Ausführungsbeispielen höchstens halb so groß wie der Abstand 24 der Wände des Grabens (Grabenbreite) auf der Höhe der Junctions 14. Die Tiefe 25 ist abhängig von der betreffenden geometrischen Form des Grabenquerschnitts so gewählt, dass die Junctions 14 die Wand des Grabens jeweils in einem Bereich berühren, in dem die Kurve der Wand des Grabens in einem quer zu der Längsrichtung ausgerichteten Querschnitt einen Krümmungsradius besitzt, der höchstens zwei Drittel so groß ist wie der Abstand 24 der Wände des Grabens auf der Höhe der Junctions 14.In preferred exemplary embodiments, this depth 25 is at most half as large as the distance 24 of the walls of the trench (trench width) at the height of the junctions 14. The depth 25 is selected depending on the relevant geometric shape of the trench cross section such that the junctions 14 meet the wall touch the trench in an area in which the curve of the wall of the trench in a cross section oriented transversely to the longitudinal direction has a radius of curvature which is at most two thirds as large as the distance 24 of the walls of the trench at the height of the junctions 14.
Wenn der Boden des Grabens die Form des Mantels eines Halbzylinders mit einem Radius r besitzt, ist der Abstand 24 der Wände des Grabens auf der Höhe der Junctions 14 höchstens doppelt so groß wie dieser Radius, nämlich höchstens 2r. Der Krümmungsradius des Grabenbodens ist in diesem Beispiel über- all r; entsprechend ist die Tiefe 25 vorzugsweise höchstens gleich r, besser etwas kleiner.If the bottom of the trench has the shape of the shell of a half cylinder with a radius r, the distance 24 of the walls of the trench at the level of the junctions 14 is at most twice as large as this radius, namely at most 2r. The radius of curvature of the trench floor is everywhere r in this example; accordingly, the depth 25 is preferably at most equal to r, better somewhat smaller.
Falls der Radius r des besagten Halbzylinders beispielsweise 55 nm ist, beträgt die Tiefe 55 nm oder etwas weniger. Da die Kanallänge nicht zu gering sein soll, kann als nach Möglichkeit einzuhaltende untere Grenze für die Tiefe 25 ein Wert von 30 nm angegeben werden. Der im Querschnitt unterhalb der Junctions 14 sichtbare Bogen des Grabenbodens, der näherungsweise die Länge des Kanals darstellt, beträgt bei dieser Tie- fe 25 von 30 nm etwa 120,88 nm für den angegebenen Radius r von 55 nm und etwa 134,76 nm für einen Radius r von 70 nm; der Abstand 24 der Wände des Grabens auf der Höhe der Junctions 14 beträgt 97,98 nm für r = 55 nm und 114,89 nm für r = 70 nm, in beiden Fällen beträgt also der Krümmungsradius an der Stelle, an der die Junctions 14 an die Wände des Grabens anstoßen, weniger als zwei Drittel des Abstandes 24 der Wände des Grabens auf der Höhe der Junctions 14. Wenn die vertikale Abmessung des Source-Bereichs 2 und des Drain-Bereichs 3 zum Beispiel 150 nm beträgt, liegt die optimale gesamte Grabentiefe von der Ebene der Oberseite des Halbleiterkörpers oder der Halbleiterschicht aus gemessen im Bereich von 180 nm bis 205 nm für einen Radius r von 55 nm und von 180 nm bis 220 nm für einen Radius r von 70 nm. Der Boden des Grabens braucht in diesem Beispiel nicht die Form des Mantels eines vollständigen Halbzylinders zu haben; die seit- liehen Grabenwände können sich unmittelbar oder in geringem Abstand über den Junctions bereits im Wesentlichen eben an den gekrümmten Boden anschließen, so dass dort nur der Mantel eines Segmentes eines Halbzylinders, das heißt, der Mantel eines Zylindersektors mit einem Zentriwinkel unter 180°, am Boden vorhanden ist.If the radius r of said half-cylinder is 55 nm, for example, the depth is 55 nm or slightly less. Since the channel length should not be too short, a value of 30 nm can be specified as the lower limit for the depth 25 that should be observed if possible. The arc of the trench bottom visible in cross section below the junctions 14, which approximately represents the length of the channel, is at this depth 25 of 30 nm approximately 120.88 nm for the specified radius r of 55 nm and approximately 134.76 nm for a radius r of 70 nm; the distance 24 of the walls of the trench at the height of the junctions 14 is 97.98 nm for r = 55 nm and 114.89 nm for r = 70 nm, so in both cases the radius of curvature is at the point where the junctions 14 abut the walls of the trench, less than two thirds of the distance 24 of the walls of the trench at the level of the junctions 14. If the vertical dimension of the source region 2 and the drain region 3 is 150 nm, for example, the optimal total trench depth measured from the plane of the top of the semiconductor body or the semiconductor layer is in the range from 180 nm to 205 nm for a radius r from 55 nm and from 180 nm to 220 nm for a radius r of 70 nm. In this example, the bottom of the trench need not have the shape of the shell of a complete half cylinder; the trench walls on the side can directly or at a short distance above the junctions essentially evenly adjoin the curved bottom, so that there only the jacket of a segment of a half cylinder, that is, the jacket of a cylinder sector with a central angle below 180 °, is present on the ground.
Die Grabentiefe ist entsprechend an andere Krümmungsradien des Grabenbodens oder andere Formen des Grabenbodens anzupassen. Eine Rolle spielt ebenso die Höhe der Dotierstoffkonzen- trationen, wobei auch eine mögliche zusätzliche Implantation des Kanalbereichs 5 zu berücksichtigen ist. Eine Implantation zur Erhöhung der Leitfähigkeit des Kanals und zur Verminderung des elektrischen Feldes an den Stellen stärkerer Grabenkrümmung erlaubt es, auch in denjenigen Bereichen des Graben- bodens, in denen keine Ladungsträgerinjektion in die Speicherschicht stattfinden soll, eine etwas stärkere Krümmung vorzusehen. Es liegt daher im Rahmen der Erfindung, einen einigermaßen spitz zulaufenden Grabenboden und in dem Bereich der tiefsten Stelle des Grabenbodens eine Implantation von Dotierstoff in das darunter vorhandene Halbleitermaterial vorzusehen. Es kann hier von Vorteil sein, eine größere Kanallänge vorzusehen, indem die Tiefe 25 größer als der halbe Abstand 24 der Wände des Grabens auf der Höhe der Junctions 14 gewählt wird. Aber auch in diesem Beispiel wird in dem Querschnitt senkrecht zur Längsrichtung des Grabens die Kurve der Wand dort, wo die Junctions 14 an die Grabenwände stoßen, einen Krümmungsradius von höchstens zwei Dritteln des Abstan- des 24 besitzen.The trench depth is to be adapted accordingly to other radii of curvature of the trench floor or other forms of the trench floor. The level of the dopant concentrations also plays a role, a possible additional implantation of the channel region 5 also having to be taken into account. An implantation to increase the conductivity of the channel and to reduce the electric field at the points of greater trench curvature makes it possible to provide a somewhat stronger curvature even in those areas of the trench bottom in which no charge carrier injection into the storage layer is to take place. It is therefore within the scope of the invention to provide a somewhat tapered trench bottom and in the region of the deepest point of the trench bottom an implantation of dopant into the semiconductor material present underneath. It can be advantageous here to provide a longer channel length by choosing the depth 25 to be greater than half the distance 24 between the walls of the trench at the height of the junctions 14. But also in this example, in the cross section perpendicular to the longitudinal direction of the trench, the curve of the wall where the junctions 14 abut the trench walls, have a radius of curvature of at most two thirds of the distance 24.
Es kann bei einigen Ausführungsformen von Vorteil sein, wenn die Tiefe 25 des Grabens deutlich weniger beträgt als der halbe Abstand 24 der Wände des Grabens auf der Höhe der Junctions 14, insbesondere, wenn der Graben einen Boden mit einem geringer gekrümmten oder flachen inneren Anteil und stärker gekrümmten seitlichen Anteilen aufweist und die weitaus über- wiegenden Anteile der Wände zumindest fast senkrecht verlaufen, so dass eine wesentliche Krümmung nur an den unteren Seiten des Bodens vorhanden ist. Bei diesen Ausführungsformen ist allerdings zu berücksichtigen, dass die Kanallänge bei sehr geringer Tiefe 25 und ziemlich flachem Grabenboden mδg- licherweise nicht ausreicht oder zumindest wegen der geringen Kanallänge ein Teil der erfindungsgemäß angestrebten Optimierung kompensiert wird.In some embodiments, it may be advantageous if the depth 25 of the trench is significantly less than half the distance 24 of the walls of the trench at the level of the junctions 14, in particular if the trench has a bottom with a less curved or flat inner portion and has more curved lateral portions and the far predominant portions of the walls run at least almost vertically, so that a substantial curvature is only present on the lower sides of the floor. In these embodiments, however, it must be taken into account that the channel length may not be sufficient with a very shallow depth 25 and a fairly shallow trench bottom, or at least a part of the optimization sought according to the invention will be compensated for because of the short channel length.
Die seitlichen Wände der Gräben können in ihrem oberen Be- reich zur Vertikalen (Pfeil 23 in Figur 1) geneigt sein. In der Figur 4 ist ein entsprechender Querschnitt eines weiteren Ausführungsbeispiels dargestellt, in dem die seitlichen Wände der Gräben in oberen Bereichen deutlich schräg angeordnet sind mit einem Neigungswinkel von etwa 5° zur Vertikalen. In diesem Ausführungsbeispiel besitzen die seitlichen Wände 6, 8 etwas oberhalb des Grabenbodens 7 in Längsrichtung der Gräben verlaufende schmale Bereiche 15, 17, in denen die Richtung der seitlichen Wände innerhalb des Querschnitts leicht abknickt. In den unteren Bereichen 16, 18 der seitlichen Wände liegen die Richtungen der Tangenten an die Wände innerhalb des Querschnitts in größeren Winkelbereichen von bis zu 10° zur Vertikalen. Der Boden 7 des Grabens ist hier relativ schwach gekrümmt, so dass sich zwischen den unteren Bereichen 16, 18 der seitlichen Wände und dem Boden 7 des Grabens Be- reiche deutlich stärkerer Krümmung der Grabenwandung befinden. Bei diesem Ausführungsbeispiel ist die Tiefe 25 des Grabens etwa so gewählt, dass der pn-Übergang (Junction 14) zwischen dem Source-Bereich und dem entgegengesetzt dotierten Halbleitermaterial bzw. zwischen dem Drain-Bereich und dem entgegengesetzt dotierten Halbleitermaterial etwa auf der Höhe dieser stärkeren Krümmung oder knapp darüber angeordnet ist. Es kann auch hierbei davon ausgegangen werden, dass die Programmierung in dem Bereich der Grabenwand knapp über dem Bereich stärkster Krümmung stattfindet.The upper side of the side walls of the trenches can be inclined to the vertical (arrow 23 in FIG. 1). FIG. 4 shows a corresponding cross section of a further exemplary embodiment, in which the lateral walls of the trenches are arranged in a clearly oblique manner in the upper regions with an angle of inclination of approximately 5 ° to the vertical. In this exemplary embodiment, the lateral walls 6, 8 have narrow regions 15, 17 which extend somewhat above the trench floor 7 in the longitudinal direction of the trenches and in which the direction of the lateral walls bends slightly within the cross section. In the lower regions 16, 18 of the side walls, the directions of the tangents to the walls lie within the cross section in larger angular ranges of up to 10 ° to the vertical. The bottom 7 of the trench is here curved relatively weakly, so that between the lower regions 16, 18 of the side walls and the bottom 7 of the trench there are areas of markedly greater curvature of the trench wall. In this exemplary embodiment, the depth 25 of the trench is selected approximately such that the pn junction (junction 14) between the source region and the oppositely doped semiconductor material or between the drain region and the oppositely doped semiconductor material is approximately at the level of the latter Curvature or just above it. It can also be assumed here that the programming takes place in the area of the trench wall just above the area with the greatest curvature.
Zur weiteren Erläuterung ist in der Figur 4 im Querschnitt des rechten Grabens die dielektrische Schicht 9 im unteren Bereich weggelassen, was auch hier durch entsprechende Bruchlinien angedeutet ist. Es sind dort Krümmungsradien 19, 20 und 21 mit nicht maßstabsgetreuen Längen ohne Anspruch auf Präzision eingetragen. Mit den eingezeichneten Längen soll nur veranschaulicht werden, dass der Krümmungsradius 19 in den seitlich des eigentlichen Bodens vorhandenen Bereichen sehr klein ist. Die sich daran anschließenden Bereiche 16, 18 der seitlichen Wände besitzen einen wesentlich größeren Krümmungsradius 20. Der Krümmungsradius 21 des Bodens 7 ist ebenfalls relativ groß.For further explanation, the dielectric layer 9 in the lower region is omitted in the cross section of the right trench in FIG. 4, which is also indicated here by corresponding break lines. There radii of curvature 19, 20 and 21 are entered with lengths that are not to scale without any claim to precision. The lengths shown are only intended to illustrate that the radius of curvature 19 is very small in the areas present to the side of the actual floor. The adjoining regions 16, 18 of the side walls have a substantially larger radius of curvature 20. The radius of curvature 21 of the base 7 is also relatively large.
Wenn man die in der Zeichenebene quer zu der Längsrichtung des Grabens verlaufende Tangente an die Grabenwand betrachtet, so lässt sich der Anteil der Wand, der durch seitliche Wände gebildet wird, durch den relativ geringen Neigungswinkel von höchstens 10° zur Vertikalen (Pfeil 23) definieren. Bei dem Graben der Ausführungsform gemäß Figur 4 befinden sich zwischen diesen seitlichen Wänden und einem tiefsten Punkt des Bodens jeweils Anteile der Wand des Grabens, die innerhalb des bezüglich der Längsrichtung senkrechten Querschnitts der Figur 4 in jedem Punkt einen Krümmungsradius besitzen, der höchstens halb so groß ist wie der Abstand 24 der Wände des Grabens auf der Höhe der Junctions 14. Die Junctions 14 stoßen in diesen Bereichen an die seitlichen Wände der Gräben. Es ist davon auszugehen, dass der Bereich, in dem die Löcherinjektion beim Löschen stattfindet, jeweils mit dem Bereich größter Krümmung der Wand des Grabens zumindest näherungswei- se zusammenfällt. Es kann daher von Vorteil sein, wenn die Junctions 14 in einem Bereich an die seitlichen Grabenwände anstoßen, in dem der Krümmungsradius höchstens 10% größer ist als sein kleinster an der Grabenwand angenommener Wert.If one looks at the tangent to the trench wall in the plane of the drawing transverse to the longitudinal direction of the trench, the proportion of the wall that is formed by side walls can be defined by the relatively small angle of inclination of at most 10 ° to the vertical (arrow 23) , In the trench of the embodiment according to FIG. 4, portions of the wall of the trench are located between these side walls and a deepest point of the ground, each of which has a radius of curvature which is at most half as large at each point within the cross section perpendicular to the longitudinal direction of FIG. 4 is like the distance 24 of the walls of the trench at the level of the junctions 14. The junctions 14 abut the lateral walls of the trenches in these areas. It can be assumed that the area in which the hole injection takes place during extinguishing coincides at least approximately with the area of greatest curvature of the wall of the trench. It can therefore be advantageous if the junctions 14 abut the lateral trench walls in a region in which the radius of curvature is at most 10% larger than its smallest value assumed on the trench wall.
Die Speicherzelle weist vorzugsweise die in den Figuren dargestellte spiegelsymmetrische Ausführung auf, da in diesem Fall durch eine Umkehrung der angelegten Spannungen das Programmieren und Löschen zusätzlich auch in dem Bereich der Speicherschicht erfolgen kann, der sich in den Figuren auf der linken Seite befindet. The memory cell preferably has the mirror-symmetrical design shown in the figures, since in this case, by reversing the applied voltages, the programming and deletion can also take place in the area of the memory layer which is located on the left in the figures.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
1 Halbleiterkörper1 semiconductor body
2 Source-Bereich 3 Drain-Bereich2 source area 3 drain area
4 Gate-Elektrode4 gate electrode
5 Kanalbereich5 channel area
6 seitliche Wand6 side wall
7 Boden 8 seitliche Wand7 floor 8 side wall
9 dielektrische Schicht9 dielectric layer
10 Begrenzungsschicht10 boundary layer
11 Speicherschicht11 storage layer
12 Begrenzungsschicht 13 Wortleitung12 boundary layer 13 word line
14 Junction14 junction
15 schmaler Bereich15 narrow area
16 unterer Bereich16 lower area
17 schmaler Bereich 18 unterer Bereich17 narrow area 18 lower area
19 Krümmungsradius19 radius of curvature
20 Krümmungsradius20 radius of curvature
21 Krümmungsradius21 radius of curvature
22 Pfeil in lateraler Richtung 23 Pfeil in vertikaler Richtung22 Arrow in the lateral direction 23 Arrow in the vertical direction
24 Abstand zwischen den Grabenwänden24 Distance between the trench walls
25 Tiefe des Grabens unterhalb der Junctions 25 depth of the trench below the junctions

Claims

Patentansprüche claims
1. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiter- schicht eine Gate-Elektrode (4) aufweist, die in einem in dem Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht ausgebildeten Graben, der quer zu einer Längsrichtung zumindest abschnittsweise gleiche Querschnitte aufweist, zwischen einem Source-Bereich (2) und einem Drain-Bereich (3) angeordnet ist, wobei der Source-Bereich (2) und der Drain- Bereich (3) in dem Halbleitermaterial durch Dotierung von der Oberseite her bis zu einer jeweiligen Junction (14) ausgebildet sind und die Gate-Elektrode von dem Halbleitermaterial durch eine dielektrische Schicht (9) getrennt ist, die als Speichermedium ausgebildet ist, d a d u r c h g e k e n n z e i c h n e t , dass die Junctions (14) an die Wände des Grabens in einem Bereich anstoßen, in dem die Wände des Grabens in einem bezüglich der Längsrichtung senkrechten Querschnitt in jedem Punkt einen Krümmungsradius besitzen, der höchstens zwei Drittel so groß ist wie der Abstand (24) der Wände des Grabens auf der Höhe der Junctions (14) .1. Memory cell with a memory transistor which has a gate electrode (4) on an upper side of a semiconductor body (1) or a semiconductor layer, said gate electrode being in a trench formed in the semiconductor material of the semiconductor body or the semiconductor layer and at least transverse to a longitudinal direction has the same cross sections in sections, is arranged between a source region (2) and a drain region (3), the source region (2) and the drain region (3) in the semiconductor material by doping from the top to are formed into a respective junction (14) and the gate electrode is separated from the semiconductor material by a dielectric layer (9) which is designed as a storage medium, characterized in that the junctions (14) abut the walls of the trench in one area , in which the walls of the trench have a bend in each point in a cross section perpendicular to the longitudinal direction Mung radius that is at most two thirds as large as the distance (24) of the walls of the trench at the height of the junctions (14).
2. Speicherzelle nach Anspruch 1, bei der der Graben bezüglich der Längsrichtung seitliche Wände (6, 8) besitzt, die in der zu einer Ebene der Oberseite des Halbleiterkörpers (1) oder der Halbleiterschicht lotrechten vertikalen Richtung ausgerichtet sind oder höchstens um 10° von der vertikalen Richtung abweichen, zwischen den seitlichen Wänden (6, 8) und einem bezüglich der Ebene der Oberseite tiefsten Punkt des Grabens Bereiche vorhanden sind, in denen die Wände des Grabens innerhalb eines zu der Längsrichtung senkrechten Querschnitts in jedem Punkt einen Krümmungsradius besitzen, der höchstens halb so groß ist wie der Abstand (24) der Wände des Grabens auf der Höhe der Junctions (14) , und die Junctions (14) innerhalb dieser Bereiche an die Wände des Grabens anstoßen.2. The memory cell as claimed in claim 1, in which the trench has lateral walls (6, 8) with respect to the longitudinal direction which are aligned in the vertical direction perpendicular to a plane of the upper side of the semiconductor body (1) or the semiconductor layer or at most by 10 ° of deviate from the vertical direction, between the side walls (6, 8) and a deepest point of the trench with respect to the plane of the upper side there are areas in which the walls of the trench have a radius of curvature at each point within a cross section perpendicular to the longitudinal direction, which is at most half the distance (24) between the walls of the trench at the level of the junctions (14), and butt the junctions (14) against the walls of the trench within these areas.
3. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht eine Gate-Elektrode (4) aufweist, die in einem in dem Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht ausgebildeten Graben, der quer zu einer Längsrichtung zumindest abschnittsweise gleiche Querschnitte aufweist, zwi- sehen einem Source-Bereich (2) und einem Drain-Bereich (3) angeordnet ist, wobei der Source-Bereich (2) und der Drain- Bereich (3) in dem Halbleitermaterial durch Dotierung von der Oberseite her bis zu einer Junction (14) ausgebildet sind und die Gate-Elektrode von dem Halbleitermaterial durch eine di- elektrische Schicht (9) getrennt ist, die als Speichermedium ausgebildet ist, d a d u r c h g e k e n n z e i c h n e t , dass der Graben eine in der zu einer Ebene der Oberseite des Halbleiterkörpers (1) oder der Halbleiterschicht lotrechten ver- tikalen Richtung zwischen den Junctions (14) und einem bezüglich der Ebene der Oberseite tiefsten Punkt des Grabens gemessene Tiefe (25) besitzt, die höchstens halb so groß ist wie der Abstand (24) der Wände des Grabens auf der Höhe der Junctions (14) .3. Memory cell with a memory transistor, which has a gate electrode (4) on an upper side of a semiconductor body (1) or a semiconductor layer, the gate electrode (4) being formed in a trench formed in the semiconductor material of the semiconductor body or the semiconductor layer, which trench is at least sectionally identical to a longitudinal direction Has cross sections, see between a source region (2) and a drain region (3) is arranged, the source region (2) and the drain region (3) in the semiconductor material by doping from the top to are formed into a junction (14) and the gate electrode is separated from the semiconductor material by a dielectric layer (9) which is designed as a storage medium, characterized in that the trench extends in a plane to the top of the semiconductor body ( 1) or the vertical vertical direction between the junctions (14) and one with respect to the plane of the semiconductor layer Upper side of the deepest point of the trench has measured depth (25) which is at most half as large as the distance (24) between the walls of the trench at the height of the junctions (14).
4. Speicherzelle nach Anspruch 3 , bei der die Junctions (14) an die Wände des Grabens in einem Bereich anstoßen, in dem die Wände des Grabens in einem zu der Längsrichtung senkrechten Querschnitt in jedem Punkt einen Krüm- mungsradius besitzen, der höchstens zwei Drittel so groß ist wie der Abstand (24)' der Wände des Grabens auf der Höhe der Junctions (14) .4. Storage cell according to claim 3, in which the junctions (14) abut the walls of the trench in an area in which the walls of the trench have a radius of curvature in each point in a cross section perpendicular to the longitudinal direction, which is at most two thirds is as large as the distance (24) 'between the walls of the trench at the level of the junctions (14).
5. Speicherzelle nach einem der Ansprüche 1 bis 4, bei der der Boden des Grabens die Form eines Mantels eines Halbzylinders oder eines Zylindersektors aufweist, und die Junctions (14) an diesen Boden anstoßen. 5. Memory cell according to one of claims 1 to 4, wherein the bottom of the trench has the shape of a shell of a half cylinder or a cylinder sector, and the junctions (14) abut against this bottom.
6. Speicherzelle nach einem der Ansprüche 1 bis 5, bei der der Abstand (24) der Wände des Grabens auf der Höhe der Junctions (14) zwischen 100 nm und 150 nm beträgt und der Graben eine in der zu einer Ebene der Oberseite des Halbleiterkörpers (1) oder der Halbleiterschicht lotrechten vertikalen Richtung zwischen den Junctions (14) und einem tiefsten Punkt des Grabens gemessene Tiefe (25) von mindestens 30 nm und höchstens der Hälfte des besagten Abstandes (24) besitzt.6. Memory cell according to one of claims 1 to 5, wherein the distance (24) of the walls of the trench at the height of the junctions (14) is between 100 nm and 150 nm and the trench in one to a plane of the top of the semiconductor body (1) or the vertical vertical direction between the junctions (14) and a deepest point of the trench has a measured depth (25) of at least 30 nm and at most half of said distance (24).
7. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht eine Gate-Elektrode (4) aufweist, die in einem in dem Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht ausgebildeten Graben, der quer zu einer Längsrichtung zumindest abschnittsweise gleiche Querschnitte aufweist, zwischen einem Source-Bereich (2) und einem Drain-Bereich (3) angeordnet ist, wobei der Source-Bereich (2) und der Drain- Bereich (3) in dem Halbleitermaterial durch Dotierung von der7. Memory cell with a memory transistor, which has a gate electrode (4) on an upper side of a semiconductor body (1) or a semiconductor layer, the gate electrode (4) being formed in a trench formed in the semiconductor material of the semiconductor body or the semiconductor layer, the trench being at least partially identical to a longitudinal direction Has cross sections, is arranged between a source region (2) and a drain region (3), the source region (2) and the drain region (3) in the semiconductor material by doping the
Oberseite her bis zu einer jeweiligen Junction (14) ausgebildet sind und die Gate-Elektrode von dem Halbleitermaterial durch eine dielektrische Schicht (9) getrennt ist, die als Speichermedium ausgebildet ist, d a d u r c h g e k e n n z e i c hn e t , dass die Junctions (14) an die Wände des Grabens in einem Bereich anstoßen, in dem die Wände des Grabens innerhalb eines zu der Längsrichtung senkrechten Querschnitts einen Krümmungsradius besitzen, der höchstens 10% größer ist als ein kleinster Wert, der von dem Krümmungsradius an der Grabenwand angenommen wird.Are formed up to a respective junction (14) and the gate electrode is separated from the semiconductor material by a dielectric layer (9) which is designed as a storage medium, characterized in that the junctions (14) on the walls of the Initiate trenching in an area in which the walls of the trench within a cross section perpendicular to the longitudinal direction have a radius of curvature which is at most 10% larger than a minimum value which is assumed by the radius of curvature on the trench wall.
8. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiter- schicht eine Gate-Elektrode (4) aufweist, die in einem in dem Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht ausgebildeten Graben, der quer zu einer Längsrichtung zumindest abschnittsweise gleiche Querschnitte aufweist, zwischen einem Source-Bereich (2) und einem Drain-Bereich (3) angeordnet ist, wobei der Source-Bereich (2) und der Drain- Bereich (3) in dem Halbleitermaterial durch Dotierung ausge- bildet sind und die Gate-Elektrode von dem Halbleitermaterial durch eine dielektrische Schicht (9) getrennt ist, die eine Speicherschicht (11) zwischen Begrenzungsschichten (10, 12) aufweist, d a d u r c h g e k e n n z e i c h n e t , dass die Tiefe des Grabens in Bezug auf einen Bereich, in dem bei einem Lδschvorgang Ladungsträger der Speicherschicht (11) neutralisiert werden, so gewählt ist, dass bei einem Programmiervorgang eine jeweils parallel zu der Tangente an eine Wand oder an den Boden des Grabens und senkrecht zu der Längsrichtung gerichtete Komponente eines auf die Ladungsträger einwirkenden elektrischen Feldes in demselben Bereich maximal ist.8. Memory cell with a memory transistor, which has a gate electrode (4) on an upper side of a semiconductor body (1) or a semiconductor layer, which gate is formed in a trench formed in the semiconductor material of the semiconductor body or the semiconductor layer and is transverse to a longitudinal direction Has at least sections of the same cross section, is arranged between a source region (2) and a drain region (3), the source region (2) and the drain region (3) being formed in the semiconductor material by doping and the gate electrode is separated from the semiconductor material by a dielectric layer (9), which has a storage layer (11) between boundary layers (10, 12), characterized in that the depth of the trench with respect to an area in which one Deletion process charge carriers of the storage layer (11) are neutralized in such a way that during a programming process a component of an electrical field acting on the charge carriers is directed parallel to the tangent to a wall or to the bottom of the trench and perpendicular to the longitudinal direction is maximum.
9. Speicherzelle nach Anspruch 8, bei der die Abmessungen so gewählt sind, dass Ladungsträger eine Begrenzungsschicht (10) beim Programmieren und beim Löschen in einem Bereich durchdringen, der sich in dem Drain-Bereich (3) zur Oberseite hin an denjenigen Bereich anschließt, in dem der Drain-Bereich (3) in Halbleitermaterial entgegengesetzten Vorzeichens der Leitfähigkeit übergeht. 9. The memory cell as claimed in claim 8, in which the dimensions are selected such that charge carriers penetrate a boundary layer (10) during programming and when deleting in a region which adjoins that region in the drain region (3) towards the top, in which the drain region (3) in semiconductor material merges with the opposite sign of the conductivity.
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