JP2005513778A - Nonvolatile memory cell having trench transistor - Google Patents

Nonvolatile memory cell having trench transistor Download PDF

Info

Publication number
JP2005513778A
JP2005513778A JP2003553610A JP2003553610A JP2005513778A JP 2005513778 A JP2005513778 A JP 2005513778A JP 2003553610 A JP2003553610 A JP 2003553610A JP 2003553610 A JP2003553610 A JP 2003553610A JP 2005513778 A JP2005513778 A JP 2005513778A
Authority
JP
Japan
Prior art keywords
trench
junction
memory cell
layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003553610A
Other languages
Japanese (ja)
Other versions
JP4081445B2 (en
Inventor
フランク ラウ，
デツゼー タカクス，
ジョセフ ヴィラー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/022,654 external-priority patent/US6661053B2/en
Priority claimed from DE10162261A external-priority patent/DE10162261B4/en
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2005513778A publication Critical patent/JP2005513778A/en
Application granted granted Critical
Publication of JP4081445B2 publication Critical patent/JP4081445B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

トレンチの深さは、トレンチ壁とゲート電極（４）との間の境界層（１０、１２）において配置される格納層（１１）への電子およびホールの注入の位置が同じであるように最適化される。接合部（１４）において、ソースゾーン（２）およびドレインゾーン（３）のドーピングが反対の符号（すなわち、半導体ボディ（１）の導電型の符号）に変化し、かつ、接合部（１４）の境界において、チャネル領域（５）が、トレンチの底部（７）の湾曲した領域および側面のトレンチ壁（６、８）の湾曲したより低い領域に隣接する。  The depth of the trench is optimal so that the position of injection of electrons and holes into the storage layer (11) located in the boundary layer (10, 12) between the trench wall and the gate electrode (4) is the same It becomes. At the junction (14), the doping of the source zone (2) and the drain zone (3) changes to opposite signs (ie the sign of the conductivity type of the semiconductor body (1)) and the junction (14) At the boundary, the channel region (5) is adjacent to the curved region of the bottom (7) of the trench and the curved lower region of the side trench walls (6, 8).

Description

本発明は、半導体ボディまたは半導体層の上部表面にゲート電極を備える格納トランジスタを有するメモリセルに関する。ゲート電極は、トレンチにおけるソースゾーンとドレインゾーンとの間に配置される。トレンチは、少なくとも場所によっては、半導体ボディまたは層の半導体材料で構成され、長手方向に対して同一断面の横軸を示す。それにより、誘電体層、好ましくはＯＮＯ層は、ゲート電極と半導体材料との間の格納媒体として設けられる。   The present invention relates to a memory cell having a storage transistor having a gate electrode on the upper surface of a semiconductor body or semiconductor layer. The gate electrode is disposed between the source zone and the drain zone in the trench. The trench is composed of the semiconductor material of the semiconductor body or layer, at least in some places, and shows the horizontal axis of the same cross section with respect to the longitudinal direction. Thereby, a dielectric layer, preferably an ONO layer, is provided as a storage medium between the gate electrode and the semiconductor material.

ＤＥ １００ ３９ ４４１ Ａ１は、半導体ボディの上部表面に構成されるトレンチに配置されるトレンチトランジスタを有するメモリセルを教示する。トレンチに設置されるゲート電極間に配置される、横方向に隣接するソースゾーンおよびもう一方にある隣接するドレインゾーンは、ソースおよびドレインに電荷キャリアを閉じ込めるために設けられる、酸化物−窒化物−酸化物層のシーケンスである。このようなトランジスタは、ＮＶＭ（不揮発性メモリ）メモリセルアレンジメントに極めてよく適している。プログラミングおよび消去のために必要とされる電場を示す領域は、一般に、これらのトランジスタの異なる位置に配置される。結果として、一旦電荷が窒化物上にプログラムされると、電荷を完全に消去することは困難である。電子注入は、プログラミング動作に必要である。電子は、格納層として設けられる窒化物層に到達するために、酸化物境界層を貫通する必要がある。電子は、ホット電子として公知である、高い運動エネルギーを有する必要がある。このような電子は、電場強度が半導体材料の表面においてゲート電極下のチャネルにおいてとても強い場合のみ存在する。   DE 100 39 441 A1 teaches a memory cell having a trench transistor arranged in a trench formed on the upper surface of the semiconductor body. A laterally adjacent source zone and an adjacent adjacent drain zone disposed between the gate electrodes placed in the trenches are provided to confine charge carriers in the source and drain. It is a sequence of an oxide layer. Such a transistor is very well suited for NVM (nonvolatile memory) memory cell arrangements. Regions that exhibit the electric field required for programming and erasing are generally located at different locations on these transistors. As a result, once the charge is programmed onto the nitride, it is difficult to completely erase the charge. Electron injection is necessary for programming operations. The electrons need to penetrate the oxide boundary layer in order to reach the nitride layer provided as the containment layer. The electrons need to have high kinetic energy, known as hot electrons. Such electrons exist only when the electric field strength is very strong in the channel under the gate electrode at the surface of the semiconductor material.

添付の図５は、ゲート電極４、ゲート誘電体９（詳細には、ＯＮＯ格納層になり得る）、および左から右にチャネル領域５を有する隣接する半導体材料を表す図である。垂直方向に、矢印で示されるエネルギーがプロットされ、矢印の方向に増加する。プロットされる曲線ａおよびｂは、価電子帯の上限および伝導帯の下限をそれぞれ示す。２つのフェルミエネルギーレベルＥｆ１およびＥｆ２が存在する。これらのエネルギーレベルに至るまで、パウリの原理に従って、１つのみに占有され得る状態で、電子は満たされる。フェルミエネルギーレベルＥｆ１がより低くなると、数個の電子のみが、図５の斜線領域によって、半導体材料の境界において伝導帯に局在される。より高いフェルミエネルギーレベルＥｆ２の場合、より多くの電子、およびさらに高いエネルギーの電子が伝導帯に存在する。従って、より高いエネルギーの電子にとって、窒化物の格納層に面する酸化物層を通り抜けることは簡単になる。 Attached FIG. 5 is a diagram representing an adjacent semiconductor material having a gate electrode 4, a gate dielectric 9 (specifically, can be an ONO storage layer), and a channel region 5 from left to right. In the vertical direction, the energy indicated by the arrow is plotted and increases in the direction of the arrow. The plotted curves a and b show the upper limit of the valence band and the lower limit of the conduction band, respectively. There are two Fermi energy levels E f1 and E f2 . Up to these energy levels, according to Pauli's principle, electrons are filled in a state that can only be occupied by one. When the Fermi energy level E f1 is lower, only a few electrons are localized in the conduction band at the boundary of the semiconductor material by the hatched region of FIG. For higher Fermi energy levels E f2 , more electrons and higher energy electrons are present in the conduction band. Thus, for higher energy electrons, it is easy to pass through the oxide layer facing the nitride containment layer.

図６は、ソースゾーン２、ドレインゾーン３、ゲート電極４、ゲート誘電体９、およびチャネル領域５を含む典型的なトランジスタ構造の断面図を示す。点線は、チャネルの発達する空間電荷ゾーンの境界を表す。このようなトランジスタをプログラミングするために必要とされる、提供される電圧の適用に関し、電子は、矢印の方向におけるチャネル領域を介して加速される。矢印の長さ（スケール通りではない）は、電子の平均運動エネルギーを示す。電子の平均運動エネルギーがドレインゾーン３の方に鋭く進む状態を増加する。これは厳密に過度に増加する。なぜなら、電場強度は、ドレインゾーンより少し前の点までドレインゾーン３の方に鋭く進む状態を増加するからである。電子がチャネル領域５の終わりに達する場合、電子のエネルギーは、電子が格納層に入り得る程十分高くなる。   FIG. 6 shows a cross-sectional view of a typical transistor structure including source zone 2, drain zone 3, gate electrode 4, gate dielectric 9, and channel region 5. The dotted line represents the boundary of the space charge zone where the channel develops. For the application of the provided voltage required to program such a transistor, electrons are accelerated through the channel region in the direction of the arrow. The length of the arrow (not on scale) indicates the average kinetic energy of the electrons. The state in which the average kinetic energy of electrons advances sharply toward the drain zone 3 is increased. This is strictly excessive. This is because the electric field strength increases in a state of proceeding sharply toward the drain zone 3 to a point slightly before the drain zone. When the electrons reach the end of the channel region 5, the energy of the electrons is high enough that the electrons can enter the containment layer.

トレンチに配置される格納トランジスタの場合において、電子がプログラミングのための適切なエネルギーを有する際の領域は、チャネル領域の終端に同様に局在される。チャネル領域の終端は、この場合、ｐ−導電性ドープされた基板からｎ＋−導電性ドープされたドレイン領域への接合直下のトレンチ底部の一面で終端する。左にあるソースゾーンおよび右にあるドレインゾーンを有する断面図において、この好ましいプログラミング領域は、ほぼ底部右側側面上のトレンチの底部に位置される。 In the case of a storage transistor placed in the trench, the region where the electrons have the appropriate energy for programming is also localized at the end of the channel region. The termination of the channel region in this case terminates on one side of the bottom of the trench directly under the junction from the p-conducting doped substrate to the n + -conducting doped drain region. In a cross-sectional view with a source zone on the left and a drain zone on the right, this preferred programming region is located approximately at the bottom of the trench on the bottom right side.

消去動作のため、ホール（反対の符号を有する電荷キャリア）の接合が必要とされ、このホールがＧＩＤＬ（ゲート誘導ドレインリーク）効果によってｎ−ＭＯＳＦＥＴで得られ得る。この効果は、ドレインゾーンの近傍においてのみ生じ得る。従って、電子の接合およびホールの接合が生じる位置は、必然的に同じである。いずれの場合も、このメモリセルのタイプは、高印加電圧および／または極めて長い消去時間を伴って消去され得る。   For the erase operation, a hole (charge carrier with opposite sign) junction is required and this hole can be obtained in the n-MOSFET by the GIDL (Gate Induced Drain Leakage) effect. This effect can only occur in the vicinity of the drain zone. Therefore, the positions where electron bonding and hole bonding occur are inevitably the same. In either case, this type of memory cell can be erased with a high applied voltage and / or a very long erase time.

本発明の目的は、プログラミングおよび消去時間が従来のこのタイプのメモリセルよりも著しく短いトレンチトランジスタを有するメモリセルを構成することである。   It is an object of the present invention to construct a memory cell having a trench transistor with a programming and erasing time that is significantly shorter than this type of conventional memory cell.

この目的は、請求項１、３、７、および８の特徴を有するメモリセルと共に達成される。   This object is achieved with a memory cell having the features of claims 1, 3, 7 and 8.

本発明により、格納層の電荷キャリアが消去動作において中性にされる領域に関するトレンチの深さは選択される。それ故、プログラミング動作において、電荷キャリア上で動作する電場の成分（この成分は、壁またはトレンチの底部の接線に対して平行に、かつ、トレンチの長手方向に対して垂直に整列される）は、同じ領域で最大になる。この場合、トレンチの深さは、電子およびホール接合に対する位置が一致するように最適化される。ソースゾーンおよびドレインゾーンのドーピングが反対の符号（すなわち、基板または半導体ボディの導電型の符号）に変化する接合部は、トレンチ底部の湾曲した領域または横方向のトレンチ壁の湾曲したさらに下の領域に隣接する。   In accordance with the present invention, the depth of the trench for the region where the charge carriers in the storage layer are neutralized in the erase operation is selected. Therefore, in the programming operation, the component of the electric field that operates on the charge carriers (this component is aligned parallel to the tangent to the bottom of the wall or trench and perpendicular to the longitudinal direction of the trench) , Become the largest in the same area. In this case, the trench depth is optimized so that the positions relative to the electron and hole junctions match. The junction where the doping of the source and drain zones changes to opposite signs (ie, the sign of the conductivity type of the substrate or semiconductor body) is a curved area at the bottom of the trench or a curved area below the lateral trench wall Adjacent to.

メモリセルのさらに実用的な記載は、図１〜６を参照して以下に続く。   A more practical description of the memory cell follows below with reference to FIGS.

図１は、基板または基板上の半導体層として機能する半導体ボディ１において作成された２つのトレンチの断面図を示す。少なくとも場所によっては、トレンチの長手方向におけるトレンチの断面は同一になる。従って、図１の表示は、突起面の前部および突起面の後部に対して同一に見える。明細書および特許請求の範囲において長手方向は、垂直部分が変化しない方向について言及する。   FIG. 1 shows a cross-sectional view of two trenches created in a semiconductor body 1 that functions as a substrate or a semiconductor layer on the substrate. At least depending on the location, the cross section of the trench in the longitudinal direction of the trench is the same. Therefore, the display of FIG. 1 looks the same for the front part of the projecting surface and the rear part of the projecting surface. In the specification and claims, the longitudinal direction refers to the direction in which the vertical portion does not change.

半導体ボディ１または半導体層の当該上部表面上の領域において、ソースゾーン２およびドレインゾーン３（左側のトレンチトランジスタに対する例と同様）は、ドーパントを取り込むことによって形成される。半導体ボディ１は、ｐ−導電性がドープされる。例えば、そのとき、ソースゾーン２およびドレインゾーン３は、故に、ｎ＋−導電性が形成される。一般に明確に表される、反対のドーピングの領域間の境界は、接合部１４として以下言及され、半導体材料ににおけるそれらの位置は検出可能である（例えば、ＳＩＭＳを用いて）。ゲート電極４、例えばポリシリコン電極は、それぞれのトレンチに組み込まれる。チャネル領域５は、半導体材料の境界表面におけるゲート電極に向かい合った表面およびドレインゾーンの下に形成する。 In the region on the upper surface of the semiconductor body 1 or semiconductor layer, the source zone 2 and the drain zone 3 (similar to the example for the left trench transistor) are formed by incorporating a dopant. The semiconductor body 1 is doped with p-conductivity. For example, then, the source zone 2 and the drain zone 3 are thus formed with n + -conductivity. The boundaries between regions of opposite doping, which are generally clearly expressed, are referred to below as junctions 14 and their location in the semiconductor material is detectable (eg, using SIMS). A gate electrode 4, for example a polysilicon electrode, is incorporated in each trench. The channel region 5 is formed below the surface opposite the gate electrode and the drain zone at the boundary surface of the semiconductor material.

トレンチの側壁６、８、および底部７は、トレンチを向く半導体材料の表面と呼ぶ。ゲート電極４と半導体材料との間に誘電体層９が位置される。誘電体層９は、ゲート誘電体として機能し、トレンチ壁および底部を覆う。この誘電体層９は、格納媒体として形成される。これを達成するために、誘電体層９は、好ましくは、多層にされ、少なくとも１つの格納層１１を含む。格納層１１は、図１の本例示において、境界層１０と１２との間に配置される。境界層１０、１２は酸化物（特に、二酸化シリコン）であるのに対して、格納層１１は窒化物（ここでＳｉ３Ｎ４）層であり得る。 The sidewalls 6, 8 and bottom 7 of the trench are referred to as the surface of the semiconductor material facing the trench. A dielectric layer 9 is located between the gate electrode 4 and the semiconductor material. The dielectric layer 9 functions as a gate dielectric and covers the trench walls and bottom. This dielectric layer 9 is formed as a storage medium. To achieve this, the dielectric layer 9 is preferably multilayered and includes at least one storage layer 11. The storage layer 11 is disposed between the boundary layers 10 and 12 in this example of FIG. The boundary layers 10, 12 are oxides (especially silicon dioxide), while the containment layer 11 can be a nitride (here Si 3 N 4 ) layer.

例えば、メモリセルの動作中、プログラミングのため、ソース領域では０Ｖの電圧、ゲート電極４では９Ｖの電圧、およびドレイン領域３では６Ｖの電圧がある。消去のため、ゲート電極では−８Ｖの電圧、およびドレイン領域では５Ｖの電圧がある。図面では、トレンチの底部における誘電体層９は、左のメモリセルのトレンチから省略され、対応する点線によって示される。以下の記載を補うために、水平矢印２２および垂直矢印２３が、図面に入れられ、それぞれ、ソースからドレインへの横方向、およびトレンチの奥底への垂直方向を示す。これらに加えて、接合部１４の最上部のトレンチ壁と接合部１４の高さの下のトレンチの深さ２５（すなわち、接合部１４からトレンチの最も深い点までのトレンチの垂直の長さ全体）との間の間隔２４もまた図に含まれる。   For example, during operation of the memory cell, there is a voltage of 0V in the source region, a voltage of 9V in the gate electrode 4 and a voltage of 6V in the drain region 3 for programming. For erasing, there is a voltage of −8V at the gate electrode and a voltage of 5V at the drain region. In the drawing, the dielectric layer 9 at the bottom of the trench is omitted from the trench of the left memory cell and is indicated by the corresponding dotted line. To supplement the following description, horizontal arrows 22 and vertical arrows 23 are included in the drawing to indicate the lateral direction from the source to the drain and the vertical direction to the bottom of the trench, respectively. In addition to this, the trench wall 25 at the top of the junction 14 and the trench depth 25 below the height of the junction 14 (ie, the entire vertical length of the trench from the junction 14 to the deepest point of the trench). ) Is also included in the figure.

電気的な電圧は、突起面の前部および後部における、そこに取り付けられるコンタクトを介して、それぞれソースゾーン２およびドレインゾーン３に印加されるのに対し、ゲート電圧は、横方向に延びるワード線１３（すなわち、突起面にある）を介して供給される。プログラミング動作中、半円筒の外郭形状である底部を有するトレンチに対する所与の電圧値は、電場強度の分散をもたらす。示される断面の、トレンチの底部または壁の接線におけるその電場強度の成分は、接合部の下の右手側において最大となる。   Electrical voltage is applied to the source zone 2 and drain zone 3 via contacts attached thereto at the front and rear of the projecting surface, respectively, while the gate voltage is a word line extending in the lateral direction. 13 (that is, on the projection surface). During a programming operation, a given voltage value for a trench having a bottom that is a semi-cylindrical outline results in a distribution of electric field strength. The electric field strength component at the bottom of the trench or tangent to the wall of the cross section shown is greatest on the right hand side below the junction.

これらの関係は、図２において再現される。図２は、半円筒の底部を有するトレンチのモデル計算に対して図１に概略的に示される断面を表す。曲線は、矢印で示される電場成分Ｅｙが同じ値を有する横断面の線をそれぞれ表す。その電場成分の絶対値の大きさに関しては、これより確実に推測され得る。電場成分の絶対値は、トレンチ壁または底部における、この断面の接線内でそれぞれ延びる。 These relationships are reproduced in FIG. FIG. 2 represents the cross section schematically shown in FIG. 1 for a model calculation of a trench with a semi-cylindrical bottom. Each curve represents a cross-sectional line having the same value of the electric field component E y indicated by the arrow. The magnitude of the absolute value of the electric field component can be reliably estimated from this. The absolute value of the electric field component extends respectively within the tangent of this cross section at the trench wall or bottom.

左手側のメモリセルにおいて、図１では、対応する電圧でのプログラミングに対して予め充電され得ることが明瞭に認められ得る。最大の電場成分は、３０°の下方回転して得られる矢印２２の方向（この矢印（ここで２２’）が底部を形成する半円筒の軸Ａを通って指し示すときに生じる）に近似して、チャネルの長手方向に延びる。この点において、効率的なメモリセルのプログラミングが生じる。これに対して、消去動作中のホール注入は、ドレインゾーン３の接合部１４の直接上の領域において生じる。   In the left-hand side memory cell, it can be clearly seen in FIG. 1 that it can be precharged for programming at the corresponding voltage. The maximum electric field component approximates the direction of the arrow 22 obtained by rotating downward by 30 ° (which occurs when this arrow (here 22 ′) points through the axis A of the semi-cylinder forming the bottom). , Extending in the longitudinal direction of the channel. At this point, efficient memory cell programming occurs. In contrast, hole injection during the erase operation occurs in a region directly above the junction 14 in the drain zone 3.

図３は、トレンチのカーブした底部の当該領域がドレインゾーン３と逆にドープされた半導体材料との間のｐｎ接合に隣接して配置されるような、このタイプの創作的に最適なメモリセルを示す。このように最適化されたメモリセルの正確な寸法は、当業者に対して一般的なモデル計算およびシミュレーションの助けおよび／または理想的な構造の要素の助けを借りて、基本的な困難なくそれぞれ実証する実施例に対して得られ得る。しかし、発明の範囲内に含まれる実施形態全てに対応する数的データを得ることは不可能である。従って、何が発明の原理を構成するかをここで説明する。このタイプのメモリセルを製造するために必要とされるものを照らし合わせて、技術的教示が提示される。   FIG. 3 illustrates this type of creatively optimal memory cell in which the region at the curved bottom of the trench is located adjacent to the pn junction between the drain zone 3 and the back-doped semiconductor material. Indicates. The exact dimensions of the memory cells thus optimized can be determined without basic difficulties with the help of general model calculations and simulations and / or ideal structural elements for those skilled in the art. It can be obtained for the example to demonstrate. However, it is impossible to obtain numerical data corresponding to all the embodiments included within the scope of the invention. Therefore, what constitutes the principle of the invention will now be described. Technical teaching is presented in light of what is needed to fabricate this type of memory cell.

第１に重要なのは、チャネル長だけでなく、実質的に、トレンチの底部およびトレンチの側面のより下部の領域の曲率のタイプがトレンチ壁の接線に並べられる電場成分の曲線を決定することを認識することである。トレンチが半導体材料の中に十分深く組み込まれる必要があるこれまでの前提に対して、本発明のメモリセルでは、側面の曲線が、消去動作中にホールの注入が生じる領域において、実際の底部とトレンチの実質的に垂直な側面の壁との間に置かれるように提供される。従って、電荷キャリアの注入によってプログラミングおよび消去に対して提供される領域は、ｐｎ−接合上の配列に直接持ち込まれる。これを達成するために、従って、トレンチの深さが減少される。   First, it is recognized that not only the channel length, but substantially the type of curvature of the bottom of the trench and the lower region of the side of the trench determines the curve of the electric field component aligned with the tangent of the trench wall. It is to be. In contrast to the previous assumption that the trench needs to be deeply embedded in the semiconductor material, in the memory cell of the present invention, the side curve is the actual bottom in the region where hole injection occurs during the erase operation. Provided to be placed between the substantially vertical side walls of the trench. Thus, the region provided for programming and erasing by charge carrier injection is brought directly into the array on the pn-junction. To achieve this, the trench depth is therefore reduced.

これは、図３において断面で表される。このとき、参照符号は前述の図面の符号と同様の意味になる。ソースゾーン２またはドレインゾーン３と反対にドープされた半導体材料との間の接合部１４と、半導体ボディ１または半導体層の上部表面との間のソースゾーン２およびドレインゾーン３の垂直長さ（しかし、これは実際に平坦な表面を形成せず、いくらか不規則に構成され得る）は、トレンチの総垂直長さよりもメモリセルの方がわずかに小さい。ＳＩＭＳによる接合部の位置の決定では、正確な範囲上の平均が得られる。これは、トレンチにおける接合部１４のレベルから垂直方向（すなわち、半導体ボディまたは層の上部表面に関して垂直）にトレンチ底部の最も深い部分（半導体ボディまたは半導体層の上部主要な表面の平面と比較して）まで測定される。   This is represented in cross section in FIG. At this time, the reference numerals have the same meaning as the reference numerals in the above drawings. The vertical length of the source zone 2 and drain zone 3 (but between the junction 14 between the source zone 2 or drain zone 3 and the oppositely doped semiconductor material and the upper surface of the semiconductor body 1 or semiconductor layer (but This does not actually form a flat surface and can be configured somewhat irregularly), which is slightly smaller for the memory cell than the total vertical length of the trench. In determining the position of the joint by SIMS, an average over the correct range is obtained. This is compared to the deepest part of the bottom of the trench (the plane of the top major surface of the semiconductor body or layer) perpendicular to the level of the junction 14 in the trench (ie perpendicular to the top surface of the semiconductor body or layer). ) Is measured.

好適な例示する実施形態において、この深さ２５は、接合部１４の高さにおけるトレンチ壁の間隔２４（トレンチ幅）の長さの大きくとも半分である。深さ２５は、接合部１４がある領域においてトレンチ壁とそれぞれ接触するトレンチの断面の当該の幾何学形状に依存してそのように選択される。ここで、長手方向に対する断面横軸におけるトレンチ壁の曲線は、接合部１４の最上部におけるトレンチ壁の間隔２４の長さの大きくとも３分の２であるカーブ半径を有する。   In the preferred exemplary embodiment, this depth 25 is at most half the length of the trench wall spacing 24 (trench width) at the height of the junction 14. The depth 25 is so chosen depending on the relevant geometry of the cross-section of the trench that respectively contacts the trench wall in the region where the junction 14 is. Here, the curve of the trench wall on the horizontal axis of the cross section with respect to the longitudinal direction has a curve radius that is at most two thirds of the length of the interval 24 of the trench wall at the uppermost portion of the junction 14.

トレンチの底部が半径ｒを有する半円筒のシェル形状を有する場合、接合部１４の最上部におけるトレンチ壁の間隔２４は、この半径の長さの大きくとも２倍、すなわち、大きくとも２ｒである。トレンチ底部のカーブ半径は、この例示全体にわたってｒである。従って、最大深さ２５は、好ましくはいくらかより小さいが、便宜上ｒに等しい。   If the bottom of the trench has a semi-cylindrical shell shape with a radius r, the trench wall spacing 24 at the top of the junction 14 is at most twice the length of this radius, ie at most 2r. The curve radius at the bottom of the trench is r throughout this example. Thus, the maximum depth 25 is preferably somewhat smaller but is equal to r for convenience.

半円筒の半径ｒが５５ｎｍの場合、例えば、深さは５５ｎｍまたはいくらかさらに小さい。チャネル長は極めて小さくなるべきでないので、３０ｎｍの値は、可能な限り遠くに維持されるように深さ２５の下限として規定され得る。３０ｎｍがこの深さ２５に与えられると、接合部１４の下の断面に現れ、かつ、チャネル長を近似して表すトレンチ底部の弧は、５５ｎｍの所与の半径ｒに対して１２０．８８ｎｍ、かつ、７０ｎｍの半径ｒに対して１３４．７６ｎｍに等しくなる。接合部１４の最上部におけるトレンチ壁の間隔２４は、ｒ＝５５ｎｍに対して９７．９８ｎｍ、かつ、ｒ＝７０ｎｍに対して１１４．８９ｎｍに等しい。従って、いずれの場合にも、接合部１４がトレンチ壁に隣接する点におけるカーブ半径は、接合部１４の最上部におけるトレンチ壁の間隔２４の３分の２未満に等しい。   When the radius r of the semi-cylinder is 55 nm, for example, the depth is 55 nm or somewhat smaller. Since the channel length should not be very small, a value of 30 nm can be defined as the lower limit of depth 25 to be kept as far as possible. Given 30 nm to this depth 25, the arc at the bottom of the trench that appears in the cross section below junction 14 and approximates the channel length is 120.88 nm for a given radius r of 55 nm, And equal to 134.76 nm for a radius r of 70 nm. The trench wall spacing 24 at the top of the junction 14 is equal to 97.98 nm for r = 55 nm and 114.89 nm for r = 70 nm. Thus, in any case, the curve radius at the point where the junction 14 is adjacent to the trench wall is equal to less than two thirds of the trench wall spacing 24 at the top of the junction 14.

ソースゾーン２およびドレインゾーン３の垂直の長さが１５０ｎｍである場合、例えば、半導体ボディまたは層の上部表面から測定されるような最適なトレンチ深さ全体は、５５ｎｍの半径ｒに対して１８０ｎｍから２０５ｎｍの範囲であり、かつ、７０ｎｍの半径ｒに対して１８０ｎｍから２２０ｎｍの範囲である。この例において、トレンチの底部は、全体の半円筒のシェル形状を有する必要がなく、側面のトレンチ壁は、接合部上のわずかな移動に湾曲した底部にすでに接続され得る。故に、半円筒のセグメントの外郭のみが底部に存在する。すなわち、円筒セクタの外郭は、１８０°より小さい中心角を有する。   If the vertical length of the source zone 2 and the drain zone 3 is 150 nm, the overall optimum trench depth as measured, for example, from the upper surface of the semiconductor body or layer is from 180 nm for a radius r of 55 nm. The range is 205 nm, and the range is 180 nm to 220 nm with respect to the radius r of 70 nm. In this example, the bottom of the trench need not have an overall semi-cylindrical shell shape, and the side trench walls can already be connected to the curved bottom with slight movement over the junction. Therefore, only the outline of the semi-cylindrical segment is present at the bottom. That is, the outline of the cylindrical sector has a central angle less than 180 °.

従って、トレンチ深さは、トレンチの底部の他のカーブ半径または他の形状に適用される必要がある。ドーパント濃度のレベルもまた役目を果たし、かつ、チャネル領域５のさらなる埋め込みを考慮する必要があり得る。チャネルの導電率を増大し、さらに鋭いトレンチの部分における電場を減少する目的のための埋め込みは、格納層への電荷キャリア注入が生じないトレンチ底部の領域において、いくらかさらに鋭い曲線を設けることも可能にさせる。従って、幾分テーパ状のトレンチ底部および底部の最も深い点の領域における基礎を成す半導体材料へのドーパントの注入を提供することは、本発明の範囲内である。接合部１４の最上部におけるトレンチ壁の間隔２４の半分より広い深さ２５を選択することによってより広いチャネル長を提供することは、本明細書中、利点があり得る。しかし、同様にこの例では、トレンチの長手方向に垂直な断面において、接合部１４がトレンチ壁に隣接する壁の曲線は、間隔２４の大きくとも３分の２の半径を有する。   Thus, the trench depth needs to be applied to other curve radii or other shapes at the bottom of the trench. The level of dopant concentration also plays a role and may require further embedding of the channel region 5. The embedding for the purpose of increasing the channel conductivity and reducing the electric field in the sharper trench part can also provide a somewhat sharper curve in the region of the trench bottom where no charge carrier injection into the containment layer occurs. Let me. Accordingly, it is within the scope of the present invention to provide dopant implantation into the underlying semiconductor material in the region of the somewhat tapered trench bottom and deepest point at the bottom. It may be advantageous herein to provide a wider channel length by selecting a depth 25 that is greater than half of the trench wall spacing 24 at the top of the junction 14. However, in this example as well, in the cross section perpendicular to the longitudinal direction of the trench, the curve of the wall where the junction 14 is adjacent to the trench wall has a radius of at most two thirds of the interval 24.

いくつかの実施形態において、トレンチの深さ２５が接合部１４の最上部におけるトレンチ壁の間隔２４の半分よりも著しく小さい場合、詳細には、トレンチがより小さい湾曲または平坦な内部部分かつ鋭く湾曲した側面部分を有する底部を有する場合、ならびに、壁の優位な部分が少なくともほぼ垂直に伸びる場合、利点があり得る。故に、実質的な曲率は、底部のより低い側面においてのみ存在する。それにもかかわらず、これらの実施形態において、チャネル長が極めて小さい深さ２５および極めて平坦なトレンチ底部を十分に与えられ得ないこと、あるいは、発明的に意図した最適化の一部が小さいチャネル長が原因で相殺され得ることが、考慮に入れられる必要がある。   In some embodiments, if the trench depth 25 is significantly less than half of the trench wall spacing 24 at the top of the junction 14, in particular, the trench is smaller curved or flat inner portion and sharply curved. There can be advantages when having a bottom with a curved side portion, as well as when the dominant portion of the wall extends at least approximately vertically. Hence, substantial curvature exists only at the lower side of the bottom. Nevertheless, in these embodiments, the channel length may not be sufficient to provide a very small depth 25 and a very flat trench bottom, or some of the inventively intended optimization may be a small channel length. Need to be taken into account that can be offset by

トレンチの側壁は、トレンチの上部領域において垂直に傾けられ得る（図１の矢印２３）。図４は、さらなる例示の実施形態の対応する断面を表す。ここで、トレンチの側壁は、トレンチの上部領域においてはっきりと傾斜し、垂直におよそ５°の傾斜角を有する。この例示の実施形態において、側壁６、８は、トレンチの長手方向に延びるトレンチ底部７のまさに上に狭い領域１５、１７を有する。この領域では、断面内の側壁の方向がわずかに曲がる。側壁のより低い領域１６、１８において、断面内の壁の接線方向は、垂直に対して１０°以下のより大きい角度領域になる。トレンチの底部７は、ここで比較的わずかに曲がる。故に、トレンチの著しく鋭い曲率の領域は、側壁のより低い領域１６、１８とトレンチの底部７との間に位置される。   The sidewalls of the trench can be tilted vertically in the upper region of the trench (arrow 23 in FIG. 1). FIG. 4 represents a corresponding cross section of a further exemplary embodiment. Here, the sidewalls of the trench are clearly inclined in the upper region of the trench and have an inclination angle of approximately 5 ° vertically. In this exemplary embodiment, the side walls 6, 8 have narrow regions 15, 17 just above the trench bottom 7 extending in the longitudinal direction of the trench. In this region, the direction of the side wall in the cross section is slightly bent. In the lower side wall regions 16, 18, the tangential direction of the walls in the cross-section becomes a larger angle region of 10 ° or less with respect to the vertical. The bottom 7 of the trench is now bent relatively slightly. Thus, the region of significantly sharp curvature of the trench is located between the lower sidewall regions 16, 18 and the bottom 7 of the trench.

例示の実施形態において、トレンチの深さ２５は、ソースゾーンと反対にドープされた半導体材料との間、あるいは、ドレインゾーンと反対にドープされた半導体材料との間のｐｎ−接合（接合部１４）がこの鋭い曲線の最上部またはそのちょうど上にほぼ配置されるように選択される。プログラミングは最も鋭い曲率を有する領域のちょうど上のトレンチ壁の領域において生じることも、本明細書中では、想定され得る。   In the illustrated embodiment, the trench depth 25 is a pn-junction (junction 14) between the source zone and the oppositely doped semiconductor material or between the drain zone and the oppositely doped semiconductor material. ) Is selected so that it is positioned approximately on top of or just above this sharp curve. It can also be assumed here that programming occurs in the region of the trench wall just above the region with the sharpest curvature.

例示の目的のため、より低い領域における誘電体層９は、図４において右手側のトレンチの断面から省略され、点線で示される。カーブ半径１９、２０、および２１が含まれ、スケールに忠実ではなく、あるいは正確に描かれていない。長さは、カーブ半径１９が実際の底部の側面に提供される領域において極めて小さくなることを例示することが単に意図される。側壁の隣接する領域１６、１８は、実質的により大きいカーブ半径２０を有する。底部７のカーブ半径２１は、おそらく比較的大きくなる。   For illustrative purposes, the dielectric layer 9 in the lower region is omitted from the cross-section of the right-hand side trench in FIG. 4 and is shown in dotted lines. Curve radii 19, 20, and 21 are included and are not true to scale or drawn accurately. The length is merely intended to illustrate that the curve radius 19 is very small in the area provided on the actual bottom side. Adjacent regions 16, 18 of the sidewall have a substantially larger curve radius 20. The curve radius 21 of the bottom 7 is probably relatively large.

トレンチの長手方向の横軸の突起面に延びるトレンチ壁の接線を見ると、側壁によって形成される壁の部分は、垂直に対し多くとも１０°の比較的小さい傾斜角によって規定され得る（矢印２３）。図４による実施形態のトレンチにおいて、図４の断面内のカーブ半径を有する底部の最も深い点（これは長手方向に対して垂直である）とトレンチの側壁との間に位置されるトレンチ壁の部分がある。この部分は、全ての点において、接合部１４の高さにおけるトレンチ壁の間隔２４の多くても半分である。接合部１４は、これらの領域において、トレンチの側壁に隣接する。   Looking at the tangent line of the trench wall extending to the projecting surface of the longitudinal axis of the trench, the portion of the wall formed by the side wall can be defined by a relatively small inclination angle of at most 10 ° with respect to the vertical (arrow 23 ). In the embodiment trench according to FIG. 4, the trench wall located between the deepest point of the bottom (which is perpendicular to the longitudinal direction) having a radius of curvature in the cross section of FIG. 4 and the sidewall of the trench There is a part. This portion is at most half of the trench wall spacing 24 at the height of the junction 14 in all respects. Junction 14 is adjacent to the trench sidewalls in these regions.

おそらく、ホール注入が消去動作中に生じる領域は、それぞれトレンチ壁の最も鋭い曲率を有する領域とほぼ近似して一致する。従って、カーブ半径が最も小さい値よりも多くとも１０％より大きくなる領域において、接合部１４が、横側のトレンチ壁に隣接する場合、それはトレンチ壁にあると想定する。   Presumably, the regions where hole injection occurs during the erase operation each approximately match the region having the sharpest curvature of the trench wall. Thus, in the region where the curve radius is greater than 10% at most than the smallest value, if the junction 14 is adjacent to the lateral trench wall, it is assumed to be in the trench wall.

メモリセルは、好ましくは、図に示される鏡面対称の構成を有する。なぜなら、この場合、印加される電圧が逆にされる場合、プログラミングおよび消去はまた、図の左側に位置される格納層の領域において生じ得る。   The memory cell preferably has a mirror-symmetric configuration as shown in the figure. Because in this case, programming and erasing can also occur in the region of the storage layer located on the left side of the figure if the applied voltage is reversed.

図１は、２つの隣接するトレンチを通る概略的な断面である。FIG. 1 is a schematic cross-section through two adjacent trenches. 図２は、モデルの補助、下方向の電場成分の曲線を用いてシミュレートされる２つのトレンチに対する図１に示される断面である。FIG. 2 is a cross-section shown in FIG. 1 for two trenches simulated with the aid of the model, a downward electric field component curve. 図３は、本発明により構成されるメモリセルの対応する断面である。FIG. 3 is a corresponding cross section of a memory cell constructed in accordance with the present invention. 図４は、本発明により構成されるメモリセルの対応する断面である。FIG. 4 is a corresponding cross section of a memory cell constructed in accordance with the present invention. 図５は、本明細書に序論で記載される説明である。FIG. 5 is a description provided in the introduction herein. 図６は、本明細書に序論で記載される説明である。FIG. 6 is a description described in the introduction herein.

Claims (9)

半導体ボディまたは半導体層の半導体材料に導入されるトレンチであって、長手方向を横切る同一の断面を少なくともセクション毎に表すトレンチ内で、該半導体ボディ（１）または該半導体層の上面にあり、ソースゾーン（２）とドレインゾーン（２）との間に堆積されるゲート電極（４）であって、
これにより、該ソースゾーン（２）および該ドレインゾーン（３）は、該上部表面から各接合部（１４）までドープすることによって、該半導体材料に形成され、
該ゲート電極は、格納媒体として構成された誘電体層（９）によって該半導体層から絶縁され、
該接合部（１４）は、ある領域のトレンチ壁に隣接し、該長手方向に垂直な状態の断面内にある該トレンチ壁は、全ての点において、該接合部（１４）の最上部における該トレンチ壁の間隔（２４）の大きくても３分の２であるカーブ半径を有することを特徴とする、メモリセル。 A trench introduced into a semiconductor material of a semiconductor body or semiconductor layer, wherein the source is on the upper surface of the semiconductor body (1) or the semiconductor layer in a trench representing the same cross section across the longitudinal direction at least for each section; A gate electrode (4) deposited between zone (2) and drain zone (2),
Thereby, the source zone (2) and the drain zone (3) are formed in the semiconductor material by doping from the upper surface to each junction (14),
The gate electrode is insulated from the semiconductor layer by a dielectric layer (9) configured as a storage medium;
The junction (14) is adjacent to a region of the trench wall, and the trench wall in a cross section perpendicular to the longitudinal direction is in all respects the top of the junction (14). Memory cell, characterized in that it has a curve radius which is at most two-thirds of the trench wall spacing (24). 前記トレンチは、長手方向に対して側壁（６，８）を有し、該側壁（６，８）は、半導体ボディ（１）の上面または層の平面に対して垂直な鉛直方向を向き、かつ直角方向から最大１０°それ、
該側壁（６，８）と、該上面の平面に対する該トレンチの最深点との間に領域が存在し、該長手方向に垂直な断面内の該トレンチ壁は、カーブ半径を有し、該カーブ半径は、全ての点において、該接合部（１４）の最上部における該トレンチ壁の間隔（２４）の大きくても半分であり、該接合部（１４）は、これらの領域で該トレンチ壁と隣接する、請求項１に記載のメモリセル。 The trench has side walls (6, 8) with respect to the longitudinal direction, and the side walls (6, 8) are oriented in a vertical direction perpendicular to the top surface or layer plane of the semiconductor body (1), Up to 10 ° from right angle,
There is a region between the sidewalls (6, 8) and the deepest point of the trench with respect to the plane of the top surface, and the trench wall in a cross section perpendicular to the longitudinal direction has a curve radius, The radius is at most half the spacing (24) of the trench walls at the top of the junction (14) at all points, and the junction (14) is connected to the trench walls in these regions. The memory cell of claim 1, which is adjacent. 半導体ボディ（１）または半導体層の上部表面におけるゲート電極（４）を含む格納トランジスタを有するメモリセルであって、該ゲート電極（４）は、トレンチにおいてソースゾーン（２）とドレインゾーン（２）との間に配置され、該トレンチは、少なくとも場所によっては、該半導体ボディまたは層の半導体材料に設置され、かつ、長手方向に対して横軸の同一の断面を示し、これによって、該ソースゾーン（２）およびドレインゾーン（３）は、該上部表面からそれぞれの接合部（１４）にドーピングすることによって該半導体材料に形成され、該ゲート電極は、格納媒体として構成される誘電体層（９）によって該半導体材料から分離される、メモリセルは、
該半導体ボディ（１）または層の上部表面の平面に対して垂直な鉛直方向における該上部表面の平面に相対して該トレンチの最も深い点と接合部（１４）との間が測定されるように、該トレンチの深さ（２５）は、該接合部（１４）の高さにおける該トレンチの壁の間隔（２４）の大きくても半分の大きさであることが特徴付けられる、メモリセル。 A memory cell comprising a storage transistor comprising a semiconductor body (1) or a gate electrode (4) on the upper surface of a semiconductor layer, the gate electrode (4) comprising a source zone (2) and a drain zone (2) in the trench And the trench is located in the semiconductor material of the semiconductor body or layer, at least in some places, and shows the same cross section transverse to the longitudinal direction, whereby the source zone (2) and the drain zone (3) are formed in the semiconductor material by doping each junction (14) from the upper surface, the gate electrode being a dielectric layer (9 The memory cell separated from the semiconductor material by
As measured between the deepest point of the trench and the junction (14) relative to the plane of the upper surface in a vertical direction perpendicular to the plane of the upper surface of the semiconductor body (1) or layer. In addition, the memory cell is characterized in that the depth (25) of the trench is at most half the spacing (24) of the walls of the trench at the height of the junction (14). 前記接合部（１４）は、ある領域において前記トレンチ壁に隣接し、前記長手方向に対して垂直な断面における該トレンチ壁は、カーブ半径を有し、該カーブ半径は、全ての点において、該接合部（１４）の高さにおける該トレンチの壁（２４）の間隔（２４）より大きくても３分の２である、請求項３に記載のメモリセル。   The junction (14) is adjacent to the trench wall in a region, and the trench wall in a cross section perpendicular to the longitudinal direction has a curve radius, the curve radius being 4. The memory cell according to claim 3, wherein the memory cell is at most two-thirds greater than the spacing (24) of the trench walls (24) at the height of the junction (14). 前記トレンチの底部は半円筒または円筒セクタの外郭形状を有し、前記接合部（１４）は該底部に隣接する、請求項１〜４のいずれかに記載のメモリセル。   The memory cell according to any one of claims 1 to 4, wherein the bottom of the trench has a semi-cylindrical or cylindrical sector outline, and the junction (14) is adjacent to the bottom. 前記接合部（１４）の高さにおける前記トレンチ壁の間隔（２４）は、１００ｎｍ〜１５０ｎｍであり、前記半導体ボディ（１）または層の上部表面の平面に相対して垂直な鉛直方向における前記トレンチの最も深い点と該接合部（１４）との間が測定されるように、該トレンチの深さ（２５）は、少なくとも３０ｎｍかつ大きくても該間隔（２４）の半分である、請求項１〜５のいずれかに記載のメモリセル。   The trench wall spacing (24) at the height of the junction (14) is between 100 nm and 150 nm, and the trench in the vertical direction perpendicular to the plane of the upper surface of the semiconductor body (1) or layer. The depth (25) of the trench is at least 30 nm and at most half of the spacing (24), as measured between the deepest point of the junction and the junction (14). The memory cell according to any one of? 半導体ボディ（１）または半導体層の上部表面におけるゲート電極（４）を含む格納トランジスタを有するメモリセルであって、該ゲート電極（４）は、トレンチにおいてソースゾーン（２）とドレインゾーン（２）との間に配置され、該トレンチは、少なくとも場所によっては、該半導体ボディまたは層の半導体材料に設置され、かつ、長手方向に対して横軸の同一の断面を示し、これによって、該ソースゾーン（２）およびドレインゾーン（３）は、該上部表面からそれぞれの接合部（１４）にドーピングすることによって該半導体材料に形成され、該ゲート電極は、格納媒体として構成される誘電体層（９）によって該半導体材料から分離される、メモリセルは、
該接合部（１４）が、ある領域において該トレンチ壁に隣接し、ここで、該長手方向に垂直に位置される断面内のトレンチ壁が、該トレンチ壁における該カーブ半径によって想定される最も小さい値よりも大きくても１０％大きいカーブ半径を有することが特徴付けられる、メモリセル。 A memory cell comprising a storage transistor comprising a semiconductor body (1) or a gate electrode (4) on the upper surface of a semiconductor layer, the gate electrode (4) being in a trench in a source zone (2) and a drain zone (2) The trench is located in the semiconductor material of the semiconductor body or layer, at least in some places, and shows the same cross section transverse to the longitudinal direction, whereby the source zone (2) and the drain zone (3) are formed in the semiconductor material by doping each junction (14) from the upper surface, the gate electrode being a dielectric layer (9 The memory cell separated from the semiconductor material by
The junction (14) is adjacent to the trench wall in a region, where the trench wall in the cross section located perpendicular to the longitudinal direction is the smallest envisaged by the curve radius in the trench wall A memory cell characterized by having a curve radius which is at least 10% greater than the value. 半導体ボディ（１）または半導体層の上部表面におけるゲート電極（４）を含む格納トランジスタを有するメモリセルであって、該ゲート電極（４）は、トレンチにおいてソースゾーン（２）とドレインゾーン（２）との間に配置され、該トレンチは、少なくとも場所によっては、該半導体ボディまたは層の半導体材料に設置され、かつ、長手方向に対して横軸の同一の断面を示し、これによって、該ソースゾーン（２）およびドレインゾーン（３）は、ドーピングすることによって該半導体材料に形成され、該ゲート電極は、
境界層（１０、１２）間に格納層（１１）を含む誘電体層（９）によって該半導体材料から分離される、メモリセルであって、
該格納層（１１）の電荷キャリアが消去動作において中性にされる領域に関する該トレンチの深さは選択されるので、プログラム動作において、該電荷キャリアに影響する電場の成分は同じ領域において最大になり、該成分は、該トレンチの壁または底部において該トレンチに対して平行、かつ、長手方向に対して垂直に整列されるように特徴付けられる、メモリセル。 A memory cell comprising a storage transistor comprising a semiconductor body (1) or a gate electrode (4) on the upper surface of a semiconductor layer, the gate electrode (4) being in a trench in a source zone (2) and a drain zone (2) The trench is located in the semiconductor material of the semiconductor body or layer, at least in some places, and shows the same cross section transverse to the longitudinal direction, whereby the source zone (2) and the drain zone (3) are formed in the semiconductor material by doping, and the gate electrode comprises:
A memory cell separated from the semiconductor material by a dielectric layer (9) comprising a storage layer (11) between the boundary layers (10, 12),
Since the depth of the trench with respect to the region where the charge carriers of the storage layer (11) are neutralized in the erase operation is selected, in the program operation, the electric field component affecting the charge carriers is maximized in the same region. The memory cell is characterized in that the component is aligned at the wall or bottom of the trench parallel to the trench and perpendicular to the longitudinal direction. 前記大きさは選択されるので、プログラムおよび消去動作において、前記電荷キャリアは、前記ドレインゾーン（３）が反対の導電型の半導体材料に吸収する領域により、前記上部表面の方向における前記ドレインゾーン（３）に隣接される領域において境界層（１０）を貫通する、請求項８に記載のメモリセル。   Since the size is selected, in program and erase operations, the charge carriers are absorbed in the drain zone (3) in the direction of the upper surface by the region that the drain zone (3) absorbs in the opposite conductivity type semiconductor material. Memory cell according to claim 8, wherein the memory cell penetrates the boundary layer (10) in a region adjacent to 3).
JP2003553610A 2001-12-18 2002-12-10 Nonvolatile memory cell having trench transistor Expired - Fee Related JP4081445B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/022,654 US6661053B2 (en) 2001-12-18 2001-12-18 Memory cell with trench transistor
DE10162261A DE10162261B4 (en) 2001-12-18 2001-12-18 Memory cell with trench transistor
PCT/DE2002/004523 WO2003052812A2 (en) 2001-12-18 2002-12-10 Non volatile memory cell with a trench transistor

Publications (2)

Publication Number Publication Date
JP2005513778A true JP2005513778A (en) 2005-05-12
JP4081445B2 JP4081445B2 (en) 2008-04-23

Family

ID=26010800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003553610A Expired - Fee Related JP4081445B2 (en) 2001-12-18 2002-12-10 Nonvolatile memory cell having trench transistor

Country Status (6)

Country Link
EP (1) EP1456876A2 (en)
JP (1) JP4081445B2 (en)
KR (1) KR100554647B1 (en)
CN (1) CN100382254C (en)
TW (1) TW575960B (en)
WO (1) WO2003052812A2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524233A (en) * 2003-10-10 2007-08-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Embedded channel flash structure to reduce short channel effects

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7317222B2 (en) * 2006-01-27 2008-01-08 Freescale Semiconductor, Inc. Memory cell using a dielectric having non-uniform thickness
CN101908488B (en) * 2009-06-08 2012-11-21 尼克森微电子股份有限公司 Ditching type metal-oxide semiconductor assembly manufacturing method
KR102002942B1 (en) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 Nonvolatile memory device and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2662076B2 (en) * 1990-05-02 1997-10-08 松下電子工業株式会社 Nonvolatile semiconductor memory device and method of manufacturing the same
US5854501A (en) * 1995-11-20 1998-12-29 Micron Technology, Inc. Floating gate semiconductor device having a portion formed with a recess
DE19639026C1 (en) * 1996-09-23 1998-04-09 Siemens Ag Self-aligned non-volatile memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524233A (en) * 2003-10-10 2007-08-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Embedded channel flash structure to reduce short channel effects

Also Published As

Publication number Publication date
EP1456876A2 (en) 2004-09-15
CN100382254C (en) 2008-04-16
JP4081445B2 (en) 2008-04-23
KR100554647B1 (en) 2006-02-24
TW200302571A (en) 2003-08-01
TW575960B (en) 2004-02-11
WO2003052812A3 (en) 2003-11-06
KR20040065288A (en) 2004-07-21
CN1605120A (en) 2005-04-06
WO2003052812A2 (en) 2003-06-26

Similar Documents

Publication Publication Date Title
US8084316B2 (en) Method of fabricating single transistor floating-body DRAM devices having vertical channel transistor structures
US6674120B2 (en) Nonvolatile semiconductor memory device and method of operation thereof
JP4964378B2 (en) Nonvolatile semiconductor memory device
KR100234508B1 (en) Eeprom cell with channel hot electron programming and method for forming the same
US5606521A (en) Electrically erasable and programmable read only memory with non-uniform dielectric thickness
US20040238874A1 (en) Semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region
US5923063A (en) Double density V nonvolatile memory cell
JPH04267374A (en) Electrically erasable programmable read-only memory
KR980006412A (en) Nonvolatile Semiconductor Memory
JP2006502581A (en) Nonvolatile memory device and method of forming the same
EP1870941A1 (en) Non-volatile memory device having four storage node films and methods of operating and manufacturing the same
CN103811498B (en) Low-electric-field source electrode erasing nonvolatile memory unit and manufacturing method thereof
US20070063268A1 (en) Non-volatile memory, and operation and fabrication of the same
US6661053B2 (en) Memory cell with trench transistor
JP4845110B2 (en) Split gate nonvolatile memory and manufacturing method thereof
KR19990028827A (en) Electrically recordable and erasable read only memory cell device and method of manufacturing the same
US8004032B1 (en) System and method for providing low voltage high density multi-bit storage flash memory
JP4081445B2 (en) Nonvolatile memory cell having trench transistor
US7342264B2 (en) Memory cell and method for manufacturing the same
JP2005525695A (en) Method for manufacturing a memory cell
US6362504B1 (en) Contoured nonvolatile memory cell
CN101901810B (en) Memory device and methods for fabricating and operating the same
CN104253160B (en) A kind of B4 Flash with convex surface grid structure
JP4654936B2 (en) Nonvolatile semiconductor memory device and operation method thereof
CN1979894B (en) Method for making memory unit, memory unit and operation method

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080208

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140215

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees