EP1271440A1 - High-voltage regulator with external control - Google Patents

High-voltage regulator with external control Download PDF

Info

Publication number
EP1271440A1
EP1271440A1 EP01202429A EP01202429A EP1271440A1 EP 1271440 A1 EP1271440 A1 EP 1271440A1 EP 01202429 A EP01202429 A EP 01202429A EP 01202429 A EP01202429 A EP 01202429A EP 1271440 A1 EP1271440 A1 EP 1271440A1
Authority
EP
European Patent Office
Prior art keywords
voltage
transistor
output
differential amplifier
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP01202429A
Other languages
German (de)
French (fr)
Other versions
EP1271440B1 (en
Inventor
Arthur Descombes
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EM Microelectronic Marin SA
Original Assignee
EM Microelectronic Marin SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EM Microelectronic Marin SA filed Critical EM Microelectronic Marin SA
Priority to AT01202429T priority Critical patent/ATE311644T1/en
Priority to DE60115408T priority patent/DE60115408T2/en
Priority to EP01202429A priority patent/EP1271440B1/en
Publication of EP1271440A1 publication Critical patent/EP1271440A1/en
Application granted granted Critical
Publication of EP1271440B1 publication Critical patent/EP1271440B1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Details Of Television Scanning (AREA)
  • Electrophonic Musical Instruments (AREA)

Abstract

The regulator comprises an external JFET transistor (2) which is governed by a control unit (10) to produce a regulated voltage (Vreg1) from a supply (Vhv). The control unit consists of a differential amplifier (4) which is supplied from a voltage divider (5) connected to the regulated voltage and a reference cell (6) and controls the external regulator through a MOSFET transistor (3)

Description

La présente invention concerne de manière générale un circuit régulateur haute-tension permettant de délivrer au moins une première tension de sortie régulée à partir d'une tension d'entrée haute, notamment de l'ordre de quelques dizaines de volts. Plus particulièrement, la présente invention concerne un tel régulateur haute-tension sous la forme d'un circuit intégré commandant un dispositif externe de régulation.The present invention relates generally to a regulator circuit high-voltage making it possible to deliver at least a first regulated output voltage from a high input voltage, in particular of the order of a few tens of volts. More particularly, the present invention relates to such a high-voltage regulator in the form of an integrated circuit controlling an external device for regulation.

Diverses applications nécessitent la fourniture d'une tension régulée déterminée à partir d'une tension d'entrée haute, cette tension régulée étant notamment utilisée pour alimenter l'électronique d'un dispositif associé. La figure 1 montre un circuit régulateur désigné globalement par la référence numérique 1 comprenant un dispositif externe de régulation 2, constitué d'un transistor JFET, et un circuit de commande 10 de ce dispositif externe de régulation 2. Ce circuit régulateur 1 est conçu pour délivrer une tension de sortie régulée VREG permettant l'alimentation d'un dispositif associé, non représenté. Cette tension de sortie régulée VREG est dérivée d'une tension d'entrée VHV de niveau haut de l'ordre de quelques dizaines de volts pouvant typiquement varier entre 15 et 30 volts.Various applications require the supply of a regulated voltage determined from a high input voltage, this regulated voltage being used in particular to power the electronics of an associated device. FIG. 1 shows a regulator circuit generally designated by the reference numeral 1 comprising an external regulating device 2, consisting of a JFET transistor, and a control circuit 10 of this external regulating device 2. This regulating circuit 1 is designed to deliver a regulated output voltage V REG allowing the supply of an associated device, not shown. This regulated output voltage V REG is derived from an input voltage V HV of high level of the order of a few tens of volts which can typically vary between 15 and 30 volts.

Un tel circuit régulateur de tension est notamment utilisé dans des dispositifs de détection de fumée, comme décrit par exemple dans le document EP-A1-0 759 602, pour dériver une tension régulée de niveau bas (par exemple 5 volts) nécessaire entre autres à l'alimentation d'un microprocesseur du dispositif de détection de fumée. Dans le cadre d'une telle application, la tension de ligne alimentant les dispositifs de détection de fumée est par exemple de l'ordre de 15 à 30 volts.Such a voltage regulator circuit is used in particular in devices smoke detection, as described for example in the document EP-A1-0 759 602, to derive a regulated low level voltage (for example 5 volts) necessary inter alia for the supply of a microprocessor of the device of smoke detection. In the context of such an application, the line voltage supplying the smoke detection devices is for example of the order of 15 to 30 volts.

Le circuit régulateur 1 de la figure 1 comprend typiquement un amplificateur différentiel 4 dont une entrée est connectée à la sortie d'une circuit diviseur de tension 5, formé dans cet exemple de deux résistances 51, 52 branchées en série, l'autre entrée de l'amplificateur différentiel 4 étant connectée à une cellule de référence 6 délivrant une tension de référence VREF. Cette cellule de référence 6 est typiquement une cellule délivrant une tension de référence stable en température dite de « bandgap ». La sortie de l'amplificateur différentiel 4 est directement reliée à la grille du transistor JFET formant le dispositif de régulation 2.The regulator circuit 1 of FIG. 1 typically comprises a differential amplifier 4, one input of which is connected to the output of a voltage divider circuit 5, formed in this example of two resistors 51, 52 connected in series, the other input of the differential amplifier 4 being connected to a reference cell 6 delivering a reference voltage V REF . This reference cell 6 is typically a cell delivering a reference voltage stable in temperature called "bandgap". The output of the differential amplifier 4 is directly connected to the gate of the JFET transistor forming the regulation device 2.

L'agencement illustré dans la figure 1 assure ainsi que la tension présente au noeud de sortie du circuit diviseur de tension 5, à savoir le noeud de connexion entre les résistances 51 et 52, soit sensiblement égale à la tension de référence VREF, les valeurs R1, R2 des résistances 51 et 52 étant choisies de sorte que la tension de sortie régulée VREG du circuit régulateur 1 ait une valeur déterminée, par exemple de l'ordre de 5 volts. Cette tension régulée VREG alimente notamment l'amplificateur différentiel 4 et la cellule de référence 6 du régulateur 1 comme illustré dans la figure 1.The arrangement illustrated in FIG. 1 thus ensures that the voltage present at the output node of the voltage divider circuit 5, namely the connection node between the resistors 51 and 52, is substantially equal to the reference voltage V REF , the values R1, R2 of resistors 51 and 52 being chosen so that the regulated output voltage V REG of regulator circuit 1 has a determined value, for example of the order of 5 volts. This regulated voltage V REG supplies in particular the differential amplifier 4 and the reference cell 6 of the regulator 1 as illustrated in FIG. 1.

Un inconvénient du circuit régulateur de la figure 1 réside notamment dans le choix du dispositif externe de régulation 2 et les coûts de ce dispositif de régulation. Dans l'exemple de la figure 1, on comprendra que le transistor JFET doit être choisi pour résister à des tensions drain-source relativement élevées (dans l'exemple de l'ordre de max. 25 volts), cette tension drain-source étant notamment fonction de la tension d'entrée haute VHV et de la tension régulée VREG que l'on désire délivrer en sortie du régulateur. On notera que le coût de ce transistor JFET augmente avec la tension drain-source maximale à laquelle cet élément de régulation peut être soumis. Il est donc désirable, notamment dans l'optique de réduire les coûts, de proposer une solution alternative à la solution présentée dans la figure 1.A drawback of the regulator circuit of FIG. 1 lies in particular in the choice of the external regulating device 2 and the costs of this regulating device. In the example of FIG. 1, it will be understood that the JFET transistor must be chosen to resist relatively high drain-source voltages (in the example of the order of max. 25 volts), this drain-source voltage being in particular depending on the high input voltage V HV and the regulated voltage V REG which it is desired to deliver at the output of the regulator. It will be noted that the cost of this JFET transistor increases with the maximum drain-source voltage to which this regulating element can be subjected. It is therefore desirable, in particular with a view to reducing costs, to propose an alternative solution to the solution presented in FIG. 1.

Un autre inconvénient de la solution illustrée dans la figure 1 réside dans le fait que la grille du transistor JFET formant le dispositif externe de régulation 2 est directement commandée par la sortie de l'amplificateur différentiel 4. La tension de grille du transistor JFET est donc limitée par la tension de sortie de l'amplificateur différentiel 4 qui est elle-même dépendante de la technologie utilisée.Another disadvantage of the solution illustrated in Figure 1 is that that the gate of the JFET transistor forming the external regulating device 2 is directly controlled by the output of the differential amplifier 4. The voltage of gate of the JFET transistor is therefore limited by the output voltage of the amplifier differential 4 which is itself dependent on the technology used.

Un sérieux inconvénient de la solution de la figure 1 réside donc dans le fait que son application est limitée par la tension d'entrée haute susceptible d'être appliquée à l'entrée du régulateur ainsi que par la tension de sortie régulée que l'on désire délivrer. Ainsi, si la tension d'entrée haute venait à être augmentée et/ou si la tension de sortie régulée venait à être réduite, par exemple à 3 volts, les limites imposées par la technologie rendraient l'utilisation du circuit régulateur de la figure 1 trop coûteuse voire même impossible, en particulier lorsque l'on désire fabriquer ce régulateur dans une technologie inférieure au micron.A serious disadvantage of the solution of Figure 1 therefore lies in the fact that its application is limited by the high input voltage likely to be applied to the regulator input as well as by the regulated output voltage that one wishes to deliver. Thus, if the high input voltage were to be increased and / or if the regulated output voltage had to be reduced, for example to 3 volts, the limits imposed by technology would make the use of the regulator circuit of Figure 1 too expensive or even impossible, especially when you want to make this regulator in a technology below the micron.

La présente invention a donc pour but de proposer une solution permettant de remédier aux inconvénients susmentionnés, et notamment proposer une solution permettant l'utilisation d'un dispositif de régulation externe moins coûteux ainsi qu'une solution pouvant être utilisée avec des tensions d'entrée hautes plus élevées.The present invention therefore aims to provide a solution for remedy the aforementioned drawbacks, and in particular propose a solution allowing the use of a less expensive external regulating device as well as a solution that can be used with higher high input voltages.

Un autre but de la présente invention est de proposer une solution pouvant être réalisée et fabriquée dans une technologie CMOS inférieure au micron, en particulier dans une technologie CMOS 0.5 µm.Another object of the present invention is to propose a solution which can be produced and manufactured in CMOS technology below one micron, in particularly in 0.5 µm CMOS technology.

La présente invention a ainsi pour objet un régulateur haute-tension dont les caractéristiques sont énoncées dans la revendication 1.The present invention thus relates to a high-voltage regulator whose Features are set out in claim 1.

Des modes de réalisation avantageux de la présente invention font l'objet des revendications indépendantes.Advantageous embodiments of the present invention are the subject of independent claims.

D'une manière générale, selon la présente invention, le dispositif de régulation externe est avantageusement commandé par l'intermédiaire d'un transistor MOSFET haute-tension spécifique susceptible de voir à ses bornes une tension drain-source de l'ordre de quelques dizaines de volts. De la sorte, les contraintes imposées sur le dispositif de régulation ainsi que sur l'amplificateur différentiel sont moindres, ceci impliquant notamment des coûts moins élevés en ce qui concerne le dispositif de régulation externe.In general, according to the present invention, the regulating device external is advantageously controlled via a MOSFET transistor specific high-voltage likely to see at its terminals a drain-source voltage of the order of a few tens of volts. In this way, the constraints imposed on the control device as well as on the differential amplifier are less, this in particular involving lower costs with regard to the external regulation.

Bien que la présente invention nécessite l'utilisation d'éléments additionnels, les coûts supplémentaires causés par l'adjonction de ces éléments sont néanmoins moindres que l'économie pouvant être espérée sur les coûts liés au dispositif de régulation externe. En outre, les transistors MOSFET haute-tension utilisés dans le cadre de la présente invention sont parfaitement compatibles avec la technologie CMOS standard et ne nécessitent pas ou peu de masques et/ou d'implantation additionnels pour leur fabrication.Although the present invention requires the use of additional elements, the additional costs caused by the addition of these elements are nevertheless less than the savings that can be expected on the costs linked to the external regulation. In addition, the high-voltage MOSFET transistors used in the framework of the present invention are perfectly compatible with technology Standard CMOS and require little or no masks and / or layout additional for their manufacture.

Selon un mode de réalisation préféré de la présente invention, le circuit régulateur est agencé pour délivrer une première tension de sortie régulée, dite intermédiaire, ainsi qu'une seconde tension de sortie régulée permettant l'alimentation de certains composants du circuit régulateur, tels l'amplificateur différentiel et la cellule de référence du régulateur, ainsi que l'alimentation éventuelle de l'électronique d'un dispositif associé, tel par exemple le microprocesseur chargé des opérations d'un dispositif de détection de fumée. Selon ce mode de réalisation préféré, la tension régulée intermédiaire est par exemple utilisée, dans le cadre de l'application à un dispositif de détection de fumée, pour fournir le courant nécessaire à la génération de l'impulsion infrarouge par la diode infrarouge dont sont typiquement équipés ces dispositifs de détection.According to a preferred embodiment of the present invention, the circuit regulator is arranged to deliver a first regulated output voltage, called intermediate, as well as a second regulated output voltage allowing supply certain components of the regulator circuit, such as the differential amplifier and the regulator reference cell, as well as any electronics supply an associated device, such as for example the microprocessor responsible for the operations of a smoke detection device. According to this preferred embodiment, the voltage regulated intermediate is for example used, within the framework of the application to a smoke detection device, to supply the current necessary for the generation of the infrared pulse by the infrared diode with which these typically are equipped detection devices.

Dans le cadre d'une application dans un détecteur de fumée et contrairement au circuit régulateur de la figure 1, on notera que ce mode de réalisation préféré de la présente invention permet le déplacement de la diode infrarouge de l'entrée sur la sortie du circuit régulateur où est délivrée la tension régulée intermédiaire. La tension nécessaire à la génération de l'impulsion infrarouge dans un dispositif de détection de fumée est typiquement de l'ordre d'une dizaine de volts, c'est-à-dire bien supérieure aux niveaux de tensions utilisés pour alimenter l'électronique du dispositif. Selon ce mode de réalisation de l'invention, cette tension régulée intermédiaire est d'un niveau inférieur à la tension d'entrée du circuit régulateur, permettant ainsi une réduction des pertes lors de la génération de l'impulsion infrarouge, et néanmoins supérieur à la tension d'alimentation de l'électronique afin d'assurer un niveau d'alimentation adéquat en vue de la génération de cette impulsion infrarouge.In the context of an application in a smoke detector and unlike to the regulator circuit of FIG. 1, it will be noted that this preferred embodiment of the present invention allows the displacement of the infrared diode of the input on the output of the regulator circuit where the intermediate regulated voltage is delivered. Voltage necessary for the generation of the infrared pulse in a device for detecting smoke is typically of the order of ten volts, that is to say much higher at the voltage levels used to power the electronics of the device. According to what embodiment of the invention, this intermediate regulated voltage is of a level lower than the input voltage of the regulator circuit, thus reducing the losses during the generation of the infrared pulse, and nevertheless greater than the supply voltage of the electronics to ensure a supply level adequate for the generation of this infrared pulse.

Selon encore un autre mode de réalisation de la présente invention, le circuit régulateur est agencé de sorte que l'amplificateur différentiel commandant le dispositif de régulation externe présente une hystérèse, ceci assurant notamment une stabilité accrue du fonctionnement du régulateur.According to yet another embodiment of the present invention, the circuit regulator is arranged so that the differential amplifier controlling the device of external regulation presents a hysteresis, this ensuring in particular a stability increased operation of the regulator.

D'autres caractéristiques et avantages de la présente invention apparaítront plus clairement à la lecture de la description détaillée qui suit, faite en référence aux dessins annexés donnés à titre d'exemples non limitatifs et dans lesquels :

  • la figure 1, déjà présentée, est un schéma bloc d'un circuit régulateur haute-tension de l'art antérieur comprenant un dispositif externe de régulation constitué d'un transistor JFET à canal n ;
  • la figure 2 est un schéma bloc général d'un circuit régulateur haute-tension selon la présente invention comprenant un dispositif externe de régulation constitué d'un transistor JFET à canal n ;
  • les figures 3a et 3b sont des vues en coupe schématiques de transistors MOSFET à haute tension, respectivement à canal n et à canal p, réalisés selon une technologie CMOS standard ;
  • la figure 4 montre une première variante de réalisation du circuit régulateur haute-tension selon l'invention permettant de délivrer une première tension de sortie régulée de niveau intermédiaire et une seconde tension de sortie régulée de niveau bas ou nominal permettant l'alimentation de composants électroniques ;
  • la figure 5 montre une seconde variante de réalisation du circuit régulateur haute-tension selon l'invention dans laquelle l'amplificateur différentiel commandant le dispositif externe de régulation présente en outre une hystérèse ;
  • la figure 6 est un schéma détaillé d'un exemple de réalisation de l'amplificateur différentiel commandant le dispositif externe de régulation ;
  • la figure 7 est un schéma détaillé d'un exemple de réalisation de l'amplificateur différentiel du circuit régulateur des figures 4 et 5 utilisé pour produire la seconde tension de sortie régulée de niveau bas ; et
  • la figure 8 est un schéma d'un dispositif externe de régulation susceptible de remplacer le transistor JFET utilisé comme dispositif externe de régulation dans les circuits régulateurs des figures 2, 4 et 5.
Other characteristics and advantages of the present invention will appear more clearly on reading the detailed description which follows, given with reference to the appended drawings given by way of nonlimiting examples and in which:
  • FIG. 1, already presented, is a block diagram of a high-voltage regulator circuit of the prior art comprising an external regulation device constituted by an JFET transistor with n channel;
  • FIG. 2 is a general block diagram of a high-voltage regulator circuit according to the present invention comprising an external regulation device constituted by an n-channel JFET transistor;
  • FIGS. 3a and 3b are schematic sectional views of high voltage MOSFET transistors, n-channel and p-channel respectively, produced according to standard CMOS technology;
  • FIG. 4 shows a first alternative embodiment of the high-voltage regulator circuit according to the invention making it possible to deliver a first regulated output voltage of intermediate level and a second regulated output voltage of low or nominal level allowing the supply of electronic components ;
  • FIG. 5 shows a second alternative embodiment of the high-voltage regulator circuit according to the invention in which the differential amplifier controlling the external regulation device also has hysteresis;
  • FIG. 6 is a detailed diagram of an exemplary embodiment of the differential amplifier controlling the external regulation device;
  • FIG. 7 is a detailed diagram of an exemplary embodiment of the differential amplifier of the regulator circuit of FIGS. 4 and 5 used to produce the second regulated output voltage of low level; and
  • FIG. 8 is a diagram of an external regulation device capable of replacing the JFET transistor used as an external regulation device in the regulating circuits of FIGS. 2, 4 and 5.

La figure 2 montre un schéma bloc général d'un circuit régulateur haute-tension selon la présente invention permettant de délivrer une tension de sortie régulée désignée VREG1. Comme précédemment en référence à la figure 1, ce circuit régulateur est désigné globalement par la référence numérique 1 et comprend notamment un dispositif externe de régulation 2, constitué dans cet exemple d'un unique transistor JFET à canal n, ainsi qu'un circuit intégré de commande désigné globalement par la référence numérique 10, par exemple réalisé sous la forme d'un ASIC.FIG. 2 shows a general block diagram of a high-voltage regulator circuit according to the present invention making it possible to deliver a regulated output voltage designated V REG1 . As previously with reference to FIG. 1, this regulator circuit is generally designated by the reference numeral 1 and notably comprises an external regulating device 2, constituted in this example of a single JFET transistor with n channel, as well as an integrated circuit control generally designated by the reference numeral 10, for example made in the form of an ASIC.

Dans le cadre de l'application spécifique comme régulateur de tension dans un dispositif de détection de fumée, la haute tension d'entrée VHV peut varier dans cet exemple de 15 à 50 volts environ. La tension de sortie régulée VREG1 est dans cet exemple de l'ordre d'une dizaine de volts.In the context of the specific application as a voltage regulator in a smoke detection device, the high input voltage V HV can vary in this example from approximately 15 to 50 volts. The regulated output voltage V REG1 is in this example of the order of ten volts.

Le dispositif externe de régulation 2 comprend un terminal d'entrée 21 (le drain du transistor JFET) connecté à la tension d'entrée haute VHV, un terminal de sortie 22 (la source du transistor JFET) sur lequel est délivrée la tension de sortie régulée VREG1, et un terminal de commande 23 (la grille du transistor JFET) par le biais duquel l'état de conduction du dispositif externe de régulation 2 est commandé. Les terminaux de commande 23 et de sortie 22 sont respectivement reliés à des bornes 11 et 12 du circuit intégré 10. Une borne 13 du circuit intégré 10 est reliée à la masse VSS du circuit. On notera déjà ici que d'autres dispositifs externe de régulation pourraient être utilisés en lieu et place du transistor JFET. La figure 8, qui sera discutée ultérieurement de manière détaillée, présente par exemple un autre dispositif externe de régulation comprenant un agencement de deux transistors bipolaires complémentaires et d'une résistance.The external regulating device 2 comprises an input terminal 21 (the drain of the JFET transistor) connected to the high input voltage V HV , an output terminal 22 (the source of the JFET transistor) on which the supply voltage is delivered. regulated output V REG1 , and a control terminal 23 (the gate of the JFET transistor) by means of which the conduction state of the external regulation device 2 is controlled. The control 23 and output 22 terminals are respectively connected to terminals 11 and 12 of the integrated circuit 10. A terminal 13 of the integrated circuit 10 is connected to the ground V SS of the circuit. It will already be noted here that other external regulation devices could be used in place of the JFET transistor. FIG. 8, which will be discussed in detail later, shows for example another external regulation device comprising an arrangement of two complementary bipolar transistors and of a resistor.

Le circuit intégré 10 comporte essentiellement un amplificateur différentiel 4, un circuit diviseur de tension 5, une cellule de référence 6, ainsi qu'un élément de commande haute-tension 3. Le circuit diviseur de tension 5 est formé dans cet exemple de deux résistances 51, 52 branchées en série entre la borne 12 du circuit intégré 10, à savoir le terminal de sortie du dispositif externe de régulation 2, et la masse VSS du circuit. On comprendra bien évidemment que d'autres circuits diviseurs de tension pourraient être utilisés par l'homme du métier. Le circuit régulateur 1 comporte en outre typiquement un élément capacitif externe CEXT1 formant tampon branché sur le terminal de sortie 22.The integrated circuit 10 essentially comprises a differential amplifier 4, a voltage divider circuit 5, a reference cell 6, as well as a high-voltage control element 3. The voltage divider circuit 5 is formed in this example of two resistors 51, 52 connected in series between terminal 12 of the integrated circuit 10, namely the output terminal of the external regulation device 2, and the ground V SS of the circuit. It will obviously be understood that other voltage dividing circuits could be used by a person skilled in the art. The regulator circuit 1 also typically comprises an external capacitive element C EXT1 forming a buffer connected to the output terminal 22.

Le noeud de connexion entre les deux résistances 51, 52 est relié à une première borne d'entrée de l'amplificateur différentiel 4. On aura aisément compris que la tension appliquée sur cette première borne d'entrée de l'amplificateur différentiel 4 ainsi que la tension régulée VREG1 sont proportionnelles dans un rapport déterminé par les valeurs R1 et R2 des résistances 51, 52. La seconde borne d'entrée de l'amplificateur différentiel 4 est reliée quant à elle à la cellule de référence 6 produisant une tension de référence désignée VREF, cette cellule de référence 6 étant typiquement une cellule du type « bandgap » délivrant une tension de référence par exemple de l'ordre de 1.2 volts environ.The connection node between the two resistors 51, 52 is connected to a first input terminal of the differential amplifier 4. It will be readily understood that the voltage applied to this first input terminal of the differential amplifier 4 as well as the regulated voltage V REG1 are proportional in a ratio determined by the values R1 and R2 of the resistors 51, 52. The second input terminal of the differential amplifier 4 is connected in turn to the reference cell 6 producing a voltage of reference designated V REF , this reference cell 6 typically being a cell of the "bandgap" type delivering a reference voltage for example of the order of about 1.2 volts.

La sortie de l'amplificateur différentiel 4 est appliquée sur la grille d'un transistor MOSFET haute-tension 3 d'un type spécifique. Ce transistor MOSFET haute-tension 3, ici du type à canal-n, est déjà connu de l'homme du métier. La particularité de ce transistor haute-tension réside notamment dans la structure spécifique de l'oxyde de grille qui présente une épaisseur plus importante du côté drain que du côté source ainsi que dans la présence d'une zone tampon du côté drain constituée d'un caisson de type n (ou p pour un transistor MOSFET haute-tension à canal-p).The output of the differential amplifier 4 is applied to the grid of a high-voltage MOSFET transistor 3 of a specific type. This MOSFET transistor high-voltage 3, here of the n-channel type, is already known to those skilled in the art. The particularity of this high-voltage transistor lies in particular in the structure specific for the gate oxide which has a greater thickness on the side drain only on the source side as well as in the presence of a buffer zone on the drain side consisting of an n-type box (or p for a high-voltage MOSFET transistor with p-channel).

Les figures 3a et 3b montrent respectivement les schémas d'un transistor MOSFET à canal n haute-tension, ou HVNMOS, et d'un transistor MOSFET à canal p haute-tension, ou HVPMOS. Les transistors HVNMOS présentent notamment l'avantage d'une tension de claquage élevée typiquement supérieure à 30 volts. Un autre avantage de ce type de transistor réside dans le fait que leur fabrication est parfaitement compatible avec la technologie CMOS standard.Figures 3a and 3b respectively show the diagrams of a transistor High-voltage n-channel MOSFET, or HVNMOS, and a p-channel MOSFET transistor high-voltage, or HVPMOS. HVNMOS transistors include the advantage of a high breakdown voltage typically greater than 30 volts. A another advantage of this type of transistor lies in the fact that their manufacture is fully compatible with standard CMOS technology.

Pour de plus amples détails concernant ce type de transistors haute-tension, on pourra notamment se référer à l'article de MM. C. Bassin, H. Ballan et M. Declercq intitulé « High-Voltage Devices for 0.5-µm Standard CMOS Technology », IEEE Electron Device Letters, vol. 21, No. 1, Janvier 2000, relatif à la fabrication de tels transistors haute-tension en technologie 0.5 microns. A titre d'exemple, il ressort de la Table 1 de ce document qu'un transistor MOSFET haute-tension à canal-n ayant une tension de claquage de l'ordre de 30 volts peut être réalisé en technologie CMOS standard sans que cela ne nécessite de masques ou d'implants additionnels.For more details on this type of high-voltage transistors, reference may in particular be made to the article by MM. C. Bassin, H. Ballan and M. Declercq entitled "High-Voltage Devices for 0.5-µm Standard CMOS Technology", IEEE Electron Device Letters, vol. 21, No. 1, January 2000, relating to the manufacture of such high-voltage transistors in 0.5 micron technology. For example, it emerges from the Table 1 of this document that a high-voltage n-channel MOSFET transistor having a breakdown voltage of the order of 30 volts can be achieved using CMOS technology standard without the need for additional masks or implants.

En se référant à nouveau à la figure 2, on peut constater que le transistor MOSFET haute-tension 3 est connecté, du côté drain, au terminal de commande 23 du dispositif externe de régulation 2 via la borne 11, et, du côté source, à la masse VSS via la borne 13. Afin d'assurer une polarisation adéquate du transistor JFET formant le dispositif externe de régulation 2, une résistance 30 de valeur R0 est connectée entre les bornes 11 et 12 du circuit intégré 10, à savoir entre les terminaux de commande 23 et de sortie 22 du dispositif externe de régulation 2. On notera que cette résistance 30 n'est nécessaire que dans le cas où le dispositif externe de régulation 2 est constitué d'un transistor JFET comme illustré. Dans l'éventualité où le dispositif externe de régulation était réalisé sous la forme d'un agencement de transistors bipolaires comme illustré en figure 8, cette résistance 30 n'est plus nécessaire.Referring again to FIG. 2, it can be seen that the high-voltage MOSFET transistor 3 is connected, on the drain side, to the control terminal 23 of the external regulating device 2 via the terminal 11, and, on the source side, to ground V SS via terminal 13. In order to ensure adequate polarization of the JFET transistor forming the external regulation device 2, a resistor 30 of value R0 is connected between terminals 11 and 12 of the integrated circuit 10, namely between the control 23 and output 22 terminals of the external regulation device 2. It will be noted that this resistor 30 is only necessary in the case where the external regulation device 2 consists of a JFET transistor as illustrated. In the event that the external regulation device was produced in the form of an arrangement of bipolar transistors as illustrated in FIG. 8, this resistor 30 is no longer necessary.

Dans la figure 2, on notera que l'amplificateur différentiel 4 ainsi que la cellule de référence 6 sont alimentés par une tension d'alimentation VDD, par exemple de l'ordre de 3 volts. Dans la suite de la présente description, selon une variante de la présente invention, cette tension d'alimentation VDD est avantageusement également délivrée par le circuit régulateur 1 lui-même.In FIG. 2, it will be noted that the differential amplifier 4 as well as the reference cell 6 are supplied by a supply voltage V DD , for example of the order of 3 volts. In the following of this description, according to a variant of the present invention, this supply voltage V DD is advantageously also supplied by the regulator circuit 1 itself.

Selon l'invention, on notera que les seuls éléments devant supporter des tensions élevée à leurs bornes sont le transistor 3 et les résistances 30, 51 et 52, ces dernières étant avantageusement intégrées sous la forme de régions de diffusion de type n ou résistances « n-well ». L'amplificateur différentiel 4 est quant à lui un amplificateur différentiel conventionnel ne devant supporter que des tensions basses à ses bornes.According to the invention, it will be noted that the only elements which must support high voltages across their terminals are transistor 3 and resistors 30, 51 and 52, these the latter being advantageously integrated in the form of regions of diffusion of type n or "n-well" resistors. The differential amplifier 4 is a conventional differential amplifier that must only support low voltages at its terminals.

La figure 4 montre une variante avantageuse du circuit régulateur selon l'invention dans laquelle le circuit intégré 10 comporte en outre des moyens, désignés globalement par la référence numérique 100, pour délivrer une seconde tension de sortie régulée VREG2 permettant avantageusement d'alimenter divers composants électroniques du circuit régulateur, tels notamment l'amplificateur différentiel 4 et la cellule de référence 6, ou d'autres composants électroniques associés au régulateur. Dans la figure 4, on notera que la tension de sortie régulée VREG2 est utilisée comme tension d'alimentation VDD pour l'amplificateur différentiel 4 et la cellule de référence 6.FIG. 4 shows an advantageous variant of the regulator circuit according to the invention in which the integrated circuit 10 further comprises means, generally designated by the reference numeral 100, for delivering a second regulated output voltage V REG2 advantageously making it possible to supply various electronic components of the regulator circuit, such as in particular the differential amplifier 4 and the reference cell 6, or other electronic components associated with the regulator. In FIG. 4, it will be noted that the regulated output voltage V REG2 is used as the supply voltage V DD for the differential amplifier 4 and the reference cell 6.

Les moyens 100 comprennent préférablement, comme illustré, un second transistor MOSFET haute-tension à canal n désigné par la référence numérique 101, un élément de régulation 102 constitué dans cet exemple d'un transistor p-MOS, un amplificateur différentiel 104 et un circuit diviseur de tension 105.The means 100 preferably comprise, as illustrated, a second n-channel high-voltage MOSFET transistor designated by the reference numeral 101, a regulating element 102 constituted in this example of a p-MOS transistor, a differential amplifier 104 and a voltage divider circuit 105.

Le transistor MOSFET haute-tension 101 est analogue au transistor 3 et est branché par son terminal de drain au terminal de sortie 22 du dispositif externe de régulation 2, et, par son terminal de source au terminal de source du transistor p-MOS 102. La grille du transistor MOSFET haute-tension 101 est reliée au circuit diviseur de tension 5 au noeud de connexion entre des résistances 53 et 54. Ces résistances 53 et 54 en série remplacent la résistance 51 de la figure 2 et la somme des valeurs R11 et R12 de ces résistances 53 et 54 est équivalente à la valeur R1 de la résistance 51 de la figure 2. Le rapport de division du circuit diviseur de tension 5 reste ainsi inchangé en ce qui concerne la tension appliquée sur l'entrée de l'amplificateur différentiel 4.The high-voltage MOSFET transistor 101 is analogous to transistor 3 and is connected by its drain terminal to the output terminal 22 of the external device regulation 2, and, through its source terminal to the source terminal of the p-MOS transistor 102. The gate of the high-voltage MOSFET transistor 101 is connected to the divider circuit of voltage 5 at the connection node between resistors 53 and 54. These resistors 53 and 54 in series replace the resistor 51 of FIG. 2 and the sum of the values R11 and R12 of these resistors 53 and 54 is equivalent to the value R1 of the resistance 51 of FIG. 2. The division ratio of the voltage divider circuit 5 thus remains unchanged with regard to the voltage applied to the input of the amplifier differential 4.

Le rapport des résistances R11, R12 et R2 est choisi de sorte que la tension appliquée sur la grille du transistor haute-tension 101 provoque une chute de potentiel déterminée entre drain et source de ce transistor 101, la tension présente sur la source de ce transistor 101 étant alors représentative de la tension de sortie VREG1 moins la chute de potentiel déterminée présente aux bornes du transistor 101. On comprendra donc que le rôle essentiel du transistor haute-tension 101 est d'abaisser la tension de sortie VREG1 à un niveau tolérable pour les circuits situés en aval.The ratio of resistors R11, R12 and R2 is chosen so that the voltage applied to the gate of the high-voltage transistor 101 causes a determined potential drop between the drain and source of this transistor 101, the voltage present on the source of this transistor 101 then being representative of the output voltage V REG1 minus the determined potential drop present across the transistor 101. It will therefore be understood that the essential role of the high-voltage transistor 101 is to lower the output voltage V REG1 to a level tolerable for downstream circuits.

Le circuit diviseur de tension 105 est constitué dans cet exemple de l'agencement série, entre le terminal de drain du transistor p-MOS 102 et la masse VSS, de deux résistances 151 et 152, le rapport de division de ce circuit diviseur 105 étant déterminé par les valeurs R3 et R4 de ces résistances. La seconde tension de sortie régulée VREG2 est délivrée à une borne 14 du circuit intégré 10 sur le terminal de drain du transistor p-MOS 102 aux bornes du circuit diviseur de tension 105, un second élément capacitif CEXT2 formant tampon étant typiquement branché à cette borne 14.The voltage divider circuit 105 is constituted in this example of the series arrangement, between the drain terminal of the p-MOS transistor 102 and the ground V SS , of two resistors 151 and 152, the division ratio of this divider circuit 105 being determined by the values R3 and R4 of these resistances. The second regulated output voltage V REG2 is supplied to a terminal 14 of the integrated circuit 10 on the drain terminal of the p-MOS transistor 102 at the terminals of the voltage divider circuit 105, a second capacitive element C EXT2 forming a buffer being typically connected to this terminal 14.

Le noeud de connexion entre les deux résistances 151 et 152 est relié à une première borne d'entrée de l'amplificateur différentiel 104. La tension appliquée sur cette première borne d'entrée de l'amplificateur différentiel 104 ainsi que la seconde tension de sortie régulée VREG2 sont proportionnelles dans un rapport déterminé par les valeurs R3 et R4 des résistances 151, 152. La seconde borne d'entrée de l'amplificateur différentiel 104 est reliée, de manière analogue à l'amplificateur différentiel 4, à la cellule de référence 6 produisant la tension de référence VREF.The connection node between the two resistors 151 and 152 is connected to a first input terminal of the differential amplifier 104. The voltage applied to this first input terminal of the differential amplifier 104 as well as the second output voltage regulated V REG2 are proportional in a ratio determined by the values R3 and R4 of the resistors 151, 152. The second input terminal of the differential amplifier 104 is connected, in a similar manner to the differential amplifier 4, to the reference 6 producing the reference voltage V REF .

La sortie de l'amplificateur différentiel 104 est appliquée sur la grille du transistor p-MOS 102. On comprendra à nouveau que l'agencement de l'amplificateur différentiel 104 illustré dans la figure 4 impose que la tension présente au noeud de sortie du circuit diviseur de tension 105, à savoir le noeud de connexion entre les résistances 151 et 152, soit sensiblement égale à la tension de référence VREF, les valeurs R3 et R4 des résistances étant choisies de sorte que la seconde tension de sortie régulée VREG2 du circuit régulateur 1 ait une valeur déterminée, par exemple de l'ordre de 3 volts. Cette tension régulée VREG2 alimente notamment l'amplificateur différentiel 4 et la cellule de référence 6 du régulateur 1 comme déjà mentionné.The output of the differential amplifier 104 is applied to the gate of the p-MOS transistor 102. It will again be understood that the arrangement of the differential amplifier 104 illustrated in FIG. 4 requires that the voltage present at the output node of the circuit voltage divider 105, namely the connection node between the resistors 151 and 152, is substantially equal to the reference voltage V REF , the values R3 and R4 of the resistors being chosen so that the second regulated output voltage V REG2 of the regulator circuit 1 has a determined value, for example of the order of 3 volts. This regulated voltage V REG2 supplies in particular the differential amplifier 4 and the reference cell 6 of the regulator 1 as already mentioned.

Contrairement à l'amplificateur différentiel 4, l'alimentation de l'amplificateur différentiel 104 est assurée, d'une part, par la masse VSS et, d'autre part, par la tension présente au niveau du terminal de source du transistor p-MOS 102. Avantageusement, un élément capacitif 106 est disposé sur la sortie de l'amplificateur différentiel 104 entre les terminaux de grille et de drain du transistor p-MOS 102. Cet élément capacitif 106 assure une stabilité de la tension de sortie régulée VREG2.Unlike the differential amplifier 4, the supply of the differential amplifier 104 is ensured, on the one hand, by the ground V SS and, on the other hand, by the voltage present at the source terminal of the transistor p -MOS 102. Advantageously, a capacitive element 106 is disposed on the output of the differential amplifier 104 between the gate and drain terminals of the p-MOS transistor 102. This capacitive element 106 ensures stability of the regulated output voltage V REG2 .

Dans le cadre spécifique d'une application dans un détecteur de fumée, le circuit régulateur selon l'invention permet le déplacement de la diode infrarouge du détecteur, nécessaire à la génération de l'impulsion infrarouge, de l'entrée vers la sortie du circuit régulateur sur la borne 12 du circuit où est délivrée la tension de sortie régulée VREG1. La figure 4 montre schématiquement l'agencement de cette diode infrarouge indiquée par la référence numérique 200 et du moyen de commande 210 monté en série avec la diode 200, ici un transistor bipolaire, permettant le déclenchement de l'impulsion infrarouge.In the specific context of an application in a smoke detector, the regulator circuit according to the invention allows the displacement of the infrared diode of the detector, necessary for the generation of the infrared pulse, from the input to the output of the circuit. regulator on terminal 12 of the circuit where the regulated output voltage V REG1 is delivered. FIG. 4 schematically shows the arrangement of this infrared diode indicated by the reference numeral 200 and of the control means 210 mounted in series with the diode 200, here a bipolar transistor, allowing the triggering of the infrared pulse.

Par rapport à la solution antérieure de la figure 1, la présente invention permet ainsi une réduction des pertes lors de la génération de l'impulsion infrarouge, notamment car la tension régulée utilisée pour cette génération est moindre que la tension d'entrée. Au moyen de la solution de la figure 1, on rappellera à nouveau que la diode infrarouge et son moyen de commande sont placé à l'entrée haute-tension 21, la tension de sortie régulée n'étant pas suffisante pour alimenter cette diode infrarouge et permettre la génération de l'impulsion requise.Compared to the previous solution of Figure 1, the present invention allows thus a reduction in losses during the generation of the infrared pulse, in particular because the regulated voltage used for this generation is less than the input voltage. By means of the solution of figure 1, it will be recalled again that the infrared diode and its control means are placed at the high-voltage input 21, the regulated output voltage not being sufficient to supply this diode infrared and allow the generation of the required pulse.

Comme déjà mentionné, l'amplificateur différentiel 4 utilisé dans le circuit régulateur de la figure 2 ou 4 est un amplificateur différentiel de type conventionnel dont un exemple de réalisation est illustré dans la figure 6. L'amplificateur différentiel 4 illustré dans la figure 6 comprend une paire différentielle de transistors M1, M2 (en l'occurrence deux transistors p-MOS identiques), les grilles desquels forment les entrées de l'amplificateur différentiel 4. Chaque transistor M1, M2 est branché en série dans la branche de référence d'un miroir de courant 41, 42, chaque miroir de courant 41, 42 comprenant de manière conventionnelle deux transistors n-MOS M11, M12 et M21, M22 branchés grille à grille. Les transistors M12 et M22 des branches de sortie des miroirs de courant 41 et 42 sont eux-même branchés respectivement dans les branches de référence et de sortie d'un autre miroir de courant désigné globalement par la référence numérique 43 et comprenant deux transistors p-MOS M13 et M23. La sortie de l'amplificateur différentiel 4 est formée du noeud de connexion entre les transistors p-MOS M23 et n-MOS M22 de la branche de sortie du miroir de courant 43.As already mentioned, the differential amplifier 4 used in the circuit Figure 2 or 4 regulator is a conventional type differential amplifier an exemplary embodiment of which is illustrated in FIG. 6. The differential amplifier 4 illustrated in FIG. 6 comprises a differential pair of transistors M1, M2 (in two identical p-MOS transistors), the gates of which form the inputs of the differential amplifier 4. Each transistor M1, M2 is connected in series in the reference branch of a current mirror 41, 42, each mirror of current 41, 42 conventionally comprising two n-MOS M11 transistors, M12 and M21, M22 connected grid to grid. The transistors M12 and M22 of the branches of output of current mirrors 41 and 42 are themselves connected respectively in the reference and output branches of another designated current mirror globally by reference numeral 43 and comprising two p-MOS transistors M13 and M23. The output of the differential amplifier 4 is formed by the node of connection between p-MOS M23 and n-MOS M22 transistors of the output branch of current mirror 43.

Un transistor p-MOS M3 connecté entre le terminal d'alimentation VDD et le noeud de connexion des transistors p-MOS M1, M2 de la paire différentielle d'entrée assure une polarisation adéquate des transistors, une tension de polarisation déterminée VBIAS étant appliquée sur la grille de ce transistor p-MOS M3.A p-MOS transistor M3 connected between the power supply terminal V DD and the connection node of the p-MOS transistors M1, M2 of the input differential pair ensures adequate biasing of the transistors, a determined bias voltage V BIAS being applied to the gate of this p-MOS transistor M3.

Dans l'illustration de la figure 6, l'amplificateur différentiel 4 comporte en outre un étage de sortie additionnel comprenant des transistors p-MOS M5 et n-MOS M6 formant un agencement inverseur permettant de délivrer le signal de sortie désigné OUT et son inverse OUT_B, un transistor p-MOS M4 commandé par la tension de polarisation VBIAS étant branché en série avec ces transistors M5, M6 afin d'assurer une polarisation adéquate de ces derniers. De la sorte, l'amplificateur différentiel 4 forme un comparateur délivrant en sortie des signaux de niveaux logiques. In the illustration of FIG. 6, the differential amplifier 4 further comprises an additional output stage comprising p-MOS M5 and n-MOS M6 transistors forming an inverter arrangement making it possible to deliver the output signal designated OUT and its inverse. OUT_B, a p-MOS transistor M4 controlled by the bias voltage V BIAS being connected in series with these transistors M5, M6 in order to ensure an adequate bias of the latter. In this way, the differential amplifier 4 forms a comparator delivering at output signals of logic levels.

Il convient de mentionner que la structure de l'amplificateur différentiel 4 illustrée dans la figure 6 n'est donnée qu'à titre d'exemple uniquement et que d'autres configurations pourraient être envisagées par l'homme du métier.It should be mentioned that the structure of the differential amplifier 4 illustrated in figure 6 is given only by way of example only and that others configurations could be envisaged by a person skilled in the art.

L'amplificateur différentiel 104 utilisé dans le circuit régulateur de la figure 4 doit être conçu pour tolérer des tensions plus élevées à ses bornes et peut être réalisé sur la base d'un schéma analogue à l'amplificateur différentiel 4 de la figure 6 en employant des montages cascodes bien connus de l'homme du métier, c'est-à-dire des montages de deux ou plusieurs transistors en série. La figure 7 montre un exemple de réalisation d'un tel amplificateur différentiel utilisant des techniques de montage cascode.The differential amplifier 104 used in the regulator circuit of FIG. 4 must be designed to tolerate higher voltages across its terminals and may be produced on the basis of a diagram analogous to the differential amplifier 4 of FIG. 6 by using cascode assemblies well known to those skilled in the art, that is to say assemblies of two or more transistors in series. Figure 7 shows a exemplary embodiment of such a differential amplifier using techniques of cascode editing.

Les transistors Q1, Q2, Q11, Q12, Q21, Q22, Q13, Q23 et Q3 remplissent essentiellement les mêmes rôles que les transistors M1, M2, M11, M12, M21, M22, M13, M23 et M3 du circuit de la figure 6. Des montages cascodes sont utilisés afin de limiter les tensions susceptibles d'apparaítre aux bornes des transistors de cet amplificateur différentiel 104, notamment les transistors branchés entre les tensions d'alimentation VP et Vss. On notera que la tension VP est prélevée sur la source du transistor MOSFET haute-tension 101. Ainsi les transistors Q12 et Q22 sont chacun branchés en série respectivement avec un second transistor n-MOS Q51 disposé entre les transistors Q12 et Q13 et un second transistor n-MOS Q52 disposé entre les transistors Q22 et Q23. De même, les transistors Q3 et Q23 sont chacun branchés en série avec un second transistor p-MOS Q41 disposé entre le transistor Q3 et le noeud de connexion de la paire différentielle et un second transistor p-MOS Q42 disposé entre les transistors Q22 et Q23. La borne de sortie de l'amplificateur différentiel 104 est formée du noeud de connexion entre les transistors Q42 et Q52.The transistors Q1, Q2, Q11, Q12, Q21, Q22, Q13, Q23 and Q3 essentially fulfill the same roles as the transistors M1, M2, M11, M12, M21, M22, M13, M23 and M3 of the circuit of figure 6 Cascode arrangements are used in order to limit the voltages likely to appear at the terminals of the transistors of this differential amplifier 104, in particular the transistors connected between the supply voltages V P and Vss. It will be noted that the voltage V P is taken from the source of the high-voltage MOSFET transistor 101. Thus the transistors Q12 and Q22 are each connected in series respectively with a second n-MOS transistor Q51 disposed between the transistors Q12 and Q13 and a second n-MOS transistor Q52 disposed between transistors Q22 and Q23. Similarly, the transistors Q3 and Q23 are each connected in series with a second p-MOS transistor Q41 disposed between the transistor Q3 and the connection node of the differential pair and a second p-MOS transistor Q42 disposed between the transistors Q22 and Q23 . The output terminal of the differential amplifier 104 is formed by the connection node between the transistors Q42 and Q52.

Un transistor n-MOS additionnel Q50 forme de manière conventionnelle un miroir de courant avec les transistors Q51 et Q52. De même, un transistor p-MOS additionnel Q40 forme de manière conventionnelle un miroir de courant avec les transistors Q41 et Q42. Chacun de ces transistors Q40 et Q50 est branché en série avec un montage cascode de deux transistors respectivement p-MOS Q43, Q44 et n-MOS Q53, Q54. Le transistor n-MOS Q54 forme encore un miroir de courant avec un autre transistor n-MOS Q55 branché en série dans la branche comprenant les transistors p-MOS Q40, Q43 et Q44.An additional n-MOS transistor Q50 conventionally forms a current mirror with transistors Q51 and Q52. Likewise, a p-MOS transistor additional Q40 conventionally forms a current mirror with the transistors Q41 and Q42. Each of these Q40 and Q50 transistors is connected in series with cascode mounting of two transistors p-MOS Q43, Q44 and n-MOS respectively Q53, Q54. The n-MOS transistor Q54 still forms a current mirror with a other n-MOS Q55 transistor connected in series in the branch comprising the p-MOS transistors Q40, Q43 and Q44.

La polarisation des transistors est fixée par un courant de polarisation IBIAS appliqué dans le chemin de courant d'un transistor p-MOS Q31 branché en miroir de courant avec le transistor Q3, ce courant de polarisation IBIAS étant lui-même miroité dans la branche comprenant les transistors n-MOS Q50, Q53 et Q54 au moyen d'un transistor p-MOS Q32. The bias of the transistors is fixed by a bias current I BIAS applied in the current path of a p-MOS transistor Q31 connected in current mirror with the transistor Q3, this bias current I BIAS itself being mirrored in the branch comprising the n-MOS transistors Q50, Q53 and Q54 by means of a p-MOS transistor Q32.

Le montage illustré dans la figure 7 assure qu'aucun des transistors de cet amplificateur différentiel 104 ne voit à ses bornes une tension trop élevée susceptible de causer un claquage de ce transistor.The assembly illustrated in FIG. 7 ensures that none of the transistors of this differential amplifier 104 sees too high a voltage across its terminals to cause a breakdown of this transistor.

Au même titre que l'amplificateur différentiel 4 de la figure 6, la configuration de la figure 7 n'est donnée qu'à titre d'exemple uniquement, l'homme du métier pouvant apporter de nombreuses modifications au schéma présenté, voire choisir une configuration alternative. On notera que l'amplificateur différentiel 104 doit essentiellement répondre à des contraintes plus élevées que l'amplificateur différentiel 4 étant donné que celui-ci est alimenté par une tension plus élevée, dans cet exemple typiquement de l'ordre de 4 à 7 volts.Like the differential amplifier 4 of FIG. 6, the configuration of Figure 7 is given only by way of example only, the skilled person can make many modifications to the diagram presented, or even choose a alternative configuration. It will be noted that the differential amplifier 104 must basically respond to higher constraints than the differential amplifier 4 since this is supplied by a higher voltage, in this example typically in the range of 4 to 7 volts.

La figure 5 montre une autre variante avantageuse du circuit régulateur selon l'invention sensiblement similaire à la variante de la figure 4. Outre les moyens permettant de délivrer la seconde tension de sortie régulée VREG2, l'amplificateur différentiel 4 du circuit régulateur 1 est agencé pour présenter une hystérèse. Cette hystérèse a pour avantage de rendre moins critique la stabilité du régulateur et pour conséquence une variation périodique de la première tension régulée VREG1. Le régulateur de la figure 5 forme de la sorte un régulateur de type « bang-bang » délivrant une tension régulée variant entre deux niveaux de tension déterminés. On notera en outre que l'amplificateur différentiel 4 forme dans cet exemple un comparateur, c'est-à-dire qu'il fournit des signaux de sortie OUT et OUT_B de niveaux logiques.FIG. 5 shows another advantageous variant of the regulator circuit according to the invention substantially similar to the variant of FIG. 4. In addition to the means making it possible to deliver the second regulated output voltage V REG2 , the differential amplifier 4 of the regulator circuit 1 is arranged to present a hysteresis. This hysteresis has the advantage of making the stability of the regulator less critical and as a consequence a periodic variation of the first regulated voltage V REG1 . The regulator of FIG. 5 thus forms a “bang-bang” type regulator delivering a regulated voltage varying between two determined voltage levels. It will further be noted that the differential amplifier 4 forms in this example a comparator, that is to say that it supplies output signals OUT and OUT_B of logic levels.

L'hystérèse de l'amplificateur différentiel peut être générée de diverses manières. L'une d'entre elles est illustrée schématiquement dans la figure 5 et fait appel à deux portes de transmission 7, 8 branchées à l'entrée sur laquelle est appliquée la tension de sortie du circuit diviseur de tension 5, et un inverseur 9 branché sur la sortie de l'amplificateur différentiel 4. Par rapport, à la variante illustrée dans la figure 4, le circuit diviseur 5 est en outre légèrement modifié de sorte que la résistance 54 est subdivisée en deux résistances 55 et 56 dont la somme des valeurs R121 et R122 est équivalente à la valeur R12 de la résistance 54 de la figure 4. L'hystérèse est déterminée par le rapport des valeurs R11, R121, R122 et R2 des résistances 53, 55, 56 et 52.The hysteresis of the differential amplifier can be generated from various ways. One of them is illustrated schematically in Figure 5 and makes call to two transmission doors 7, 8 connected to the input on which is applied the output voltage of the voltage divider circuit 5, and an inverter 9 connected to the output of the differential amplifier 4. Compared to the illustrated variant in FIG. 4, the divider circuit 5 is also slightly modified so that the resistor 54 is subdivided into two resistors 55 and 56, the sum of the values R121 and R122 is equivalent to the value R12 of the resistor 54 of FIG. 4. The hysteresis is determined by the ratio of the values R11, R121, R122 and R2 of the resistors 53, 55, 56 and 52.

Le noeud de connexion entre les résistances 55 et 56 est connecté à l'entrée de la première porte de transmission 7 et le noeud de connexion entre les résistances 56 et 52 est connecté à l'entrée de la seconde porte de transmission 8. L'état des portes de transmission 7 et 8 est contrôlé en fonction de la sortie de l'amplificateur différentiel 4, les portes de transmission 7 et 8 étant respectivement passante et non-passante lorsque le signal de sortie (non inversé) de l'amplificateur différentiel 4 est à l'état haut, et, à l'opposé, respectivement non passante et passante lorsque le signal de sortie de l'amplificateur différentiel 4est à l'état bas. En l'occurrence, la sortie inversée OUT_B de l'amplificateur différentiel 4 est connectée à la borne inverseuse de la porte 7 et la borne non-inverseuse de la porte 8, cette sortie inversée OUT_B étant par ailleurs appliquée, via l'inverseur 9, sur la borne non-inverseuse de la porte 7 et la borne inverseuse de la porte 8.The connection node between resistors 55 and 56 is connected to the input of the first transmission door 7 and the connection node between the resistors 56 and 52 is connected to the input of the second transmission door 8. The state of transmission doors 7 and 8 is controlled according to the output of the amplifier differential 4, the transmission doors 7 and 8 being respectively passing and non-passing when the output signal (not inverted) of the differential amplifier 4 is at the high state, and, on the other hand, respectively non-passing and passing when the signal of the differential amplifier 4 is low. In this case, the exit inverted OUT_B of differential amplifier 4 is connected to the inverting terminal of door 7 and the non-inverting terminal of door 8, this inverted output OUT_B being also applied, via the inverter 9, to the non-inverting terminal of the door 7 and the reversing terminal on door 8.

Dans le cadre de la réalisation de la figure 5, il est par ailleurs avantageux de commander le dispositif externe de régulation 2 par l'intermédiaire d'un miroir de courant formé de deux transistors MOSFET haute-tension à canal n, à savoir le transistor 3 déjà mentionné et un transistor haute-tension analogue, désigné 3*, dont la grille et le drain sont connectés ensemble à la sortie de l'amplificateur différentiel 4.In the context of the embodiment of FIG. 5, it is also advantageous to control the external regulation device 2 by means of a mirror current formed by two n-channel high-voltage MOSFET transistors, namely the transistor 3 already mentioned and an analog high-voltage transistor, designated 3 *, of which the gate and the drain are connected together to the output of the differential amplifier 4.

Finalement, comme déjà mentionné plus haut, le transistor JFET utilisé comme dispositif externe de régulation 2 dans les modes de réalisation décrits ci-dessus pourrait être remplacé par un autre dispositif adéquat. Par exemple, le transistor JFET peut avantageusement être remplacé par le dispositif illustré dans la figure 8 constitué d'un montage conventionnellement nommé « pseudo-Darlington » comprenant deux transistors bipolaires complémentaires, à savoir un transistor bipolaire de type pnp B1 et un transistor bipolaire de type npn B2. On notera qu'un montage Darlingtion comprenant deux transistors bipolaires de même type pourrait alternativement être utilisé en lieu et place du montage pseudo-Darlingtion de la figure 8.Finally, as already mentioned above, the JFET transistor used as an external control device 2 in the embodiments described above could be replaced by another suitable device. For example, the JFET transistor can advantageously be replaced by the device illustrated in the figure 8 consisting of a montage conventionally named "pseudo-Darlington" comprising two complementary bipolar transistors, namely a transistor bipolar type pnp B1 and a bipolar transistor type npn B2. Note that a Darlingtion assembly comprising two bipolar transistors of the same type could alternatively be used instead of the pseudo-Darlingtion assembly of the figure 8.

Dans l'illustration de la figure 8, l'émetteur et le collecteur du transistor B1 forment respectivement l'entrée 21 sur laquelle est appliquée la haute tension d'entrée VHV et la sortie 22 sur laquelle est délivrée la tension de sortie régulée VREG1, la base de ce transistor B1 étant reliée au collecteur du transistor bipolaire B2, l'émetteur de ce transistor B2 étant connecté au collecteur du transistor B1. La base du transistor B2 forme le terminal de commande 23 du dispositif externe de régulation. On notera que ce dispositif externe de régulation 2 comporte en outre une résistance 25 montée en parallèle entre le terminal d'entrée 21 et le terminal de commande 23.In the illustration of FIG. 8, the emitter and the collector of the transistor B1 respectively form the input 21 on which the high input voltage V HV is applied and the output 22 on which the regulated output voltage V is delivered REG1 , the base of this transistor B1 being connected to the collector of the bipolar transistor B2, the emitter of this transistor B2 being connected to the collector of the transistor B1. The base of transistor B2 forms the control terminal 23 of the external regulation device. It will be noted that this external regulation device 2 further comprises a resistor 25 mounted in parallel between the input terminal 21 and the control terminal 23.

Bien que le dispositif illustré dans la figure 8 comprenne un nombre plus élevé de composants, les coûts de ce dispositif sont néanmoins moindres que les coûts liés à l'utilisation d'un transistor JFET, ceci constituant donc un avantage dans l'optique d'une réduction des coûts de fabrication du circuit régulateur.Although the device illustrated in Figure 8 includes a higher number of components, the costs of this device are nevertheless lower than the costs linked the use of a JFET transistor, this therefore constituting an advantage in terms of optics a reduction in the manufacturing costs of the regulator circuit.

De nombreuses modifications et/ou améliorations de la présente invention peuvent être envisagées sans sortir du cadre de l'invention défini par les revendications annexées. En particulier, le circuit régulateur selon l'invention n'est nullement limité par le type de dispositif externe de régulation utilisé dans les modes de réalisation susmentionnés, à savoir un transistor JFET. Comme mentionné, d'autres agencements adéquats, tel l'agencement de la figure 8, peuvent être utilisés par l'homme du métier.Many modifications and / or improvements of the present invention can be envisaged without departing from the scope of the invention defined by the appended claims. In particular, the regulator circuit according to the invention is not in no way limited by the type of external regulating device used in the modes aforementioned embodiments, namely a JFET transistor. As mentioned, other suitable arrangements, such as the arrangement in FIG. 8, can be used by the skilled person.

Claims (10)

Circuit régulateur haute-tension (1) permettant de délivrer au moins une première tension de sortie régulée (VREG1, VREG2) à partir d'une tension d'entrée haute (VHV), ce circuit régulateur comprenant un dispositif externe de régulation (2) comprenant un terminal d'entrée (21) sur lequel est appliquée ladite tension d'entrée haute, un terminal de sortie (22) sur lequel est délivrée ladite première tension de sortie régulée, et un terminal de commande (23) relié à un circuit de commande (10) dudit dispositif externe de régulation, ce circuit de commande (10) comprenant : un circuit diviseur de tension (5) connecté entre ledit terminal de sortie (22) et un potentiel de référence ou masse (VSS), et délivrant en sortie une première tension divisée proportionnelle, dans un rapport déterminé, à ladite première tension de sortie régulée (VREG1) ; une cellule de référence (6) délivrant en sortie une tension de référence déterminée (VREF) ; et un amplificateur différentiel (4) comprenant des première et seconde entrées sur lesquelles sont respectivement appliquées ladite première tension divisée délivrée par le circuit diviseur de tension (5) et ladite tension de référence (VREF) délivrée par la cellule de référence (6), la sortie de cet amplificateur différentiel commandant l'état de conduction dudit dispositif externe de régulation (2),    caractérisé en ce que ledit circuit de commande (10) comprend en outre un premier transistor MOSFET haute-tension (3) comprenant des terminaux de drain, de source et de grille respectivement connectés au terminal de commande (23) du dispositif externe de régulation (2), à la masse (VSS), et à la sortie dudit amplificateur différentiel (4).High-voltage regulator circuit (1) making it possible to deliver at least a first regulated output voltage (V REG1 , V REG2 ) from a high input voltage (V HV ), this regulator circuit comprising an external regulation device (2) comprising an input terminal (21) on which said high input voltage is applied, an output terminal (22) on which said first regulated output voltage is supplied, and a control terminal (23) connected to a control circuit (10) of said external regulation device, this control circuit (10) comprising: a voltage divider circuit (5) connected between said output terminal (22) and a reference or ground potential (V SS ), and outputting a first divided voltage proportional, in a determined ratio, to said first output voltage regulated (V REG1 ); a reference cell (6) delivering a determined reference voltage (V REF ) at the output; and a differential amplifier (4) comprising first and second inputs to which are applied respectively said first divided voltage delivered by the voltage divider circuit (5) and said reference voltage (V REF ) delivered by the reference cell (6), the output of this differential amplifier controlling the conduction state of said external regulation device (2), characterized in that said control circuit (10) further comprises a first high-voltage MOSFET transistor (3) comprising drain, source and gate terminals respectively connected to the control terminal (23) of the external regulation device ( 2), to ground (V SS ), and to the output of said differential amplifier (4). Circuit régulateur selon la revendication 1, caractérisé en ce que ledit circuit de commande (10) comporte en outre des moyens (100) permettant de délivrer une seconde tension de sortie régulée (VREG2) assurant au moins l'alimentation dudit amplificateur différentiel (4) et de ladite cellule de référence (6).Regulator circuit according to claim 1, characterized in that said control circuit (10) further comprises means (100) making it possible to deliver a second regulated output voltage (V REG2 ) ensuring at least the supply of said differential amplifier (4 ) and said reference cell (6). Circuit régulateur selon la revendication 2, caractérisé en ce que lesdits moyens (100) comportent : un second transistor MOSFET haute-tension (101) comprenant des terminaux de drain, de source et de grille, les terminaux de drain et de grille de ce transistor MOSFET haute-tension (101) étant respectivement connectés au terminal de sortie (22) du dispositif externe de régulation (2) et à un seconde sortie du circuit diviseur de tension (5) délivrant une seconde tension divisée proportionnelle, dans un rapport déterminé, à ladite première tension de sortie régulée (VREG1) ; un transistor MOSFET à canal p (102) comprenant des terminaux de drain, de source et de grille, le terminal de source de ce transistor MOSFET à canal p (102) étant relié au terminal de source du second transistor MOSFET haute-tension (101), ladite seconde tension de sortie régulée (VREG2) étant délivrée sur le terminal de drain dudit transistor MOSFET à canal p ; un second circuit diviseur de tension (105) connecté entre le terminal de drain dudit transistor MOSFET à canal p (102) et la masse (VSS), et délivrant en sortie une tension divisée proportionnelle, dans un rapport déterminé, à ladite seconde tension de sortie régulée (VREG2) ; et un second amplificateur différentiel (104) comprenant des première et seconde entrées sur lesquelles sont respectivement appliquées ladite tension divisée délivrée par ledit second circuit diviseur de tension (105), et ladite tension de référence (VREF) délivrée par la cellule de référence (6), la sortie de ce second amplificateur différentiel (104) étant reliée au terminal de grille du transistor MOSFET à canal p (102), ce second amplificateur différentiel étant alimenté par la tension présente au noeud de connexion entre les terminaux de source dudit second transistor MOSFET haute-tension (101) et dudit transistor MOSFET à canal p (102). Regulator circuit according to claim 2, characterized in that said means (100) comprise: a second high-voltage MOSFET transistor (101) comprising drain, source and gate terminals, the drain and gate terminals of this high-voltage MOSFET transistor (101) being respectively connected to the output terminal (22) of the external regulation device (2) and to a second output of the voltage divider circuit (5) delivering a second divided voltage proportional, in a determined ratio, to said first regulated output voltage (V REG1 ); a p-channel MOSFET transistor (102) comprising drain, source and gate terminals, the source terminal of this p-channel MOSFET transistor (102) being connected to the source terminal of the second high-voltage MOSFET transistor (101 ), said second regulated output voltage (V REG2 ) being supplied to the drain terminal of said p-channel MOSFET transistor; a second voltage divider circuit (105) connected between the drain terminal of said p-channel MOSFET transistor (102) and ground (V SS ), and outputting a divided voltage proportional, in a determined ratio, to said second voltage regulated output (V REG2 ); and a second differential amplifier (104) comprising first and second inputs to which are respectively applied said divided voltage supplied by said second voltage divider circuit (105), and said reference voltage (V REF ) supplied by the reference cell (6 ), the output of this second differential amplifier (104) being connected to the gate terminal of the p-channel MOSFET transistor (102), this second differential amplifier being supplied by the voltage present at the connection node between the source terminals of said second transistor High-voltage MOSFET (101) and said p-channel MOSFET transistor (102). Circuit régulateur selon la revendication 1, 2 ou 3, caractérisée en ce que ledit amplificateur différentiel (4) commandant l'état de conduction du dispositif externe de régulation (2) est agencé pour présenter une hystérèse de sorte que ladite première tension régulée (VREG1) varie entre des premier et second niveaux de tension déterminés.Regulator circuit according to claim 1, 2 or 3, characterized in that said differential amplifier (4) controlling the conduction state of the external regulating device (2) is arranged to present a hysteresis so that said first regulated voltage (V REG1 ) varies between first and second determined voltage levels. Circuit régulateur selon la revendication 4, caractérisé en ce que ledit circuit de commande (10) comporte un transistor MOSFET haute-tension additionnel (3*) comprenant des terminaux de drain, de source et de grille, ce transistor MOSFET haute-tension additionnel (3*) formant, avec ledit premier transistor MOSFET haute-tension (3), un miroir de courant, les terminaux de drain et de grille du transistor MOSFET haute-tension additionnel (3*) étant reliés ensemble au terminal de grille du premier transistor MOSFET haute-tension (3) et le terminal de source du transistor MOSFET haute-tension additionnel (3*) étant relié à la masse (VSS).Regulator circuit according to claim 4, characterized in that said control circuit (10) comprises an additional high-voltage MOSFET transistor (3 *) comprising drain, source and gate terminals, this additional high-voltage MOSFET transistor ( 3 *) forming, with said first high-voltage MOSFET transistor (3), a current mirror, the drain and gate terminals of the additional high-voltage MOSFET transistor (3 *) being connected together to the gate terminal of the first transistor High-voltage MOSFET (3) and the source terminal of the additional high-voltage MOSFET transistor (3 *) being connected to ground (V SS ). Circuit régulateur selon l'une quelconque des revendications précédentes, caractérisé en ce que le ou lesdits transistors MOSFET haute-tension (3 ; 3* ; 102) sont des transistors MOSFET à canal n comprenant un oxyde de grille présentant une épaisseur plus importante du côté drain que du côté source et une zone tampon du côté drain constituée d'un caisson de type n.Regulator circuit according to any one of the preceding claims, characterized in that the said high-voltage MOSFET (s) (3; 3 *; 102) are n-channel MOSFET transistors comprising a gate oxide having a greater thickness on the side drain only on the source side and a buffer zone on the drain side consisting of an n-type box. Circuit régulateur selon l'une quelconque des revendications précédentes, caractérisé en ce que le ou lesdits circuit diviseurs de tension (5, 105) sont des circuits diviseurs résistifs.Regulator circuit according to any one of the preceding claims, characterized in that the said voltage divider circuit (s) (5, 105) are resistive divider circuits. Circuit régulateur selon l'une quelconque des revendications 1 à 7, caractérisé en ce que ledit dispositif externe de régulation (2) est un transistor JFET comprenant des terminaux de drain, de source et de grille formant respectivement les terminaux d'entrée, de sortie et de commande dudit dispositif externe de régulation,
   et en ce que ledit circuit de commande (10) comprend en outre un élément résistif (30) connecté entre les terminaux de commande (23) et de sortie (22) dudit dispositif externe de régulation (2).Regulator circuit according to any one of Claims 1 to 7, characterized in that said external regulation device (2) is a JFET transistor comprising drain, source and gate terminals respectively forming the input and output terminals. and for controlling said external regulation device,
and in that said control circuit (10) further comprises a resistive element (30) connected between the control (23) and output (22) terminals of said external regulation device (2). Circuit régulateur selon l'une quelconque des revendications 1 à 7, caractérisé en ce que ledit dispositif externe de régulation (2) comporte un montage Darlington ou pseudo-Darlington de deux transistors bipolaires (B1, B2).Regulator circuit according to any one of claims 1 to 7, characterized in that said external regulation device (2) comprises a Darlington or pseudo-Darlington circuit of two bipolar transistors (B1, B2). Circuit régulateur selon la revendication 9, caractérisé en ce que ledit dispositif externe de régulation (2) comporte un transistor bipolaire pnp (B1) et un transistor bipolaire npn (B2) agencé en montage pseudo-Darlington,
   la base et le collecteur du transistor bipolaire pnp (B1) étant respectivement relié au collecteur et à l'émetteur du transistor bipolaire npn (B2),
   l'émetteur du transistor bipolaire pnp (B1), le collecteur du transistor bipolaire pnp (B1) et la base du transistor bipolaire npn (B2) formant respectivement les terminaux d'entrée, de sortie et de commande dudit dispositif externe de régulation,
   un résistance (25) étant en outre montée entre l'émetteur du transistor bipolaire pnp (B1) et la base du transistor bipolaire npn (B2).Regulator circuit according to claim 9, characterized in that said external regulation device (2) comprises a pnp bipolar transistor (B1) and an npn bipolar transistor (B2) arranged in pseudo-Darlington circuit,
the base and the collector of the bipolar pnp transistor (B1) being respectively connected to the collector and the emitter of the bipolar transistor npn (B2),
the emitter of the pnp bipolar transistor (B1), the collector of the pnp bipolar transistor (B1) and the base of the npn bipolar transistor (B2) respectively forming the input, output and control terminals of said external regulation device,
a resistor (25) being further mounted between the emitter of the pnp bipolar transistor (B1) and the base of the npn bipolar transistor (B2).
EP01202429A 2001-06-25 2001-06-25 High-voltage regulator with external control Expired - Lifetime EP1271440B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
AT01202429T ATE311644T1 (en) 2001-06-25 2001-06-25 HIGH VOLTAGE REGULATOR WITH EXTERNAL CONTROL
DE60115408T DE60115408T2 (en) 2001-06-25 2001-06-25 High voltage regulator with external control
EP01202429A EP1271440B1 (en) 2001-06-25 2001-06-25 High-voltage regulator with external control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP01202429A EP1271440B1 (en) 2001-06-25 2001-06-25 High-voltage regulator with external control

Publications (2)

Publication Number Publication Date
EP1271440A1 true EP1271440A1 (en) 2003-01-02
EP1271440B1 EP1271440B1 (en) 2005-11-30

Family

ID=8180531

Family Applications (1)

Application Number Title Priority Date Filing Date
EP01202429A Expired - Lifetime EP1271440B1 (en) 2001-06-25 2001-06-25 High-voltage regulator with external control

Country Status (3)

Country Link
EP (1) EP1271440B1 (en)
AT (1) ATE311644T1 (en)
DE (1) DE60115408T2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647537B2 (en) 2013-09-23 2017-05-09 Commissariat à l'énergie atomique et aux énergies alternatives Charge pump circuit for generating a negative voltage

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3611335A (en) * 1968-11-13 1971-10-05 Bbk Electronics Inc Multiple combustion sensing device with false alarm prevention
US3913082A (en) * 1973-02-02 1975-10-14 Jenson Robert S Ionization aerosol detector
JPS63217231A (en) * 1987-03-06 1988-09-09 Nohmi Bosai Kogyo Co Ltd Radiation type fire detector

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3611335A (en) * 1968-11-13 1971-10-05 Bbk Electronics Inc Multiple combustion sensing device with false alarm prevention
US3913082A (en) * 1973-02-02 1975-10-14 Jenson Robert S Ionization aerosol detector
JPS63217231A (en) * 1987-03-06 1988-09-09 Nohmi Bosai Kogyo Co Ltd Radiation type fire detector

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 013, no. 009 (P - 811) 11 January 1989 (1989-01-11) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647537B2 (en) 2013-09-23 2017-05-09 Commissariat à l'énergie atomique et aux énergies alternatives Charge pump circuit for generating a negative voltage

Also Published As

Publication number Publication date
EP1271440B1 (en) 2005-11-30
DE60115408T2 (en) 2006-08-24
DE60115408D1 (en) 2006-01-05
ATE311644T1 (en) 2005-12-15

Similar Documents

Publication Publication Date Title
EP0594834B1 (en) Intermediary circuit between a low-voltage logic circuit and a high-voltage output stage in standard cmos technology
EP0733961B1 (en) Reference current generator in CMOS technology
FR2890259A1 (en) Reference current generation circuit for bias voltage generation circuit, has current compensation unit removing increment of current increasing in inverse proportion to power supply voltage for forming compensated current
FR2975510A1 (en) DEVICE FOR GENERATING AN ADJUSTABLE PROHIBITED BAND REFERENCE VOLTAGE WITH HIGH FEED REJECTION RATES
EP0838745A1 (en) Voltage regulator with automatic selection of the highest supply voltage
FR2975512A1 (en) METHOD AND DEVICE FOR GENERATING AN ADJUSTABLE REFERENCE VOLTAGE OF BAND PROHIBITED
EP0619647B1 (en) Amplifier architecture and application for a band gap voltage generator
EP0756223B1 (en) Reference voltage and/or current generator in integrated circuit
EP0700141B1 (en) Temperature detector on an integrated circuit
EP0424264A1 (en) Current source with low temperature coefficient
WO2008040817A1 (en) Voltage reference electronic circuit
EP0788047A1 (en) Device for current reference in an integrated circuit
JP2003067061A (en) High-voltage regulator including external regulating device
EP0687967B1 (en) Temperature stable current source
FR2678451A1 (en) Floating-well CMOS output drive circuit
EP1271440B1 (en) High-voltage regulator with external control
EP0690573B1 (en) Control circuit for putting a bias source into partial stand by
FR3102580A1 (en) Voltage Regulator
FR2795557A1 (en) Adjustment of integrated circuit MOS transistors after they have been encapsulated to ensure that their operating parameters are more uniform and match those of the transistors in wafer form before encapsulation
EP0923014B1 (en) Reference DC voltage generating apparatus
EP1102148B1 (en) Low temperature corrected voltage generating device
EP1326155A1 (en) Reference voltage generator with improved performance
EP1315062B1 (en) Current generating circuit for high voltage applications
EP1164455B1 (en) Process and device for generating a temperature independent current
EP0608938A1 (en) Amplifier with differential input stage and integrated stabilisation capacitor

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

AX Request for extension of the european patent

Free format text: AL;LT;LV;MK;RO;SI

17P Request for examination filed

Effective date: 20030702

AKX Designation fees paid

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

17Q First examination report despatched

Effective date: 20040305

GRAP Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOSNIGR1

GRAS Grant fee paid

Free format text: ORIGINAL CODE: EPIDOSNIGR3

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED.

Effective date: 20051130

Ref country code: FI

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20051130

Ref country code: AT

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20051130

Ref country code: NL

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20051130

Ref country code: IE

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20051130

REG Reference to a national code

Ref country code: GB

Ref legal event code: FG4D

Free format text: NOT ENGLISH

Ref country code: CH

Ref legal event code: EP

REG Reference to a national code

Ref country code: IE

Ref legal event code: FG4D

Free format text: LANGUAGE OF EP DOCUMENT: FRENCH

REF Corresponds to:

Ref document number: 60115408

Country of ref document: DE

Date of ref document: 20060105

Kind code of ref document: P

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GR

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20060228

Ref country code: SE

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20060228

Ref country code: DK

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20060228

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: ES

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20060313

REG Reference to a national code

Ref country code: CH

Ref legal event code: NV

Representative=s name: ICB INGENIEURS CONSEILS EN BREVETS SA

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 20060307

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: PT

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20060502

NLV1 Nl: lapsed or annulled due to failure to fulfill the requirements of art. 29p and 29m of the patents act
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: BE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20060630

Ref country code: MC

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20060630

REG Reference to a national code

Ref country code: IE

Ref legal event code: FD4D

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed

Effective date: 20060831

BERE Be: lapsed

Owner name: EM MICROELECTRONIC-MARIN SA

Effective date: 20060630

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: TR

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20051130

Ref country code: LU

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20060625

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: CY

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20051130

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20110606

Year of fee payment: 11

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20120625

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20120625

REG Reference to a national code

Ref country code: FR

Ref legal event code: PLFP

Year of fee payment: 16

REG Reference to a national code

Ref country code: FR

Ref legal event code: PLFP

Year of fee payment: 17

REG Reference to a national code

Ref country code: FR

Ref legal event code: PLFP

Year of fee payment: 18

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20200519

Year of fee payment: 20

Ref country code: FR

Payment date: 20200520

Year of fee payment: 20

Ref country code: CH

Payment date: 20200525

Year of fee payment: 20

REG Reference to a national code

Ref country code: DE

Ref legal event code: R071

Ref document number: 60115408

Country of ref document: DE

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL