EP1181721A1 - Integrierte sram-speicherzelle - Google Patents

Integrierte sram-speicherzelle

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Publication number
EP1181721A1
EP1181721A1 EP01917125A EP01917125A EP1181721A1 EP 1181721 A1 EP1181721 A1 EP 1181721A1 EP 01917125 A EP01917125 A EP 01917125A EP 01917125 A EP01917125 A EP 01917125A EP 1181721 A1 EP1181721 A1 EP 1181721A1
Authority
EP
European Patent Office
Prior art keywords
memory cell
sram memory
channel mosfet
conductive layer
cell according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01917125A
Other languages
English (en)
French (fr)
Inventor
Peter Beer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1181721A1 publication Critical patent/EP1181721A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Definitions

  • the invention relates to an integrated static RAM memory cell, which is integrated in an etched trench of a semiconductor substrate.
  • Read / write memory with random access or RAM memory are either made up of static memory cells SRAM or dynamic memory cells DRAM.
  • SRAM memories which are constructed from SRAM memory cells, have the advantage over DRAM memories that the stored information is non-volatile, i.e. the memory cells do not need to be refreshed at certain time intervals.
  • the SRAM memory cell is connected to a word line WL and bit line BL and to two voltage supply connections V DD (high supply voltage potential) and V ss (low supply voltage potential or ground).
  • the SRAM memory cell consists of a total of five MOSFET transistors.
  • the SRAM memory cell has a selection transistor T1, the gate of which is connected to the word line, the source of which is connected to the bit line BL and the drain of which is connected to the drain of an N-channel MOSFET T2 and the drain of a P-channel MOSFET T3 is connected.
  • the source connection of the N-channel MOSFET T2 is connected to the drain connection of a further N-channel MOSFET T4.
  • the two N-channel MOSFETs T2, T4 are connected in series, the connecting line between the two N-channel MOSFETs T2, T4 being applied to the low reference voltage potential V SS.
  • the source connection of the P- Channel MOSFET T3 is connected to the drain terminal of a further P-channel MOSFET T5.
  • the two P-channel MOSFETs T3, T5 connected in series are connected to the high voltage potential V DD on their connecting line.
  • the source connections of the N-channel MOSFET T4 and the P-channel MOSFET T5 are short-circuited and are directly connected to the gate connections of the N-channel MOSFET T2 and the P-channel MOSFET T3.
  • the drain connections of the N-channel MOSFET T2 and the P-channel MOSFET T3 are likewise short-circuited and connected directly to the gate connections of the N-channel MOSFET T4 and the P-channel MOSFET T5.
  • a high potential is applied to the word line WL, so that the N-channel selection MOSFET T1 switches on.
  • the high potential that is switched on means that the N-channel MOSFET T4 switches on and the P-channel MOSFET T5 blocks. Due to the switched-through N-channel MOSFET T4, the low voltage potential or ground potential V S s is applied to the two gate connections of the N-channel MOSFET T2 and the P-channel MOSFET T3. This blocks the N-channel MOSFET T2 and the P-channel MOSFET T3 switches on.
  • the potential node Kl is thereby pulled to the high voltage potential V DD , so that the high logic data L applied to the bit line BL is permanently stored at the potential node Kl.
  • the high potential present at the potential node K1 ensures that the N-channel MOSFET T4 remains switched on, so that the ground potential V S s is permanently present at the potential node K2.
  • the conventional SRAM memory cell shown in FIG. 1 consists of five MOSFET transistors and therefore requires a relatively large area for planar integration on a semiconductor chip.
  • planar integration of the conventional SRAM memory cell shown in Fig. 1 an area of the order of 30 F 2 per memory cell is usually required, where F is the minimum structural size of the manufacturing process.
  • F is the minimum structural size of the manufacturing process.
  • the high space requirement of conventionally planar integrated SRAM memory cells leads to high manufacturing costs of SRAM memories which are constructed from such SRAM memory cells.
  • the invention provides an integrated SRAM memory cell with a selection MOSFET for selecting the SRAM memory cell, which is planarly integrated on a surface of a semiconductor substrate, a first and a second N-channel MOSFET connected in series, which run along a perpendicular to the semiconductor sub strat-surface side wall of a trench etched into the semiconductor substrate are arranged, a first and second P-channel MOSFET connected in series, which are located along one side of the first side wall.
  • the second side wall of the etched trench is arranged * , a first conductive layer provided at the bottom of the etched trench for electrically connecting the source connection regions of the second N-channel MOSFET and the opposite second P-channel MOSFET, one insulated from the first and a second conductive layer lying over the first conductive layer and forming the gate connections of the second N-channel MOSFET and the opposite second P-channel MOSFET, a third conductive layer insulated from the second conductive layer and lying over the second conductive layer, which forms the gate connections of the first N-channel MOSFET and the opposite first P-channel MOSFET, a fourth electrical layer insulated from the third conductive layer and lying over the third conductive layer for the electrical connection of the drain connection regions of the first N-channel -MOSFETs and the against overlying second P-channel MOSFETs, and with two contacts running perpendicular to the semiconductor surface, the first contact electrically connecting the first and third conductive layers and the second contact connecting the second and fourth conductive layers.
  • the drain connection region of the first N-channel MOSFET simultaneously forms the drain connection region of the selection MOSFET.
  • the gate connection of the selection MOSFET is preferably connected to a word line for addressing the SRAM memory cell.
  • the word line preferably runs parallel to the etched trench.
  • a thin insulation layer is provided between the conductive layers.
  • the first and fourth conductive layers are preferably made of tungsten.
  • the second and third conductive layers are preferably made of deposited polysilicon.
  • a thin gate oxide layer is provided on the two opposite side walls.
  • the source connection area of the selection MOSFET is preferably connected to a bit line for writing a data bit into the SRAM memory cell or for reading out a stored data bit from the SRAM memory cell.
  • bit line extends at a right angle to the etched trench.
  • the bit line is preferably connected to the source terminal of the selection MOSFET via a bit line contact which runs perpendicular to the semiconductor surface.
  • the integrated SRAM memory cell is preferably separated from an adjacent SRAM memory cell within the etched graph. bens isolated by a separation trench running at right angles to the etched trench.
  • the separation trench consists of an insulating material in which conductive layers for applying the SRAM memory cells to a supply voltage V DD and to a reference voltage V ss are embedded.
  • FIG. 1 shows a circuit diagram of an SRAM memory cell according to the prior art
  • FIG. 2 shows a plan view of a memory cell arrangement which consists of SRAM memory cells according to the invention
  • FIG. 3 shows a sectional view along the line A-A in FIG. 2 to show two adjacent SRAM memory cells according to the invention
  • Fig. 4 is a sectional view taken along the line B-B in Fig. 2;
  • Voltage supply lines 1, 2, 3 for supplying the SRAM memory cells with a supply voltage are located on the semiconductor substrate. voltage.
  • the supply lines 1, 3 are at a reference voltage potential V ss. for example on mass.
  • the supply voltage V D D is present on the supply line 2.
  • the supply lines 1, 2, 3 consist of a conductive material, for example metal.
  • bit lines 7, 8 have bit line contacts 9, 10 for contacting an underlying selection MOSFET of an SRAM memory cell according to the invention. 2 are p + ⁇
  • Doping region 11, 12, 13, 14 are shown, which form the drain connections of the P-channel MOSFET T3 shown in FIG. 1.
  • FIG. 2 shows n + -doped regions 15, 16, 17, 18, which each form the drain connection of an N-channel MOSFET T2 of an SRAM memory cell.
  • conductive layers 19, 20, 21, 22 for the conductive connection of the drain connection regions, which preferably consist of tungsten.
  • the conductive areas 19, 20, 21, 22 correspond to the potential node Kl in FIG. 1.
  • insulating oxide layers 31, 32, 33; 34, 35, 36 which are provided in the separation trenches running parallel to the bit lines 9, 10 and are used to isolate SRAM memory cells within one another within an etched trench.
  • the conductive voltage supply lines 1, 2, 3 are embedded in the separation trenches, which are made of an insulating material, for supplying the SRAM memory cells with the supply voltage V DD and the reference voltage V ss .
  • FIG. 3 shows a sectional view along the line AA in FIG. 2.
  • the bit line 7 lies on an insulating layer 31, which preferably consists of an oxide.
  • the bit line 7 runs over two trenches 33, 34 etched into the p-doped semiconductor substrate 32, which have an essentially square cross section.
  • the word lines 5, 6 run parallel to the trenches 33, 34 etched into the semiconductor substrate 32.
  • the word lines 5, 6 are separated from the vertically running bit line contact 9 by insulating layers 35, 36.
  • the vertical bit line contact 9 is electrically connected to an n + -doped source connection region 37.
  • the n + -doped source connection region 37 is provided for the two selection transistors 38, 39 of the two SRAM memory cells shown in a sectional view.
  • the gate connection of the selection MOSFET 38 is formed by the word line 5, and the gate connection of the selection MOSFET 39 is formed by the word line 6.
  • the gate terminal 5 of the selection MOSFET 38 is separated from the current channel located in the p-doped substrate 32 by a gate oxide layer 40.
  • the gate connection 6 of the selection MOSFET 39 is separated from the current channel located in the p-doped substrate 32 by a gate oxide layer 41.
  • the n + -doped region 15 forms the drain connection of the select MOSFETs 38, and the n + -doped region 17 forms the * drain connection of the selection MOSFET 39.
  • the selection MOSFETs 38, 39 correspond to the selection MOSFET T1 in FIG. 1.
  • the two selection MOSFETs 38, 39 are integrated planar on the semiconductor substrate surface of the semiconductor substrate 32. As can be seen in FIG. 3, memory cells are arranged symmetrically with respect to a bit line contact 9.
  • Both SRAM memory cells shown in a sectional view in FIG. 3 each have a first N-channel MOSFET 42, 43 and a second N-channel MOSFET 44, 45.
  • the two N-channel MOSFETs 42, 44 and the two N-channel MOSFETs 43, 45 are connected in series and are arranged along a side wall of the etching trenches 33, 34 etched into the semiconductor substrate. The side walls run perpendicular to the semiconductor substrate surface.
  • the n + -doped region 15 forms the drain connection of the N-channel MOSFET 42, and the n + -doped region 17 forms the drain connection of the N-channel MOSFET 43 of the other SRAM memory cell.
  • the n + -doped region 46 forms the source connection of the N-channel MOSFET 42 and the drain connection of the N-channel MOSFET 44.
  • the source connection of the N-channel MOSFET 44 is formed by the n + -doped region 47.
  • the n + -doped region 17 forms the drain connection of the N-channel MOSFET 43
  • the n + -doped region 48 represents the source connection of the N-channel MOSFET 42.
  • the drain connection of the N-channel MOSFET 45 is formed by the n + -doped region 48, and the source connection of the N-channel MOSFET 45 by the n + -doped region 49.
  • the two SRAM memory cells each have a first P-channel MOSFET 50, 51 and a second P-channel MOSFET 52, 53.
  • the drain of P-channel MOSFET 50 is through the p + -doped region 11 is formed, and the drain connection of the P-channel MOSFET 51 is formed by the p + -doped region 13.
  • the p + -doped region 54 represents the source connection of the P-channel MOSFET 50 and the drain connection of the P-channel MOSFET 52.
  • the P-channel MOSFET 52 also has one
  • the p + -doped region 13 forms the drain connection of the P-channel MOSFET 51.
  • the p + -doped region 56 simultaneously forms the source connection of the P-channel MOSFET 51 and the drain connection of the P-channel MOSFET 53.
  • the P-channel MOSFET 53 also contains the p + -doped region 57 as a source connection.
  • the p + -doped regions 11, 54, 55 and 13, 56, 57 are each embedded in n-doped wells 58, 59.
  • Each SRAM memory cell has two P-channel MOSFETs 50, 52 and 51, 53, respectively, which are arranged along a second side wall of the etching trenches 33, 34 opposite the first side wall.
  • the second side wall also runs perpendicular to the semiconductor surface.
  • a first conductive layer 60 and 61 is provided at the bottom of the two etching trenches 33, 34.
  • the conductive layer 61 connects the source connection region 47 of the N-channel MOSFET 44 to the source connection region 55 of the opposite second P-channel MOSFET 52.
  • the conductive layer 62 connects the source connection region of the N-channel MOSFETs 45 with the source connection region 57 of the opposite P-channel MOSFET 53.
  • the two conductive layers 61, 62 consist either of metal or of deposited polysilicon.
  • An insulating layer 63, 64 is provided over the two conductive layers 61, 62, which separates the conductive layers 61, 62 from a further conductive layer 65, 66 separates.
  • the conductive layer 65 forms the two gate connections for the N-channel MOSFET 44 and the P-channel MOSFET 52. Accordingly, the conductive layer 66 forms the two gate connections via the N-channel MOSFET 45 and the P-channel MOSFET 53 the second SRAM memory cell.
  • the conductive layers 65, 66 are separated from the semiconductor substrate 32 by thin gate oxide layers 67, 68, 69, 70, which run along the side walls of the etched trenches 33, 34.
  • An insulating layer 71, 72 is in turn located above the conductive layers 65, 66.
  • the insulating layers 71, 72 of the two SRAM memory cells shown in a sectional view separate the conductive layers 65, 66 from a further conductive layer 73, 74.
  • the conductive layer 73 forms the gate connection of the first N-channel MOSFET 42 and the gate connection of the opposite P-channel MOSFET 50.
  • the conductive layer 74 forms the gate connection of the N-channel MOSFET 43 and the P-channel MOSFETs 51.
  • An insulating layer 75 is located between the conductive layer 73 and the conductive layer 19.
  • An insulating layer 76 is located between the conductive layer 74 and the conductive layer 21.
  • the insulating layers 63, 71, 75 and 64, 72, 76 preferably consist of an oxide, in particular silicon dioxide.
  • the conductive layers 61, 65, 73, 19 and 62, 66, 74, 21 consist either of a metal or of deposited polysilicon. Tungsten, for example, can be used as the metal.
  • the left SRAM memory cell shown in FIG. 3 has four conductive layers 61, 65, 73, 19, each of which is electrically isolated from one another by insulating layers 62, 71, 75 are separated. These layers are layered one above the other in the first etching trench 33.
  • the first conductive layer 61 located on the bottom is electrically connected to the third conductive layer 73 by a contact 77 introduced in the etching trench 33.
  • the second conductive layer 65 is also electrically connected to the fourth conductive layer 19 by a further contact 78.
  • the first conductive layer 62 of the other SRAM memory cell is connected to the third conductive layer 74 via a contact 79 and the second conductive layer 66 to the fourth conductive layer 21 via a contact 80.
  • two SRAM memory cells constructed symmetrically to one another are electrically connected to the bit line 7 via only one bit line contact 9. This makes it possible to halve the number of bit line contacts 9 on the semiconductor chip 32 compared to conventional arrangements.
  • the N-channel MOSFETs 42, 44 and 43, 45 shown in FIG. 3 correspond to the two series-connected N-channel MOSFETs T2, T4 in FIG. 1. Furthermore, the P-channel MOSFETs 50, 52 and 51, 53 the two P-channel MOSFETs T3, T5 connected in series in FIG. 1.
  • the two SRAM memory cells shown in FIG. 3 are supplied with voltage by connecting the p + -doped regions 54, 56 to the supply voltage V DD and by connecting the n + -doped regions 46, 48 to the reference voltage potential V ss .
  • the width of the two etching trenches 33, 34 is approximately 500 nm.
  • the channel length of the MOSFETs is of the order of magnitude of 200-300 nm.
  • FIG. 4 shows a sectional view along the section line BB in FIG. 2.
  • the SRAM memory cells are isolated from one another by insulating oxide layers 31, 33, 34, 35, which are deposited in etched-in separation trenches.
  • the supply voltage lines 1, 2 are embedded in the insulation oxide.
  • the supply lines 1, 2, 3 are tapered in sections, as can be seen from FIG. 2.
  • the supply voltage line 2 contacts the SRAM memory cells at the p + -doped regions 54, 54 '.
  • FIG. 5 shows a sectional view along the section line CC in FIG. 2.
  • the voltage supply line 2 does not contact the n + -doped regions 48, 48 'in this region, but is separated from them by the insulation oxide 33, 34.
  • the n + -doped areas 48, 48 ' are electrically connected to the reference voltage lines 1, 3 widened in this area.
  • the area requirement of an SRAM memory cell according to the invention is approximately 10 F 2 , where F represents the minimum structural size of the manufacturing process.
  • the SRAM memory cell according to the invention thus enables the packing density to be tripled compared to the prior art.
  • the SRAM memory cell according to the invention can be manufactured in a simple manner by standard manufacturing steps. A possible process sequence for the production of a his SRAM memory cell, as shown in Fig. 3, will be described below.
  • etch trenches 33, 34 are etched into the semiconductor substrate 32, the trench width of which roughly corresponds to the minimum structure size F.
  • the etched trenches are filled with an oxide and then masked.
  • the etched trenches filled with oxide are etched with the aid of the masking in such a way that the fill oxide only remains in one half of the etched trench, so that the etched trench is again exposed in this area.
  • the exposed area of the etched trench is n-doped and annealed by means of implantation, so that the N-wells 58, 59 shown in FIG. 3 are formed.
  • the contacting areas 13, 56, 57 and 11, 54, 55 are then produced by P implantation.
  • the remaining oxide in the etching trench is removed by means of masking and etching steps, and then the n + -doped connection regions 15, 46, 47 and 17, 48, 49 are formed by n + implantation.
  • the etched trenches 33, 34 are then exposed again and filled in layers until the layer structure shown in FIG. 3 with four conductive layers and three insulating layers is formed within the two etched trenches.
  • the gate oxide layers 67, 68 and 69, 70 are formed on the walls of the etching trenches 33, 34. After the etching trenches 33, 34 have been filled, contact holes for the contacts 77, 78 and 79, 80 are drilled and these contacts are connected.
  • trenches for the electrical isolation of the SRAM cells are etched, which run at right angles to the etching trenches 33, 34. These trenches are etched back to the V DD / V SS contact, which are then connected. Thereupon the separation trenches with Oxide completely replenished.
  • the selection transistors and the word bit lines are formed by standard processes. Finally, the N-wells 58, 59 of the P-channel MOSFETs are connected.
  • connection areas 46, 47, 48, 49 n + connection areas

Landscapes

  • Semiconductor Memories (AREA)

Abstract

SRAM-Speicherzelle mit (a) einem planaren Auswahl-MOSFET (38; 39); (b) einem ersten (42; 43) und einem zweiten in Reihe geschalteten N-Kanal-MOSFET, die entlang einer Seitenwand eines Grabens (33; 34) angeordnet sind; (c) einem ersten (50; 51) und einem zweiten (52; 53) geschalteten p-Kanal-MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des Grabens (33; 34) angeordnet sind; (d) einer am Boden des Grabens (33; 34) vorgesehenen ersten leitfähigen Schicht (61, 62) zur elektrischen Verbindung der Source-Anschlussbereiche (47, 55; 49, 57) des zweiten N-Kanal MOSFETs (44; 45) und des zweiten P-Kanal-MOSFETs (52, 53); (e) einer zweiten leitfähigen Schicht (65), die die Gateanschlüsse des zweiten N-Kanal-MOSFETs (44; 45) und des zweiten P-Kanal-MOSFETs (52; 53) bildet; (f) einer dritten leitfähigen Schicht (73; 74), die die Gateanschlüsse des ersten N-Kanal-MOSFETs (42; 43) und des ersten P-Kanal-MOSFETs (50; 51) bildet; (g) einer vierten leitfähigen Schicht (19; 21) zur elektrischen Verbindung der Drain-Anschlussbereiche (15; 17) des ersten N-Kanal-MOSFETs (42; 43) und des zweiten P-Kanal-MOSFETs (50; 51); (h) und mit zwei senkrecht zu der Halbleiteroberfläche verlaufenden Kontaktierungen, wobei die erste Kontaktierung (77; 79) die erste (61; 62) und dritte (73; 74) leitfähige Schicht und die zweite Kontaktierung (78; 79) die zweite (65; 66) und vierte (19; 21) elektrische Schicht miteinander verbindet.

Description

Beschreibung
Integrierte SRAM-Speicherzelle
Die Erfindung betrifft eine integrierte statische RAM- Speicherzelle, die in einem Ätzgraben eines Halbleitersubstrats integriert ist.
Schreib-/Lesespeicher mit wahlfreiem Zugriff bzw. RAM- Speicher sind entweder aus statischen Speicherzellen SRAM o- der dynamischen Speicherzellen DRAM aufgebaut. SRAM-Speicher, die aus SRAM-Speicherzellen aufgebaut sind, weisen gegenüber DRAM-Speiehern den Vorteil auf, dass die abgespeicherte Information nicht flüchtig ist, d.h. die Speicherzellen nicht in bestimmten Zeitabständen aufgefrischt werden müssen.
Fig. 1 zeigt eine SRAM-Speicherzelle nach dem Stand der Technik. Die SRAM-Speicherzelle ist an eine Wortleitung WL und Bitleitung BL sowie an zwei Spannungsversorgungsanschlüsse VDD (hohes Versorgungsspannungspotential) und Vss (niedriges Versorgungsspannungspotential bzw. Masse) angeschlossen. Die SRAM-Speicherzelle besteht aus insgesamt fünf MOSFET- Transistoren. Dabei weist die SRAM-Speicherzelle einen Auswahltransistor Tl auf, dessen Gate mit der Wortleitung ver- bunden ist, dessen Sourceanschluss an der Bitleitung BL anliegt und dessen Drainanschluss mit dem Drainanschluss eines N-Kanal-MOSFETs T2 und dem Drainanschluss eines P-Kanal- MOSFETs T3 verbunden ist. Der Sourceanschluss des N-Kanal- MOSFETs T2 ist mit dem Drainanschluss eines weiteren N-Kanal- MOSFETs T4 verbunden. Die beiden N-Kanal-MOSFETs T2, T4 sind in Reihe geschaltet, wobei die Verbindungslei ung zwischen den beiden N-Kanal-MOSFETs T2, T4 an dem niedrigen Referenzspannungspotential Vss anliegt. Der Sourceanschluss des P- Kanal-MOSFETs T3 ist mit dem Drainanschluss eines weiteren P- Kanal-MOSFETs T5 verbunden. Die beiden in Reihe geschalteten P-Kanal-MOSFETs T3, T5 liegen an ihrer Verbindungsleitung an dem hohen Spannungspotential VDD an. Die Sourceanschlüsse des N-Kanal-MOSFETs T4 sowie des P-Kanal-MOSFETs T5 sind kurzgeschlossen und sind direkt mit den Gateanschlüssen des N- Kanal-MOSFETs T2 sowie des P-Kanal-MOSFETs T3 verbunden. Die Drainanschlüsse des N-Kanal-MOSFETs T2 sowie des P-Kanal- MOSFETs T3 sind ebenfalls kurzgeschlossen und direkt mit den Gateanschlüssen des N-Kanal-MOSFETs T4 sowie des P-Kanal- MOSFETs T5 verbunden.
Zum Einschreiben eines logisch hohen Datums L, das an der Bitleitung BL anliegt, in die SRAM-Speicherzelle wird an der Wortleitung WL ein hohes Potential angelegt, so dass der N- Kanal-Auswahl-MOSFET Tl durchschaltet. Das durchgeschaltete hohe Potential führt dazu, dass der N-Kanal-MOSFET T4 durchschaltet und der P-Kanal-MOSFET T5 sperrt. Aufgrund des durchgeschalteten N-Kanal-MOSFETs T4 wird das niedrige Span- nungspotential bzw. Massepotential VSs an die beiden Gateanschlüsse des N-Kanal-MOSFETs T2 sowie des P-Kanal-MOSFETs T3 angelegt. Der N-Kanal-MOSFET T2 wird hierdurch gesperrt, und der P-Kanal-MOSFET T3 schaltet durch. Der Potentialknoten Kl wird hierdurch auf das hohe Spannungspotential VDD gezo- gen, so dass an dem Potentialknoten Kl dauerhaft das an der Bitleitung BL angelegte hohe logische Datum L abgespeichert bleibt. Das am Potentialknoten Kl anliegende hohe Potential sorgt dafür, dass der N-Kanal-MOSFET T4 durchgeschaltet bleibt, so dass am Potentialknoten K2 dauerhaft das Massepo- tential VSs anliegt.
Zum Auslesen des am Potentialknoten Kl anliegenden abgespeicherten Datums wird durch Anlegen eines hohen Spannungspoten- tials am Gate-Anschluss des Auswahltransistors Tl das abgespeicherte Datum auf die Bitleitung BL durchgeschaltet.
Die in Fig. 1 dargestellte herkömmliche SRAM-Speicherzelle besteht aus fünf MOSFET-Transistoren und benötigt daher bei der planaren Integration auf einem Halbleiterchip relativ viel Fläche. Bei Planarintegration der in Fig. 1 dargestellten herkömmlichen SRAM-Speicherzelle wird gewöhnlicherweise eine Fläche in der Größenordnung von 30 F2 pro Speicherzelle benötigt, wobei F die minimale Strukturgrδße des Herstellungsprozesses ist. Der hohe Flächenbedarf herkömmlich planar integrierter SRAM-Speicherzellen führt zu hohen Herstellungskosten von SRAM-Speichern, die aus derartigen SRAM-Speicherzellen aufgebaut sind.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine integrierte SRAM-Speicherzelle zu schaffen, die einen minimalen Flächenbedarf aufweist.
Diese Aufgabe wird erfindungsgemäß durch eine SRAM-Speicherzelle mit den in Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft eine integrierte SRAM-Speicherzelle mit einem Auswahl-MOSFET zur Auswahl der SRAM-Speicherzelle, der auf einer Oberfläche eines Halbleitersubstrats planar integriert ist, einem ersten und zweiten in Reihe geschalteten N-Kanal- MOSFET, die entlang einer senkrecht zu der Halbleitersub- stratoberflache verlaufenden Seitenwand eines in das Halbleitersubstrat geätzten Grabens angeordnet sind, einem ersten und zweiten in Reihe geschalteten P-Kanal- MOSFET, die entlang einer der ersten Seitenwand gegenüberlie- genden zweiten Seitenwand des geätzten Grabens angeordnet * sind, einer am Boden des geätzten Grabens vorgesehenen ersten leitfähigen Schicht zur elektrischen Verbindung der Source- Anschlussbereiche des zweiten N-Kanal-MOSFETs und des gegenüberliegenden zweiten P-Kanal-MOSFETs, einer von der ersten leitfähigen isolierten und über der ersten leitfähigen Schicht liegende zweite leitfähige Schicht, die die Gateanschlüsse des zweiten N-Kanal-MOSFETs und des gegenüberliegenden zweiten P-Kanal-MOSFETs bildet, einer von der zweiten leitfähigen Schicht isolierten und über der zweiten leitfähigen Schicht liegenden dritten leitfähigen Schicht, die die Gateanschlüsse des ersten N-Kanal-MOSFETs und des gegenüberliegenden ersten P-Kanal-MOSFETs bildet, einer von der dritten leitfähigen Schicht isolierten und über der dritten leitfähigen Schicht liegenden vierten elektrischen Schicht zur elektrischen Verbindung der Drain- Anschlussbereiche des ersten N-Kanal-MOSFETs und des gegenüberliegenden zweiten P-Kanal-MOSFETs, und mit zwei senkrecht zu der Halbleiteroberfläche verlaufenden Kontaktierungen, wobei die erste Kontaktierung die erste und dritte leitfähige Schicht und die zweite Kontaktierung die zweite und vierte leitfähige Schicht elektrisch verbindet.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen SRAM-Speicherzelle bildet der Drain-Anschlussbereich des ersten N-Kanal-MOSFETs gleichzeitig den Drain- Anschlussbereich des Auswahl-MOSFETs.
Vorzugsweise ist der Gate-Anschluss des Auswahl-MOSFETs an eine Wortleitung zur Adressierung der SRAM-Speicherzelle angeschlossen. Die Wortleitung verläuft dabei vorzugsweise parallel zu dem geätzten Graben.
Bei einer weiteren bevorzugten Ausführungsform der erfin- dungsgemäßen SRAM-Speicherzelle ist zwischen den leitfähigen Schichten jeweils eine dünne Isolationsschicht vorgesehen.
Die erste und vierte leitfähige Schicht besteht vorzugsweise aus Wolfram.
Die zweite und dritte leitfähige Schicht besteht vorzugsweise aus abgeschiedenem Polysilicium.
Bei einer weiteren bevorzugten Ausführungsform ist an den beiden gegenüberliegenden Seitenwänden eine dünne Gateoxidschicht vorgesehen.
Der Source-Anschlussbereich des Auswahl-MOSFETs ist vorzugsweise an eine Bitleitung zum Einschreiben eines Datenbits in die SRAM-Speicherzelle oder zum Auslesen eines gespeicherten Datenbits aus der SRAM-Speicherzelle angeschlossen.
Bei einer weiteren bevorzugten Ausführungsform erstreckt sich die Bitleitung in einem rechten Winkel zu dem geätzten Gra- ben.
Die Bitleitung ist vorzugsweise an den Sourceanschluss des Auswahl-MOSFETs über eine senkrecht zu der Halbleiteroberfläche verlaufende Bitleitungskontaktierung angeschlossen.
Die integrierte SRAM-Speicherzelle ist vorzugsweise von einer benachbarten SRAM-Speicherzelle innerhalb des geätzten Gra- bens durch einen rechtwinklig zu dem geätzten Graben verlaufenden Trennungsgraben isoliert.
Dabei besteht der Trennungsgraben aus einem isolierenden Ma- terial, in dem leitende Schichten zum Anlegen der SRAM- Speicherzellen an eine VersorgungsSpannung VDD und an eine Referenzspannung Vss eingebettet sind.
Im weiteren wird eine bevorzugte Ausführungsform der erfin- dungsgemäßen integrierten SRAM-Speicherzelle unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
Es zeigen:
Fig. 1 ein Schaltungsdiagramm einer SRAM-Speicherzelle nach dem Stand der Technik;
Fig. 2 eine Draufsicht auf eine Speicherzellenanordnung, die aus erfindungsgemäßen SRAM-Speicherzellen besteht;
Fig. 3 eine Schnittansicht entlang der Linie A-A in Fig. 2 zur Darstellung zweier benachbarter erfindungsgemäßer SRAM- Speicherzellen;
Fig. 4 eine Schnittansicht entlang der Linie B-B in Fig. 2;
Fig. 5 eine Schnittansicht entlang der Linie C-C in Fig. 2.
Fig. 2 zeigt eine Draufsicht auf eine Speicheranordnung mit erfindungsgemäßen SRAM-Speicherzellen. Auf dem Halbleitersubstrat befinden sich Spannungsversorgungsleitungen 1, 2, 3 zur Versorgung der SRAM-Speicherzellen mit einer Versorgungsspan- nung. Dabei liegen die Versorgungsleitungen 1, 3 auf einem Referenzspannungspotential Vss. beispielsweise auf Masse. An der Versorgungsleitung 2 liegt die VersorgungsSpannung VDD an. Die Versorgungsleitungen 1, 2, 3 bestehen aus einem leit- fähigen Material, beispielsweise Metall.
Bei der in Fig. 2 dargestellten Draufsicht verlaufen die Ätz- gräben, in welche die SRAM-Speicherzellen integriert sind, in horizontaler Richtung, d.h. parallel zu Wortleitungen 5, 6, während die Trenngräben zur Isolierung benachbarter SRAM- Speicherzellen in vertikaler Richtung, d.h. parallel zu den angedeuteten Bitleitungen 7, 8 verlaufen. Die Bitleitungen 7, 8 weisen Bitleitungskontaktierungen 9, 10 zur Kontaktierung eines darunterliegenden Auswahl-MOSFETs einer erfindungsge ä- ßen SRAM-Speicherzelle auf. In Fig. 2 sind p+~
Dotierungsbereich 11, 12, 13, 14 dargestellt, die die Drainanschlüsse des in Fig. 1 dargestellten P-Kanal-MOSFETs T3 bilden. Darüber hinaus zeigt Fig. 2 n+-dotierte Bereiche 15, 16, 17, 18, die jeweils den Drainanschluss eines N-Kanal- MOSFETs T2 einer SRAM-Speicherzelle bilden. Zwischen den p+- dotierten Bereichen 11, 12, 13, 14 und den n+-dotierten Bereichen 15, 16, 17, 18, welche die Drainanschlüsse des P- Kanal-MOSFETs T3 bzw. des N-Kanal-MOSFETs T2 bilden, liegen jeweils leitfähigen Schichten 19, 20, 21, 22 zur leitfähigen Verbindung der Drain-Anschlussbereiche, die vorzugsweise aus Wolfram bestehen. Die leitfähigen Bereiche 19, 20, 21, 22 entsprechen dem Potentialknoten Kl in Fig. 1. Die vier in Fig. 2 dargestellten SRAM-Speicherzellen weisen jeweils zwei Kontaktierungen 23, 24, 25, 26, 27, 28, 29, 30 auf, die senk- recht zur Halbleiteroberfläche verlaufen und elektrisch leitfähige Schichten innerhalb der SRAM-Speicherzellen verbinden. In Fig. 2 sind ferner isolierende Oxidschichten 31, 32, 33; 34, 35, 36 zu erkennen, die in den parallel zu den Bitleitungen 9, 10 verlaufenden Trennungsgräben vorgesehen sind und zur Isolation ineinanderliegender SRAM-Speicherzellen innerhalb eines geätzten Grabens dienen. In den Trennungsgräben, die aus einem isolierenden Material bestehen, sind die leitfähigen Spannungsversorgungsleitungen 1, 2, 3 eingebettet zur Versorgung der SRAM-Speicherzellen mit der VersorgungsSpannung VDD und der Referenzspannung Vss.
Fig. 3 zeigt eine Schnittansicht entlang der Linie A-A in Fig. 2. Die Bitleitung 7 liegt auf einer isolierenden Schicht 31 auf, die vorzugsweise aus einem Oxid besteht. Die Bitleitung 7 verläuft über zwei in das p-dotierte Halbleitersubstrat 32 hineingeätzte Gräben 33, 34, die einen im wesentlichen quadratischen Querschnitt aufweisen. Die Wortleitungen 5, 6 verlaufen parallel zu den in das Halbleitersubstrat 32 hineingeätzten Gräben 33, 34. Die Wortleitungen 5, 6 sind von der vertikal verlaufenden Bitleitungskontaktierung 9 durch isolierende Schichten 35, 36 getrennt. Die vertikal verlaufende Bitleitungskontaktierung 9 ist elektrisch mit einem n+-dotierten Source-Anschlussbereich 37 verbunden. Der n+-dotierte Source- Anschlussbereich 37 ist für die beiden Auswahltransistören 38, 39 der beiden in Schnittdarstellung gezeigten SRAM- Speicherzellen vorgesehen. Der Gate-Anschluss des Auswahl- MOSFETs 38 wird durch die Wortleitung 5, und der Gate- Anschluss des Auswahl-MOSFETs 39 wird durch die Wortleitung 6 gebildet. Der Gate-Anschluss 5 des Auswahl-MOSFETs 38 ist durch eine Gateoxidschicht 40 von dem im p-dotierten Substrat 32 befindlichen Stromkanal getrennt. Der Gate-Anschluss 6 des Auswahl-MOSFETs 39 liegt durch eine Gateoxidschicht 41 von dem im p-dotierten Substrat 32 befindlichen Stromkanal getrennt. Der n+-dotierte Bereich 15 bildet den Drainanschluss des Aus- wähl-MOSFETs 38, und der n+-dotierte Bereich 17 bildet den * Drainanschluss des Auswahl-MOSFETs 39. Die Auswahl-MOSFETs 38, 39 entsprechen dem Auswahl-MOSFET Tl in Fig. 1. Die beiden Auswahl-MOSFETs 38, 39 sind planar auf der Halbleitersubstrat- Oberfläche des Halbleitersubstrats 32 integriert. Wie man in Fig. 3 erkennen kann, sind jeweils Speicherzellen symmetrisch zu einer Bitleitungskontaktierung 9 angeordnet.
Beide in Fig. 3 in Schnittansicht dargestellten SRAM- Speicherzellen weisen jeweils einen ersten N-Kanal-MOSFET 42, 43 sowie einen zweiten N-Kanal-MOSFET 44, 45 auf. Die beiden N-Kanal-MOSFETs 42, 44 sowie die beiden N-Kanal-MOSFETs 43, 45 sind in Reihe geschaltet und sind entlang einer Seitenwand der in das Halbleitersubstrat geätzten Ätzgräben 33, 34 ange- ordnet. Die Seitenwände verlaufen dabei senkrecht zur Halbleitersubstratoberfläche. Der n+-dotierte Bereich 15 bildet den Drainanschluss des N-Kanal-MOSFETs 42, und der n+- dotierte Bereich 17 bildet den Drainanschluss des N-Kanal- MOSFETs 43 der anderen SRAM-Speicherzelle. Der n+-dotierte Bereich 46 bildet den Sourceanschluss des N-Kanal-MOSFETs 42 und den Drainanschluss des N-Kanal-MOSFETs 44. Der Sourceanschluss des N-Kanal-MOSFETs 44 wird durch den n+~ dotierten Bereich 47 gebildet. In gleicher Weise bildet der n+-dotierte Bereich 17 den Drainanschluss des N-Kanal-MOSFETs 43, und der n+-dotierte Bereich 48 stellt den Sourceanschluss des N-Kanal-MOSFETs 42 dar. Der Drainanschluss des N-Kanal- MOSFETs 45 wird durch den n+-dotierten Bereich 48 gebildet, und der Sourceanschluss des N-Kanal-MOSFETs 45 durch den n+- dotierten Bereich 49.
Die beiden SRAM-Speicherzellen weisen j eweils einen ersten P- Kanal -MOSFET 50 , 51 und einen zweiten P- Kanal -MOSFET 52 , 53 auf . Der Drainanschluss des P-Kanal-MOSFETs 50 wird durch den p+-dotierten Bereich 11 gebildet, und der Drainanschluss des P-Kanal-MOSFETs 51 wird durch den p+-dotierten Bereich 13 gebildet. Der p+-dotierte Bereich 54 stellt den Sourceanschluss des P-Kanal-MOSFETs 50 und den Drainanschluss des P-Kanal- MOSFETs 52 dar. Der P-Kanal-MOSFET 52 weist ferner einen
Sourceanschluss in Form des p+-dotierten Bereichs 55 auf. Der p+-dotierte Bereich 13 bildet den Drainanschluss des P-Kanal- MOSFETs 51. Der p+-dotierte Bereich 56 bildet gleichzeitig den Sourceanschluss des P-Kanal-MOSFETs 51 und den Drai- nanschluss des P-Kanal-MOSFETs 53. Der P-Kanal-MOSFET 53 enthält ferner den p+-dotierten Bereich 57 als Sourceanschluss. Die p+-dotierten Bereiche 11, 54, 55 sowie 13, 56, 57 sind jeweils in n-dotierte Wannen 58, 59 eingelassen. Jede SRAM- Speicherzelle weist jeweils zwei P-Kanal-MOSFETs 50, 52 bzw. 51, 53 auf, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand der Ätzgraben 33, 34 angeordnet sind. Die zweite Seitenwand verläuft ebenfalls senkrecht zu der Halbleiteroberfläche.
Am Boden der beiden Ätzgräben 33, 34 ist eine erste leitfähige Schicht 60 bzw. 61 vorgesehen. Die leitfähige Schicht 61 verbindet den Source-Anschlussbereich 47 des N-Kanal-MOSFETs 44 mit dem Source-Anschlussbereich 55 des gegenüberliegenden zweiten P-Kanal-MOSFETs 52. In entsprechender Weise verbindet die leitfähige Schicht 62 den Source-Anschlussbereich des N- Kanal-MOSFETs 45 mit dem Source-Anschlussbereich 57 des gegenüberliegenden P-Kanal-MOSFETs 53. Die beiden leitfähigen Schichten 61, 62 bestehen entweder aus Metall oder aus abgeschiedenem Polysilicium.
Über den beiden leitfähigen Schichten 61, 62 ist eine isolierende Schicht 63, 64 vorgesehen, die die leitfähigen Schichten 61, 62 von einer weiteren leitfähigen Schicht 65, 66 trennt. Die leitfähige Schicht 65 bildet die beiden Gateanschlüsse für den N-Kanal-MOSFET 44 sowie den P-Kanal- MOSFET 52. Entsprechend bildet die leitfähige Schicht 66 die beiden Gateanschlüsse über den N-Kanal-MOSFET 45 und den P- Kanal-MOSFET 53 der zweiten SRAM-Speicherzelle.
Die leitfähigen Schichten 65, 66 sind von dem Halbleitersubstrat 32 durch dünne Gateoxidschichten 67, 68, 69, 70 getrennt, die entlang den Seitenwänden der geätzten Gräben 33, 34 verlaufen. Über den leitfähigen Schichten 65, 66 liegt wiederum jeweils eine isolierende Schicht 71, 72. Die isolierenden Schichten 71, 72 der beiden in Schnittansicht dargestellten SRAM-Speicherzellen trennen die leitfähigen Schichten 65, 66 von einer weiteren leitfähigen Schicht 73, 74. Die leitfähige Schicht 73 bildet den Gate-Anschluss des ersten N- Kanal-MOSFETs 42 und den Gate-Anschluss des gegenüberliegenden P-Kanal-MOSFETs 50. Die leitfähige Schicht 74 bildet den Gate-Anschluss des N-Kanal-MOSFETs 43 und des P-Kanal-MOSFETs 51. Zwischen der leitfähigen Schicht 73 und der leitfähigen Schicht 19 befindet sich eine isolierende Schicht 75. Zwischen der leitfähigen Schicht 74 und der leitfähigen Schicht 21 befindet sich eine isolierende Schicht 76.
Die isolierenden Schichten 63, 71, 75 sowie 64, 72, 76 beste- hend vorzugsweise aus einem Oxid, insbesondere Siliciumdio- xid. Die leitfähigen Schichten 61, 65, 73, 19 sowie 62, 66, 74, 21 bestehen entweder aus einem Metall oder aus abgeschiedenem Polysilicium. Als Metall kann beispielsweise Wolfram verwendet werden.
Die in Fig. 3 dargestellte linke SRAM-Speicherzelle weist vier leitfähige Schichten 61, 65, 73, 19 auf, die jeweils durch isolierende Schichten 62, 71, 75 voneinander elektrisch getrennt sind. Diese Schichten sind übereinander in dem ersten Ätzgraben 33 geschichtet. Durch eine in dem Ätzgraben 33 eingebrachte Kontaktierung 77 wird die am Boden befindliche erste leitfähige Schicht 61 mit der dritten leitfähigen Schicht 73 elektrisch verbunden. Durch eine weitere Kontaktierung 78 wird ferner die zweite leitfähige Schicht 65 mit der vierten leitfähigen Schicht 19 elektrisch verbunden.
In gleicher Weise ist die erste leitfähige Schicht 62 der an- deren SRAM-Speicherzelle mit der dritten leitfähigen Schicht 74 über eine Kontaktierung 79 und die zweite leitfähige Schicht 66 mit der vierten leitfähigen Schicht 21 über eine Kontaktierung 80 verbunden.
Bei der in Fig. 3 dargestellten bevorzugten Ausführungsform werden zwei zueinander symmetrisch aufgebaute SRAM-Speicherzellen über nur eine Bitleitungskontaktierung 9 elektrisch an die Bitleitung 7 angeschlossen. Hierdurch ist es möglich, die Anzahl der Bitleitungskontaktierungen 9 auf dem Halbleiter- chip 32 gegenüber herkömmlichen Anordnungen zu halbieren.
Die in Fig. 3 dargestellten N-Kanal-MOSFETs 42, 44 bzw. 43, 45 entsprechen den beiden in Reihe geschalteten N-Kanal- MOSFETs T2, T4 in Fig. 1. Ferner entsprechen die P-Kanal- MOSFETs 50, 52 bzw. 51, 53 den beiden in Reihe geschalteten P-Kanal-MOSFETs T3 , T5 in Fig. 1.
Die Spannungsversorgung der beiden in Fig. 3 dargestellten SRAM-Speicherzellen erfolgt durch Anschluss der p+-dotierten Bereiche 54, 56 an die VersorgungsSpannung VDD und durch Anschluss der n+-dotierten Bereiche 46, 48 an das Referenzspannungspotential Vss. Die Breite der beiden Ätzgräben 33, 34 beträgt bei einer bevorzugten Ausführungsform etwa 500 nm. Die Kanallänge der MOSFETs liegt in einer Größenordnung von 200-300 nm.
Fig. 4 zeigt eine Schnittansieht entlang der Schnittlinie B-B in Fig. 2. Die SRAM-Speicherzellen werden durch isolierende Oxidschichten 31, 33, 34, 35 voneinander isoliert, die in eingeätzte Trennungsgräben abgelagert werden. Die Versor- gungsspannungsleitungen 1, 2 sind in das Isolationsoxid ein- gebettet. Dabei sind die Versorgungsleitungen 1, 2, 3 abschnittsweise verjüngt, wie man aus Fig. 2 erkennen kann. Die Versorgungsspannungsleitung 2 kontaktiert die SRAM-Speicherzellen an den p+-dotierten Bereichen 54, 54'.
Fig. 5 zeigt eine Schnittansicht entlang der Schnittlinie C-C in Fig. 2. Die Spannungsversorgungsleitung 2 kontaktiert in diesem Bereich nicht die n+-dotierten Bereiche 48, 48' sondern liegt von diesen durch das Isolationsoxid 33, 34 getrennt. Die n+-dotierten Bereiche 48, 48' sind an den in die- sem Bereich verbreiterten Referenzspannungsleitungen 1, 3 e- lektrisch an diese angeschlossen.
Wie man aus Fig. 2 entnehmen kann, beträgt der Flächenbedarf einer erfindungsgemäßen SRAM-Speicherzelle etwa 10 F2, wobei F die minimale Strukturgrδße des Herstellungsprozesses darstellt. Die erfindungsgemäße SRAM-Speicherzelle ermöglicht somit gegenüber dem Stand der Technik in etwa eine Verdreifachung der Packungsdichte.
Die erfindungsgemäße SRAM-Speicherzelle läßt sich in einfacher Weise durch Standardherstellungsschritte herstellen. Ein möglicher Prozeßablauf zur Herstellung einer erfindungsgemä- ßen SRAM-Speicherzelle, wie sie in Fig. 3 dargestellt ist, wird im weiteren beschrieben.
Zunächst werden in das Halbleitersubstrat 32 Ätzgraben 33, 34 geätzt, deren Grabenbreite in etwa der minimalen Strukturgrδ- ße F entspricht. Die Ätzgräben werden mit einem Oxid aufgefüllt und anschließend maskiert. Die mit Oxid gefüllten Ätzgräben werden mit Hilfe der Maskierung derart geätzt, dass das Fülloxid lediglich in einer Hälfte des Ätzgrabens ver- bleibt, so dass der Ätzgraben in diesem Bereich wieder freiliegt. Der freiliegende Bereich des Ätzgrabens wird mittels Implantation n-dotiert und getempert, so dass die in Fig. 3 dargestellten N-Wannen 58, 59 entstehen. Anschließend werden die Kontaktierungsbereiche 13, 56, 57 bzw. 11, 54, 55 durch P-Implantation hergestellt. Bei einem weiteren Prozeßschritt wird das restliche in dem Ätzgraben befindliche Oxid mittels Maskierungs- und Ätzschritten entfernt und anschließend die n+-dotierten Anschlussbereiche 15, 46, 47 bzw. 17, 48, 49 durch n+-Implantation gebildet. Die Ätzgräben 33, 34 werden dann wieder freigelegt und schichtweise aufgefüllt, bis die in Fig. 3 dargestellte Schichtstruktur mit vier leitfähigen Schichten und drei Isolationsschichten innerhalb des beiden Ätzgräben entsteht. Dabei wird in zusätzlichen Prozessschritten die Gateoxidschichten 67, 68 bzw. 69, 70 an den Wänden der Ätzgräben 33, 34 gebildet. Nach Auffüllen der Ätzgräben 33, 34 werden Kontaktlöcher für die Kontaktierungen 77, 78 bzw. 79, 80 gebohrt und diese Kontaktierungen angeschlossen. In einem weiteren Herstellungsschritt werden nun Trenngräben zur e- lektrischen Isolierung der SRAM-Zellen geätzt, die rechtwinklig zu den Ätzgräben 33, 34 verlaufen. Diese Trenngräben werden bis zu dem VDD/VSS-Kontakt zurückgeätzt, die anschließend angeschlossen werden. Daraufhin werden die Trenngräben mit Oxid wieder ganz aufgefüllt. In weiteren Prozessschritten werden die Auswahltransistoren sowie die Wortbitleitungen durch Standardprozesse gebildet. Schließlich werden die N- Wannen 58, 59 der P-Kanal-MOSFETs angeschlossen.
Bezugszeichenliste
1, 2, 3 Versorgungsspannungsleitungen
4
5, 6 Wortleitungen
7, 8 Bitleitungen
9, 10 Bi leitungskontaktierungen
11, 12, 13, 14 p*-dotierte Drain-Anschlußbereiche
15, 16, 17, 18 n*-dotierte Drain-Anschlußbereiche
1199,, 2200,, 2211,, 2222 leitfähige Schichten
23, 24, 25, 26 Kontakte
27, 28, 29, 30
31 Isolationsschicht
32 Substrat
3333,, 3344 Ätzgräben
35, 36 Isolierungsschichten
37 n+-dotierter Source-Anschlußbereich des
Auswahl-MOSFETs
38, 39 Auswahl-MOSFETs
4400,, 4411 Gateoxidschichten
42, 43, 44, 45 N-Kanal-MOSFET
46, 47, 48, 49 n+-Anschlußbereiche
50, 51, 52, 53 P-Kanal-MOSFET
54, 55, 56, 57 p'''-Anschlußbereiche
5588,, 5599 N-Wannen
60
61, 62 erste leitfähige Schicht
63, 64 isolierende Schicht
65, 66 zweite leitfähige Schicht
6677,, 6688,, 6699,, 7700 Seitenwand-Oxidschichten
71, 72 isolierende Schicht
73, 74 dritte leitfähige Schicht
75, 76 isolierende Schicht

Claims

Patentansprüche
1. SRAM-Speicherzelle mit
(a) einem Auswahl-MOSFET (38; 39) zur Auswahl der SRAM- Speicherzelle, der auf einer Oberfläche eines Halbleitersubstrats (32) planar integriert ist;
(b) einem ersten (42; 43) und einem zweiten (44; 45) in Reihe geschalteten N-Kanal-MOSFET, die entlang einer senkrecht zu der Halbleiteroberfläche verlaufenden Seitenwand eines in das Halbleitersubstrat (32) geätzten Grabens (33; 34) angeordnet sind;
(c) einem ersten (50; 51) und einem zweiten (52; 53) in Reihe geschalteten P-Kanal-MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des geätzten Grabens (33; 34) angeordnet sind;
(d) eine am Boden des geätzten Grabens (33; 34) vorgesehenen ersten leitfähigen Schicht (61; 62) zur elektrischen Verbindung der Source-Anschlussbereiche (47, 55; 49, 57) des zweiten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zwei- ten P-Kanal-MOSFETs (52; 53);
(e) eine von der ersten leitfähigen Schicht (61) isolierte und über der ersten leitfähigen Schicht liegende zweite leit- fähige Schicht (65), die die Gateanschlüsse des zweiten N- Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P- Kanal-MOSFETs (52; 53) bildet;
(f) eine von der zweiten leitfähigen Schicht (65; 66) isolierte und über der zweiten leitfähigen Schicht liegende dritte leitfähige Schicht (73; 74), die die Gateanschlüsse des ersten N-Kanal-MOSFETs (42; 43) und des gegenüberliegen- den ersten P-Kanal-MOSFETs (50; 51) bildet;
(g) eine von der dritten leitfähigen Schicht (73; 74) isolierte und über der dritten leitfähigen Schicht liegende vierte leitfähige Schicht (19; 21) zur elektrischen Verbin- dung der Drain-Anschlussbereiche (15; 17) des ersten N-Kanal- MOSFETs (42; 43) und des gegenüberliegenden zweiten P-Kanal- MOSFETs (50; 51} ;
(h) und mit zwei senkrecht zu der Halbleiteroberfläche ver- laufenden Kontaktierungen, wobei die erste Kontaktierung (77; 79) die erste (61; 62) und dritte (73; 74) leitfähige Schicht und die zweite Kontaktierung (78; 79) die zweite (65; 66) und vierte (19; 21) elektrische Schicht miteinander verbindet.
2. SRAM-Speicherzelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Drain-Anschlussbereiche (15; 17) des ersten N-Kanal- MOSFETs (42; 43) gleichzeitig den Drainanschluss des Auswahl- MOSFETs (38; 39) bildet.
3. SRAM-Speicherzelle nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass der Gate-Anschluss (5; 6) des Auswähl-MOSFETs (38; 39) an eine Wortleitung (5; 6) zur Adressierung der SRAM- Speicherzelle angeschlossen ist.
4. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Wortleitung (5; 6) parallel zu den geätzten Gräben (33; 34) verläuft.
5. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass zwischen den leitfähigen Schichten (61, 65, 73, 19; 62, 66, 74, 21) jeweils dünne Isolierschichten (63, 71, 75; 64, 72, 76) liegen.
6. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die erste (61; 62) und die vierte (19; 21) leitfähige
Schicht aus Wolfram besteht.
7. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die zweite (65; 66) und dritte leitfähige Schicht (73; 74) aus abgeschiedenem Polysilicium besteht.
8. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass an den beiden gegenüberliegenden Seitenwänden des geätzten Grabens (33; 34) eine dünne Gateoxidschicht (67, 68; 69, 70) vorgesehen ist.
9. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c hn e t, dass der Source-Anschlussbereich (37) des Auswahl-MOSFETs (38; 39) an eine Bitleitung (7) zum Einschreiben eines Date - bits in die SRAM-Speicherzelle oder zum Auslesen eines gespeicherten Datenbits aus der SRAM-Speicherzelle angeschlossen ist.
10. SRAM-Speicherzelle nach einem der vorangehenden Ansprü- ehe, d a d u r c h g e k e n n z e i c h n e t, dass die Bitleitung (7) sich in einem rechten Winkel zu dem geätzten Graben (33; 34) erstreckt.
11. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Bitleitung (7) an den Source-Anschlussbereich (37)- des Auswahl-MOSFETs (38; 39) über eine senkrecht zu der Halbleiteroberfläche verlaufende Bitleitungskontaktierung (9) angeschlossen ist.
12. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die integrierte SRAM-Speicherzelle von einer benachbar- ten SRAM-Speicherzelle innerhalb des geätzten Grabens (33; 34) durch einen rechtwinklig zu dem geätzten Graben (33; 34) verlaufenden Trennungsgraben isoliert liegt.
13. SRAM-Speicherzelle nach einem der vorangehenden Ansprü- ehe, d a d u r c h g e k e n n z e i c h n e t, dass der Trennungsgraben aus einem isolierenden Material besteht, in dem leitende Schichten zum Anlegen einer Versorgungsspannung VDD und einer Referenzspannung VSs an die SRAM- Speicherzelle eingebettet sind.
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