EP1166339A1 - Method of processing a monocrystalline semiconductor disk and partially processed semiconductor disk - Google Patents

Method of processing a monocrystalline semiconductor disk and partially processed semiconductor disk

Info

Publication number
EP1166339A1
EP1166339A1 EP00929254A EP00929254A EP1166339A1 EP 1166339 A1 EP1166339 A1 EP 1166339A1 EP 00929254 A EP00929254 A EP 00929254A EP 00929254 A EP00929254 A EP 00929254A EP 1166339 A1 EP1166339 A1 EP 1166339A1
Authority
EP
European Patent Office
Prior art keywords
layer
protective layer
semiconductor wafer
barrier layer
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00929254A
Other languages
German (de)
French (fr)
Inventor
Joachim HÖPFNER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1166339A1 publication Critical patent/EP1166339A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention relates to a method for processing a monocrystalline Si wafer according to the preamble of claim 1 and further comprises a monocrystalline Si wafer having a deposition processes with respect to a sequence of shift at least partially processed before ⁇ the side according to the preamble of claim 12.
  • DRAMs microelectronic memory elements
  • oxide or nitride layers as the storage dielectric, which have a dielectric constant of at most about 8.
  • new capacitor materials dielectrics or ferroelectrics
  • US Pat. No. 5,679,405 describes a method in which, in order to prevent contaminating deposits, an Ar gas stream is passed over the rear side of a semiconductor wafer which is fastened to a substrate holder in a CVD system.
  • US Pat. No. 5,424,224 describes a method in which the back of a semiconductor wafer is protected during the polishing of the front and the edge of the wafer by applying an SiO 2 or Si 3 N protective layer. After the polishing process, the protective layer is removed again.
  • JP 56-83948A describes a method for processing a semiconductor substrate, in which a layer comprising impurities and consisting of a semiconductor material or its oxide is applied to the back of the semiconductor substrate. At a later annealing step, the contamination is distributed in the semiconductor substrate.
  • the present invention is based on the object of applying a method for processing an Si semiconductor wafer. admit, which enables a reduction in the risk of contamination or contamination of the semiconductor wafer during the execution of a tempering step. Furthermore, the invention aims to create an at least partially processed Si semiconductor wafer that is protected against contamination in a subsequent tempering step.
  • the inventive application of the protective layer on the back of the Si semiconductor wafer prevents metal and / or rare earth metal substances from being able to accumulate on the "bare" back of the semiconductor wafer before or during the annealing step and by diffusion into the monocrystalline one during the annealing step You can get material and contaminate it. Such contamination of the semiconductor material is undesirable since it can lead to an impairment of the service life and / or the electrical properties of the components which are produced on the front side of the semiconductor wafer.
  • the protective layer comprises an SiN barrier layer. It has been shown that a nitride layer - in particular with respect to Pt - forms an extremely effective diffusion barrier.
  • the SiN _, barrier layer is preferably covered by a
  • LPCVD Low Pressure Chemical Vapor Deposition
  • Si0 2 buffer layer on the Si semiconductor wafer is expediently placed before the Si 3 N 4 barrier layer is deposited upset. This prevents excessive voltages from building up between the monocrystalline silicon substrate and the Si 3 N 4 barrier layer, which can impair the homogeneity, the mechanical stability and the diffusion barrier effect of the Si 3 N barrier layer.
  • a second preferred embodiment of the method according to the invention is characterized in that the protective layer comprises an SiO 2 barrier layer.
  • the Si0 2 barrier layer also acts to contaminate the monocrystalline Si
  • the protective layer comprises a barrier layer, which is composed of a three-layer structure consisting of a polysilicon layer layer embedded in two SiO 2 layer layers or a multi-layer structure consisting of alternately arranged SiO 2 and polysilicon layer layers.
  • the thickness of the protective layer can be chosen depending on the ver ⁇ applied layer material, type and dose of the substance (s) and the process conditions (in particular of the tempering temperature and duration).
  • the protective layer preferably has a thickness greater than 30 nm, in particular greater than 100 nm.
  • the protective layer is doped with a substance, in particular phosphorus, which acts as an adhesion center for the substance (s) to be kept away from the Si semiconductor substrate.
  • the doping increases the storage or absorption capacity of the protective layer with respect to the substances (s).
  • several layer deposition steps are carried out in the processing of the front side of the Si semiconductor wafer, in which various such substances (metals and / or rare earth metals) are released.
  • Another preferred measure is to intentionally damage the back of the Si semiconductor wafer in a region near the surface before the protective layer is applied.
  • a "damage layer” formed in this way is able to take up and “demobilize” the substances mentioned, and thus - in addition to the protective layer - to counteract diffusion thereof into the monocrystalline Si semiconductor substrate.
  • An N-channel MOS transistor is built on a p-doped Si semiconductor substrate 1 by means of conventional planar-technical methods (layer deposition, layer structuring using lithography and etching techniques, layer doping).
  • An n + -doped drain region 2 is separated from an n + -doped source region 3 via an intermediate channel 4 made of substrate material.
  • a thin gate oxide layer 5 lies above the channel 4.
  • a polysilicon gate electrode 6 is attached to the gate oxide layer 5.
  • a cover oxide layer 7 is deposited, which comprises a contact hole 8.
  • the contact hole 8 is filled with an electrical connection structure 9 (so-called "plug") consisting of polysilicon.
  • a capacitor 10 is reali ⁇ Siert.
  • the capacitor 10 has a lower electrode 11 (so-called “bottom electrode”), an upper electrode 12 and, in between, a high-epsilon dielectric / ferroelectric 13.
  • MOD Metal Organic Deposition
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the high-epsilon dielectric / ferroelectric 13 After the high-epsilon dielectric / ferroelectric 13 has been deposited, it may have to be annealed several times (“conditioned”) in an oxygen-containing atmosphere at temperatures of about 550-800 ° C. To avoid undesirable chemical reactions of the high-epsilon dielectric / ferroelectric 13 with the electrodes 11, 12, these are made of Pt (or another sufficiently temperature-stable and inert material). To produce the electrodes 11, 12, further deposition processes are required before and after the deposition of the high-epsilon dielectric / ferroelectric 13.
  • a continuous barrier layer 14 made of TiN, TaN, Ir, Ir0 2 , MoSi 2 or another suitable material is therefore provided below the lower Pt electrode 11.
  • the barrier layer 14 is also generated by a deposition process (and, if appropriate, a subsequent tempering step), which is carried out according to the layer sequence shown before the deposition of the Pt electrodes 11, 12 and the high-epsilon dielectric / ferroelectric 13.
  • a protective layer 15 is applied to the rear of the Si semiconductor wafer.
  • the protective layer 15 can be produced before, during or after the production of the MOS transistor 2, 3, 4, 5, 6. It must of course be applied prior to the deposition of at least those “novel” substance (s) whose backward penetration into the Si semiconductor wafer is to be prevented in any case. Usually, the protective layer 15 is thus removed before the barrier layer 14 is deposited. generated at the latest before the lower Pt electrode 11 is deposited.
  • the protective layer 15 can consist, for example, of a Si 3 N 4 barrier layer with a thickness of 30 nm or more, which is optionally underlaid with a preferably at least 10 nm thick oxide layer for reducing the voltage in the transition region. Another possibility is to provide a “compressed * and optionally doped SiO 2 barrier layer as protective layer 15. Sandwich layers consisting of a doped polysilicon layer layer embedded in two oxide layer layers and multiple layers consisting of alternating oxide and doped polysilicon layer layers can also be used. Phosphorus can be used as the dopant, the dopant ion (P + ) acting as a complexing agent.
  • Pt electrode material
  • the protective layer 15 can only keep a limited amount of impurities.
  • cleaning steps and / or material removal steps can additionally be provided.
  • Pt or other metal deposits on the protective layer 15 can be removed or at least reduced in quantity.
  • Material can be removed by an etching step in which an outer, highly contaminated layer layer of, for example, less than 10 nm of the protective layer 15 is removed.
  • a nitride protective layer 15 can be etched with HF / HNO3, for example.
  • Both processes cleaning and material removal can be carried out in combination or repeatedly. If several tempering steps are provided, repeated material removal between the individual tempering steps can also be useful to reduce the degree of contamination.
  • the protective layer 15 can also be successively graded according to the number of process steps on the front of the silicon
  • Structures to be applied to semiconductor substrates 1 are removed.
  • This partial and thus repeated removal of the protective layer 15 helps to reduce the contamination of the rear of the pane to an acceptable level.
  • this procedure has the advantage that the most contaminated top layer of the protective layer 15 is removed relatively quickly, and the likelihood of further contamination penetration is thus significantly reduced.
  • the protective layer 15 should be applied sufficiently thickly for successive removal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

The invention relates to a method for processing a monocrystalline silicon semiconductor disk (1), which method comprises an annealing step carried out at a temperature above 550 °C. Prior to annealing a protective layer (15) is applied to the rear side of the silicon semiconductor disk so as to prevent the penetration of metal and/or rare-earth metal substances into the silicon semiconductor disk (1) during annealing.

Description

Beschreibungdescription
Verfahren zur Prozessierung einer monokristallinen Halbleiterscheibe und teilweise prozessierte HalbleiterscheibeProcess for processing a monocrystalline semiconductor wafer and partially processed semiconductor wafer
Die Erfindung betrifft ein Verfahren zur Prozessierung einer monokristallinen Si-Halbleiterscheibe nach dem Oberbegriff des Anspruchs 1 und ferner eine monokristalline Si-Halbleiterscheibe mit einer in bezug auf eine Folge von Schicht- abscheidungsprozessen zumindest teilweise prozessierten Vor¬ derseite nach dem Oberbegriff des Anspruchs 12.The invention relates to a method for processing a monocrystalline Si wafer according to the preamble of claim 1 and further comprises a monocrystalline Si wafer having a deposition processes with respect to a sequence of shift at least partially processed before ¬ the side according to the preamble of claim 12.
Konventionelle mikroelektronische Speicherelemente (DRAMs) benutzen als Speicherdielektrikum meist Oxid- oder Nitrid- schichten, die eine Dielekrizitätskonstante von maximal etwa 8 aufweisen. Zur Verkleinerung des Speicherkondensators sowie zur Herstellung von nichtflüchtigen Speichern (FRAMs) werden "neuartige" Kondensatormaterialien (Dielektrika oder Ferroelektrika) mit deutlich höheren Dielektrizitätskonstan- ten benötigt. Hierfür sind aus der gattungsbildenden Publikation "Neue Dielektrika für Gbit-Speicherchips" von . Hön- lein, Phys . Bl. 55 (1999), Seiten 51-53 die Kondensatormaterialien Pb(Zr,Ti)03 [PZT], SrBi2Ta209 [SBT] , SrTi03 [ST] und (Ba,Sr)Ti03 [BST] bekannt.Conventional microelectronic memory elements (DRAMs) mostly use oxide or nitride layers as the storage dielectric, which have a dielectric constant of at most about 8. In order to reduce the size of the storage capacitor and to manufacture non-volatile memories (FRAMs), "new" capacitor materials (dielectrics or ferroelectrics) with significantly higher dielectric constants are required. The generic publication "New Dielectrics for Gbit Memory Chips" by. Hönlein, Phys. Bl. 55 (1999), pages 51-53 the capacitor materials Pb (Zr, Ti) 0 3 [PZT], SrBi 2 Ta 2 0 9 [SBT], SrTi0 3 [ST] and (Ba, Sr) Ti0 3 [BST ] known.
Die Verwendung dieser neuartigen Hoch-Epsilon-Dielektri- ka/Ferroelektrika bereitet aus verschiedenen Gründen Probleme. Zunächst lassen sich diese neuartigen Materialien nicht mehr mit dem traditionellen Elektrodenmaterial (Poly-)Sili- zium kombinieren. Deshalb müssen inerte Elektrodenmaterialien wie beispielsweise Pt oder leitfähige Oxide (z.B. Ru02) eingesetzt werden. Ferner muß zwischen dem Elektrodenmaterial und der leitfähigen Anschlußstruktur (Plug) zum Transistor eine Diffusionsbarriere (z.B. aus TiN, TaN, Ir, Ir0 und Mo- Si2) eingefügt werden. Schließlich erfordert der Aufbau solcher Strukturen das Abscheiden der neuartigen Hoch-Epsilon-Dielektrika/Ferroelek- trika in einer Sauerstoff-Atmosphäre und das - üblicherweise mehrfache - Tempern der bereits teilweise prozessierten Si- Halbleiterscheibe bei Temperaturen oberhalb 550°C.The use of these new high-epsilon dielectrics / ferroelectrics presents problems for various reasons. First of all, these new materials can no longer be combined with the traditional electrode material (poly) silicon. Inert electrode materials such as Pt or conductive oxides (eg Ru0 2 ) must therefore be used. Furthermore, a diffusion barrier (eg made of TiN, TaN, Ir, Ir0 and Mo-Si 2 ) must be inserted between the electrode material and the conductive connection structure (plug) to the transistor. Finally, the construction of such structures requires the deposition of the new high-epsilon dielectrics / ferroelectrics in an oxygen atmosphere and the - usually multiple - annealing of the partially processed Si semiconductor wafer at temperatures above 550 ° C.
Der Einsatz dieser neuartigen Substanzen (Metalle und Seltenerdmetalle) für das Hoch-Epsilon-Dielektrikum/Ferroelek- trikum, die Elektroden und die Barriereschicht in Verbindung mit dem Erfordernis, hohe, Diffusionsvorgänge begünstigende Prozeßtemperaturen verwenden zu müssen, bedeutet in der Praxis ein erheblich erhöhtes Verunreinigungs- oder Kontaminationsrisiko der Si-Halbleiterscheibe bei der Fertigung.The use of these novel substances (metals and rare earth metals) for the high-epsilon dielectric / ferroelectric, the electrodes and the barrier layer in connection with the need to use high process temperatures which favor diffusion processes means in practice a considerably increased contamination - or risk of contamination of the Si semiconductor wafer during manufacture.
Die US-Patentschrift 5,679,405 beschreibt ein Verfahren, bei dem zur Verhinderung von kontaminierenden Anlagerungen ein Ar-Gasstrom über die Rückseite einer Halbleiterscheibe geleitet wird, welche in einer CVD-Anlage an einem Substrathalter befestigt ist.US Pat. No. 5,679,405 describes a method in which, in order to prevent contaminating deposits, an Ar gas stream is passed over the rear side of a semiconductor wafer which is fastened to a substrate holder in a CVD system.
Die US-Patentschrift 5,424,224 beschreibt ein Verfahren, in welchem die Rückseite einer Halbleiterscheibe während des Polierens der Vorderseite und des Randes der Scheibe durch Aufbringen einer Si02- oder Si3N-Schutzschicht geschützt wird. Nach dem Poliervorgang wird die Schutzschicht wieder entfernt .US Pat. No. 5,424,224 describes a method in which the back of a semiconductor wafer is protected during the polishing of the front and the edge of the wafer by applying an SiO 2 or Si 3 N protective layer. After the polishing process, the protective layer is removed again.
In der Zusammenfassung der japanischen Schrift JP 56-83948A ist ein Verfahren zum Prozessieren eines Halbleitersubstrats beschrieben, bei dem auf die Rückseite des Halbleitersubstrats eine Verunreinigungen enthaltende Schicht bestehend aus einem Halbleitermaterial oder dessen Oxid aufgebracht wird. Bei einem späteren Temperschritt wird die Verunreinigung in dem Halbleitersubstrat verteilt.The summary of Japanese publication JP 56-83948A describes a method for processing a semiconductor substrate, in which a layer comprising impurities and consisting of a semiconductor material or its oxide is applied to the back of the semiconductor substrate. At a later annealing step, the contamination is distributed in the semiconductor substrate.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Prozessierung einer Si-Halbleiterscheibe an- zugeben, das eine Verringerung des Kontaminations- bzw. Verunreinigungsrisikos der Halbleiterscheibe während der Durchführung eines Temperschritts ermöglicht. Ferner zielt die Erfindung darauf ab, eine vorderseitig zumindest teilprozes- sierte Si-Halbleiterscheibe zu schaffen, die gegen eine Kontamination in einem nachfolgenden Temperschritt geschützt ist .The present invention is based on the object of applying a method for processing an Si semiconductor wafer. admit, which enables a reduction in the risk of contamination or contamination of the semiconductor wafer during the execution of a tempering step. Furthermore, the invention aims to create an at least partially processed Si semiconductor wafer that is protected against contamination in a subsequent tempering step.
Diese Aufgabe wird durch die Merkmale der Ansprüche 1 und 12 gelöst.This object is solved by the features of claims 1 and 12.
Durch das erfindungsgemäße Aufbringen der Schutzschicht auf die Rückseite der Si-Halbleiterscheibe wird verhindert, daß sich vor oder während des Temperschrittes Metall- und/oder Seltenerdmetall-Substanzen an der "nackten" Rückseite der Halbleiterscheibe anlagern können und während des Temperschrittes durch Diffusion in das monokristalline Si- Material gelangen und dieses verunreinigen können. Derartige Verunreinigungen des Halbleitermaterials sind unerwünscht, da sie zu einer Beeinträchtigung der Lebensdauer und/oder der elektrischen Eigenschaften der Bauelemente führen können, die auf der Vorderseite der Halbleiterscheibe hergestellt werden.The inventive application of the protective layer on the back of the Si semiconductor wafer prevents metal and / or rare earth metal substances from being able to accumulate on the "bare" back of the semiconductor wafer before or during the annealing step and by diffusion into the monocrystalline one during the annealing step You can get material and contaminate it. Such contamination of the semiconductor material is undesirable since it can lead to an impairment of the service life and / or the electrical properties of the components which are produced on the front side of the semiconductor wafer.
Nach einer ersten bevorzugten Ausführungsform der Erfindung umfaßt die Schutzschicht eine SiN-Sperrschicht . Es hat sich gezeigt, daß eine Nitridschicht - insbesondere gegenüber Pt - eine ausgesprochen wirkungsvolle Diffusionsbarriere bildet .According to a first preferred embodiment of the invention, the protective layer comprises an SiN barrier layer. It has been shown that a nitride layer - in particular with respect to Pt - forms an extremely effective diffusion barrier.
Vorzugsweise wird die SiN_,-Sperrschicht durch einenThe SiN _, barrier layer is preferably covered by a
LPCVD- (Low Pressure Chemical Vapor Deposition-) Prozeß abgelagert. Dadurch wird ein sehr "dichtes" Nitrid mit einer geringen Ätzrate und guten Diffusionssperreigenschaften erhalten.LPCVD (Low Pressure Chemical Vapor Deposition) process deposited. This gives a very "dense" nitride with a low etching rate and good diffusion barrier properties.
Zweckmäßigerweise wird vor der Ablagerung der Si3N4-Sperr- schicht eine Si02-Pufferschicht auf der Si-Halbleiterscheibe aufgebracht. Diese verhindert, daß sich zwischen dem monokristallinen Siliziumsubstrat und der Si3N4-Sperrschicht ü- bermäßige Spannungen aufbauen, welche die Homogenität, die mechanische Stabilität und die Diffusionssperrwirkung der Si3N-Sperrschicht beeinträchtigen können.An Si0 2 buffer layer on the Si semiconductor wafer is expediently placed before the Si 3 N 4 barrier layer is deposited upset. This prevents excessive voltages from building up between the monocrystalline silicon substrate and the Si 3 N 4 barrier layer, which can impair the homogeneity, the mechanical stability and the diffusion barrier effect of the Si 3 N barrier layer.
Eine zweite bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens kennzeichnet sich dadurch, daß die Schutzschicht eine Si02-Sperrschicht umfaßt. Die Si02-Sperrschicht wirkt ebenfalls einer Verunreinigung des monokristallinen Si-A second preferred embodiment of the method according to the invention is characterized in that the protective layer comprises an SiO 2 barrier layer. The Si0 2 barrier layer also acts to contaminate the monocrystalline Si
Halbleitersubstrats entgegen, wobei angenommen wird, daß ihre Wirkung in stärkerem Maße als bei der Si3N4-Sperrschicht auf Einlagerungs- oder Anreicherungsprozesse der fernzuhaltenden Substanz (en) in der Schicht beruht.Semiconductor substrate opposite, it being assumed that their effect is based to a greater extent than with the Si 3 N 4 barrier layer on the incorporation or enrichment processes of the substance (s) to be kept away in the layer.
Bei einer dritten bevorzugten Ausführungsform der Erfindung umfaßt die Schutzschicht eine Sperrschicht, die aus einer Dreischichtstruktur bestehend aus einer in zwei Siθ2-Schicht- lagen eingebetteten Polysilizium-Schichtlage oder einer Mehr- Schichtstruktur bestehend aus alternierend angeordneten Si02- und Polysilizium-Schichtlagen aufgebaut ist.In a third preferred embodiment of the invention, the protective layer comprises a barrier layer, which is composed of a three-layer structure consisting of a polysilicon layer layer embedded in two SiO 2 layer layers or a multi-layer structure consisting of alternately arranged SiO 2 and polysilicon layer layers.
Die Dicke der Schutzschicht kann in Abhängigkeit von dem ver¬ wendeten Schichtmaterial, Art und Dosis der Substanz (en) und den Prozeßbedingungen (insbesondere Temperatur und Zeitdauer des Temperschrittes) gewählt werden. Vorzugsweise weist die Schutzschicht eine Dicke größer als 30 nm, insbesondere größer als 100 nm auf.The thickness of the protective layer can be chosen depending on the ver ¬ applied layer material, type and dose of the substance (s) and the process conditions (in particular of the tempering temperature and duration). The protective layer preferably has a thickness greater than 30 nm, in particular greater than 100 nm.
Eine weitere mit Vorteil eingesetzte Maßnahme kennzeichnet sich dadurch, daß die Schutzschicht mit einem als Haftzentrum für die vom Si-Halbleitersubstrat fernzuhaltenden Substanz (en) wirkenden Stoff, insbesondere Phosphor dotiert wird. Durch die Dotierung wird die Einlagerungs- bzw. Auf- nahmefähigkeit der Schutzschicht bezüglich der Substanzen (en) erhöht . Üblicherweise werden bei der Prozessierung der Vorderseite der Si-Halbleiterscheibe mehrere Schichtabscheidungsschritte ausgeführt, bei denen verschiedene derartige Substanzen (Metalle und/oder Seltenerdmetalle) freigesetzt werden. Nach einer vorteilhaften Verfahrensführung kann vorgesehen sein, die Schutzschicht nach einem Schichtabscheideprozeß einer Reinigung zur Entfernung angelagerter Substanzen zu unterziehen und/oder die Schutzschicht zur Entfernung eines höher kontaminierten Oberflächenbereichs nach einem Schichtabschei- deprozeß oder zwischen zwei Temperschritten teilweise abzutragen. Dadurch wird erreicht, daß der Belegungs- bzw. Anreicherungsgrad der Schutzschicht mit kontaminierenden Substanzen vor dem folgenden Temperschritt reduziert wird.Another measure which is advantageously used is characterized in that the protective layer is doped with a substance, in particular phosphorus, which acts as an adhesion center for the substance (s) to be kept away from the Si semiconductor substrate. The doping increases the storage or absorption capacity of the protective layer with respect to the substances (s). Usually, several layer deposition steps are carried out in the processing of the front side of the Si semiconductor wafer, in which various such substances (metals and / or rare earth metals) are released. According to an advantageous method, provision can be made for the protective layer to be subjected to cleaning to remove attached substances after a layer deposition process and / or for the layer to be removed to remove a more highly contaminated surface area after a layer deposition process or between two tempering steps. It is thereby achieved that the degree of coverage of the protective layer with contaminating substances is reduced before the subsequent tempering step.
Eine weitere bevorzugte Maßnahme besteht darin, die Rückseite der Si-Halbleiterscheibe vor dem Aufbringen der Schutzschicht in einem oberflächennahen Bereich gewollt zu schädigen. Eine auf diese Weise gebildete "Schädigungsschicht" ist in der Lage, die erwähnten Substanzen aufzunehmen und zu "demobilisie- ren", und damit - zusätzlich zu der Schutzschicht - einem Eindiffundieren derselben in das monokristalline Si-Halb- leitersubstrat entgegenzuwirken.Another preferred measure is to intentionally damage the back of the Si semiconductor wafer in a region near the surface before the protective layer is applied. A "damage layer" formed in this way is able to take up and "demobilize" the substances mentioned, and thus - in addition to the protective layer - to counteract diffusion thereof into the monocrystalline Si semiconductor substrate.
Die Erfindung wird nachfolgend in beispielhafter Weise anhand der Zeichnung erläutert. In dieser zeigt die einzige Figur in schematischer Weise die Schichtfolge einer in einer Si- Halbleiterscheibe ausgebildeten DRAM-Speicherzelle mit Schalttransistor und Hoch-Epsilon- oder ferroelektrischem Stack-Kondensator .The invention is explained below by way of example with reference to the drawing. In this, the only figure shows schematically the layer sequence of a DRAM memory cell formed in a Si semiconductor wafer with a switching transistor and high-epsilon or ferroelectric stack capacitor.
Auf einem p-dotierten Si-Halbleitersubstrat 1 ist mittels üblicher planartechnischer Verfahren (Schichtabscheidung, Schichtstrukturierung unter Verwendung von Lithographie- und Ätztechniken, Schichtdotierung) ein N-Kanal MOS-Transistor aufgebaut. Ein n+-dotierter Drain-Bereich 2 ist von einem n+-dotierten Source-Bereich 3 über einen zwischenliegenden Kanal 4 aus Substratmaterial getrennt. Oberhalb des Kanals 4 liegt eine dünne Gateoxidschicht 5. Auf der Gateoxidschicht 5 ist eine Polysilizium-Gateelektrode 6 angebracht.An N-channel MOS transistor is built on a p-doped Si semiconductor substrate 1 by means of conventional planar-technical methods (layer deposition, layer structuring using lithography and etching techniques, layer doping). An n + -doped drain region 2 is separated from an n + -doped source region 3 via an intermediate channel 4 made of substrate material. A thin gate oxide layer 5 lies above the channel 4. A polysilicon gate electrode 6 is attached to the gate oxide layer 5.
Oberhalb des beschriebenen MOS-Transistors 2, 3, 4, 5, 6 ist eine Deckoxidschicht 7 abgelagert, welche ein Kontaktloch 8 umfaßt. Das Kontaktloch 8 ist mit einer elektrischen Anschlußstruktur 9 (sog. "plug") bestehend aus Polysilizium gefüllt .Above the described MOS transistor 2, 3, 4, 5, 6, a cover oxide layer 7 is deposited, which comprises a contact hole 8. The contact hole 8 is filled with an electrical connection structure 9 (so-called "plug") consisting of polysilicon.
Aufbau und Herstellungsweise der gezeigten Struktur sind bekannt. Statt des hier dargestellten MOS-Transistors 2, 3, 4, 5, 6 kann auch ein Bipolar-Transistor oder ein sonstiges monolithisches Halbleiter-Funktionselement vorgesehen sein.Structure and method of manufacture of the structure shown are known. Instead of the MOS transistor 2, 3, 4, 5, 6 shown here, a bipolar transistor or another monolithic semiconductor functional element can also be provided.
Oberhalb der Deckoxidschicht 7 ist ein Kondensator 10 reali¬ siert .Above the covering oxide layer 7, a capacitor 10 is reali ¬ Siert.
Der Kondensator 10 weist eine untere Elektrode 11 (sog. "Bottom-Elektrode"), eine obere Elektrode 12 und zwischenliegend ein Hoch-Epsilon-Dielektrikum/Ferroelektrikum 13 auf.The capacitor 10 has a lower electrode 11 (so-called “bottom electrode”), an upper electrode 12 and, in between, a high-epsilon dielectric / ferroelectric 13.
Das Hoch-Epsilon-Dielektrikum/Ferroelektrikum 13, beispielsweise PZT, SBT, ST oder BST, wird durch einen MOD (Metal Or- ganic Deposition) , einen MOCVD (Metal Organic Chemical Vapor Deposition) Prozeß oder einen Sputterprozeß abgeschieden.The high-epsilon dielectric / ferroelectric 13, for example PZT, SBT, ST or BST, is deposited by a MOD (Metal Organic Deposition), a MOCVD (Metal Organic Chemical Vapor Deposition) process or a sputtering process.
Nach dem Abscheiden des Hoch-Epsilon-Dielektrikums/Ferro- elektrikums 13 muß dieses in einer Sauerstoff-haltigen Atmosphäre bei Temperaturen von etwa 550 - 800°C gegebenenfalls mehrfach getempert ( "konditioniert" ) werden. Zur Vermeidung einer unerwünschten chemischen Reaktionen des Hoch-Epsilon- Dielektrikums/Ferroelektrikums 13 mit den Elektroden 11, 12 werden diese aus Pt (oder einem anderen ausreichend temperaturstabilen und inerten Material) gefertigt. Zur Herstellung der Elektroden 11, 12 sind weitere Abscheideprozesse vor und nach dem Abscheiden des Hoch-Epsilon- Dielektrikums/Ferroelektrikums 13 erforderlich.After the high-epsilon dielectric / ferroelectric 13 has been deposited, it may have to be annealed several times (“conditioned”) in an oxygen-containing atmosphere at temperatures of about 550-800 ° C. To avoid undesirable chemical reactions of the high-epsilon dielectric / ferroelectric 13 with the electrodes 11, 12, these are made of Pt (or another sufficiently temperature-stable and inert material). To produce the electrodes 11, 12, further deposition processes are required before and after the deposition of the high-epsilon dielectric / ferroelectric 13.
Da bei dem erwähnten Temperschritt kann z.B. Bi, Ba, Sr aus dem Hoch-Epsilon-Dielektrikum/Ferroelektrikum 13 durch die untere Pt Elektrode 11 hindurchdiffundieren. Ferner weist Pt bei Temperaturen oberhalb etwa 550 °C eine hohe Diffusionsfä- higkeit in Si auf. Zum Schutz der Anschlußstruktur 9 ist daher unterhalb der unteren Pt-Elektrode 11 eine durchgängige Barriereschicht 14 aus TiN, TaN, Ir, Ir02, MoSi2 oder einem anderen geeigneten Material vorgesehen. Auch die Barriereschicht 14 wird durch einen Abscheideprozeß (und gegebenen- falls einem nachfolgenden Temperschritt) erzeugt, welcher gemäß der dargestellten Schichtfolge vor dem Abscheiden der Pt- Elektroden 11, 12 und des Hoch-Epsilon-Dielektrikums/Ferro- elektrikums 13 ausgeführt wird.Since, for example, Bi, Ba, Sr can diffuse out of the high-epsilon dielectric / ferroelectric material 13 through the lower Pt electrode 11 in the aforementioned tempering step. Pt also has a high diffusibility in Si at temperatures above about 550 ° C. To protect the connection structure 9, a continuous barrier layer 14 made of TiN, TaN, Ir, Ir0 2 , MoSi 2 or another suitable material is therefore provided below the lower Pt electrode 11. The barrier layer 14 is also generated by a deposition process (and, if appropriate, a subsequent tempering step), which is carried out according to the layer sequence shown before the deposition of the Pt electrodes 11, 12 and the high-epsilon dielectric / ferroelectric 13.
Sämtliche der für den Kondensator- und Barriereschichtaufbau benötigten "neuartigen" Substanzen (Metalle und Seltenerdmetalle) könnten bei den erwähnten Abscheideprozessen auch direkt mit der - üblicherweise freiliegenden - Rückseite der Si-Halbleiterscheibe in Kontakt kommen. Um zu verhindern, daß sich diese Substanzen rückseitig an das Si-Halbleitersub- strat 1 anlagern und dann bei dem oder den nachfolgenden Temperschritt (en) in dieses eindiffundieren, ist auf der Rückseite der Si-Halbleiterscheibe eine Schutzschicht 15 angebracht .All of the "new" substances (metals and rare earth metals) required for the construction of the capacitor and barrier layer could also come into direct contact with the - usually exposed - back of the Si semiconductor wafer in the aforementioned deposition processes. In order to prevent these substances from attaching to the rear of the Si semiconductor substrate 1 and then diffusing into it during the subsequent tempering step (s), a protective layer 15 is applied to the rear of the Si semiconductor wafer.
Die Schutzschicht 15 kann vor, während oder nach der Herstellung des MOS-Transistors 2, 3, 4, 5, 6, erzeugt werden. Sie muß selbstverständlich vor der Ablagerung zumindest derjenigen „neuartigen* Substanz (en) , deren rückseitiges Eindringen in die Si-Halbleiterscheibe auf alle Fälle verhindert werden soll, angebracht werden. Üblicherweise wird die Schutzschicht 15 also vor der Ablagerung der Barriereschicht 14 o- der spätestens vor der Ablagerung der unteren Pt-Elektrode 11 erzeugt .The protective layer 15 can be produced before, during or after the production of the MOS transistor 2, 3, 4, 5, 6. It must of course be applied prior to the deposition of at least those “novel” substance (s) whose backward penetration into the Si semiconductor wafer is to be prevented in any case. Usually, the protective layer 15 is thus removed before the barrier layer 14 is deposited. generated at the latest before the lower Pt electrode 11 is deposited.
Die Schutzschicht 15 kann beispielsweise aus einer Si3N4- Sperrschicht einer Dicke von 30 nm oder mehr bestehen, der in optionaler Weise eine vorzugsweise wenigstens 10 nm dicke 0- xidschicht zum Spannungsabbau im Übergangsbereich unterlegt ist. Eine weitere Möglichkeit besteht darin, als Schutzschicht 15 eine „verdichtete* und gegebenenfalls dotierte Si02-Sperrschicht vorzusehen. Ferner sind Sandwich-Schichten bestehend aus einer in zwei Oxid-Schichtlagen eingebetteten, dotierten Polysilizium-Schichtlage und Mehrfachschichten bestehend aus alternierenden Oxid- und dotierten Polysilizium- Schichtlagen einsetzbar. Als Dotierstoff kann u.a. Phosphor verwendet werden, wobei das Dotierstoffion (P+) als Komplexbildner wirkt.The protective layer 15 can consist, for example, of a Si 3 N 4 barrier layer with a thickness of 30 nm or more, which is optionally underlaid with a preferably at least 10 nm thick oxide layer for reducing the voltage in the transition region. Another possibility is to provide a “compressed * and optionally doped SiO 2 barrier layer as protective layer 15. Sandwich layers consisting of a doped polysilicon layer layer embedded in two oxide layer layers and multiple layers consisting of alternating oxide and doped polysilicon layer layers can also be used. Phosphorus can be used as the dopant, the dopant ion (P + ) acting as a complexing agent.
In der Praxis hat sich herausgestellt, daß unter den erwähnten Substanzen Pt (Elektrodenmaterial) eine besonders hohe Kontaminationsneigung zeigt. Bei einer Dicke der Schutzschicht größer als 30 nm konnte die Kontamination des monokristallinen Siliziums bezüglich Pt merklich und bei einer Sichtdicke größer als 100 nm um mehrere Größenordnungen reduziert werden.In practice it has been found that Pt (electrode material) has a particularly high tendency to contaminate among the substances mentioned. With a thickness of the protective layer greater than 30 nm, the contamination of the monocrystalline silicon with respect to Pt could be markedly reduced and with a visible thickness greater than 100 nm by several orders of magnitude.
Allerdings kann die Schutzschicht 15 gemäß ihrer Schichtdicke, den verwendeten Prozeßparametern (z.B. Temperatur und Zeitdauer des Temperschrittes) sowie der Umgebungsdosis der kontaminierenden Substanz (en) stets nur eine begrenzte Menge an Verunreinigungen abhalten. Um den Verunreinigungsgrad in dem Si-Halbleitersubstrat 1 auch bei geringen Schichtdicken oder ungünstigen Prozeßbedingungen (z.B. häufigem Tempern, langen Temper-Zeitdauern, hohen Temper-Temperaturen) gering zu halten, können zusätzlich Reinigungsschritte und/oder Ma- terialabtragungsschritte vorgesehen sein. Durch eine Reinigung nach dem Abscheideprozeß mit Königswasser können Pt oder andere Metallanlagerungen an der Schutzschicht 15 abgelöst oder zumindest mengenmäßig reduziert werden.However, according to its layer thickness, the process parameters used (for example temperature and duration of the tempering step) and the ambient dose of the contaminating substance (s), the protective layer 15 can only keep a limited amount of impurities. In order to keep the degree of contamination in the Si semiconductor substrate 1 low even in the case of small layer thicknesses or unfavorable process conditions (for example frequent tempering, long tempering times, high tempering temperatures), cleaning steps and / or material removal steps can additionally be provided. By cleaning after the deposition process with aqua regia, Pt or other metal deposits on the protective layer 15 can be removed or at least reduced in quantity.
Eine Materialabtragung kann durch einen Ätzschritt erfolgen, bei dem eine äußere, stark kontaminierte Schichtlage von beispielsweise weniger als 10 nm der Schutzschicht 15 entfernt wird. Eine Nitrid-Schutzschicht 15 kann beispielsweise mit HF/HNO3 geätzt werden.Material can be removed by an etching step in which an outer, highly contaminated layer layer of, for example, less than 10 nm of the protective layer 15 is removed. A nitride protective layer 15 can be etched with HF / HNO3, for example.
Beide Prozesse (Reinigung und Materialabtragung) können sowohl in Kombination als auch wiederholt ausgeführt werden. Sind mehrere Temperschritte vorgesehen, kann auch ein zwi- sehen den einzelnen Temperschritten durchgeführter wiederholter Materialabtrag zur Reduzierung des Verunreinigungsgrades sinnvoll sein.Both processes (cleaning and material removal) can be carried out in combination or repeatedly. If several tempering steps are provided, repeated material removal between the individual tempering steps can also be useful to reduce the degree of contamination.
Die Schutzschicht 15 kann auch sukzessiv, abgestuft nach der Prozeßschrittzahl der auf die Vorderseite des Si-The protective layer 15 can also be successively graded according to the number of process steps on the front of the silicon
Halbleitersubstrats 1 aufzubringenden Strukturen, abgetragen werden. Dieses teilweise und somit wiederholte Entfernen der Schutzschicht 15 trägt dazu bei, die Verunreinigung der Scheibenrückseite auf ein vertretbares Maß zu senken. Insbe- sondere hat diese Vorgehensweise den Vorteil, daß die jeweils am stärksten verunreinigte oberste Schicht der Schutzschicht 15 relativ schnell entfernt wird und somit die Wahrscheinlichkeit eines weiteren Eindringen der Kontaminationen deutlich verringert ist. Die Schutzschicht 15 sollte für ein suk- zessives Entfernen ausreichend dick aufgetragen werden.Structures to be applied to semiconductor substrates 1 are removed. This partial and thus repeated removal of the protective layer 15 helps to reduce the contamination of the rear of the pane to an acceptable level. In particular, this procedure has the advantage that the most contaminated top layer of the protective layer 15 is removed relatively quickly, and the likelihood of further contamination penetration is thus significantly reduced. The protective layer 15 should be applied sufficiently thickly for successive removal.
Bei Verwendung einer Schutzschicht 15 bestehend aus einer Nitrid-Sperrschicht und einer Oxid-Pufferschicht sowie der genannten Reinigungs- und Materialabtragungsschritte konnte nach einem Entfernen dieser Schichten mittels TRXRF (Total Reflexion X-Ray Fluorescence) nachgewiesen werden, daß der Pt-Verunreinigungsgrad des Si-Halbleitersubstrats 1 bei einer Scheibendicke von 1 mm kleiner als 1011 Atome/cm2 war. When using a protective layer 15 consisting of a nitride barrier layer and an oxide buffer layer and the cleaning and material removal steps mentioned, it was possible to demonstrate after removing these layers by means of TRXRF (Total Reflection X-Ray Fluorescence) that the Pt contamination degree of the Si semiconductor substrate 1 was less than 10 11 atoms / cm 2 with a wafer thickness of 1 mm.

Claims

Patentansprüche claims
1. Verfahren zur Prozessierung einer monokristallinen Si- Halbleiterscheibe (1), bei dem die Si-Halbleiterscheibe (1) einem Temperschritt bei einer Temperatur von über 550 °C unterzogen wird, d a d u r c h g e k e n n z e i c h n e t, daß zuvor auf die Rückseite der Si-Halbleiterscheibe (1) eine Schutzschicht (15) gegen das Eindringen einer oder mehrerer Metall- und/oder Seltenerdmetall-Substanzen während des Temperschritts in die Si-Halbleiterscheibe (1) aufgebracht wird.1. A method for processing a monocrystalline Si semiconductor wafer (1), in which the Si semiconductor wafer (1) is subjected to a tempering step at a temperature of over 550 ° C, characterized in that previously on the back of the Si semiconductor wafer (1) a protective layer (15) is applied to prevent the penetration of one or more metal and / or rare earth metal substances into the Si semiconductor wafer (1) during the tempering step.
2. Verfahren nach Anspruch 1, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) eine Si3N4-Sperrschicht umfaßt.2. The method according to claim 1, characterized in that the protective layer (15) comprises an Si 3 N 4 barrier layer.
3. Verfahren nach Anspruch 2, d a d u r ch g e k e n n z e i c h n e t, daß die Si3N4-Sperrschicht durch einen LPCVD-Prozeß abgela- gert wird.3. The method according to claim 2, characterized in that the Si 3 N 4 barrier layer is deposited by an LPCVD process.
4. Verfahren nach einem der Ansprüche 2 und 3, d a d u r ch g e k e n n z e i c h n e t, daß das Aufbringen der Schutzschicht (15) die Schritte - Ablagern einer Si02-Pufferschicht; und4. The method according to any one of claims 2 and 3, characterized in that the application of the protective layer (15) comprises the steps - depositing an Si0 2 buffer layer; and
- Ablagern einer SiN4-Sperrschicht auf der Si02-Pufferschicht umfaßt.- Deposition of a SiN 4 barrier layer on the Si0 2 buffer layer comprises.
5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) eine Si02-Sperrschicht umfaßt.5. The method according to any one of the preceding claims, characterized in that the protective layer (15) comprises a Si0 2 barrier layer.
6. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) eine Sperrschicht umfaßt, die aus einer Dreischichtstruktur bestehend aus einer in zwei Si02- Schichtlagen eingebetteten Polysilizium-Schichtlage oder ei- ner Mehrschichtstruktur bestehend aus alternierend angeordneten Si02- und Polysilizium-Schichtlagen aufgebaut ist.6. The method according to any one of the preceding claims, characterized in that the protective layer (15) comprises a barrier layer consisting of a three-layer structure consisting of a polysilicon layer layer embedded in two Si0 2 layer layers or egg ner multilayer structure consisting of alternating Si0 2 and polysilicon layers is constructed.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) eine Dicke größer als 30 nm, insbesondere größer als 100 nm aufweist.7. The method according to any one of the preceding claims, that the protective layer (15) has a thickness greater than 30 nm, in particular greater than 100 nm.
8. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) mit einem als Haftzentrum für die fernzuhaltende (n) Substanz (en) wirkenden Stoff, insbesondere Phosphor dotiert wird.8. The method according to any one of the preceding claims, that the protective layer (15) is doped with a substance, in particular phosphorus, that acts as an adhesion center for the substance (s) to be kept away.
9. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) nach einem Schichtabscheideprozeß einer Reinigung zur Entfernung angelagerter Substanzen unterzogen wird.9. The method according to any one of the preceding claims, that the protective layer (15) is subjected to a cleaning process to remove accumulated substances after a layer deposition process.
10. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Schutzschicht (15) nach einem Schichtabscheideprozeß und/oder zwischen zwei Temperschritten zur Entfernung eines kontaminierten Oberflächenbereichs teilweise abgetragen wird.10. The method according to any one of the preceding claims, that the protective layer (15) is partially removed after a layer deposition process and / or between two tempering steps to remove a contaminated surface area.
11. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r ch g e k e n n z e i c h n e t, daß die Rückseite der Si-Halbleiterscheibe (1) vor dem Auf- bringen der Schutzschicht (15) in einem oberflächennahen Bereich geschädigt wird.11. The method according to any one of the preceding claims, so that the back of the Si semiconductor wafer (1) is damaged in a region close to the surface before the protective layer (15) is applied.
12. Monokristalline Si-Halbleiterscheibe mit einer in bezug auf eine Folge von Schichtabscheidungsprozessen zumindest teilweise prozessierten Vorderseite, d a d u r c h g e k e n n z e i c h n e t, dass auf der Rückseite der Si-Halbleiterscheibe (1) eine Schutzschicht (15) gegen das Eindringen einer oder mehrerer Metall- und/oder Seltenerdmetall-Substanzen in die Si- Halbleiterscheibe (1) aufgebracht ist, welche eine Si3N4- Sperrschicht umfasst und/oder eine Sperrschicht umfasst, die aus einer Dreischichtstruktur bestehend aus einer in zwei Si02-Schichtlagen eingebetteten Polysilizium-Schichtlage oder einer Mehrschichtstruktur bestehend aus alternierend angeordneten Si02- und Polysilizium-Schichtlagen aufgebaut ist. 12. Monocrystalline Si semiconductor wafer with a front side that is at least partially processed in relation to a sequence of layer deposition processes, characterized in that that on the back of the Si semiconductor wafer (1) a protective layer (15) against the penetration of one or more metal and / or rare earth metal substances into the Si semiconductor wafer (1) is applied, which comprises an Si 3 N 4 barrier layer and / or comprises a barrier layer which is constructed from a three-layer structure consisting of a polysilicon layer layer embedded in two Si0 2 layer layers or a multilayer structure consisting of alternately arranged Si0 2 and polysilicon layer layers.
EP00929254A 1999-04-01 2000-03-24 Method of processing a monocrystalline semiconductor disk and partially processed semiconductor disk Withdrawn EP1166339A1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19915078 1999-04-01
DE19915078A DE19915078A1 (en) 1999-04-01 1999-04-01 Process for processing a monocrystalline semiconductor wafer and partially processed semiconductor wafer
PCT/DE2000/000938 WO2000060646A1 (en) 1999-04-01 2000-03-24 Method of processing a monocrystalline semiconductor disk and partially processed semiconductor disk

Publications (1)

Publication Number Publication Date
EP1166339A1 true EP1166339A1 (en) 2002-01-02

Family

ID=7903385

Family Applications (1)

Application Number Title Priority Date Filing Date
EP00929254A Withdrawn EP1166339A1 (en) 1999-04-01 2000-03-24 Method of processing a monocrystalline semiconductor disk and partially processed semiconductor disk

Country Status (7)

Country Link
US (1) US6531378B2 (en)
EP (1) EP1166339A1 (en)
JP (1) JP2002541661A (en)
KR (1) KR100451451B1 (en)
CN (1) CN1155054C (en)
DE (1) DE19915078A1 (en)
WO (1) WO2000060646A1 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2369490A (en) * 2000-11-25 2002-05-29 Mitel Corp Prevention of wafer distortion when annealing thin films
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
US7727581B2 (en) * 2004-03-17 2010-06-01 Essilor International Compagnie Generale D' Optique Process for applying a coating on an optical lens face and implementation system
US7095095B2 (en) * 2004-06-28 2006-08-22 Micron Technology, Inc. Semiconductor constructions
US7737004B2 (en) * 2006-07-03 2010-06-15 Semiconductor Components Industries Llc Multilayer gettering structure for semiconductor device and method
JP2010212589A (en) * 2009-03-12 2010-09-24 Renesas Electronics Corp Manufacturing method of semiconductor device
KR101087797B1 (en) * 2010-06-15 2011-11-30 주식회사 하이닉스반도체 Method for processing wafer
CN102290349A (en) * 2010-06-21 2011-12-21 无锡华润上华半导体有限公司 Semiconductor structure and forming method thereof
CN105336568A (en) * 2014-07-10 2016-02-17 北大方正集团有限公司 Rapid annealing method of power device and the power device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3494809A (en) * 1967-06-05 1970-02-10 Honeywell Inc Semiconductor processing
DD286459A5 (en) * 1987-03-19 1991-01-24 Akademie Der Wissenschaften Der Ddr,De PROCESS FOR PREPARING MOS COMPONENTS WITH SIO LOW 2-SI LOW 3N LOW 4-ISOLATOR LAYERS
JPH09223698A (en) * 1996-02-16 1997-08-26 Nec Corp Semiconductor substrate and method for manufacturing semiconductor device using it

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053335A (en) * 1976-04-02 1977-10-11 International Business Machines Corporation Method of gettering using backside polycrystalline silicon
JPS5469964A (en) * 1977-11-15 1979-06-05 Toshiba Corp Production of semiconductor device
JPS5683948A (en) * 1979-12-12 1981-07-08 Sony Corp Processing of semiconductor
AT380974B (en) * 1982-04-06 1986-08-11 Shell Austria METHOD FOR SETTING SEMICONDUCTOR COMPONENTS
JP2575545B2 (en) * 1990-07-05 1997-01-29 株式会社東芝 Method for manufacturing semiconductor device
US5133284A (en) 1990-07-16 1992-07-28 National Semiconductor Corp. Gas-based backside protection during substrate processing
JP2726583B2 (en) * 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 Semiconductor substrate
US5223734A (en) * 1991-12-18 1993-06-29 Micron Technology, Inc. Semiconductor gettering process using backside chemical mechanical planarization (CMP) and dopant diffusion
US5296385A (en) * 1991-12-31 1994-03-22 Texas Instruments Incorporated Conditioning of semiconductor wafers for uniform and repeatable rapid thermal processing
JPH06104268A (en) * 1992-09-21 1994-04-15 Mitsubishi Electric Corp Semiconductor substrate having gettering effect and its manufacturing method
US5424224A (en) 1993-01-19 1995-06-13 Texas Instruments Incorporated Method of surface protection of a semiconductor wafer during polishing
US5716875A (en) * 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
JP2943728B2 (en) * 1996-10-18 1999-08-30 日本電気株式会社 Method for manufacturing semiconductor device
DE19648498C1 (en) * 1996-11-22 1998-06-10 Steag Micro Tech Gmbh Device for treating substrates, in particular semiconductor wafers
JP3114643B2 (en) * 1997-02-20 2000-12-04 日本電気株式会社 Semiconductor substrate structure and manufacturing method
JP3279532B2 (en) * 1998-11-06 2002-04-30 日本電気株式会社 Method for manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3494809A (en) * 1967-06-05 1970-02-10 Honeywell Inc Semiconductor processing
DD286459A5 (en) * 1987-03-19 1991-01-24 Akademie Der Wissenschaften Der Ddr,De PROCESS FOR PREPARING MOS COMPONENTS WITH SIO LOW 2-SI LOW 3N LOW 4-ISOLATOR LAYERS
JPH09223698A (en) * 1996-02-16 1997-08-26 Nec Corp Semiconductor substrate and method for manufacturing semiconductor device using it
US5973386A (en) * 1996-02-16 1999-10-26 Nec Corporation Semiconductor substrate having silicon oxide layers formed between polysilicon layers

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 199, no. 712 25 November 1997 (1997-11-25) *
See also references of WO0060646A1 *

Also Published As

Publication number Publication date
CN1346511A (en) 2002-04-24
JP2002541661A (en) 2002-12-03
US6531378B2 (en) 2003-03-11
KR100451451B1 (en) 2004-10-06
WO2000060646A1 (en) 2000-10-12
CN1155054C (en) 2004-06-23
KR20020010589A (en) 2002-02-04
US20020086532A1 (en) 2002-07-04
DE19915078A1 (en) 2000-10-12

Similar Documents

Publication Publication Date Title
DE19928280B4 (en) Ferroelectric capacitor and method of making the same
DE10014315B4 (en) Method for producing a semiconductor memory
DE10228765A1 (en) Manufacture of an embedded ferroelectric memory cell
DE10131716B4 (en) A method of manufacturing a capacitor for a semiconductor memory device by a two-stage thermal treatment
WO2000039842A1 (en) Capacitor electrode structure
WO2000060646A1 (en) Method of processing a monocrystalline semiconductor disk and partially processed semiconductor disk
KR19990083292A (en) Method for fabricating ferroelectric integrated circuits
DE10228528A1 (en) Diffusion barrier film and its manufacturing process, semiconductor memory and its manufacturing process
EP0867926B1 (en) Capacitor electrode made of platinum metal
DE10032210B4 (en) Capacitor for semiconductor memory device and method for its production
EP1113488A2 (en) Method of manufacturing a structured metal oxide containing layer
EP1182698A2 (en) Barrier layer for a storage capacitor
DE19911150C1 (en) Microelectronic structure, especially semiconductor memory, production comprising physically etching a conductive layer from a substrate such that removed material is transferred onto a layer structure side wall
DE19958200B4 (en) Microelectronic structure and method for its production
EP1277230B1 (en) Method for producing capacitor structures
EP1394843A2 (en) Barrier layer and method of supressing diffusion during processing of semiconductor devices
DE10121657B4 (en) Microelectronic structure with hydrogen barrier layer
EP1111083A2 (en) Process for makinga structured metal layer
WO2002026906A1 (en) Method for chemical-mechanical polishing of layers made from metals from the platinum group
DE10164741A1 (en) Multiple deposition of metal layers to produce the upper capacitor electrode of a trench capacitor
WO2000034988A1 (en) Microelectronic structure
DE10009762B4 (en) Manufacturing process for a storage capacitor with a dielectric based on strontium bismuth tantalate
EP1202332B1 (en) Contact structure for a ferroelectric capacitor and method of manufacturing
DE19860080B4 (en) Microelectronic structure
DE19811068C1 (en) IC capacitor having tantalum nitride barrier layer containing a transition metal and/or a lanthanide

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20010824

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE

RBV Designated contracting states (corrected)

Designated state(s): DE FR GB IE IT

17Q First examination report despatched

Effective date: 20040831

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20050111