EP1103169A1 - Carte de circuits imprimes - Google Patents

Carte de circuits imprimes

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Publication number
EP1103169A1
EP1103169A1 EP99936698A EP99936698A EP1103169A1 EP 1103169 A1 EP1103169 A1 EP 1103169A1 EP 99936698 A EP99936698 A EP 99936698A EP 99936698 A EP99936698 A EP 99936698A EP 1103169 A1 EP1103169 A1 EP 1103169A1
Authority
EP
European Patent Office
Prior art keywords
holes
wires
card
zone
blind
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP99936698A
Other languages
German (de)
English (en)
Inventor
Michel Bremond
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maine Circuits Imprimes
Original Assignee
Maine Circuits Imprimes
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Maine Circuits Imprimes filed Critical Maine Circuits Imprimes
Publication of EP1103169A1 publication Critical patent/EP1103169A1/fr
Ceased legal-status Critical Current

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    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
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    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
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    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
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    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
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    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Definitions

  • the invention relates to printed circuit boards, in particular of high density.
  • a multilayer printed circuit board is made of a stack of alternately conductive and insulating layers fixed together.
  • Each insulating layer is commonly made of a glass fabric and a resin while each conductive layer is commonly made of a metallic network of copper formed on one side of an insulating layer.
  • two neighboring conductive layers are formed on the two respective faces of one insulating layer on two, which then constitutes a laminate (state C of the layer).
  • the other insulating layers constitute prepregs (pre-preg in English) corresponding to state B of the insulating layers.
  • This stack is heated and pressed so as to make a compact card.
  • the card is pierced with connection holes, which are wholly or partly made of holes traversing the entire card.
  • Each of these holes crosses superimposed metal areas, formed in the metal layers which are to be connected to the hole.
  • certain laminates carry through holes for the connection of the metallic layers which they carry. These holes may exist in interior laminates and are called buried holes. They can also exist in at least one of the exterior laminates and are then called blind holes. At least one of the two main exterior faces of the card can be made of an etched conductive layer to form connection pads for components, including integrated circuit packages. The pads are therefore distributed in more or less large zones intended for the connection of respective components.
  • the very high integration of current integrated circuits means that they can have a very large number of input-output terminals (more than five hundred) distributed over a small area (only a few square centimeters), therefore according to a high density.
  • the current technique consists in using housings of the type with a grid of solder balls also known by the name of BGA (Bail Grid Array).
  • the terminals are solder balls arranged on a flat face of the housing according to a grid. Their number can be more than five hundred and the grid can have a side of 3 cm.
  • some components can also be interconnection modules for integrated circuits. These modules are plates similar to the previous boxes, the surface of which can be much larger and have a very large number of terminals. The terminals of these boxes and modules are fixed to the card by soldering on corresponding conductive pads.
  • the cards must therefore have a very dense number of plots.
  • a current card of the order of 250 mm x 250 mm can receive up to components having more than 1600 terminals.
  • the card therefore has connection zones provided with studs corresponding to the terminals of the boxes and modules described above. In these areas, the pads are therefore arranged in a regular manner according to a corresponding grid.
  • Each of these zones must also have a large number of connections between the studs of the zone and the other studs.
  • the connections include connection wires all inside the card and extending along the conductive planes of the card, as well as conductive connection holes. Each hole passes through corresponding conductive pads having a diameter slightly larger than that of the holes and placed at each conductive level through which the hole passes.
  • the blind holes being made in an outer insulating layer of the card, their diameter can be small, of the order of 0.2 mm.
  • the holes through the card have a diameter depending on the thickness of the card. For a number of the order of 15 to 20 layers their diameter is of the order of 0.3 mm.
  • each pad is a patch of the order of 0.5 mm in diameter, placed next to the patch of a hole and connected to the patch by a very short wire.
  • connection between two studs arranged in the central parts of two zones provided for the connection of two integrated circuit boxes requires the passage of wires between the holes.
  • each wire must pass a minimum distance from another wire or the patch of a hole to ensure sufficient electrical insulation between neighboring conductors.
  • the minimum distance is currently of the order of 85 to 135 ⁇ m and the width of a wire is of the order of 50 to 100 ⁇ m depending on its function.
  • the connection pads are staggered so that a group of five neighboring pads is made of four pads placed in the corners of a square and a fifth pad in the center.
  • the distance between axes of the studs is of the order of 1 mm to satisfy the density desired for the connection of an integrated circuit box.
  • the corresponding holes are through holes, no wire can pass between these five holes over the entire thickness of the card.
  • the solution usually employed is therefore to mix the blind holes and the through holes.
  • a reliability constraint requires a maximum thickness of the card, for example 2.4 mm.
  • Another constraint requires a maximum ratio between the thickness of the card and the diameter of the holes, for example a maximum ratio of
  • An object of the present invention is to optimize the number of layers of a printed circuit board provided with very high density connection pads, in order to be able to manufacture the card under industrial conditions.
  • Another object of the present invention is to allow this optimization without adding additional costs to the manufacture of the card.
  • the subject of the invention is a printed circuit board having at least one zone provided with holes which are substantially regularly arranged and attached to wires passing through at least part of the zone boundary for connection outside the zone, characterized in that the majority of the neighboring holes of said zone boundary part, and preferably all, are blind holes.
  • FIG. 1 is a sectional view of part of a printed circuit board according to the invention.
  • FIG. 1 is a partial top view of an outer conductive face of the card shown in Figure 1.
  • the printed circuit board 10 is made of a stack of conductive 11 and insulating layers 12, 13.
  • the insulating layers 12 a distinction is made between the laminates 12a represented by the hatched layers and the prepregs 12b represented by the layers covered with dots.
  • the two exterior laminates are referenced at 13 and in the illustrated example have blind holes 14.
  • the insulating layers 12 exist in two thicknesses, 100 ⁇ m and 200 ⁇ m
  • the exterior laminates 13 have a thickness of l 'order of 100 microns
  • the conductive layers 11, usually copper have a thickness of the order of 15 to 35 microns.
  • the holes 14, 14 'are metallized and the conductive layers 1 1 are formed uniformly on the two sides of each laminate and etched.
  • the card also incorporates through holes 15.
  • the holes 14, 14 'and 15 are provided with pads 16 at the conductive layers 1 1 inside the card.
  • Plugs 17 are provided in the outer conductive layers 11 to serve for connection to a component external to the card and not shown, such as an integrated circuit box of the BGA type.
  • the pads 17 illustrated are similar to the pads 16 and are arranged on both sides of the card.
  • the interior conductive layers comprise connecting wires 18 which can be attached to pads 16 or which can pass between neighboring pads 16.
  • the internal conductive layers are staged according to successive levels or stages SI, S2, ... starting from the outermost level. It will be considered that the face used in the example described is the upper face.
  • the levels of a card are usually assigned to one of the two functions that a wire in the card can have, either to be used for the power supply of the components, or to be used for the routing of logic signals . In the example illustrated, we will only consider the logic levels, since the power levels are conductive planes crossed by holes directly bringing the energy to the power pads. We will assume that the logical levels are the odd order levels.
  • FIG. 2 illustrates a partial top view of a face of the card shown in FIG. 1. More specifically, FIG. 2 illustrates the holes 14 and 15 of the card 10 and, by supposed transparency of the insulating layers and of the levels d 'power supply, the logic wires 18 attached thereto.
  • the blind holes 14 are shown in the form of gray circles.
  • the wires 18 which leave from these holes are at the level SI.
  • the other holes are represented according to the logical level from which a wire attached to this hole leaves.
  • the rectangles are representative of the holes from which wires of level S3 leave
  • the triangles are representative of the holes from which wires of level S5 leave
  • the crossed circles are representative of the holes from which wires of level S7 depart
  • the inverted A's are representative of the holes from which S9 level son.
  • five logical levels are occupied.
  • the crosses represent holes used for energy distribution. Since the illustrated card can be equipped with components on its two faces, the other face is also provided in the same way in logical levels, the last level being able to be common. In the example carried out under the conditions described, the card had ten logic levels and eight power levels.
  • the holes illustrated are regularly arranged according to a matrix grid in an area 19 intended to receive a component such as a BGA box.
  • the illustrated grid has sixteen columns referenced A-P and fifteen rows referenced 1-15.
  • the holes are lmm.
  • the wires 18 extend along lines parallel to the columns and rows of the grid to be brought out of the area to at least one external stud or an input-output terminal of the card.
  • the row corresponding to the row or column is referenced a.
  • two parallel intermediate lines referenced b and c are available for the passage of the wires between the holes, line c being the furthest from line a.
  • the zone 19 is delimited by a peripheral line 20, represented by a broken line, slightly outside the peripheral holes.
  • the illustrated area being substantially square, its four sides are designated successively by 20a, 20b, 20C and 20d.
  • the area 19 illustrated as an example is placed in a corner of the card, so that two of its adjacent sides 20c and 20d correspond substantially to the sides of the card.
  • the lines a, b and c intended to make the connection of the holes towards the outside of the zone 19 therefore cut only the sides 20a and 20b, as appears from FIG. 2.
  • the logical holes adjacent to the sides 20a and 20b are preferably all blind holes 14 represented in the form of shaded circles.
  • One of the advantages of a blind hole is that it does not obstruct the passage of wires below the hole.
  • the blind holes follow one another in a row or a column. In the zone 19 illustrated, they follow one another on three rows and columns adjacent to the sides 20a and 20b, as well as in part on the fourth rows and columns.
  • the coordinate holes N2, 02 and P2 have three respective wires extending along the three respective lines 2a, le and lb.
  • the coordinate holes Ml, M2 and M3 have three respective wires extending along the respective lines Ma, Mb and Me.
  • the through hole K4 has a level wire S3 extending along the line Ka and therefore passes under the three blind holes Kl, K2 and K3, as well as under the first level wire connected to the blind hole Kl.
  • This configuration is also found for example for the blind holes E1-E3 and the through hole E4 with wire of lower level S3, as for the blind holes N8, 08 and P8 and the hole M8.
  • the number of blind holes may be higher depending on a row or a column.
  • the four blind holes C1-C4 have four respective wires extending along the lines Ca, Cb, Ce and Bc, and the through hole C5 has a lower level wire S3 extending along the line Ca and passing under the four blind holes and under the first level wire attached to the blind hole Cl.
  • the five blind holes L4, M4, N4, 04 and P4 the last three are connected to three respective wires extending along the three Respective lines 4a, 3c, 3b, the blind hole M4 is connected to a wire extending first along line 4a, then successively following lines Me, 2c, Na and 2b, and blind hole L4 is attached to a wire extending first along line 4a, then along line Le.
  • the lower level wire S3 attached to the hole K5 extends first along line 5a, then along line Kb and finally along line 4a where it passes under the five blind holes L4-P4 and under the upper level wire attached to blind hole P4.
  • the wire was of lower level. More generally, successive blind holes may not be in a straight line, but form a broken line leaving a passage for a lower level wire.
  • the arrangement of blind holes therefore makes it possible to add possible Hgnes for the passage of wires through the area. It also appears from FIG. 2 that in the zone 19 illustrated, the lower the wires, the further the holes to which they are attached are from the sides 20a and 20b. In zone 19, the level wires S3 are attached to holes arranged partially on row 4, then uniformly on the two rows 5 and 6 and partly on row 7. They are also partly arranged on column M, uniformly on the three columns J, K and L. The lower level wires S5,
  • S7 and S9 are attached to holes successively further from the sides 20a and 20b, the three level holes S9 being arranged in the corner opposite the corner formed by the sides 20a and 20b.
  • This arrangement makes it possible to better manage the layout of the wires and to optimize their density.
  • eighteen layers were sufficient to form the card 10 which satisfies the desired high density, while it was more than double using the prior art.
  • the invention relates to a printed circuit board 10 having at least one zone 19 provided with holes 14, 15 substantially regularly arranged and attached to wires 18 passing through at least one part 20a , 20b of the boundary 20 of the area 19 for an external connection to the area, said holes adjacent to said portion of the boundary of the area being mostly, and preferably all, blind holes 14.
  • This configuration makes it possible to optimize the density of holes and wires.
  • the logic and supply holes are in the area 19 illustrated regularly arranged in a uniform grid, while the logic holes here concerned by the invention are not regularly arranged.
  • the holes of at least row 1 and / or the column P adjacent to the boundary part 20a, 20b are in majority, and preferably all, blind holes 14
  • the blind holes (C1-C4; L4, M4, N4, 04, P4) follow one another to leave under them a passage for at least one wire of lower level.
  • the wires attached to the through holes are substantially hierarchical as a function of the distance of the holes from said part of H ite from the zone. In the example illustrated, the majority of the through holes are all the more distant from said limit portion (20a, 20b) from the area (19) as their wires have a low level (S3-S9).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

La carte de circuits imprimés (10) a au moins une zone (19) pourvue de trous (14, 15) sensiblement régulièrement disposés et attachés à des fils (18) traversant au moins une partie (20a, 20b) de la limite (20) de la zone (19) pour une connexion extérieure à la zone. Les trous voisins de ladite partie de limite de la zone sont en majorité, et de préférence tous, des trous borgnes (14) afin d'optimiser la densité des trous et des fils.

Description

Titre
Carte de circuits imprimés.
Domaine technique. L'invention se rapporte aux cartes de circuits imprimés, notamment de haute densité.
L'art antérieur.
Une carte multicouche de circuits imprimés est faite d'un empilage de couches alternativement conductrices et isolantes fixées entre elles. Chaque couche isolante est communément faite d'un tissu de verre et d'une résine tandis que chaque couche conductrice est couramment faite d'un réseau métallique de cuivre formé sur une face d'une couche isolante. Selon un mode avantageux du procédé de fabrication de la carte, deux couches conductrices voisines sont formées sur les deux faces respectives d'une couche isolante sur deux, qui constitue alors un stratifié (état C de la couche). Dans ce cas, les autres couches isolantes constituent des pré-imprégnés (pre-preg en anglais) correspondant à l'état B des couches isolantes. Cet empilement est chauffé et pressé de façon à faire une carte compacte. La carte est percée de trous de connexion, qui sont tout ou partie faits de trous traversant toute la carte. Chacun de ces trous traverse des plages métalliques superposées, formées dans les couches métalliques qui sont à connecter au trou. En outre, afin d'augmenter la densité des circuits imprimés et la liberté du tracé des réseaux métalliques, certains stratifiés portent des trous traversants pour la connexion des couches métalliques qu'elles portent. Ces trous peuvent exister dans les stratifiés intérieurs et ils sont appelés trous enterrés. Ils peuvent aussi exister dans au moins l'un des stratifiés extérieurs et sont alors appelés trous borgnes. Au moins l'une des deux faces extérieures principales de la carte peut être faite d'une couche conductrice gravée pour former des plots de connexion à des composants, notamment des boîtiers de circuits intégrés. Les plots sont donc répartis dans des zones plus ou moins grandes destinées à la connexion de composants respectifs.
La très haute intégration des circuits intégrés actuels fait qu'ils peuvent avoir un très grand nombre de bornes d'entrée-sortie (plus de cinq cents) réparties sur une faible surface (quelques centimètres carrés seulement), donc selon une forte densité. Dans ce cas, la technique courante consiste à utiliser des boîtiers du type à grille de boules de soudure aussi connu sous le nom de BGA (Bail Grid Array). Les bornes sont des boules de soudure disposées sur une face plane du boîtier selon une grille. Leur nombre peut être supérieur à cinq cents et la grille peut avoir 3 cm de côté. D'autre part, certains composants peuvent aussi être des modules d'interconnexion de circuits intégrés. Ces modules sont des plaques semblables aux boîtiers précédents, dont la surface peut être beaucoup plus grande et avoir un très grand nombre de bornes. Les bornes de ces boîtiers et modules sont fixées sur la carte par soudure sur des plots conducteurs correspondants.
Les cartes doivent donc avoir un nombre de plots très denses. Par exemple, une carte actuelle de l'ordre de 250 mm x 250 mm peut recevoir jusqu'à des composants ayant plus de 1600 bornes. La carte a donc des zones de connexion pourvues de plots en correspondance avec les bornes des boîtiers et modules décrits précédemment. Dans ces zones, les plots sont donc disposés de façon régulière selon une grille correspondante. Chacune de ces zones doit aussi avoir un grand nombre de liaisons entre les plots de la zone et les autres plots. Les liaisons comprennent des fils de liaison tous intérieurs à la carte et s'étendant suivant les plans conducteurs de la carte, ainsi que des trous conducteurs de liaison. Chaque trou traverse des pastilles conductrices correspondantes ayant un diamètre légèrement plus grand que celui des trous et placés à chaque niveau conducteur traversé par le trou. Les trous borgnes étant faits dans une couche isolante extérieure de la carte, leur diamètre peut être faible, de l'ordre de 0,2 mm. Les trous traversants la carte ont un diamètre dépendant de l'épaisseur de la carte. Pour un nombre de l'ordre de 15 à 20 couches leur diamètre est de l'ordre de 0,3 mm. À la surface extérieure de la carte, chaque plot est une pastille de l'ordre de 0,5 mm de diamètre, placée à côté de la pastille d'un trou et connectée à la pastille par un très court fil.
Le problème est de pouvoir établir toutes les liaisons électriques nécessaires dans la carte tout en satisfaisant à la densité désirée des plots. Par exemple, la liaison entre deux plots disposés dans les parties centrales de deux zones prévues pour la connexion de deux boîtiers de circuits intégrés nécessite le passage de fils entre les trous. Cependant, chaque fil doit passer à une distance minimale d'un autre fil ou de la pastille d'un trou pour assurer une isolation électrique suffisante entre les conducteurs voisins. La distance minimale est actuellement de l'ordre de 85 à 135 μm et la largeur d'un fil est de l'ordre de 50 à 100 μm selon sa fonction. Supposons par exemple que les plots de connexion sont disposés en quinconce de façon qu'un groupe de cinq plots voisins est fait de quatre plots placés dans les coins d'un carré et d'un cinquième plot au centre. On suppose aussi que la distance entre axes des plots est de l'ordre de 1 mm pour satisfaire à la densité désirée pour la connexion d'un boîtier de circuit intégré. Dans ce cas, si les trous correspondants sont des trous traversants, aucun fil ne peut passer entre ces cinq trous sur toute l'épaisseur de la carte. La solution ordinairement employée est donc de mêler les trous borgnes et les trous traversants.
Cependant, étant donné le grand nombre de fils devant traverser partiellement la zone pour sortir de celle-ci, le fait de ne pouvoir passer qu'un fil entre les trous nécessite l'emploi d'un grand nombre de couches dans la carte. Par exemple, dans l'exemple considéré, il faudrait près de cinquante couches superposées dans la carte. L'accroissement sensible du nombre de couches requiert des moyens de fabrication adaptés de la carte et se traduit par un coût de fabrication nettement plus élevé. En outre, un tel accroissement du nombre de couches nécessite l'accroissement du diamètre des trous traversants et, par conséquent, du diamètre des pastilles conductrices correspondantes. La distance minimale d'isolation entre un fil et l'axe d'un trou augmente donc et entrave ainsi l'accroissement désiré de la densité des fils.
D'autre part, diverses contraintes existent en production industrielle.
Une contrainte relative à la fiabilité exige une épaisseur maximale de la carte, par exemple de 2,4 mm. Une autre contrainte exige un rapport maximal entre l'épaisseur de la carte et le diamètre des trous, par exemple un rapport maximal de
8.
Sommaire de l'invention.
Un but de la présente invention est d'optimiser le nombre de couches d'une carte de circuits imprimés pourvue de plots de connexion de très haute densité, afin de pouvoir fabriquer la carte dans des conditions industrielles.
Un autre but de la présente invention est de permettre cette optimisation sans ajouter de coûts supplémentaires à la fabrication de la carte.
L'invention a pour objet une carte de circuits imprimés ayant au moins une zone pourvue de trous sensiblement régulièrement disposés et attachés à de fils traversant au moins une partie de la limite de la zone pour une connexion extérieure à la zone, caractérisée en ce que les trous voisins de ladite partie de limite de la zone sont en majorité, et de préférence tous, des trous borgnes. Les caractéristiques et avantages de l'invention ressortent de la description qui suit, donnée à titre d'exemple et faite en référence aux dessins annexés.
Présentation des dessins.
- La figure 1 est une vue en coupe d'une partie d'une carte de circuits imprimés conforme à l'invention.
- La figure 2 est une vue partielle de dessus d'une face conductrice extérieure de la carte représentée sur la figure 1.
Description détaillée d'un exemple illustrant l'invention.
Dans les figures, les rapports entre les dimensions courantes de tous les moyens illustrés que connaît l'homme du métier n'ont pas été respectés et ont été volontairement modifiés pour aider à la clarté des dessins et à la compréhension de l'invention. Dans la figure 1, la carte de circuits imprimés 10 est faite d'un empilement de couches conductrices 11 et isolantes 12, 13. Parmi les couches isolantes 12, on distingue les stratifiés 12a représentés par les couches hachurées et les pré-imprégnés 12b représentés par les couches couvertes de points. Les deux stratifiés extérieurs sont référencés en 13 et portent dans l'exemple illustré des trous borgnes 14. Comme exemple de carte 10, les couches isolantes 12 existent en deux épaisseurs, 100 μm et 200 μm, les stratifiés extérieurs 13 ont une épaisseur de l'ordre de 100 μm et les couches conductrices 11, ordinairement en cuivre, ont une épaisseur de l'ordre de 15 à 35 μm. Dans les stratifiés 12a et 13, les trous borgnes 14 et les trous enterrés 14' sont traversants et donc faciles à faire. Les trous 14, 14' sont métallisés et les couches conductrices 1 1 sont formées uniformément sur les deux faces de chaque stratifié et gravées. La carte incorpore aussi des trous traversants 15. Les trous 14, 14' et 15 sont pourvus de pastilles 16 au niveau des couches conductrices 1 1 intérieures à la carte. Des plots 17 sont prévus dans les couches conductrices 11 extérieures pour servir à la connexion à un composant extérieur à la carte et non illustré, tel qu'un boîtier de circuit intégré de type BGA. Les plots 17 illustrés sont similaires aux pastilles 16 et sont disposés sur les deux faces de la carte. Les couches conductrices intérieures comprennent des fils de liaison 18 pouvant être attachés à des pastilles 16 ou pouvant passer entre des pastilles 16 voisines. Les couches conductrices intérieures sont étagées selon des niveaux ou étages successifs SI, S2, ... en partant du niveau le plus extérieur. On considérera que la face utilisée dans l'exemple décrit est la face supérieure. D'autre part, les niveaux d'une carte sont ordinairement affectés à l'une des deux fonctions que peut avoir un fil dans la carte, soit servir à l'alimentation en énergie des composants, soit servir à l'acheminement des signaux logiques. Dans l'exemple illustré, on ne considérera que les niveaux logiques, puisque les niveaux d'alimentation sont des plans conducteurs traversés par des trous amenant directement l'énergie aux plots d'alimentation. On supposera que les niveaux logiques sont les niveaux d'ordre impair.
La figure 2 illustre une vue partielle de dessus d'une face de la carte représentée sur la figure 1. Plus précisément, la figure 2 illustre les trous 14 et 15 de la carte 10 et, par transparence supposée des couches isolantes et des niveaux d'alimentation, les fils logiques 18 qui s'y rattachent. Les trous borgnes 14 sont représentés sous forme de cercles grisés. Les fils 18 qui partent de ces trous sont au niveau SI. Les autres trous sont représentés en fonction du niveau logique à partir duquel part un fil attaché à ce trou. Ainsi, les rectangles sont représentatifs des trous d'où partent des fils du niveau S3, les triangles sont représentatifs des trous d'où partent des fils de niveau S5, les cercles barrés sont représentatifs des trous d'où partent des fils de niveau S7 et les A inversés sont représentatifs des trous d'où partent des fils de niveau S9. Ainsi, cinq niveaux logiques sont occupés. Les croix représentent des trous affectés à la distribution d'énergie. Etant donné que la carte illustrée peut être équipée de composants sur ses deux faces, l'autre face est aussi pourvue de la même façon en niveaux logiques, le dernier niveau pouvant être commun. Dans l'exemple réalisé dans les conditions décrites, la carte avait dix niveaux logiques et huit niveaux d'alimentation.
Dans la figure 2, les trous illustrés sont régulièrement disposés selon une grille matricielle dans une zone 19 destinée à recevoir un composant tel qu'un boîtier BGA. La grille illustrée a seize colonnes référencées A-P et quinze rangées référencées 1-15. Les trous sont au pas de lmm. Les fils 18 s'étendent suivant des lignes parallèles au colonnes et rangées de la grille pour être amenés vers l'extérieur de la zone jusqu'à au moins un plot extérieur ou une borne d'entrée-sortie de la carte. La ligne correspondante à la rangée ou la colonne est référencée a. On considère dans l'exemple illustré que deux lignes parallèles intercalaires référencées b et c sont disponibles pour le passage des fils entre les trous, la ligne c étant la plus éloignée de la ligne a. La zone 19 est délimitée par une ligne périphérique 20, représentée par une ligne discontinue, légèrement extérieure aux trous périphériques. La zone illustrée étant sensiblement carrée, ses quatre côtés sont désignés successivement par 20a, 20b, 20C et 20d. La zone 19 illustrée comme exemple est placée dans un coin de la carte, de sorte que deux de ses côtés adjacents 20c et 20d correspondent sensiblement aux côtés de la carte. Les lignes a, b et c destinées à faire la liaison des trous vers l'extérieur de la zone 19 coupent donc seulement les côtés 20a et 20b, comme cela apparaît de la figure 2.
Comme représenté sur la figure 2, les trous logiques adjacents aux côtés 20a et 20b sont de préférence tous des trous borgnes 14 représentés sous forme de cercles grisés. Un des avantages d'un trou borgne est de ne pas entraver le passage de fils en dessous du trou. De préférence aussi, les trous borgnes se succèdent suivant une rangée ou une colonne. Dans la zone 19 illustrée, ils se succèdent sur trois rangées et colonnes voisines des côtés 20a et 20b, ainsi qu'en partie sur les quatrièmes rangées et colonnes. Par exemple, les trous de coordonnées N2, 02 et P2 ont trois fils respectifs s'étendant suivant les trois lignes respectives 2a, le et lb. De même, les trous de coordonnées Ml, M2 et M3 ont trois fils respectifs s'étendant suivant les lignes respectives Ma, Mb et Me. Il en est de même pour les trous borgnes Kl, K2 et K3, dont les fils respectifs s'étendent suivant les lignes respectives Ka, Kb et Kc. Grâce à cette disposition, le trou traversant K4 a un fil de niveau S3 s'étendant suivant la ligne Ka et passe donc sous les trois trous borgnes Kl, K2 et K3, ainsi que sous le fil de premier niveau connecté au trou borgne Kl. Cette configuration se retrouve aussi par exemple pour les trous borgnes E1-E3 et le trou traversant E4 avec fil de niveau inférieur S3, comme pour les trous borgnes N8, 08 et P8 et le trou M8. Le nombre de trous borgnes peut être plus élevé suivant une rangée ou une colonne. Par exemple, les quatre trous borgnes C1-C4 ont quatre fils respectifs s'étendant suivant les lignes Ca, Cb, Ce et Bc, et le trou traversant C5 a un fil de niveau inférieur S3 s'étendant suivant la ligne Ca et passant sous les quatre trous borgnes et sous le fil de premier niveau attaché au trou borgne Cl. En ce qui concerne les cinq trous borgnes L4, M4, N4, 04 et P4, les trois derniers sont connectés à trois fils respectifs s'étendant suivant les trois Hgnes respectives 4a, 3c, 3b, le trou borgne M4 est connecté à un fil s'étendant d'abord suivant la ligne 4a, puis suivant successivement les lignes Me, 2c, Na et 2b, et le trou borgne L4 est attaché à un fil s'étendant d'abord suivant la ligne 4a, puis suivant la ligne Le. Le fil de niveau inférieur S3 attaché au trou K5 s'étend d'abord suivant la ligne 5a, puis suivant la ligne Kb et enfin suivant la ligne 4a où il passe sous les cinq trous borgnes L4-P4 et sous le fil de niveau supérieur attaché au trou borgne P4. Bien entendu, il en serait de même si, au lieu du trou K5 de niveau S3, le fil était de niveau inférieur. Plus généralement, les trous borgnes successifs pourraient ne pas être en ligne droite, mais former une ligne brisée laissant un passage pour un fil de niveau inférieur.
La disposition des trous borgnes permet donc d'ajouter des Hgnes possibles pour le passage de fils à travers la zone. Il apparaît aussi de la figure 2 que dans la zone 19 illustrée, plus les fils ont un niveau bas, plus les trous auxquels ils sont attachés sont éloignés des côtés 20a et 20b. Dans la zone 19, les fils de niveau S3 sont attachés à des trous disposés partiellement sur la rangée 4, puis uniformément sur les deux rangées 5 et 6 et en partie sur la rangée 7. Ils sont aussi disposés en partie sur la colonne M, uniformément sur les trois colonnes J, K et L. Les fils de niveau plus bas S5,
S7 et S9 sont attachés à des trous successivement plus éloignés des côtés 20a et 20b, les trois trous de niveau S9 étant disposés dans le coin opposé au coin formé par les côtés 20a et 20b. Cette disposition permet de mieux gérer le tracé des fils et d'optimiser leur densité. Dans l'exemple considéré en introduction de la présente demande, dix-huit couches ont suffi pour former la carte 10 qui satisfait à la haute densité désirée, alors qu'il en faUait plus du double en utilisant la technique antérieure.
II ressort donc, d'une manière générale, que l'invention a pour objet une carte de circuits imprimés 10 ayant au moins une zone 19 pourvue de trous 14, 15 sensiblement régulièrement disposés et attachés à de fils 18 traversant au moins une partie 20a, 20b de la limite 20 de la zone 19 pour une connexion extérieure à la zone, lesdits trous voisins de ladite partie de limite de la zone étant en majorité, et de préférence tous, des trous borgnes 14. Cette configuration permet d'optimiser la densité des trous et des fils.
Les trous logiques et d'alimentation sont dans la zone 19 illustrée régulièrement disposés en une grille uniforme, alors que les trous logiques ici concernés par l'invention ne sont pas régulièrement disposés.
Dans des configurations où des trous d'alimentation seraient pourvus de fils, ils seraient bien entendu concernés par l'invention. En d'autres termes, dans le cas illustré où les trous sont disposés en rangées et colonnes, les trous d'au moins la rangée 1 et/ou la colonne P voisine de la partie de limite 20a, 20b sont en majorité, et de préférence tous, des trous borgnes 14. De préférence, les trous borgnes (C1-C4 ; L4, M4, N4, 04, P4) se succèdent pour laisser sous eux un passage à au moins un fil de niveau inférieur. Enfin, de préférence, les fils attachés aux trous traversants sont sensiblement hiérarchisés en fonction de l'éloignement des trous par rapport à ladite partie de H ite de la zone. Dans l'exemple illustré, les trous traversants sont en majorité d'autant plus éloignés de ladite partie de limite (20a, 20b) de la zone (19) que leurs fils ont un niveau bas (S3-S9).

Claims

Revendications :
1. Carte de circuits imprimés (10) ayant au moins une zone (19) pourvue de trous (14, 15) sensiblement régulièrement disposés et attachés à de fils (18) traversant au moins une partie (20a, 20b) de la limite (20) de la zone (19) pour une connexion extérieure à la zone, caractérisée en ce que les trous voisins de ladite partie de limite de la zone sont en majorité, et de préférence tous, des trous borgnes (14).
2. Carte selon la revendication 1, caractérisée en ce que les trous
(14, 15) étant disposés en rangées et colonnes, les trous d'au moins la rangée (1) et/ou la colonne (P) voisine de la partie de Hmite (20a, 20b) sont en majorité, et de préférence tous, des trous borgnes (14).
3. Carte selon la revendication 1 ou 2, caractérisée en ce que des trous borgnes (C1-C4 ; L4, M4, N4, 04, P4) se succèdent pour laisser sous eux un passage à au moins un fil de niveau inférieur.
4. Carte selon l'une des revendications 1 à 3, caractérisée en ce que les fils attachés aux trous traversants (15) sont sensiblement hiérarchisés en fonction de l'éloignement des trous par rapport à ladite partie de Hmite de la zone.
5. Carte selon la revendication 4, caractérisée en ce que les trous traversants (15) sont en majorité d'autant plus éloignés de ladite partie de limite (20a, 20b) de la zone (19) que leurs fils ont un niveau bas (S3-S9).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256354B2 (en) 2000-06-19 2007-08-14 Wyrzykowska Aneta O Technique for reducing the number of layers in a multilayer circuit board
US7259336B2 (en) 2000-06-19 2007-08-21 Nortel Networks Limited Technique for improving power and ground flooding
US7069650B2 (en) * 2000-06-19 2006-07-04 Nortel Networks Limited Method for reducing the number of layers in a multilayer signal routing device
US7069646B2 (en) 2000-06-19 2006-07-04 Nortel Networks Limited Techniques for reducing the number of layers in a multilayer signal routing device
US7281326B1 (en) 2000-06-19 2007-10-16 Nortel Network Limited Technique for routing conductive traces between a plurality of electronic components of a multilayer signal routing device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784262A (en) * 1995-11-06 1998-07-21 Symbios, Inc. Arrangement of pads and through-holes for semiconductor packages
JP3050807B2 (ja) * 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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