EP1042793A1 - Barrier layer for copper metallizing - Google Patents

Barrier layer for copper metallizing

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Publication number
EP1042793A1
EP1042793A1 EP98965273A EP98965273A EP1042793A1 EP 1042793 A1 EP1042793 A1 EP 1042793A1 EP 98965273 A EP98965273 A EP 98965273A EP 98965273 A EP98965273 A EP 98965273A EP 1042793 A1 EP1042793 A1 EP 1042793A1
Authority
EP
European Patent Office
Prior art keywords
blocker
electrical circuit
layer
diffusion
integrated electrical
Prior art date
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Withdrawn
Application number
EP98965273A
Other languages
German (de)
French (fr)
Inventor
Jörg BERTHOLD
Siegfried Schwarzl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1042793A1 publication Critical patent/EP1042793A1/en
Withdrawn legal-status Critical Current

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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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Definitions

  • the invention relates to an integrated electrical circuit with a plurality of structure levels, in which there are electrically active elements on at least one element structure level, at least one insulation layer being arranged above the element structure level, electrical connection lines being arranged inside and / or above the insulation layer are, wherein at least a part of the connecting lines contains so much copper that copper is dominant for the properties of these connecting lines, and wherein at least one diffusion blocker is arranged below the connecting lines, which hinders and / or prevents the diffusion of copper.
  • the invention further relates to a method for producing such an integrated electrical circuit.
  • an RC element is formed from the resistance R of a conductor track and its capacitance C, which depends on the material surrounding it and its geometry.
  • the damping and resonance effects of this RC element impair the signal propagation in the integrated electrical circuit.
  • the diameter of the conductor track decreases considerably. Since the length of the conductor tracks is changed only slightly at the same time, the resistance R of the conductor track increases. This increases the undesirable resonance and damping effects in the case of integrated electrical circuits with smaller structure sizes.
  • barrier layer has a minimum layer thickness in order to prevent diffusion of the copper into the substrate in which it is located. In order to effectively prevent diffusion, the barrier layer must not be less than a certain thickness. A sufficient thickness of the barrier layer to prevent diffusion means that only a small part of the web cross section consists of copper. Since all known barrier layers have a significantly higher specific resistance than copper, the effective electrical conductivity thus decreases undesirably as the width of the contact holes progressively narrows.
  • the object of the invention is to avoid the disadvantages of the prior art.
  • it is the object of the invention to create an integrated electrical circuit in which an undisturbed power line is achieved even with small structure sizes. Even with a high one Signal frequency, resonance and damping effects should be as low as possible. Furthermore, a diffusion of copper atoms into the semiconductor substrate is to be effectively avoided.
  • this object is achieved in a generic integrated electrical circuit in that the diffusion blocker is designed as a blocker layer interrupted only in the area of contact holes, and in that the blocker layer is located between the element structure level and the insulation layer.
  • the invention therefore provides to provide an integrated electrical circuit in which there is a continuous layer between a copper-containing connecting line and electrically active elements, and that there is at least one insulation layer between this layer and a connecting line.
  • a diffusion barrier for copper is preferably effective on the surface of the contact holes at least below the blocker layer.
  • This diffusion barrier can be realized in that the contact holes are filled with a conductive material that has a diffusion barrier effect for copper.
  • This material can in particular be tungsten or titanium nitride.
  • this diffusion barrier can be realized by a thin layer which lines the side walls and the bottom of the contact hole and has the diffusion barrier effect for copper. Titanium / titanium nitride, titanium nitride, tantalum nitride or the like is particularly suitable for the thin layer.
  • This thin layer can be realized by an adhesive layer, as is often used when filling contact holes with tungsten.
  • the thin layer has a thickness of 50 to 200 nm, preferably 50 to 100 nm.
  • the diffusion barrier on the surface of the contact holes forms together with the blocker layer ne continuous layer with diffusion barrier effect against copper. In this way it is effectively avoided that copper atoms get into the semiconductor substrate.
  • the copper-containing connecting line is separated from the semiconductor substrate by a closed diffusion barrier layer, which is formed from the blocker layer and the diffusion barrier effective on the surface of the contact holes.
  • the connecting lines can be both conductor tracks and electrical contacts.
  • the conductor tracks preferably extend within a structural level and serve to connect different active electrical elements to one another or to contacts located outside the actual integrated electrical circuit. They can be part of an assembly of layers of conductive and insulating materials that are laterally multiply structured and built up above the active elements. This whole is also referred to as metallization.
  • Connection lines which serve as direct electrical contacts are preferably formed by contact holes filled with a conductive material. These contact holes preferably extend perpendicular to the structural planes from which the integrated electrical circuit is constructed.
  • the connecting lines contain so much copper that copper is dominant for the properties of the connecting lines. It is fundamentally possible for the connecting lines to consist entirely of copper. However, it is also possible for the connecting lines to be formed from a material which contains copper only as a fraction and which also contains additives, for example made of zirconium. has conium, hafnium or the like. According to the invention, however, this proportion is so large that the copper is present in a content which is sufficient to significantly increase the electrical conductivity of the material. For this purpose, it is expedient that the copper content in the connecting lines is at least 10 percent by weight.
  • the copper is present in a concentration that is higher than is required to improve the process properties of the production process of a conductor track, so that the properties, in particular the electrical conductivity, the etching behavior, the adhesion, the nucleation, the deposition properties, the surface properties and the like, the connecting lines are determined by the copper. Copper-specific processes may therefore be required when manufacturing these connecting lines. In order to exploit the potential of the copper-containing connecting lines, it is advantageous to provide a copper content of greater than or equal to 90 percent by weight in the connecting lines.
  • a diffusion blocker is located below the connecting lines. However, at least one insulation layer is arranged between the connecting lines and the diffusion blocker.
  • the insulation layer can be constructed from any material. In order to achieve the lowest possible RC constant of the connecting line, however, it is expedient that the dielectric constant of the material used for the insulation layer is as low as possible.
  • the lowest possible dielectric constant of the insulation layer can be achieved if it consists of air or an airgel. However, materials that can be more easily integrated into the manufacturing process also have a suitable low dielectric constant.
  • teroxides such as Si0 2
  • semiconductor nitrides such as SiJJj
  • fluorinated semiconductor oxides such as SiOF
  • fluorinated (amorphous) carbon fluorinated (amorphous) carbon
  • nitrides such as boron nitride
  • polymers and polymer compounds such as polyimides, in particular fluorinated polyimides, polystyrenes, polyethylenes, polycarbonates, polybenzoxazole (PBO) benzocyclobutene (BCB), Parylene, fluoropolymers such as tetrafluerethylene.
  • the blocker layer is located below the insulation layer. As a result, the blocker layer is spatially separated from the connection lines. The result of this configuration is that copper atoms can penetrate into the insulation layer. The invention therefore does not rule out the partial penetration of individual copper atoms in the insulation layer. It has been shown that such a slight penetration of copper atoms into the insulation layer does not impair the functionality of the integrated electrical circuit.
  • the blocker layer serving as a diffusion blocker can in principle be formed from any material.
  • a material is expediently used which has a diffusion length for copper which is smaller than the thickness of the blocker layer at the usually occurring process temperatures of m, as a rule, above 400 degrees Celsius.
  • the blocker layer contains nitrogen, oxygen, fluorine or a compound of these elements.
  • Suitable materials for the blocker layer are, for example, nitrides such as silicon nitride S ⁇ JST 4 , oxidized nitrides such as silicon oxynitride SiON, silicon boroxynitride SiBON, T ⁇ N x O y , TaN x O y , WN x Oy, WS ⁇ x N, fluorinated nitrides such as silicon fluoroxymtride SiOFN and metal oxides such as T ⁇ 0 2 , Ta 2 0 5 . It is particularly expedient that the thickness of the blocker layer is between 50 nm and 800 nm.
  • a minimum layer thickness of approximately 100 nm is sufficient in most cases to effectively prevent diffusion of copper atoms into the plane of the electrically active elements.
  • One possible upper limit for the layer thickness is thereby give ge ⁇ that an undesirable increase of the lateral Koppelka- pazticianem and an unfavorable geometric shape of the insulating layer is to be avoided.
  • the invention also includes the case that several blocker layers are provided. These blocker layers can be located on different structural levels and have a different degree of diffusion hindrance or diffusion prevention.
  • At least one further diffusion blocker prefferably be in contact with at least part of the connecting lines.
  • the further diffusion blocker can have any shape. However, it is particularly advantageous that the further diffusion blocker rests on the side surfaces and / or the lower edges of at least some of the connecting lines. This part of the connecting lines can be both the conductor tracks and the electrical contacts.
  • the further diffusion blocker (s) in such a way that they prevent massive diffusion of the copper into the insulation layer and that the blocker layer has a greater degree of diffusion impediment.
  • This configuration can be achieved in a particularly simple and expedient manner in that the blocker layer is thicker than the further diffusion blocker.
  • the invention further relates to a method for producing an integrated electrical circuit
  • connection lines which contain so much copper that copper is dominant for the properties of the connection lines, are produced within and / or on the insulation layer, - in which at least one diffusion blocker is applied below the connection lines.
  • This method is carried out in accordance with the invention in such a way that the diffusion blocker is deposited as a continuous blocker layer before the insulation layer is produced, and that the insulation layer is produced on this blocker layer.
  • FIG. 1 shows a cross section through an integrated electrical circuit according to the invention, with a blocker layer which is interrupted by contact holes filled with tungsten, 2 shows a detail of Figure 1 in the area of a filled j ⁇ th contact hole,
  • FIG. 3 shows an integrated electrical circuit with a blocker layer, which is interrupted by contact holes and connecting pieces filled with tungsten, and
  • FIG. 4 shows a detail from FIG. 3 in the area of a contact hole.
  • field effect transistors 20, 30 and 40 are located on a semiconductor substrate 10, which is preferably made of silicon.
  • the field effect transistors 20, 30 and 40 each have source and drain regions 50, 60, 70, 80, 90 and 100 and gate electrodes 120, 130 and 140.
  • an insulation layer 150 which is in particular an intermediate oxide, for example a flowable one Planarization oxide such as borophosphosilicate glass (BPSG) can be formed.
  • BPSG borophosphosilicate glass
  • the intermediate oxide can be replaced by any other insulating material.
  • borophosphosilicate glass has the particular advantage that, owing to its flowability, a process of chemical-mechanical planarization to produce a planar surface may be omitted.
  • a 150 nm thick blocker layer 160 for example made of silicon oxynitride SiON, is arranged above the insulation layer 150.
  • the blocker layer 160 is arranged above the entire surface of the semiconductor substrate 10 and only in the region of contact holes 170, 180, 190, 200, 210 and 220 interrupted.
  • the contact holes 170, 180, 190, 200, 210 and 220 are preferably completely covered by a conductive Mate ⁇ rial, for example a metal, preferably tungsten or a tungsten alloy is filled.
  • tungsten fill 230 of a contact hole 240 and the layers delimiting the contact hole, i. the insulation layer 150 and the blocker layer 160 an approximately 100 nm thick adhesive layer 165 made of a titanium / titanium nitride alloy.
  • the adhesive layer 165 serves as a seeding layer for subsequent deposition processes, in particular for filling the contact holes 170, 180, 190, 200, 210, 220 and 240, for example with tungsten.
  • the adhesive layer 165 protects the material lying below the bottom of the contact hole.
  • connection pieces 250, 260, 270, 280, 290, 300 and 310 directly on the blocker layer made of a material which has a high conductivity with a low Dif ⁇ fusion tendency connects, for example aluminum.
  • the insulation layer 320 which is also referred to as intermetallic oxide.
  • the insulation layer 320 ie here the inert metal oxide
  • CVD Chemical Vacuum Deposition
  • Contact holes 330, 340, 350, 360 and 370 are also etched into the insulation layer 320.
  • connection pieces 390 and 400 as well as an interconnect 410 made of copper.
  • contact holes 420 and 430 in the insulation layer 380 are completely filled with tungsten or copper.
  • Connections 440 and 450 made of copper are also arranged above the contact holes 420 and 430. They are located in an intermetallic dielectric 460 above the insulation layer 380, which consists, for example, of silicon oxide SiO 2 .
  • Field-effect transistors 20, 30 and 40 with source and drain regions 50, 60, 70, 80, 90 and 100 and with gate electrodes 120, 130 and 140 are produced in a known manner in the region of a main area of a semiconductor substrate 10.
  • An insulation layer 150 is then produced, for example, by flowing a flowable planarization oxide such as boron phosphorus silicate glass (BPSG) or by an application process such as plasma-assisted CVD: PECVD (Plasma Enhanced Chemical Vapor Deposition) process.
  • a flowable planarization oxide such as boron phosphorus silicate glass (BPSG)
  • PECVD Plasma-assisted Chemical Vapor Deposition
  • Blocker layer 160 An approximately 100 nm thick layer is applied to the insulation layer 150 Blocker layer 160 applied.
  • the blocker layer 160 - for example made of silicon oxynitride SiON - can preferably be produced by a PECVD process.
  • a major advantage of the PECVD process is that it can also be carried out at temperatures below 500 ° C. Free radicals are generated in a plasma. These are silicon, oxide and nitride radicals during the deposition of a SiON layer. Silane (SiH 4 ), ammonia (NH 3 ) and oxygen are used to carry out the process.
  • the blocker layer 160 is deposited at a pressure in the range from approximately 20 to 100 Pa, preferably approximately 30 Pa, and a temperature below 500 ° C., preferably approximately 300 ° C.
  • contact holes 170, 180, 190, 200, 210, 220 and 240 are preferably etched in a reactive plasma in a reactive plasma in the insulation layer 150 and in the blocker layer 160.
  • a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
  • An approximately 100 nm thick adhesive layer 165 made of a titanium / titanium nitride alloy is then deposited.
  • the contact holes 170, 180, 190, 200, 210, 220 and 240 are then filled with tungsten or copper.
  • connecting pieces 250, 260, 270, 280, 290, 300 and 310 which can also be connecting elements, are applied, for example by sputtering and subsequent structuring of a metal layer.
  • a structuring process according to a conventional photolithographic method structures the part of the adhesive layer 165 lying above the blocker layer 160 as well as the connecting pieces 250, 260, 270, 280, 290, 300 and 310.
  • An insulation layer 320 is then deposited onto the blocker layer 160 and the connecting pieces 250, 260, 270, 280, 290, 300 and 310 by a suitable deposition method, such as plasma enhanced chemical vapor deposition (PECVD).
  • PECVD plasma enhanced chemical vapor deposition
  • Connectors 390 and 400 made of copper as well as a conductor track 410 serving to connect the contact holes 350 and 360, which also consists of copper, are produced in the manner shown below.
  • a copper layer of 300 nm to 600 nm thickness is applied to the layer 320 by means of a sputtering (sputtering) process.
  • a paint mask is applied and structured using photolithographic process steps.
  • contact holes 420 and 430 are preferably etched into the insulation layer 380 by a dry etching process in a reactive plasma. For example, a gas mixture of CHF 3 and 0 2 or CHF ? and CF 4 used. The contact holes 420 and 430 are then filled with copper. Copper and copper connectors 440 and 450 are then applied to contact holes 420 and 430.
  • a further level 460 is then applied, which is formed, for example, by an intermetallic dielectric such as SiO 2.
  • field effect transistors 520, 530 and 540 on a semiconductor substrate 510, preferably made of silicon.
  • the field effect transistors 520, 530 and 540 each have source and drain regions 550, 560, 570, 580, 590 and 600 as well as gate electrodes 620, 630 and 640.
  • an insulation layer 650 between the field effect transistors 520, 530 and 540 and above the source and drain regions as well as the gate electrodes which may consist in particular of an intermediate oxide, for example a flowable planarization oxide such as boron phosphorus silicate glass (BPSG).
  • BPSG boron phosphorus silicate glass
  • the intermediate oxide can be replaced by any other insulating material.
  • borophosphosilicate glass has the particular advantage that, owing to its flowability, a process of chemical-mechanical planarization to produce a planar surface may be omitted.
  • a 150 nm thick blocker layer 660 made of silicon oxynitride SiON is arranged above the insulation layer 650.
  • the blocker layer 660 is arranged above the entire surface of the semiconductor substrate 510 and encloses the connection pieces 750, 760, 770, 780, 790 and 800 located in the area of contact holes 670, 680, 690, 700, 710, 720 and 740.
  • the contact holes 670, 680, 690, 700, 710 and 720 are preferably filled over their entire surface with a conductive material, for example a metal, preferably tungsten or a tungsten alloy.
  • the connectors 750, 760, 770, 780, 790, 800 and 810 are made of a material that combines high conductivity with a low tendency to diffuse, for example aluminum.
  • an approximately 100 nm-thick adhesive layer 665 is located between the tungsten filling 730 of a contact hole 740 and the layer delimiting the contact hole, ie here the insulation layer 650 a titanium / titanium nitride alloy.
  • the adhesive layer 665 serves as a seeding layer for subsequent deposition processes, in particular for filling the contact holes 670, 680, 690, 700, 710, 720 and 740, for example with tungsten.
  • Adhesive layer 665 also protects the material below the bottom of the contact hole.
  • the insulation layer 820 which is also referred to as intermetallic oxide.
  • the insulation layer 820 (that is to say the intermetallic oxide here) can be deposited using a CVD (Chemical Vapor Deposition) method, for example. In all of the cases mentioned, the generation of the insulation layer 820 can be integrated without any problems into the manufacturing process of the electrical circuit.
  • Contact holes 830, 840, 850 and 860 are also etched into the insulation layer 820.
  • connection pieces 890 and 900 and a conductor track 910 made of copper in a further insulation layer 880 are completely filled with tungsten or copper.
  • contact holes 920 and 930 in the insulation layer 880 are also contact holes 920 and 930 in the insulation layer 880, which in turn are completely filled with tungsten or copper.
  • Field-effect transistors 520, 530 and 540 with source and drain regions 550, 560, 570, 580, 590 and 600 and with gate electrodes 620, 630 and 640 are produced in a known manner in the area of a main area of a semiconductor substrate 510.
  • an insulation layer 650 is produced, for example, by flowing a flowable planarization oxide such as borophosphosilicate glass (BPSG) or by an application process such as plasma-assisted CVD: PECVD (Plasma Enhanced Chemical Vapor Deposition) process.
  • a flowable planarization oxide such as borophosphosilicate glass (BPSG)
  • PECVD Plasma-assisted Chemical Vapor Deposition
  • contact holes 670, 680, 690, 700, 710, 720 and 740 are preferably etched into the insulation layer 650 in a reactive plasma using a dry etching method.
  • a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
  • an approximately 100 nm thick adhesive layer 665 made of a titanium / titanium nitride alloy is deposited.
  • the contact holes 670, 680, 690, 700, 710, 720 and 740 are then filled with tungsten or copper.
  • connectors 750, 760, 770, 780, 790 and 800 which can also be connecting elements, are applied, for example by sputtering and subsequent structuring of a metal layer, for example made of aluminum or an aluminum alloy.
  • a structuring process according to a conventional photolithographic method structures the part of the adhesive layer 665 lying above the insulation layer 650 as well as the connectors 750, 760, 770, 780, 790 and 800.
  • An approximately 100 nm thick blocker layer 660 is then applied to the insulation layer 650 and the connecting pieces 750, 760, 770, 780, 790 and 800.
  • the blocker layer 660 for example made of silicon oxynitride SiON, can preferably be produced by a PECVD process.
  • a major advantage of the PECVD process is that it can also be carried out at temperatures below 500 ° C.
  • free radicals are generated in a plasma; these are silicon, oxide and nitride radicals when a SiON layer is deposited.
  • Silane (SiH), ammonia (NH 3 ) and oxygen are used to carry out the process.
  • the blocker layer 660 is preferably deposited at a pressure in the range from approximately 20 to 100 Pa, ideally at approximately 30 Pa, and a temperature below 500 ° C., preferably approximately 300 ° C.
  • connectors 750, 760, 770, 780, 790 and 800 are produced by applying and then structuring a metal layer.
  • An insulation layer 820 is then deposited on the blocker layer 660 and the connecting pieces 750, 760, 770, 780, 790, 800 and 810 by a suitable deposition method such as chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • contact holes 830, 840, 850, 860 and 870 are etched into the insulation layer 820.
  • a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
  • Connectors 890 and 900 made of copper and a conductor track 910 which serves to connect the contact holes 850 and 860 and which likewise consists of copper are produced in the manner shown below.
  • a copper layer of 300 nm to 600 nm thickness is applied to the insulation layer 820 by means of a sputtering (sputtering) method.
  • a paint mask is applied and structured using photolithographic process steps.
  • a further insulation layer 880 is then deposited.
  • the insulating layer 880 contact holes 920 and 930 are preferably etched by a dry etching process in a reactive plasma. For example, a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
  • the contact holes 920 and 930 are then filled with copper.
  • Connection pieces 940 and 950 made of copper are then applied to the contact holes 920 and 930.
  • An intermetallic dielectric 960 for example made of silicon oxide SI0, is then applied.

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Abstract

The invention relates to an integrated electric circuit with a number of structure levels in which electrically active elements (20, 30, 40) are located on at least one element structure level, whereby at least one insulation layer (320) is arranged above the element structure level. Electric connection leads (330, 340, 350, 360, 410, 420, 430) are arranged within and/or above the insulation layer (320). At least one part of the connection leads (330, 340, 350, 360, 410, 420, 430) contain copper, and at least one diffusion blocker is arranged underneath said connection leads (330, 340, 350, 360, 410, 420, 430). The diffusion blocker impedes and/or prevents the diffusion of copper. According to the invention, this integrated electric circuit is configured such that the diffusion blocker is constructed as a blocker layer (160) which is interrupted only in the area of the contact holes (170, 180, 190, 200, 210, 220) and/or connection pieces. In addition, the blocker layer (160) is located between the element structure level and the insulation layer (320).

Description

Beschreibungdescription
BARRIERESCHICHT FÜR KUPFERMETALLISIERUNGBARRIER LAYER FOR COPPER METALIZATION
Die Erfindung betrifft eine integrierte elektrische Schaltung mit mehreren Strukturebenen, bei der sich auf wenigstens einer Elemente-Strukturebene elektrisch aktive Elemente befinden, wobei oberhalb der Elemente-Strukturebene wenigstens ei- ne Isolationsschicht angeordnet ist, wobei innerhalb und/oder oberhalb der Isolationsschicht elektrische Verbindungsleitungen angeordnet sind, wobei wenigstens ein Teil der Verbindungsleitungen soviel Kupfer enthält, daß Kupfer für die Eigenschaften dieser Verbindungsleitungen dominierend ist, und wobei unterhalb der Verbindungsleitungen wenigstens ein Diffusionsblocker angeordnet ist, der die Diffusion von Kupfer behindert und/oder verhindert.The invention relates to an integrated electrical circuit with a plurality of structure levels, in which there are electrically active elements on at least one element structure level, at least one insulation layer being arranged above the element structure level, electrical connection lines being arranged inside and / or above the insulation layer are, wherein at least a part of the connecting lines contains so much copper that copper is dominant for the properties of these connecting lines, and wherein at least one diffusion blocker is arranged below the connecting lines, which hinders and / or prevents the diffusion of copper.
Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer derartigen integrierten elektrischen Schaltung.The invention further relates to a method for producing such an integrated electrical circuit.
Bei integrierten elektrischen Schaltungen wird aus dem Widerstand R einer Leiterbahn und seiner Kapazität C, die von dem ihn umgebenden Material sowie dessen Geometrie abhängt, ein RC-Element gebildet. Die Dämpfungs- und Resonanzeffekte dieses RC-Elements beeinträchtigen die Signalfortpflanzung in der integrierten elektrischen Schaltung. Mit der Verringerung der Strukturgrößen in der elektrischen Schaltung nimmt der Durchmesser der Leiterbahn erheblich ab. Da gleichzeitig die Länge der Leiterbahnen nur geringfügig verändert wird, nimmt der Widerstand R der Leiterbahn zu. Hierdurch vergrößern sich bei integrierten elektrischen Schaltungen mit kleineren Strukturgrößen die unerwünschten Resonanz- und Dämpfungseffekte. Zur Losung dieses Problems ist vorgeschlagen worden, Kupfer als Material für die Leiterbahn einzusetzen. Da Kupfer eine höhere elektrische Leitfähigkeit als Aluminium besitzt, kann so der Widerstand R der Leiterbahn verringert werden.In the case of integrated electrical circuits, an RC element is formed from the resistance R of a conductor track and its capacitance C, which depends on the material surrounding it and its geometry. The damping and resonance effects of this RC element impair the signal propagation in the integrated electrical circuit. With the reduction in the structure sizes in the electrical circuit, the diameter of the conductor track decreases considerably. Since the length of the conductor tracks is changed only slightly at the same time, the resistance R of the conductor track increases. This increases the undesirable resonance and damping effects in the case of integrated electrical circuits with smaller structure sizes. To solve this problem, it has been proposed to use copper as the material for the conductor track. Since copper has a higher electrical conductivity than aluminum, the resistance R of the conductor track can be reduced.
Beim Einsatz von Kupfer als Material für Leiterbahnen besteht jedoch das Problem, daß eine Diffusion des Kupfers m die Strukturebene, in der sich die elektrisch aktiven Elemente befinden, vermieden werden muß. Ein Grund hierfür ist, daß Kupferatome m einem Halbleitersubstrat als Zentren für die Erzeugung von Ladungsträgern dienen. Durch diese Generation von Ladungsträgern wird die Lebensdauer von Minontatsla- dungstragern verkürzt. Außerdem wirken die Kupferatome als Keime für oxidationsinduzierte Stapelfehler und Schwachstel- len m dünnen Oxidschichten. Die Schädlichkeit des Kupfers für die in der Elemente-Strukturebene enthaltenen elektrisch aktiven Elemente wird durch eine sehr hohe Diffusionsgeschwindigkeit von Kupferatomen in den üblichen Halbleiterma- terialien - wie Silizium - verstärkt. Aufgrund der hohen Dif- fusionsgeschwindigkeit können die Kupferatome bei Prozeßtemperaturen von üblicherweise ab 400° Celsius durch das gesamte Halbleitersubstrat hindurch diffundieren. Das bedeutet, daß die Kupferatome unabhängig davon, an welcher Stelle sie ms Halbleiter aterial gelangen, ohne weiteres die kritischen Stellen erreichen können, an denen sie die oben genannten unerwünschten Folgeeffekte auslosen.When using copper as the material for conductor tracks, however, there is the problem that diffusion of the copper in the structural plane in which the electrically active elements are located must be avoided. One reason for this is that copper atoms in a semiconductor substrate serve as centers for the generation of charge carriers. This generation of load carriers shortens the life of mini load carriers. In addition, the copper atoms act as nuclei for oxidation-induced stacking errors and weak points in thin oxide layers. The harmfulness of copper to the electrically active elements contained in the element structure level is intensified by a very high rate of diffusion of copper atoms in the usual semiconductor materials - such as silicon. Due to the high diffusion rate, the copper atoms can diffuse through the entire semiconductor substrate at process temperatures of usually from 400 ° Celsius. This means that the copper atoms, irrespective of where they reach the semiconductor material, can easily reach the critical points where they trigger the undesired secondary effects mentioned above.
Eine Losung des Problems der Kupferdiffusion ist bekannt durch die m dem Artikel „Barrier Metal Free Copper Dama- scence Interconnection Technology Usmg Atmospheric Copper Reflow and Nitrogen Doping in SiOF Film", K. Mikagi et. al . , IEDM 1996, pp 365-368, beschriebene gattungsgemaße integrierte elektrische Schaltung. Der Artikel offenbart ferner ein Verfahren zur Herstellung dieser integrierten elektrischen Schaltung. Hierbei wird unmittelbar unterhalb einer aus Kup- fer bestehenden Leiterbahn ein dünner Diffusionsblocker ange¬ ordnet. Dieser Diffusionsblocker wird dadurch gebildet, daß zunächst in der Isolationsschicht ein Graben zur Aufnahme der aus Kupfer bestehenden Leiterbahn geätzt wird. Anschließend wird die Oberfläche der strukturierten, aus SiOF bestehenden Isolationsschicht durch Nitridierung in einem NH3-Plasma oberflächlich in SiON umgewandelt. Hierdurch ist es möglich, daß die Leiterbahn in ihrem gesamten Querschnitt aus Kupfer besteht. Die Dicke der als Diffusionsblocker dienenden Schicht ist gering und beträgt wenige nm. Die Barrierewirkung einer derartigen Schicht ist begrenzt. Diese Schaltung ist mit dem Nachteil verbunden, daß die Diffusion von Kupfer nicht zuverlässig unterbunden wird.A solution to the problem of copper diffusion is known from the article “Barrier Metal Free Copper Damascene Interconnection Technology Usm Atmospheric Copper Reflow and Nitrogen Doping in SiOF Film”, K. Mikagi et. Al., IEDM 1996, pp 365-368 , described generic integrated electrical circuit. The article further discloses a method for producing this integrated electrical circuit. Here, directly below a copper fer existing conductor track a thin diffusion blocker ¬ arranged. This diffusion blocker is formed by first etching a trench in the insulation layer to receive the conductor track made of copper. The surface of the structured insulation layer consisting of SiOF is then superficially converted to SiON by nitriding in an NH 3 plasma. This makes it possible for the conductor track to consist of copper in its entire cross section. The thickness of the layer serving as a diffusion blocker is small and is a few nm. The barrier effect of such a layer is limited. This circuit has the disadvantage that the diffusion of copper is not reliably prevented.
Es ist ferner bekannt, verschiedene Strukturebenen einer elektrischen Schaltung durch mit Kupfer gefüllte Kontaktlöcher zu verbinden. Hierbei wird das Kupfer auf allen Seiten mit einer diffusionshemmenden Barriereschicht umschlossen. Die Barriereschicht weist eine Mindestschichtdicke auf, um eine Diffusion des Kupfers in das Substrat, in dem es sich befindet, zu verhindern. Um die Diffusion wirksam zu verhindern, darf die Barriereschicht eine gewisse Dicke nicht unterschreiten. Eine zur Diffusionsverhinderung ausreichende Dicke der Barriereschicht führt dazu, daß nur ein kleiner Teil des Bahnquerschnitts aus Kupfer besteht. Da alle bekannten Barriereschichten einen deutlich höheren spezifischen Widerstand aufweisen als Kupfer, nimmt die effektive elektrische Leitfähigkeit somit in unerwünschter Weise bei der fortschreitenden Verkleinerung der Breite der Kontaktlöcher ab.It is also known to connect different structural levels of an electrical circuit by means of contact holes filled with copper. The copper is enclosed on all sides with a diffusion-inhibiting barrier layer. The barrier layer has a minimum layer thickness in order to prevent diffusion of the copper into the substrate in which it is located. In order to effectively prevent diffusion, the barrier layer must not be less than a certain thickness. A sufficient thickness of the barrier layer to prevent diffusion means that only a small part of the web cross section consists of copper. Since all known barrier layers have a significantly higher specific resistance than copper, the effective electrical conductivity thus decreases undesirably as the width of the contact holes progressively narrows.
Der Erfindung liegt die Aufgabe zugrunde, die Nachteile des Standes der Technik zu vermeiden. Insbesondere ist es Ziel der Erfindung, eine integrierte elektrische Schaltung zu schaffen, bei der eine möglichst ungestörte Stromleitung auch bei kleinen Strukturgrößen erzielt wird. Auch bei einer hohen Signalfrequenz sollten Resonanz- und Dämpfungseffekte möglichst gering sein. Ferner soll eine Diffusion von Kupferatomen in das Halbleitersubstrat wirksam vermieden werden.The object of the invention is to avoid the disadvantages of the prior art. In particular, it is the object of the invention to create an integrated electrical circuit in which an undisturbed power line is achieved even with small structure sizes. Even with a high one Signal frequency, resonance and damping effects should be as low as possible. Furthermore, a diffusion of copper atoms into the semiconductor substrate is to be effectively avoided.
Erfindungsgemäß wird diese Aufgabe bei einer gattungsgemäßen integrierten elektrischen Schaltung dadurch gelöst, daß der Diffusionsblocker als eine nur im Bereich von Kontaktlöchern unterbrochene Blockerschicht ausgebildet ist, und daß sich die Blockerschicht zwischen der Elemente-Strukturebene und der Isolationsschicht befindet.According to the invention, this object is achieved in a generic integrated electrical circuit in that the diffusion blocker is designed as a blocker layer interrupted only in the area of contact holes, and in that the blocker layer is located between the element structure level and the insulation layer.
Die Erfindung sieht also vor, eine integrierte elektrische Schaltung zu schaffen, bei der sich zwischen einer Kupfer enthaltenden Verbindungsleitung und elektrisch aktiven Ele- enten eine durchgehende Schicht befindet, und daß sich zwischen dieser Schicht und einer Verbindungsleitung wenigstens eine Isolationsschicht befindet.The invention therefore provides to provide an integrated electrical circuit in which there is a continuous layer between a copper-containing connecting line and electrically active elements, and that there is at least one insulation layer between this layer and a connecting line.
Vorzugsweise ist an der Oberfläche der Kontaktlöcher minde- stens unterhalb der Blockerschicht eine Diffusionsbarriere für Kupfer wirksam. Diese Diffusionsbarriere kann dadurch realisiert sein, daß die Kontaktlöcher mit einem leitfähigen Material, das eine Diffusionsbarrierewirkung für Kupfer hat, aufgefüllt sind. Dieses Material kann insbesondere Wolfram oder Titannitrid sein. Ferner kann diese Diffusionsbarriere durch eine dünne Schicht realisiert sein, die die Seitenwände und den Boden des Kontaktloches auskleidet und die Diffusionsbarrierewirkung für Kupfer aufweist. Für die dünne Schicht ist insbesondere Titan/Titannitrid, Titannitrid, Tantalnitrid oder ähnliches geeignet. Diese dünne Schicht kann durch eine Haftschicht realisiert sein, wie sie beim Auffüllen von Kontaktlöchern mit Wolfram häufig verwendet wird. Die dünne Schicht weist eine Dicke von 50 bis 200 nm, vorzugsweise von 50 bis 100 nm auf. Die Diffusionsbarriere an der Oberfläche der Kontaktlöcher bildet gemeinsam mit der Blockerschicht ei- ne durchgehende Schicht mit Diffusionsbarrierewirkung gegen Kupfer. Auf diese Weise wird wirksam vermieden, daß Kupferatome in das Halbleitersubstrat gelangen. Die Kupfer enthaltende Verbindungsleitung ist durch eine geschlossene Diffusi- onsbarriereschicht, die aus der Blockerschicht und der an der Oberfläche der Kontaktlöcher wirksamen Diffusionsbarriere gebildet wird, vom Halbleitersubstrat getrennt.A diffusion barrier for copper is preferably effective on the surface of the contact holes at least below the blocker layer. This diffusion barrier can be realized in that the contact holes are filled with a conductive material that has a diffusion barrier effect for copper. This material can in particular be tungsten or titanium nitride. Furthermore, this diffusion barrier can be realized by a thin layer which lines the side walls and the bottom of the contact hole and has the diffusion barrier effect for copper. Titanium / titanium nitride, titanium nitride, tantalum nitride or the like is particularly suitable for the thin layer. This thin layer can be realized by an adhesive layer, as is often used when filling contact holes with tungsten. The thin layer has a thickness of 50 to 200 nm, preferably 50 to 100 nm. The diffusion barrier on the surface of the contact holes forms together with the blocker layer ne continuous layer with diffusion barrier effect against copper. In this way it is effectively avoided that copper atoms get into the semiconductor substrate. The copper-containing connecting line is separated from the semiconductor substrate by a closed diffusion barrier layer, which is formed from the blocker layer and the diffusion barrier effective on the surface of the contact holes.
Bei den Verbindungsleitungen kann es sich sowohl um Leiter- bahnen als auch um elektrische Kontakte handeln.The connecting lines can be both conductor tracks and electrical contacts.
Die Leiterbahnen erstrecken sich vorzugsweise innerhalb einer Strukturebene und dienen dazu, verschiedene aktive elektrische Elemente miteinander oder mit außerhalb der eigentlichen integrierten elektrischen Schaltung liegenden Kontakten zu verbinden. Sie können ein Teil einer Gesamtheit aus oberhalb der aktiven Elemente aufgebauten, lateral vielfach strukturierten Schichten aus leitenden und isolierenden Materialien sein. Diese Gesamtheit wird auch als Metallisierung bezeich- net.The conductor tracks preferably extend within a structural level and serve to connect different active electrical elements to one another or to contacts located outside the actual integrated electrical circuit. They can be part of an assembly of layers of conductive and insulating materials that are laterally multiply structured and built up above the active elements. This whole is also referred to as metallization.
Verbindungsleitungen, die als unmittelbare elektrische Kontakte dienen, werden vorzugsweise durch mit einem leitfähigen Material gefüllte Kontaktlöcher gebildet. Diese Kontaktlöcher erstrecken sich vorzugsweise senkrecht zu den Strukturebenen, aus denen die integrierte elektrische Schaltung aufgebaut ist.Connection lines which serve as direct electrical contacts are preferably formed by contact holes filled with a conductive material. These contact holes preferably extend perpendicular to the structural planes from which the integrated electrical circuit is constructed.
Die Verbindungsleitungen enthalten soviel Kupfer, daß Kupfer für die Eigenschaften der Verbindungsleitungen dominierend ist. Dabei ist es grundsätzlich möglich, daß die Verbindungsleitungen vollständig aus Kupfer bestehen. Es ist jedoch gleichfalls möglich, daß die Verbindungsleitungen aus einem Material gebildet werden, das Kupfer nur als einen Anteil enthält und das darüber hinaus Zusätze zum Beispiel aus Zir- konium, Hafnium oder ähnlichem aufweist. Dieser Anteil ist erfindungsgemäß jedoch so groß, daß das Kupfer in einem Gehalt vorliegt, der ausreichend ist, um die elektrische Leitfähigkeit des Materials deutlich zu erhöhen. Hierzu ist es zweckmäßig, daß der Kupfergehalt in den Verbindungsleitungen wenigstens 10 Gewichtsprozent beträgt. Das Kupfer liegt hierbei in einer Konzentration vor, die höher ist, als es zur Verbesserung der Prozeßeigenschaften des Herstellungsverfahrens einer Leiterbahn erforderlich ist, so daß die Eigen- schaften, insbesondere die elektrische Leitfähigkeit, das Ätzverhalten, die Haftung, die Keimbildung, die Abschei- dungseigenschaften, die Oberflächeneigenschaften und dergleichen, der Verbindungsleitungen durch das Kupfer bestimmt werden. Bei der Herstellung dieser Verbindungsleitungen sind da- her gegebenenfalls Kupfer-spezifische Prozesse erforderlich. Um das Potential der kupferhaltigen Verbindungsleitungen auszuschöpfen, ist es vorteilhaft, in den Verbindungsleitungen einen Kupfergehalt von größer oder gleich 90 Gewichtsprozent vorzusehen.The connecting lines contain so much copper that copper is dominant for the properties of the connecting lines. It is fundamentally possible for the connecting lines to consist entirely of copper. However, it is also possible for the connecting lines to be formed from a material which contains copper only as a fraction and which also contains additives, for example made of zirconium. has conium, hafnium or the like. According to the invention, however, this proportion is so large that the copper is present in a content which is sufficient to significantly increase the electrical conductivity of the material. For this purpose, it is expedient that the copper content in the connecting lines is at least 10 percent by weight. The copper is present in a concentration that is higher than is required to improve the process properties of the production process of a conductor track, so that the properties, in particular the electrical conductivity, the etching behavior, the adhesion, the nucleation, the deposition properties, the surface properties and the like, the connecting lines are determined by the copper. Copper-specific processes may therefore be required when manufacturing these connecting lines. In order to exploit the potential of the copper-containing connecting lines, it is advantageous to provide a copper content of greater than or equal to 90 percent by weight in the connecting lines.
Unterhalb der Verbindungsleitungen befindet sich ein Diffusionsblocker. Zwischen den Verbindungsleitungen und dem Diffusionsblocker ist jedoch wenigstens eine Isolationsschicht angeordnet.A diffusion blocker is located below the connecting lines. However, at least one insulation layer is arranged between the connecting lines and the diffusion blocker.
Die Isolationsschicht kann aus einem beliebigen Material aufgebaut sein. Um eine möglichst geringe RC-Konstante der Verbindungsleitung zu erzielen, ist es jedoch zweckmäßig, daß die Dielektrizitätskonstante des für die Isolationsschicht verwendeten Materials möglichst gering ist. Eine möglichst geringe Dielektrizitätskonstante der Isolationsschicht läßt sich dann erzielen, wenn diese aus Luft oder einem Aerogel besteht. Jedoch weisen auch leichter in den Herstellungsprozeß integrierbare Materialien eine geeignete geringe Dielek- trizitätskonstante auf. Als Beispiele hierfür sind Halblei- teroxide wie Sι02, Halbleiternitπde wieSiJJj , fluorierte Halbleiteroxide wie SiOF, fluorierter (amorpher) Kohlenstoff, Nitride wie Bornitrid, Polymere und Polymerverbindungen wie Polyimide, insbesondere fluorierte Polyimide, Polystyrene, Polyethylene, Polycarbonate, Polybenzoxazol (PBO) Benzocyclo- buten (BCB) , Parylen, Fluoropolymere wie Tetrafluerethylen zu nennen.The insulation layer can be constructed from any material. In order to achieve the lowest possible RC constant of the connecting line, however, it is expedient that the dielectric constant of the material used for the insulation layer is as low as possible. The lowest possible dielectric constant of the insulation layer can be achieved if it consists of air or an airgel. However, materials that can be more easily integrated into the manufacturing process also have a suitable low dielectric constant. Examples of this are teroxides such as Si0 2 , semiconductor nitrides such as SiJJj, fluorinated semiconductor oxides such as SiOF, fluorinated (amorphous) carbon, nitrides such as boron nitride, polymers and polymer compounds such as polyimides, in particular fluorinated polyimides, polystyrenes, polyethylenes, polycarbonates, polybenzoxazole (PBO) benzocyclobutene (BCB), Parylene, fluoropolymers such as tetrafluerethylene.
Unterhalb der Isolationsschicht befindet sich die Blocker- schicht. Hierdurch ist die Blockerschicht raumlich von den Verbmdungsleitungen getrennt. Diese Ausgestaltung hat zur Folge, daß Kupferatome in die Isolationsschicht eindringen können. Die Erfindung schließt daher ein teilweises Eindringen von einzelnen Kupferatomen m die Isolationsschicht nicht aus. Es hat sich gezeigt, daß ein derartiges geringes Eindringen von Kupferatomen in die Isolationsschicht die Funkti- onstuchtigkeit der integrierten elektrischen Schaltung nicht beeinträchtigt .The blocker layer is located below the insulation layer. As a result, the blocker layer is spatially separated from the connection lines. The result of this configuration is that copper atoms can penetrate into the insulation layer. The invention therefore does not rule out the partial penetration of individual copper atoms in the insulation layer. It has been shown that such a slight penetration of copper atoms into the insulation layer does not impair the functionality of the integrated electrical circuit.
Die als Diffusionsblocker dienende Blockerschicht kann prinzipiell aus jedem Material gebildet sein. Zweck aßigerweise wird ein Material eingesetzt, das bei den üblicherweise auftretenden Prozeßtemperaturen von m der Regel über 400 Grad Celsius eine Diffusionslange für Kupfer aufweist, die kleiner ist als die Dicke der Blockerschicht.The blocker layer serving as a diffusion blocker can in principle be formed from any material. A material is expediently used which has a diffusion length for copper which is smaller than the thickness of the blocker layer at the usually occurring process temperatures of m, as a rule, above 400 degrees Celsius.
Es ist besonders vorteilhaft, daß die Blockerschicht Stickstoff, Sauerstoff, Fluor oder eine Verbindung dieser Elemente enthalt .It is particularly advantageous that the blocker layer contains nitrogen, oxygen, fluorine or a compound of these elements.
Geeignete Materialien für die Blockerschicht sind beispielsweise Nitride wie Siliziumnitrid SιJST4 , oxidierte Nitride wie zum Beispiel Siliziumoxynitrid SiON, Siliziumboroxynitrid Si- BON, TιNxOy, TaNxOy, WNxOy, WSιxN, fluorierte Nitride wie Sili- ziumfluoroxymtrid SiOFN sowie Metalloxide wie Tι02, Ta205. Es ist besonders zweckmäßig, daß die Dicke der Blockerschicht zwischen 50 nm und 800 nm beträgt.Suitable materials for the blocker layer are, for example, nitrides such as silicon nitride SιJST 4 , oxidized nitrides such as silicon oxynitride SiON, silicon boroxynitride SiBON, TιN x O y , TaN x O y , WN x Oy, WSι x N, fluorinated nitrides such as silicon fluoroxymtride SiOFN and metal oxides such as Tι0 2 , Ta 2 0 5 . It is particularly expedient that the thickness of the blocker layer is between 50 nm and 800 nm.
Eine Mindestschichtdicke von ungefähr 100 nm reicht in den meisten Fällen aus, um eine Diffusion von Kupferatomen in die Ebene der elektrisch aktiven Elemente wirksam zu verhindern. Eine mögliche Obergrenze für die Schichtdicke ist dadurch ge¬ geben, daß eine unerwünschte Erhöhung der lateralen Koppelka- pazitätem sowie eine ungünstige geometrische Gestalt der Isolationsschicht vermieden werden soll.A minimum layer thickness of approximately 100 nm is sufficient in most cases to effectively prevent diffusion of copper atoms into the plane of the electrically active elements. One possible upper limit for the layer thickness is thereby give ge ¬ that an undesirable increase of the lateral Koppelka- pazitätem and an unfavorable geometric shape of the insulating layer is to be avoided.
Die Erfindung beinhaltet auch den Fall, daß mehrere Blockerschichten vorgesehen sind. Diese Blockerschichten können sich auf verschiedenen Strukturebenen befinden und ein verschiedenes Maß der Diffusionsbehinderung oder Diffusionsverhinderung aufweisen.The invention also includes the case that several blocker layers are provided. These blocker layers can be located on different structural levels and have a different degree of diffusion hindrance or diffusion prevention.
Es ist gleichfalls zweckmäßig, daß wenigstens ein weiterer Diffusionsblocker an mindestens einem Teil der Verbindungsleitungen anliegt.It is also expedient for at least one further diffusion blocker to be in contact with at least part of the connecting lines.
Der weitere Diffusionsblocker kann eine beliebige Gestalt aufweisen. Besonders vorteilhaft ist es jedoch, daß der wei- tere Diffusionsblocker an den Seitenflächen und/oder den Unterkanten von wenigstens einem Teil der Verbindungsleitungen anliegt. Bei diesem Teil der Verbindungsleitungen kann es sich sowohl um die Leiterbahnen als auch um die elektrischen Kontakte handeln.The further diffusion blocker can have any shape. However, it is particularly advantageous that the further diffusion blocker rests on the side surfaces and / or the lower edges of at least some of the connecting lines. This part of the connecting lines can be both the conductor tracks and the electrical contacts.
Es ist zweckmäßig, den oder die weiteren Diffusionsblocker so auszugestalten, daß sie eine massive Ausdiffusion des Kupfers in die Isolationsschicht verhindern, und daß die Blockerschicht ein stärkeres Maß an Diffusionsbehinderung aufweist. Diese Ausgestaltung läßt sich in besonders einfacher und zweckmäßiger Weise dadurch erzielen, daß die Blockerschicht dicker ist als der weitere Diffusionsblocker.It is expedient to design the further diffusion blocker (s) in such a way that they prevent massive diffusion of the copper into the insulation layer and that the blocker layer has a greater degree of diffusion impediment. This configuration can be achieved in a particularly simple and expedient manner in that the blocker layer is thicker than the further diffusion blocker.
Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer integrierten elektrischen Schaltung,The invention further relates to a method for producing an integrated electrical circuit,
- bei dem im Bereich einer Oberfläche eines Halbleitersubstrats elektrisch aktive Elemente gebildet werden,in which electrically active elements are formed in the region of a surface of a semiconductor substrate,
- bei dem auf den elektrisch aktiven Elementen eine Isolati- onsschicht aufgebracht wird,an insulation layer is applied to the electrically active elements,
- bei dem innerhalb und/oder auf der Isolationsschicht elektrische Verbindungsleitungen, die soviel Kupfer enthalten, daß Kupfer für die Eigenschaften der Verbindungsleitungen dominierend ist, erzeugt werden, - bei dem unterhalb der Verbindungsleitungen wenigstens ein Diffusionsblocker aufgebracht wird.- In which electrical connection lines, which contain so much copper that copper is dominant for the properties of the connection lines, are produced within and / or on the insulation layer, - in which at least one diffusion blocker is applied below the connection lines.
Dieses Verfahren wird erfindungsgemäß so durchgeführt, daß vor dem Erzeugen der Isolationsschicht der Diffusionsblocker als eine durchgehende Blockerschicht abgeschieden wird, und daß auf dieser Blockerschicht die Isolationsschicht erzeugt wird.This method is carried out in accordance with the invention in such a way that the diffusion blocker is deposited as a continuous blocker layer before the insulation layer is produced, and that the insulation layer is produced on this blocker layer.
Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbil- düngen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Darstellung bevorzugter Ausführungsbeispiele anhand der Zeichnungen.Further advantages, special features and expedient further developments of the invention result from the subclaims and the following illustration of preferred exemplary embodiments with reference to the drawings.
Von den Zeichnungen zeigtFrom the drawings shows
Figur 1 einen Querschnitt durch eine erfindungsgemäße integrierte elektrische Schaltung, mit einer Blockerschicht, die durch mit Wolfram gefüllte Kontaktlöcher unterbrochen ist, Figur 2 einen Ausschnitt aus Figur 1 im Bereich eines gefüll¬ ten Kontaktlochs,FIG. 1 shows a cross section through an integrated electrical circuit according to the invention, with a blocker layer which is interrupted by contact holes filled with tungsten, 2 shows a detail of Figure 1 in the area of a filled j ¬ th contact hole,
Figur 3 eine integrierte elektrische Schaltung mit einer Blockerschicht, die durch mit Wolfram gefüllte Kontaktlöcher und Anschlußstücke unterbrochen ist, und3 shows an integrated electrical circuit with a blocker layer, which is interrupted by contact holes and connecting pieces filled with tungsten, and
Figur 4 einen Ausschnitt aus Figur 3 im Bereich eines Kontaktlochs .FIG. 4 shows a detail from FIG. 3 in the area of a contact hole.
Bei der in Figur 1 dargestellten integrierten elektrischen Schaltung befinden sich Feldeffekttransistoren 20, 30 und 40 auf einem vorzugsweise aus Silizium bestehenden Halbleiter- substrat 10. Die Feldeffekttransistoren 20, 30 und 40 weisen jeweils Source- und Draingebiete 50, 60, 70, 80, 90 und 100 sowie Gateelektroden 120, 130 und 140 auf.In the integrated electrical circuit shown in FIG. 1, field effect transistors 20, 30 and 40 are located on a semiconductor substrate 10, which is preferably made of silicon. The field effect transistors 20, 30 and 40 each have source and drain regions 50, 60, 70, 80, 90 and 100 and gate electrodes 120, 130 and 140.
Zwischen den Feldeffekttransistoren 20, 30 und 40 sowie oberhalb der Source- und Draingebiete 50, 60, 70, 80, 90 und 100 sowie zwischen den Gateelektroden 120, 130 und 140 befindet sich eine Isolationsschicht 150, die insbesondere durch ein Zwischenoxid, beispielsweise ein verfließbares Planarisierungsoxid wie Borphosphorsilikatglas (BPSG) gebildet sein kann. Das Zwischenoxid kann durch ein beliebiges anderes iso- lierendes Material ersetzt werden. Der Einsatz von Borphosphorsilikatglas hat jedoch den besonderen Vorteil, daß aufgrund seiner Verfließbarkeit gegebenenfalls ein Prozeß des chemisch-mechanischen Planarisierens zur Erzeugung einer planaren Oberfläche entfallen kann.Between the field effect transistors 20, 30 and 40 and above the source and drain regions 50, 60, 70, 80, 90 and 100 and between the gate electrodes 120, 130 and 140 there is an insulation layer 150, which is in particular an intermediate oxide, for example a flowable one Planarization oxide such as borophosphosilicate glass (BPSG) can be formed. The intermediate oxide can be replaced by any other insulating material. However, the use of borophosphosilicate glass has the particular advantage that, owing to its flowability, a process of chemical-mechanical planarization to produce a planar surface may be omitted.
Oberhalb der Isolationsschicht 150 ist eine 150 nm dicke Blockerschicht 160 beispielsweise aus Siliziumoxynitrid SiON angeordnet. Die Blockerschicht 160 ist oberhalb der gesamten Oberfläche des Halbleitersubstrats 10 angeordnet und nur im Bereich von Kontaktlöchern 170, 180, 190, 200, 210 und 220 unterbrochen. Die Kontaktlöcher 170, 180, 190, 200, 210 und 220 sind vorzugsweise vollflächig mit einem leitfähigen Mate¬ rial, beispielsweise einem Metall, vorzugsweise Wolfram oder einer Wolfram-Legierung gefüllt.A 150 nm thick blocker layer 160, for example made of silicon oxynitride SiON, is arranged above the insulation layer 150. The blocker layer 160 is arranged above the entire surface of the semiconductor substrate 10 and only in the region of contact holes 170, 180, 190, 200, 210 and 220 interrupted. The contact holes 170, 180, 190, 200, 210 and 220 are preferably completely covered by a conductive Mate ¬ rial, for example a metal, preferably tungsten or a tungsten alloy is filled.
Wie anhand von Figur 2 erkennbar, befindet sich zwischen einer Wolframfüllung 230 eines Kontaktlochs 240 und den das Kontaktloch begrenzenden Schichten, d.h. der Isolationsschicht 150 und der Blockerschicht 160 eine ungefähr 100 nm dicke Haftschicht 165 aus einer Titan/Titannitrid-Legierung. Die Haftschicht 165 dient als Bekeimungsschicht für nachfolgende Abscheidevorgänge, insbesondere für die Füllung der Kontaktlöcher 170, 180, 190, 200, 210, 220 und 240 beispielsweise mit Wolfram. Außerdem schützt die Haftschicht 165 das unterhalb des Bodens des Kontaktlochs liegende Material.As can be seen from FIG. 2, there is between a tungsten fill 230 of a contact hole 240 and the layers delimiting the contact hole, i. the insulation layer 150 and the blocker layer 160 an approximately 100 nm thick adhesive layer 165 made of a titanium / titanium nitride alloy. The adhesive layer 165 serves as a seeding layer for subsequent deposition processes, in particular for filling the contact holes 170, 180, 190, 200, 210, 220 and 240, for example with tungsten. In addition, the adhesive layer 165 protects the material lying below the bottom of the contact hole.
Oberhalb der Kontaktlöcher 170, 180, 190, 200, 210, 220 und 240 befinden sich unmittelbar auf der Blockerschicht 160 Anschlußstücke 250, 260, 270 , 280, 290, 300 und 310 aus einem Material, das eine hohe Leitfähigkeit mit einer geringen Dif¬ fusionsneigung verbindet, beispielsweise Aluminium.Above the contact holes 170, 180, 190, 200, 210, 220 and 240 there are 160 connection pieces 250, 260, 270, 280, 290, 300 and 310 directly on the blocker layer made of a material which has a high conductivity with a low Dif ¬ fusion tendency connects, for example aluminum.
Oberhalb und zwischen den Anschlußstücken 250, 260, 270, 280, 290, 300 und 310 befindet sich eine weitere Isolationsschicht 320, die auch als Intermetalloxid bezeichnet wird. Es ist jedoch nicht notwendig, daß die Isolationsschicht 320 aus einem Oxid besteht, obwohl es technologisch besonders zweckmäßig ist, daß sie aus einem Halbleiteroxid besteht wie beispielsweise nach einem TEOS (Tetra Ethyl Ortho Silikat = SiO(OC2H5)4) - Verfahren gebildeten Si02. Alternativ kann das Abscheiden der Isolationsschicht 320 (das heißt hier des In- termetalloxids) beispielsweise nach einem CVD (Chemical Va- pour Deposition) - Verfahren erfolgen. In allen genannten Fällen kann die Erzeugung der Isolationsschicht 320 problem- los in den Herstellungsprozeß der elektrischen Schaltung in- tegriert werden.Above and between the connecting pieces 250, 260, 270, 280, 290, 300 and 310 there is a further insulation layer 320, which is also referred to as intermetallic oxide. However, it is not necessary that the insulation layer 320 consist of an oxide, although it is technologically particularly expedient that it consist of a semiconductor oxide, for example according to a TEOS (Tetra Ethyl Ortho Silicate = SiO (OC 2 H 5 ) 4 ) process Si0 2 formed . Alternatively, the insulation layer 320 (ie here the inert metal oxide) can be deposited, for example, by a CVD (Chemical Vacuum Deposition) method. In all of the cases mentioned, the production of the insulation layer 320 can be problem-free in the manufacturing process of the electrical circuit. be tegrated.
In die Isolationsschicht 320 sind gleichfalls Kontaktlöcher 330, 340, 350, 360 und 370 geätzt.Contact holes 330, 340, 350, 360 and 370 are also etched into the insulation layer 320.
Die Kontaktlöcher 330, 340, 350, 360 und 370 sind vollflächig mit Wolfram oder Kupfer gefüllt. Oberhalb der Isolationsschicht 320 befinden sich in einer weiteren Isolationsschicht 380 Anschlußstücke 390 und 400 sowie eine Leiterbahn 410 aus Kupfer.The contact holes 330, 340, 350, 360 and 370 are completely filled with tungsten or copper. Above the insulation layer 320 there are in a further insulation layer 380 connection pieces 390 and 400 as well as an interconnect 410 made of copper.
In der Isolationsschicht 380 befinden sich gleichfalls Kontaktlöcher 420 und 430, die wiederum vollflächig mit Wolfram oder Kupfer gefüllt sind.There are also contact holes 420 and 430 in the insulation layer 380, which in turn are completely filled with tungsten or copper.
Oberhalb der Kontaktlöcher 420 und 430 sind gleichfalls Anschlußstücke 440 und 450 aus Kupfer angeordnet. Sie befinden sich in einem oberhalb der Isolationsschicht 380 liegenden Intermetalldielektikum 460, das beispielsweise aus Siliziu- moxid Si02 besteht.Connections 440 and 450 made of copper are also arranged above the contact holes 420 and 430. They are located in an intermetallic dielectric 460 above the insulation layer 380, which consists, for example, of silicon oxide SiO 2 .
Eine derartige integrierte elektrische Schaltung kann auf die im folgenden dargestellte Weise dargestellt werden. Im Bereich einer Hauptfläche eines Halbleitersubstrats 10 werden auf bekannte Weise Feldeffekttransistoren 20, 30 und 40 mit Source- und Draingebieten 50, 60, 70, 80, 90 und 100 sowie mit Gateelektroden 120, 130 und 140 hergestellt.Such an integrated electrical circuit can be represented in the manner shown below. Field-effect transistors 20, 30 and 40 with source and drain regions 50, 60, 70, 80, 90 and 100 and with gate electrodes 120, 130 and 140 are produced in a known manner in the region of a main area of a semiconductor substrate 10.
Hierauf wird eine Isolationsschicht 150 beispielsweise durch Verfließen eines verfließbaren Planarisierungsoxids wie Borphosphorsilikatglas (BPSG) oder durch ein Auftrageverfahren wie plasmaunterstütztes CVD: PECVD (Plasma Enhanced Chemical Vapour Deposition) - Verfahren erzeugt.An insulation layer 150 is then produced, for example, by flowing a flowable planarization oxide such as boron phosphorus silicate glass (BPSG) or by an application process such as plasma-assisted CVD: PECVD (Plasma Enhanced Chemical Vapor Deposition) process.
Auf die Isolationsschicht 150 wird eine ungefähr 100 nm dicke Blockerschicht 160 aufgetragen. Die Blockerschicht 160 - beispielsweise aus Siliziumoxynitrid SiON - kann vorzugsweise durch ein PECVD-Verfahren hergestellt werden. Ein wesentlicher Vorteil des PECVD-Verfahrens ist, daß es auch bei Tempe- raturen unter 500°C durchgeführt werden kann. Hierbei werden in einem Plasma freie Radikale erzeugt. Dies sind bei der Abscheidung einer SiON-Schicht Silizium-, Oxid- und Nitrid- Radikale. Zur Durchführung des Verfahrens werden Silan (SiH4), Ammoniak (NH3) und Sauerstoff eingesetzt. Bei einem Druck im Bereich von etwa 20 bis 100 Pa, bevorzugt ungefähr 30 Pa, und einer Temperatur unterhalb von 500°C, bevorzugt etwa 300°C, wird die Blockerschicht 160 abgeschieden.An approximately 100 nm thick layer is applied to the insulation layer 150 Blocker layer 160 applied. The blocker layer 160 - for example made of silicon oxynitride SiON - can preferably be produced by a PECVD process. A major advantage of the PECVD process is that it can also be carried out at temperatures below 500 ° C. Free radicals are generated in a plasma. These are silicon, oxide and nitride radicals during the deposition of a SiON layer. Silane (SiH 4 ), ammonia (NH 3 ) and oxygen are used to carry out the process. The blocker layer 160 is deposited at a pressure in the range from approximately 20 to 100 Pa, preferably approximately 30 Pa, and a temperature below 500 ° C., preferably approximately 300 ° C.
Danach werden vorzugsweise durch ein Trockenätzverfahren in einem reaktiven Plasma in die Isolationsschicht 150 und in die Blockerschicht 160 Kontaktlöcher 170, 180, 190, 200, 210, 220 und 240 geätzt. Als Ätzmittel wird beispielsweise ein Gasgemisch aus CHF3 und 02 oder aus CHF3 und CF4 eingesetzt.Thereafter, contact holes 170, 180, 190, 200, 210, 220 and 240 are preferably etched in a reactive plasma in a reactive plasma in the insulation layer 150 and in the blocker layer 160. For example, a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
Anschließend wird eine ungefähr 100 nm dicke Haftschicht 165 aus einer Titan/Titannitrid-Legierung abgeschieden. Daraufhin werden die Kontaktlöcher 170, 180, 190, 200, 210, 220 und 240 mit Wolfram oder Kupfer gefüllt.An approximately 100 nm thick adhesive layer 165 made of a titanium / titanium nitride alloy is then deposited. The contact holes 170, 180, 190, 200, 210, 220 and 240 are then filled with tungsten or copper.
Anschließend werden Anschlußstücke 250, 260, 270, 280, 290, 300 und 310, bei denen es sich auch um Verbindungselemente handeln kann, beispielsweise durch Sputtern und anschließendes Strukturieren einer Metallschicht aufgebracht.Subsequently, connecting pieces 250, 260, 270, 280, 290, 300 and 310, which can also be connecting elements, are applied, for example by sputtering and subsequent structuring of a metal layer.
Ein Strukturierungsvorgang nach einem konventionellen photolithographischen Verfahren strukturiert gleichermaßen den oberhalb der Blockerschicht 160 liegenden Teil der Haftschicht 165 wie die Anschlußstücke 250, 260, 270, 280, 290, 300 und 310. Auf die Blockerschicht 160 und die Anschlußstücke 250, 260, 270, 280, 290, 300 und 310 wird danach eine Isolationsschicht 320 durch ein geeignetes Abscheideverfahren - wie Plasma En- hanced Chemical Vapour Deposition (PECVD) - abgeschieden.A structuring process according to a conventional photolithographic method structures the part of the adhesive layer 165 lying above the blocker layer 160 as well as the connecting pieces 250, 260, 270, 280, 290, 300 and 310. An insulation layer 320 is then deposited onto the blocker layer 160 and the connecting pieces 250, 260, 270, 280, 290, 300 and 310 by a suitable deposition method, such as plasma enhanced chemical vapor deposition (PECVD).
Danach werden vorzugsweise durch ein Trockenätzverfahren in einem reaktiven Plasma in die Isolationsschicht 320 Kontakt¬ löcher 330, 340, 350, 360 und 370 geätzt. Als Ätzmittel wird beispielsweise ein Gasgemisch aus CHF3 und 02 oder aus CHF3 und CF4 eingesetzt.Thereafter, preferably by a dry etching in a reactive plasma in the insulation layer 320. Contact holes ¬ 330, 340, 350, 360 and 370 etched. For example, a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
Anschlußstücke 390 und 400 aus Kupfer sowie eine zur Verbindung der Kontaktlöcher 350 und 360 dienende Leiterbahn 410, die gleichfalls aus Kupfer besteht, werden auf die nachfol- gend dargestellte Weise erzeugt. Eine Kupferschicht von 300 nm bis 600 nm Dicke wird mittels eines Sputter (Zerstäubungs) -Verfahrens auf die Schicht 320 aufgebracht. Danach wird eine Lackmaske aufgetragen und mittels photolithographischer Prozeßschritte strukturiert.Connectors 390 and 400 made of copper as well as a conductor track 410 serving to connect the contact holes 350 and 360, which also consists of copper, are produced in the manner shown below. A copper layer of 300 nm to 600 nm thickness is applied to the layer 320 by means of a sputtering (sputtering) process. Then a paint mask is applied and structured using photolithographic process steps.
Anschließend wird eine Isolationsschicht 380 aufgebracht. Danach werden vorzugsweise durch ein Trockenätzverfahren in einem reaktiven Plasma in die Isolationsschicht 380 Kontaktlöcher 420 und 430 geätzt. Als Ätzmittel wird beispielsweise wiederum ein Gasgemisch aus CHF3 und 02 oder aus CHF? und CF4 eingesetzt. Anschließend werden die Kontaktlöcher 420 und 430 mit Kupfer gefüllt. Auf die Kontaktlöcher 420 und 430 werden danach Anschlußstücke 440 und 450 aus Kupfer aufgebracht.An insulation layer 380 is then applied. Thereafter, contact holes 420 and 430 are preferably etched into the insulation layer 380 by a dry etching process in a reactive plasma. For example, a gas mixture of CHF 3 and 0 2 or CHF ? and CF 4 used. The contact holes 420 and 430 are then filled with copper. Copper and copper connectors 440 and 450 are then applied to contact holes 420 and 430.
Anschließend wird eine weitere Ebene 460 aufgebracht, die beispielsweise durch ein Intermetalldielektrikum wie Si0 gebildet wird.A further level 460 is then applied, which is formed, for example, by an intermetallic dielectric such as SiO 2.
Bei der in Figur 3 dargestellten integrierten elektrischen Schaltung befinden sich Feldeffekttransistoren 520, 530 und 540 auf einem vorzugsweise aus Silizium bestehenden Halbleitersubstrat 510. Die Feldeffekttransistoren 520, 530 und 540 weisen jeweils Source- und Draingebiete 550, 560, 570, 580, 590 und 600 sowie Gateelektroden 620, 630 und 640 auf.In the integrated electrical circuit shown in Figure 3 there are field effect transistors 520, 530 and 540 on a semiconductor substrate 510, preferably made of silicon. The field effect transistors 520, 530 and 540 each have source and drain regions 550, 560, 570, 580, 590 and 600 as well as gate electrodes 620, 630 and 640.
Zwischen den Feldeffekttransistoren 520, 530 und 540 sowie oberhalb der Source- und Draingebiete sowie der Gateelektroden befindet sich eine Isolationsschicht 650, die insbesondere aus einem Zwischenoxid, beispielsweise einem verfließbaren Planarisierungsoxid wie Borphosphorsilikatglas (BPSG) bestehen kann. Das Zwischenoxid kann durch ein beliebiges anderes isolierendes Material ersetzt werden. Der Einsatz von Borphosphorsilikatglas hat jedoch den besonderen Vorteil, daß aufgrund seiner Verfließbarkeit gegebenenfalls ein Prozeß des chemisch-mechanischen Planarisierens zur Erzeugung einer planaren Oberfläche entfallen kann.There is an insulation layer 650 between the field effect transistors 520, 530 and 540 and above the source and drain regions as well as the gate electrodes, which may consist in particular of an intermediate oxide, for example a flowable planarization oxide such as boron phosphorus silicate glass (BPSG). The intermediate oxide can be replaced by any other insulating material. However, the use of borophosphosilicate glass has the particular advantage that, owing to its flowability, a process of chemical-mechanical planarization to produce a planar surface may be omitted.
Oberhalb der Isolationsschicht 650 ist eine 150 nm dicke Blockerschicht 660 aus Siliziumoxynitrid SiON angeordnet. Die Blockerschicht 660 ist oberhalb der gesamten Oberfläche des Halbleitersubstrats 510 angeordnet und umschließt die im Bereich von Kontaktlöchern 670, 680, 690, 700, 710, 720 und 740 liegenden Anschlußstücke 750, 760, 770, 780, 790 und 800. Die Kontaktlöcher 670, 680, 690, 700, 710 und 720 sind vorzugs- weise vollflächig mit einem leitfähigen Material, beispielsweise einem Metall, vorzugsweise Wolfram oder einer Wolfram- Legierung gefüllt. Die Anschlußstücke 750, 760, 770 , 780, 790, 800 und 810 bestehen aus einem Material, das eine hohe Leitf higkeit mit einer geringen Diffusionsneigung verbindet, beispielsweise Aluminium.A 150 nm thick blocker layer 660 made of silicon oxynitride SiON is arranged above the insulation layer 650. The blocker layer 660 is arranged above the entire surface of the semiconductor substrate 510 and encloses the connection pieces 750, 760, 770, 780, 790 and 800 located in the area of contact holes 670, 680, 690, 700, 710, 720 and 740. The contact holes 670, 680, 690, 700, 710 and 720 are preferably filled over their entire surface with a conductive material, for example a metal, preferably tungsten or a tungsten alloy. The connectors 750, 760, 770, 780, 790, 800 and 810 are made of a material that combines high conductivity with a low tendency to diffuse, for example aluminum.
Wie anhand von Figur 4 erkennbar, befindet sich zwischen der Wolframfüllung 730 eines Kontaktlochs 740 und der das Kontaktloch begrenzenden Schicht, d.h. hier der Isolations- schicht 650, eine ungefähr 100 nm dicke Haftschicht 665 aus einer Titan/Titannitrid-Legierung. Die Haftschicht 665 dient als Bekeimungsschicht für nachfolgende Abscheidevorgänge, insbesondere für die Füllung der Kontaktlöcher 670, 680, 690, 700, 710, 720 und 740 beispielsweise mit Wolfram. Außerdem schützt die Haftschicht 665 das unterhalb des Bodens des Kontaktlochs liegende Material.As can be seen from FIG. 4, an approximately 100 nm-thick adhesive layer 665 is located between the tungsten filling 730 of a contact hole 740 and the layer delimiting the contact hole, ie here the insulation layer 650 a titanium / titanium nitride alloy. The adhesive layer 665 serves as a seeding layer for subsequent deposition processes, in particular for filling the contact holes 670, 680, 690, 700, 710, 720 and 740, for example with tungsten. Adhesive layer 665 also protects the material below the bottom of the contact hole.
Oberhalb und zwischen den Anschlußstücken 750, 760, 770, 780, 790 und 800 befindet sich eine weitere Isolationsschicht 820, die auch als Intermetalloxid bezeichnet wird. Es ist jedoch nicht notwendig, daß die Isolationsschicht 820 aus einem Oxid besteht, obwohl es technologisch besonders zweckmäßig ist, daß sie aus einem Halbleiteroxid besteht wie beispielsweise nach einem TEOS (Tetra Ethyl Ortho Silikat = SiO(OC2H5)4) - Verfahren gebildeten Si02. Alternativ kann das Abscheiden der Isolationsschicht 820 (das heißt hier des Intermetalloxids) beispielsweise nach einem CVD (Chemical Vapour Deposition) - Verfahren erfolgen. In allen genannten Fällen kann die Erzeugung der Isolationsschicht 820 problemlos in den Herstel- lungsprozeß der elektrischen Schaltung integriert werden.Above and between the connectors 750, 760, 770, 780, 790 and 800 there is a further insulation layer 820, which is also referred to as intermetallic oxide. However, it is not necessary for the insulation layer 820 to consist of an oxide, although it is technologically particularly expedient for it to consist of a semiconductor oxide, for example according to a TEOS (Tetra Ethyl Ortho Silicate = SiO (OC 2 H 5 ) 4 ) process Si0 2 formed . Alternatively, the insulation layer 820 (that is to say the intermetallic oxide here) can be deposited using a CVD (Chemical Vapor Deposition) method, for example. In all of the cases mentioned, the generation of the insulation layer 820 can be integrated without any problems into the manufacturing process of the electrical circuit.
In die Isolationsschicht 820 werden gleichfalls Kontaktlöcher 830, 840, 850 und 860 geätzt.Contact holes 830, 840, 850 and 860 are also etched into the insulation layer 820.
Die Kontaktlöcher 830, 840, 850 und 860 sind vollflächig mit Wolfram oder Kupfer gefüllt. Oberhalb der Isolationsschicht 820 befinden sich in einer weiteren Isolationsschicht 880 Anschlußstücke 890 und 900 sowie eine Leiterbahn 910 aus Kupfer.The contact holes 830, 840, 850 and 860 are completely filled with tungsten or copper. Above the insulation layer 820 there are connection pieces 890 and 900 and a conductor track 910 made of copper in a further insulation layer 880.
In der Isolationsschicht 880 befinden sich gleichfalls Kontaktlöcher 920 und 930, die wiederum vollflächig mit Wolfram oder Kupfer gefüllt sind.There are also contact holes 920 and 930 in the insulation layer 880, which in turn are completely filled with tungsten or copper.
Oberhalb der Kontaktlöcher 920 und 930 sind gleichfalls An- schlußstücke 940 und 950 aus Kupfer angeordnet.Above the contact holes 920 and 930 there are also end pieces 940 and 950 made of copper.
Eine derartige integrierte elektrische Schaltung kann auf die im folgenden dargestellte Weise dargestellt werden. Im Be- reich einer Hauptfläche eines Halbleitersubstrats 510 werden auf bekannte Weise Feldeffekttransistoren 520, 530 und 540 mit Source- und Draingebieten 550, 560, 570, 580, 590 und 600 sowie mit Gateelektroden 620, 630 und 640 hergestellt.Such an integrated electrical circuit can be represented in the manner shown below. Field-effect transistors 520, 530 and 540 with source and drain regions 550, 560, 570, 580, 590 and 600 and with gate electrodes 620, 630 and 640 are produced in a known manner in the area of a main area of a semiconductor substrate 510.
Hierauf wird eine Isolationsschicht 650 beispielsweise durch Verfließen eines verfließbaren Planarisierungsoxids wie Borphosphorsilikatglas (BPSG) oder durch ein Auftrageverfahren wie plasmaunterstütztes CVD: PECVD (Plasma Enhanced Chemical Vapour Deposition) - Verfahren erzeugt.Thereupon an insulation layer 650 is produced, for example, by flowing a flowable planarization oxide such as borophosphosilicate glass (BPSG) or by an application process such as plasma-assisted CVD: PECVD (Plasma Enhanced Chemical Vapor Deposition) process.
Danach werden vorzugsweise durch ein Trockenätzverfahren in einem reaktiven Plasma in die Isolationsschicht 650 Kontaktlöcher 670, 680, 690, 700, 710, 720 und 740 geätzt. Als Ätzmittel wird beispielsweise ein Gasgemisch aus CHF3 und 02 oder aus CHF3 und CF4 eingesetzt.Thereafter, contact holes 670, 680, 690, 700, 710, 720 and 740 are preferably etched into the insulation layer 650 in a reactive plasma using a dry etching method. For example, a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
.Anschließend wird eine ungefähr 100 nm dicke Haftschicht 665 aus einer Titan/Titannitrid-Legierung abgeschieden. Daraufhin werden die Kontaktlöcher 670, 680, 690, 700, 710, 720 und 740 mit Wolfram oder Kupfer gefüllt.Then an approximately 100 nm thick adhesive layer 665 made of a titanium / titanium nitride alloy is deposited. The contact holes 670, 680, 690, 700, 710, 720 and 740 are then filled with tungsten or copper.
Anschließend werden Anschlußstücke 750, 760, 770, 780, 790 und 800, bei denen es sich auch um Verbindungselemente handeln kann, beispielsweise durch Sputtern und anschließendes Strukturieren einer Metallschicht, beispielsweise aus Aluminium oder einer Aluminiumlegierung aufgebracht. Ein Strukturierungsvorgang nach einem konventionellen photolithographischen Verfahren strukturiert gleichermaßen den oberhalb der Isolationsschicht 650 liegenden Teil der Haftschicht 665 wie die Anschlußstücke 750, 760, 770, 780, 790 und 800. Auf die Isolationsschicht 650 und die Anschlußstücke 750, 760, 770, 780, 790 und 800 wird dann eine ungefähr 100 nm dicke Blockerschicht 660 aufgetragen. Die Blockerschicht 660 beispielsweise aus Siliziumoxynitrid SiON kann vorzugsweise durch ein PECVD-Verfahren hergestellt werden. Ein wesentlicher Vorteil des PECVD-Verfahrens ist, daß es auch bei Temperaturen unter 500°C durchgeführt werden kann. Hierbei werden in einem Plasma freie Radikale erzeugt, dies sind bei der Ab- scheidung einer SiON-Schicht Silizium-, Oxid- und Nitrid- Radikale. Zur Durchführung des Verfahrens werden Silan (SiH ) , Ammoniak (NH3) und Sauerstoff eingesetzt. Die Blok- kerschicht 660 wird bevorzugt abgeschieden bei einem Druck im Bereich von etwa 20 bis 100 Pa, ideal bei etwa 30 Pa, und ei- ner Temperatur unterhalb von 500°C, vorzugsweise etwa 300°C.Subsequently, connectors 750, 760, 770, 780, 790 and 800, which can also be connecting elements, are applied, for example by sputtering and subsequent structuring of a metal layer, for example made of aluminum or an aluminum alloy. A structuring process according to a conventional photolithographic method structures the part of the adhesive layer 665 lying above the insulation layer 650 as well as the connectors 750, 760, 770, 780, 790 and 800. An approximately 100 nm thick blocker layer 660 is then applied to the insulation layer 650 and the connecting pieces 750, 760, 770, 780, 790 and 800. The blocker layer 660, for example made of silicon oxynitride SiON, can preferably be produced by a PECVD process. A major advantage of the PECVD process is that it can also be carried out at temperatures below 500 ° C. In this process, free radicals are generated in a plasma; these are silicon, oxide and nitride radicals when a SiON layer is deposited. Silane (SiH), ammonia (NH 3 ) and oxygen are used to carry out the process. The blocker layer 660 is preferably deposited at a pressure in the range from approximately 20 to 100 Pa, ideally at approximately 30 Pa, and a temperature below 500 ° C., preferably approximately 300 ° C.
Anschließend werden Anschlußstücke 750, 760, 770, 780, 790 und 800 durch Aufbringen und anschließendes Strukturieren einer Metallschicht erzeugt. Auf die Blockerschicht 660 und die Anschlußstücke 750, 760, 770, 780, 790, 800 und 810 wird danach eine Isolationsschicht 820 durch ein geeignetes Abscheideverfahren wie Chemical Vapour Deposition (CVD) abgeschieden. Danach werden in die Isolationsschicht 820 Kontaktlöcher 830, 840, 850, 860 und 870 geätzt. Als Ätzmittel wird bei- spielsweise ein Gasgemisch aus CHF3 und 02 oder aus CHF3 und CF4 eingesetzt.Subsequently, connectors 750, 760, 770, 780, 790 and 800 are produced by applying and then structuring a metal layer. An insulation layer 820 is then deposited on the blocker layer 660 and the connecting pieces 750, 760, 770, 780, 790, 800 and 810 by a suitable deposition method such as chemical vapor deposition (CVD). Thereafter, contact holes 830, 840, 850, 860 and 870 are etched into the insulation layer 820. For example, a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant.
.Anschlußstücke 890 und 900 aus Kupfer sowie eine zur Verbindung der Kontaktlöcher 850 und 860 dienende Leiterbahn 910, die gleichfalls aus Kupfer besteht, werden auf die nachfolgend dargestellte Weise erzeugt. Eine Kupferschicht von 300 nm bis 600 nm Dicke wird mittels eines Sputter (Zerstäubungs) -Verfahrens auf die Isolationsschicht 820 aufgebracht. Danach wird eine Lackmaske aufgetragen und mittels photolithographischer Prozeßschritte strukturiert. Danach wird eine weitere Isolationsschicht 880 abgeschieden. Danach werden vorzugsweise durch ein Trockenatzverfahren m einem reaktiven Plasma m die Isolationsschicht 880 Kontaktlocher 920 und 930 geatzt. Als Atzmittel wird beispielsweise wiederum ein Gasgemisch aus CHF3 und 02 oder aus CHF3 und CF4 eingesetzt. Anschließend werden die Kontaktlocher 920 und 930 mit Kupfer gefüllt. Auf die Kontaktlocher 920 und 930 werden danach Anschlußstucke 940 und 950 aus Kupfer aufgebracht..Connectors 890 and 900 made of copper and a conductor track 910 which serves to connect the contact holes 850 and 860 and which likewise consists of copper are produced in the manner shown below. A copper layer of 300 nm to 600 nm thickness is applied to the insulation layer 820 by means of a sputtering (sputtering) method. Then a paint mask is applied and structured using photolithographic process steps. A further insulation layer 880 is then deposited. Thereafter, the insulating layer 880 contact holes 920 and 930 are preferably etched by a dry etching process in a reactive plasma. For example, a gas mixture of CHF 3 and 0 2 or of CHF 3 and CF 4 is used as the etchant. The contact holes 920 and 930 are then filled with copper. Connection pieces 940 and 950 made of copper are then applied to the contact holes 920 and 930.
Anschließend wird ein Intermetalldielektrikum 960, beispielsweise aus Siliziumoxid SιO_, aufgebracht. An intermetallic dielectric 960, for example made of silicon oxide SI0, is then applied.

Claims

Patentansprüche claims
1. Integrierte elektrische Schaltung1. Integrated electrical circuit
- mit mehreren Strukturebenen, - bei der sich auf wenigstens einer Elemente- Strukturebene elektrisch aktive Elemente (20, 30, 40; 520, 530, 540) befinden,with several structure levels, in which there are electrically active elements (20, 30, 40; 520, 530, 540) on at least one element structure level,
- wobei oberhalb der Elemente-Strukturebene wenigstens eine Isolationsschicht (320; 820) angeordnet ist, - wobei innerhalb und/oder oberhalb der Isolationsschicht (320; 820) elektrische Verbindungsleitungen (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910, 920) angeordnet sind,- wherein at least one insulation layer (320; 820) is arranged above the element structure level, - wherein inside and / or above the insulation layer (320; 820) electrical connecting lines (330, 340, 350, 360, 410, 420, 430; 830 , 840, 850, 860, 910, 920) are arranged,
- wobei wenigstens ein Teil der Verbindungsleitungen (330, 340, 350, 360, 410, 420, 430; 830, 840, 850,- At least some of the connecting lines (330, 340, 350, 360, 410, 420, 430; 830, 840, 850,
860, 910, 920) soviel Kupfer enthält, daß Kupfer für die Eigenschaften dieser Verbindungsleitungen dominierend ist, und860, 910, 920) contains so much copper that copper is dominant for the properties of these connecting lines, and
- wobei unterhalb der Verbindungsleitungen (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910,- Where below the connecting lines (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910,
920) wenigstens ein Diffusionsblocker angeordnet ist, der die Diffusion von Kupfer behindert und/oder verhindert, d a d u r c h g e k e n n z e i c h - n e t, daß der Diffusionsblocker als eine nur im Bereich von Kontaktlöchern (170, 180, 190, 200, 210, 220; 670, 680, 690, 700, 710, 720) und / oder Anschlußstücken (750, 760, 770, 780, 790, 800) unterbrochene Blockerschicht (160; 660) ausgebildet ist, und daß sich die Blockerschicht (160; 660) zwischen der Elemente- Strukturebene und der Isolationsschicht (320; 820) befindet.920) at least one diffusion blocker is arranged, which hinders and / or prevents the diffusion of copper, characterized in that the diffusion blocker acts as one only in the area of contact holes (170, 180, 190, 200, 210, 220; 670, 680, 690, 700, 710, 720) and / or connecting pieces (750, 760, 770, 780, 790, 800) interrupted blocker layer (160; 660) is formed, and that the blocker layer (160; 660) is between the element structure level and the insulation layer (320; 820).
2. Integrierte elektrische Schaltung, d a d u r c h g e k e n n z e i c h n e t , daß an der Oberfläche der Kontaktlöcher (170, 180, 190, 200, 210, 220; 670, 680, 690, 700, 710, 720) und/oder der Anschlußstücke (750, 760, 770, 780, 790, 800) eine die Diffusion von Kupfer behindernde Diffusionsbarriere wirksam ist.2. Integrated electrical circuit, characterized in that on the surface of the contact holes (170, 180, 190, 200, 210, 220; 670, 680, 690, 700, 710, 720) and / or the connecting pieces (750, 760, 770, 780, 790, 800) one the diffusion barrier impeding copper diffusion is effective.
3. Integrierte elektrische Schaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h - n e t, daß der Kupfergehalt in den Verbindungsleitungen (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910, 920) wenigstens 10 Gewichtsprozent beträgt.3. Integrated electrical circuit according to claim 1 or 2, characterized in that the copper content in the connecting lines (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910, 920) at least 10 Weight percent.
4. Integrierte elektrische Schaltung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die Isolationsschicht (320; 820) wenigstens einen Stoff aus der Gruppe: Halbleiteroxide, Halbleiternitride, fluorierte Halbleiteroxide, fluorierter (amorpher) Kohlenstoff, Nitride wie Bornitrid, Polymere und Polymerverbindungen wie Polyimide, Polystyrene, Polyethylene, Polycarbonate, Polybenzoxazol (PBO) Benzocyclobuten (BCB) , Parylen, Fluoropolymere enthält.4. Integrated electrical circuit according to one of claims 1 to 3, characterized in that the insulation layer (320; 820) at least one substance from the group: semiconductor oxides, semiconductor nitrides, fluorinated semiconductor oxides, fluorinated (amorphous) carbon, nitrides such as boron nitride, polymers and polymer compounds such as polyimides, polystyrenes, polyethylenes, polycarbonates, polybenzoxazole (PBO), benzocyclobutene (BCB), parylene, fluoropolymers.
5. Integrierte elektrische Schaltung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h - n e t, daß die Blockerschicht (160, 660) Stickstoff, Sauerstoff, Fluor oder eine Verbindung dieser Elemente enthält.5. Integrated electrical circuit according to one of claims 1 to 4, d a d u r c h g e k e n n z e i c h - n e t that the blocker layer (160, 660) contains nitrogen, oxygen, fluorine or a compound of these elements.
6 Integrierte elektrische Schaltung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die Blockerschicht (160, 660) ein Nitrid enthält.6 Integrated electrical circuit according to claim 5, characterized in that the blocker layer (160, 660) contains a nitride.
7. Integrierte elektrische Schaltung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß die Blockerschicht (160, 660) Siliziumnitrid Si3N4 oder Wolframsiliziumnitrid WSixN enthält.7. Integrated electrical circuit according to claim 6, characterized in that the blocker layer (160, 660) contains silicon nitride Si 3 N 4 or tungsten silicon nitride WSi x N.
8. Integrierte elektrische Schaltung nach einem der Ansprüche 5 bis 7, d a d u r c h g e k e n n z e i c h - n e t, daß die Blockerschicht ein oxidiertes Nitrid enthält.8. Integrated electrical circuit according to one of claims 5 to 7, d a d u r c h g e k e n n z e i c h - n e t that the blocker layer contains an oxidized nitride.
9. Integrierte elektrische Schaltung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß die Blockerschicht wenigstens eine Verbindung aus der Gruppe Siliziumoxynitrid SiON, Siliziumboroxynitrid SiBON, Titanoxynitrid TiNxOy, Tantaloxynitrid TaNxOy, Wolframoxynitrid WNxOy enthält.9. Integrated electrical circuit according to claim 8, characterized in that the blocker layer contains at least one compound from the group silicon oxynitride SiON, silicon boroxynitride SiBON, titanium oxynitride TiN x O y , tantalum oxynitride TaN x O y , tungsten oxynitride WN x O y .
10. Integrierte elektrische Schaltung nach einem der .Ansprüche 5 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß die Blockerschicht ein fluoriertes Nitrid enthält.10. Integrated electrical circuit according to one of claims 5 to 9, so that the blocker layer contains a fluorinated nitride.
11. Integrierte elektrische Schaltung nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß die Blockerschicht Siliziumfluoroxynitrid SiOFN ent- hält. 11. Integrated electrical circuit according to claim 10, characterized in that the blocker layer contains silicon fluorine oxynitride SiOFN.
12. Integrierte elektrische Schaltung nach einem der Ansprü¬ che 5 bis 11, d a d u r c h g e k e n n z e i c h - n e t, daß die Blockerschicht ein Metalloxid enthält.12. Integrated electrical circuit according to any Ansprü ¬ che 5 to 11, dadurchgekennzeich - net, that the blocking layer comprises a metal oxide.
13. Integrierte elektrische Schaltung nach Anspruch 5, d a d u r c h g e k e n n z e i c h - n e t, daß die Blockerschicht Titanoxid Ti02 oder Tantaloxid Ta205 enthält.13. Integrated electrical circuit according to claim 5, characterized in that the blocker layer contains titanium oxide Ti0 2 or tantalum oxide Ta 2 0 5 .
14. Integrierte elektrische Schaltung nach einem der Ansprü- ehe 1 bis 13, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der Blockerschicht zwischen 50 nm und 800 nm beträgt.14. Integrated electrical circuit according to one of claims 1 to 13, so that the thickness of the blocker layer is between 50 nm and 800 nm.
15. Integrierte elektrische Schaltung nach einem der Ansprüche 1 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß mehrere Blockerschichten vorgesehen sind.15. Integrated electrical circuit according to one of claims 1 to 14, d a d u r c h g e k e n n z e i c h n e t that several blocker layers are provided.
16. Integrierte elektrische Schaltung nach Anspruch 15, d a d u r c h g e k e n n z e i c h n e t, daß sich die Blockerschichten auf verschiedenen Strukturebenen befinden.16. Integrated electrical circuit according to claim 15, so that the blocker layers are on different structural levels.
17. Integrierte elektrische Schaltung nach einem der Ansprüche 15 oder 16, d a d u r c h g e k e n n z e i c h - n e t, daß die Blockerschichten ein verschiedenes Maß der Diffusionsbehinderung oder Diffusionsverhinderung aufweisen.17. Integrated electrical circuit according to one of claims 15 or 16, characterized in - net that the blocker layers have a different degree of diffusion hindrance or diffusion prevention.
18. Integrierte elektrische Schaltung nach einem der Ansprüche 1 bis 17, d a d u r c h g e k e n n z e i c h n e t, daß wenigstens ein weiterer Diffusionsblocker an mindestens einem Teil der Verbindungsleitungen anliegt.18. Integrated electrical circuit according to one of claims 1 to 17, d a d u r c h g e k e n n z e i c h n e t that at least one further diffusion blocker is present on at least part of the connecting lines.
19. Integrierte elektrische Schaltung nach Anspruch 18, d a d u r c h g e k e n n z e i c h - n e t, daß der weitere Diffusionsblocker an den Seitenflächen und/oder den Unterkanten von wenigstens einem Teil der Verbindungsleitungen anliegt.19. Integrated electrical circuit according to claim 18, so that the further diffusion blocker rests on the side faces and / or the lower edges of at least part of the connecting lines.
20. Integrierte elektrische Schaltung nach einem der Ansprüche 18 oder 19, d a d u r c h g e k e n n z e i c h n e t, daß der weitere Diffusionsblocker eine massive Ausdiffu- sion des Kupfers in die Isolationsschicht verhindert.20. Integrated electrical circuit according to one of claims 18 or 19, so that the further diffusion blocker prevents massive diffusion of the copper into the insulation layer.
21. Integrierte elektrische Schaltung nach einem der Ansprüche 18 bis 20, d a d u r c h g e k e n n z e i c h - n e t, daß die Blockerschicht eine stärkeres Maß der Diffusionsbehinderung aufweist als der weitere Diffusionsblok- ker.21. Integrated electrical circuit according to one of claims 18 to 20, so that the blocker layer has a greater degree of diffusion hindrance than the further diffusion blocker.
22. Integrierte elektrische Schaltung nach einem der Ansprü- ehe 18 bis 21, d a d u r c h g e k e n n z e i c h n e t, daß die Blockerschicht dicker ist als der weitere Diffu- sionsblocker .22. Integrated electrical circuit according to one of the claims. before 18 to 21, characterized in that the blocker layer is thicker than the further diffusion blocker.
23. Integrierte elektrische Schaltung nach einem der .?nsprü- che 18 bis 22, d a d u r c h g e k e n n z e i c h - n e t, daß die Diffusion durch die Blockerschicht weniger als 10 % der Diffusion durch den weiteren Diffusionsblocker beträgt .23. Integrated electrical circuit according to one of the claims 18 to 22, so that the diffusion through the blocker layer is less than 10% of the diffusion through the further diffusion blocker.
24. Verfahren zur Herstellung einer integrierten elektrischen Schaltung,24. Process for producing an integrated electrical circuit,
- bei dem im Bereich einer Oberfläche eines Halbleitersubstrats (10; 510) elektrisch aktive Elemente (20, 30, 40; 520, 530, 540) gebildet werden, - bei dem auf den elektrisch aktiven Elementen (20, 30, 40; 520,530,540) wenigstens eine Isolationsschicht (320; 820) aufgebracht wird,- in which electrically active elements (20, 30, 40; 520, 530, 540) are formed in the area of a surface of a semiconductor substrate (10; 510), - in which on the electrically active elements (20, 30, 40; 520,530,540) at least one insulation layer (320; 820) is applied,
- bei dem innerhalb und/oder auf der Isolationsschicht- With the inside and / or on the insulation layer
(320; 820) elektrische Verbindungsleitungen (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910,(320; 820) electrical connecting cables (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910,
920), die Kupfer enthalten, erzeugt werden,920) containing copper are produced,
- bei dem unterhalb der Verbindungsleitungen (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910, 920) wenigstens ein Diffusionsblocker aufgebracht wird, d a d u r c h g e k e n n z e i c h n e t, daß vor dem Erzeugen der Isolationsschicht (320, 820) der Diffusionsblocker als eine durchgehende Blockerschicht (160; 660) abgeschieden wird, und daß auf dieser Blockerschicht (160; 660) die Isolationsschicht (320; 820) erzeugt wird. - In which at least one diffusion blocker is applied below the connecting lines (330, 340, 350, 360, 410, 420, 430; 830, 840, 850, 860, 910, 920), characterized in that before the insulation layer (320, 820) the diffusion blocker is deposited as a continuous blocker layer (160; 660) and that on this blocker layer (160; 660) the insulation layer (320; 820) is generated.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001098160A (en) * 1999-09-30 2001-04-10 Sumitomo Bakelite Co Ltd Resin composition for insulating material and insulating material using the same
US7170115B2 (en) * 2000-10-17 2007-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method of producing the same
US6847077B2 (en) * 2002-06-25 2005-01-25 Agere Systems, Inc. Capacitor for a semiconductor device and method for fabrication therefor
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
CN101231995B (en) * 2007-01-23 2011-02-09 米辑电子股份有限公司 Circuit component
CA2724602A1 (en) * 2008-04-16 2009-12-17 Hzo, Inc. Metal and electronic device coating process for marine use and other environments
KR101064402B1 (en) * 2009-01-12 2011-09-14 삼성모바일디스플레이주식회사 Thin film transistor, method of manufacturing the thin film transistor and flat panel display device having the thin film transistor
KR101736277B1 (en) * 2012-12-12 2017-05-17 한국전자통신연구원 Field Effect Transistor and Method of Fabricating the Same
KR20160040035A (en) * 2014-10-02 2016-04-12 삼성전기주식회사 Chip component and manufacturing method thereof
US9711458B2 (en) * 2015-11-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
KR20180111305A (en) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 semiconductor device having multi interconnection structure and method of fabricating the same
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3782904T2 (en) * 1986-09-17 1993-04-08 Fujitsu Ltd METHOD FOR FORMING A METALIZING LAYER CONTAINING COPPER ON THE SURFACE OF A SEMICONDUCTOR COMPONENT.
JP2695185B2 (en) 1988-05-02 1997-12-24 株式会社日立製作所 Semiconductor integrated circuit device and method of manufacturing the same
US5552627A (en) * 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
JP2875093B2 (en) * 1992-03-17 1999-03-24 三菱電機株式会社 Semiconductor device
US5723382A (en) * 1992-06-12 1998-03-03 Sandhu; Gurtej S. Method of making a low-resistance contact to silicon having a titanium silicide interface, an amorphous titanium nitride barrier layer and a conductive plug
US5612254A (en) 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
JPH0613381A (en) 1992-06-29 1994-01-21 Hitachi Ltd Semiconductor device and its manufacture
JPH07235537A (en) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp Semiconductor device with flattened surface and manufacture thereof
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
EP0751566A3 (en) 1995-06-30 1997-02-26 Ibm A thin film metal barrier for electrical interconnections
JPH0964034A (en) 1995-08-18 1997-03-07 Toshiba Corp Semiconductor device and manufacture thereof
DE19543540C1 (en) 1995-11-22 1996-11-21 Siemens Ag Vertically integrated semiconductor component
JPH09172072A (en) * 1995-12-18 1997-06-30 Nec Corp Semiconductor device and its manufacture
KR100195330B1 (en) * 1995-12-29 1999-06-15 구본준 Semiconductor ic wire and forming method
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US6008117A (en) * 1996-03-29 1999-12-28 Texas Instruments Incorporated Method of forming diffusion barriers encapsulating copper
JP3281260B2 (en) 1996-05-21 2002-05-13 株式会社東芝 Method for manufacturing semiconductor device
US5935766A (en) * 1997-08-07 1999-08-10 Advanced Micro Devices, Inc. Method of forming a conductive plug in an interlevel dielectric

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9931722A1 *

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KR20010032951A (en) 2001-04-25

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