EP1033017A1 - Atm-multiplexereinrichtung - Google Patents

Atm-multiplexereinrichtung

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Publication number
EP1033017A1
EP1033017A1 EP98962274A EP98962274A EP1033017A1 EP 1033017 A1 EP1033017 A1 EP 1033017A1 EP 98962274 A EP98962274 A EP 98962274A EP 98962274 A EP98962274 A EP 98962274A EP 1033017 A1 EP1033017 A1 EP 1033017A1
Authority
EP
European Patent Office
Prior art keywords
bus
subscriber
module
data
data bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP98962274A
Other languages
English (en)
French (fr)
Inventor
Reinhard Deml
Josef Wahler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP1033017A1 publication Critical patent/EP1033017A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
    • H04J3/247—ATM or packet multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling

Definitions

  • a known data transmission method for high data speeds is the Asynchronous Transfer Mode (ATM).
  • ATM Asynchronous Transfer Mode
  • Data transmission based on the asynchronous transfer mode currently enables a variable transmission bit rate of up to 622 Mbit / ⁇ .
  • Known switching devices including those based on the asynchronous transfer mode, are usually of modular construction. There are usually a large number of modules - e.g. Realize an interface for connecting subscriber lines or a central controller - can be plugged into a central plug module common to all modules, a so-called 'backplane' and connected to one another via this.
  • the modularity of the switching facilities achieved in this way enables, among other things, an easy adjustment of a switching facility to different configurations, as well as a simplified error analysis in the case of services.
  • the switching devices e.g. switching networks
  • the switching devices are arranged on one or more separate switching modules, which can also be plugged into the central connector module.
  • Subscriber connection devices - connecting, high-frequency (clock rate> 50 MHz) data bus of the highly integrated switch-through module - even with smaller switching devices - have a length of approx. 30 to 40 cm, which is too large for the desired clock rate for reasons of line theory. To make matters worse, the contacting of several modules with the high-frequency data bus to maintain the line-theoretical conditions requires an additional reduction in the bus length.
  • the present invention is based on the object of specifying an arrangement by means of which a longer transmission path between the highly integrated circuit-through module and subscriber connection devices can be implemented while maintaining the clock rate of the high-frequency data bus.
  • the present invention is based on the idea of placing the highly integrated switch-through module on the central plug assembly of an ATM switching device and thus reducing the line length.
  • the arrangement according to the invention has the advantage that by interposing a multiplexer device between the highly integrated circuit module and subscriber connection devices, the length of the high-frequency data bus - which connects the highly integrated circuit module with the multiplexer devices - can be kept very short.
  • a temporal decoupling of the high-frequency data bus from the subscriber data buses is also realized, so that each individual subscriber data bus can be operated at a lower clock rate that can be individually specified by the subscriber connection device.
  • a pure point-to-point connection is created between a multiplexer device and a subscriber line device, i.e. only two connections per connecting line. The more favorable line properties achieved in this way allow the length of the subscriber data bus to be more generous than that of the high-frequency data bus.
  • the conversion of the subscriber data buses with a first data width - preferably 8 bits - to the high-frequency data bus with a second data width - preferably 16 bits - and vice versa, enables the use of conventional 8-bit-wide modules for the subscriber line devices.
  • FIG. 2 a structural diagram for the schematic representation of the essential functional units of a multiplexer device
  • 3a a structural diagram for the schematic representation of the essential functional units of a reception module of a multiplexer device
  • 3b a structural diagram for the schematic representation of the essential functional units of a transmission module of a multiplexer device
  • Fig. 4 a structure diagram for the schematic representation of a bus-specific transmission register and a mul. tiplexer-specific transmission registers
  • 5 a structure diagram for the schematic representation of bus-specific address registers.
  • the basic assembly BBG has a highly integrated circuit module X15 - hereinafter referred to only as circuit module X15 - which is connected via a memory data bus to a first memory MEM1 and a second memory MEM2.
  • the first memory MEM1 is used for intermediate storage of useful information stored in an ATM cell. Routing information for the ATM cells to be switched is stored in the second memory MEM2 in the form of switching tables.
  • the interconnection module X15 has a first and a second high-frequency (clock rate: 50 MHz) data bus DBO, DB1 with a 16-bit width.
  • the basic module BBG has eight connection slots SLOTO, ..., SLOT7 for making contact with subscriber connection units, and four multiplexer devices MUXO, ..., MUX3, which are arranged in a closer area of the interconnection module X15.
  • a first and a second multiplexer device MUXO, MUX1 are connected via the first high-frequency data bus DBO and a third and a fourth multiplexer device MUX2, MUX3 are connected to the switching module X15 via the second high-frequency data bus DB1.
  • the arrangement of the multiplexer devices MUXO, ..., MUX3 in a closer area of the switch-through module X15 minimizes the length of the first and the second high-frequency data bus DBO, DB1.
  • a first connection slot SLOTO is connected to the first multiplexer device MUXO via two subscriber data buses TB and a second connection slot SLOT1 via two further subscriber data buses TB.
  • the third to eighth connection slots SLOT2, ..., SLOT7 are connected to the second to fourth multiplexer devices MUX1, ..., MUX3.
  • Fig. 2 shows a schematic representation of the essential
  • the multiplexer device MUX has a reception module R, via which data are transmitted from a subscriber connection device to the interconnection module X15. Furthermore, the multiplexer device MUX has a transmission module T, via which data are transmitted from the switching module X15 to a subscriber connection device.
  • the reception module R has four bus-specific receiver interfaces RPO, ..., RP3, via which four subscriber data connections connected to the multiplexer device MUX buses TBO, ..., TB3 are each connected to a bus-specific receive memory FIFOO, ..., FIF03. These are connected to a receive multiplexer module RMUX, which combines the four incoming subscriber data buses TB0, ..., TB3 to the outgoing, high-frequency data bus DB connected to the receive multiplexer module RMUX via a so-called 'Utopia port' UP.
  • a reception arbitration device RA controls, on the basis of information transmitted by the 'utopia port' UP, which input bus-specific memory FIFOO,..., FIF03 for the transmission of buffered ATM cells to the switching module X15, via the receiving multiplexer module RMUX to the high-frequency data bus DB.
  • the transmission module T On the input side, the transmission module T has a 'utopia port' UP, via which the high-frequency data bus DB is connected to a transmission multiplexer module TMUX, which splits the incoming high-frequency data bus DB into four outgoing subscriber data buses TB0, ..., TB3.
  • the transmit multiplexer module TMUX is connected on the output side to four bus-specific transmit memories FIFOO, ..., FIF03, in which ATM cells to be transmitted to subscriber devices are buffered.
  • the four bus-specific transmit memories FIFOO, ..., FIF03 are connected to the respective subscriber data buses TBO, ..., TB3 via four bus-specific transmit interfaces TPO, ..., TP3.
  • a transmission arbitration device TA controls, based on information stored in the transmission module T, in which bus-specific transmission memory FIFOO, ..., FIF03 an ATM cell that has arrived via the high-frequency data bus DB is temporarily stored.
  • ATM synchronous transfer mode
  • data packets of fixed length so-called cells
  • An ATM cell is composed of a five-byte long cell header containing the switching data relevant for the transport of an ATM cell, the so-called x header, and a 48-byte user data field, the so-called 'payload'.
  • the memory cells MEM1, ..., MEMn each have a storage capacity of 64 bytes, so that a 53-byte ATM cell can be stored per memory cell MEM1, ..., MEMn.
  • Each memory cell MEM1, ..., MEMn is divided into two parallel 32-byte partial memories TSP1, TSP2, with the ATM cell arriving via a subscriber data bus TBO, ..., TB3 being stored alternately byte-by-byte, so that e.g. a first byte 1 of an incoming ATM cell in the first partial memory TSP1, a second byte 2 in the second partial memory TSP2, a third byte 3 in the first partial memory TSP1 following the first byte 1, etc. is buffered.
  • a check is made on the basis of information stored in the cell header of an ATM cell to determine whether a currently received byte is a cell load.
  • Ak is the ⁇ TULLE bytes received no SOC byte, it will - ..., ben the preceding byte following the currently to be filled in the cell memory MEM1, MEMn marrie- - in the manner described above. If the currently received byte is a SOC byte, a new memory cell MEM1, ..., MEMn is selected and the currently received byte is stored in it.
  • the ATM cells are written into the bus-specific receive memories FIFOO, ..., FIF03 at a clock rate TB_CLOCK, which is predetermined by the respective subscriber connection device.
  • ATM cells to be transmitted from the switching module X15 via the multiplexer device MUX to a subscriber line device are connected via the 'Utopiaport' UP and the transmit multiplexer module TMUX in one of the subscriber line devices.
  • tung associated memory cell MEM1, ..., MEMm intermediately ⁇ chert.
  • the v Utopiaport 'UP uses the information stored in the cell header of the ATM cell to check whether a currently received 16-bit wide data word is a SOC data word (Start Of Cell) defining a cell start. If the currently received data word is not a SOC data word, it is written, following the previous data word, into the memory cell MEM1,..., MEMm that is currently to be filled.
  • the current data word is a SOC data word
  • a new memory cell MEM1, ..., MEMn is selected and the currently received data word is stored in it.
  • the ATM cells are written to the bus-specific transmit memories FIFOO, ..., FI-F03 at the clock rate DB_CLOCK specified by the switching module X15.
  • a cached ATM cell is sent to a subscriber line device, the cached ATM cell is read alternately in bytes, such that e.g. a byte 1 temporarily stored in the first partial memory TSP1 as the first, a byte 2 temporarily stored in the second partial memory TSP2 as the second, a byte 3 temporarily buffered in the first partial memory TSP1 after the first byte 1 as the third, etc. via the associated transmission interface TP0, ..., TP3 is output on the respective subscriber data bus TBO, ..., TB3.
  • the ATM cells are output on the subscriber data bus TBO, ..., TB3 at the clock rate TB_CLOCK specified by the respective subscriber connection device.
  • each subscriber data bus TBO, ..., TB3 can use a separate one , operated by the respective subscriber connection device, predetermined lower clock rate.
  • the more favorable cable properties achieved with this allow the length of the subscriber data bus TBO, ..., TB3 is larger than that of the high-frequency data bus DB.
  • FIG. 4 shows a schematic representation of bus-specific transmit registers Tx_CLAV0, 0 ... 4>, by means of which an addressing of 32 - corresponding to 2 5 - subscriber devices can be implemented, the registers stored in the multiplexer device MUX have 32 memory cells for storing subscriber device-specific status information.
  • each transmission interface TP0, ..., TP3 there is a bus-specific transmission register Tx_CLAV0, ..., Tx_CLAV3, in which a receiver status information is stored with which the subscriber devices addressable via the associated subscriber data bus TBO, ..., TB3 are referred to, which can receive data from the interconnection module X15.
  • a receiver status information is stored with which the subscriber devices addressable via the associated subscriber data bus TBO, ..., TB3 are referred to, which can receive data from the interconnection module X15.
  • the switching module X15 via the first subscriber data bus TBO with the address 1 and 26 addressable subscriber devices.
  • the multiplexer-specific transmission register Tx_CLAV_STATUS is located in the utopia port 'UP of the transmission module T, in which a total receiver status information is stored, with which the subscriber devices addressable via all subscriber data buses TB0, ..., TB3 connected to the multiplexer device MUX are designated, can receive the data from the X15 circuit block.
  • the receiver status information stored in the bus-specific transmission registers Tx_CLAV0, ..., Tx_CLAV3 of the subscriber data buses TB0, ..., TB3 tion is forwarded to the multiplexer-specific transmit register Tx_CLAV_STATUS via an OR link and stored there.
  • the subscriber devices which can be addressed via the subscriber data buses TBO,..., TB3 with the addresses 1, 2, 14, 26 and 31 can receive data from the interconnection module X15.
  • the memory cells of the multiplexer-individual are sequentially switched from the through-switching module X15
  • Transmitter registers Tx_CLAV_STATUS searched for positive overall recipient status information, i.e. it is checked which subscriber facilities can receive data. If the interconnection module X15 finds positive overall receiver status information and data assigned to this subscriber device is temporarily stored in the interconnection module X15, the interconnection module X15 outputs this data to the high-frequency data bus DB and at the same time deletes the positive overall receiver status information from the multiplexer-specific transmission register Tx_CLAV_STATUS and the corresponding bus-specific transmission register Tx_CLAV0, ..., Tx_CLAV3. The switching module X15 continues its search beginning with the next memory cell of the multiplexer-specific transmit register Tx_CLAV_STATUS.
  • the receive module R Analogous to the bus-specific transmit registers Tx_CLAV0, ..., Tx_CLAV3 of the transmit module T, the receive module R has bus-specific receive registers Rx_CLAV0, ..., Rx_CLAV3.
  • Rx_CLAV0, ..., Rx_CLAV3 there is a bus-individual receive register Rx_CLAV0, ..., Rx_CLAV3, in which a transmission status information is stored, with which information about the assigned subscriber data bus TB0, ..., TB3 addressable subscriber devices are referred to, which have data to be transmitted to the switching module X15.
  • FIF03 data are temporarily stored, ie the individual bus If the receive memory FIFOO, ..., FIF03 has free memory capacities, the memory cells of a bus-specific receive register Rx_CLAV0, ..., Rx_CLAV3 are searched for positive send status information, ie a check is carried out to determine which subscriber devices have data to be transmitted. If the multiplexer device MUX finds positive send status information, the associated data are transmitted via the bus-specific receiver interfaces RPO, ..., RP3 to the bus-specific receive memories FIFOO, ..., FIF03 and together with send information which identifies the sending subscriber device , cached.
  • the positive send status information is deleted from the corresponding bus-specific receive register Rx_CLAV0, ..., Rx_CLAV3.
  • the multiplexer device MUX continues the search beginning with the next memory cell of the bus-specific receive register Rx_CLAV0, ..., Rx_CLAV3.
  • the switch-through module X15 can receive data from a subscriber device, it searches the bus-specific receive memories FIFOO,..., FIF03 for data associated with the send information of this subscriber device. If the switch-through module X15 finds data associated with the subscriber device, it is output to the high-frequency data bus DB via the receive multiplexer module RMUX and the 'utopia port' UP.
  • FIG. 5 shows a schematic representation of bus-specific address registers of the transmission module T.
  • Tx_LRU0 In each transmission interface TP0, ..., TP3 there is a bus-specific LRU address register Tx_LRU0, ..., Tx_LRU3 (Last Recently Used), in which an LRU Address status information is stored with which those subscriber devices which can be addressed via the assigned subscriber data bus TBO, ..., TB3 and which have requested data from the interconnection module X15 within a predetermined period of time are designated.
  • the LRU address status information stored in the bus-specific LRU address registers Tx_LRU0, ..., Tx_LRU3 is transmitted to bus-individual address registers Tx_MATCH0, ..., Tx_MATCH stored in the transmit arbitration device TA.
  • the subscriber devices which can be addressed with addresses 1 and 2 are connected to the multiplexer device MUX via the subscriber data bus TBO.
  • the address information Tx_ADDR ⁇ 0 ... 4> that is also transmitted to the subscriber device is based on bus-individual address multiplexers ADDR_MUX0, ..., ADDR_MUX3 with the address information Tx_MATCH0, ..., Tx_MATCH3 stored in the bus-specific address registers. Information compared. The data are temporarily stored in the bus-specific transmit memory FIFOO, ..., FIF03, their assigned business-specific address register Tx_MATCH0, ..., Tx_MATCH3 an entry for the address information which is also transmitted
  • Tx_ADDR ⁇ 0 ... 4>.
  • Data that are to be transmitted to the subscriber devices with the address 1 or 2 are temporarily stored in the bus-specific transmitter memory FIFOO assigned to the first subscriber data bus TBO.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

Eine ATM-Multiplexereinrichtung (MUX) ist einerseits mit einem Durchschaltebaustein (X15) über einen hochfrequenten Datenbus (DB) und andererseits mit mindestens einer Teilnehmer-Anschlusseinrichtung über jeweils mindestens einen Teilnehmer-Datenbus (TB) verbunden. Die Multiplexereinrichtung (MUX) weist für jeden Teilnehmer-Datenbus (TB0, ..., TB3) einen bus-individuellen Speicher (FIFIO0, ..., FIF03) auf, der eine zeitliche Entkopplung des Teilnehmer-Datenbusses (TB) vom hochfrequenten Datenbus (DB) ermöglicht.

Description

Beschreibung
AT -Multiplexereinrichtung
Durch den zunehmenden Bedarf an einer Übertragung von Video- Information in der modernen Kommunikationstechnik, wie z.B. Fest- und Bewegtbilder bei Bildtelefonanwendungen, oder die Darstellung von hochauflösenden Graphiken an modernen Personalcomputern, steigt die Bedeutung von Übertragungs- und Ver- mittlungstechniken für hohe Datenübertragungsraten (größer
100 bit/s) . Ein bekanntes Datenübertragungsverfahren für hohe Datengeschwindigkeiten ist der Asynchrone Transfer Modus (ATM) . Eine Datenübertragung auf Basis des Asynchronen Transfer Modus ermöglicht derzeit eine variable Übertragungsbitra- te von bis zu 622 Mbit/ε .
Bekannte Vermittlungseinrichtungen, auch solche auf Basis des Asynchronen Transfer Modus, sind üblicherweise modular aufgebaut. Dabei sind in der Regel eine Vielzahl von Baugruppen - die z.B. eine Schnittstelle zum Anschluß von Teilnehmerleitungen oder eine zentrale Steuerung realisieren - auf einer, allen Baugruppen gemeinsamen, zentralen Steckerbaugruppe, einer sogenannten 'Backplane' einsteckbar und über diese miteinander verbunden. Die dadurch erzielte Modularität der Ver- mittlungseinrichtungen ermöglicht unter anderem eine leichte Anpassung einer Vermittlungseinrichtung an unterschiedliche Konfigurationen, sowie eine vereinfachte Fehleranalyse bei Serciveleistungen .
Insbesondere die Durchschalteeinrichtungen (z.B. Koppelnetze) von Vermittlungssystemen sind dabei auf einer oder mehreren separaten Durchschaltebaugruppen angeordnet, die ebenfalls auf der zentralen Steckerbaugruppe einsteckbar sind.
Aus dem Datenblatt „MOS INTEGRATED CIRCUIT μPD98410", NEC Corporation, 1997, Document No. S12624EJ1V0DS00 (Ist edition) ist ein hochintegrierter Durchschaltebaustein bekannt, der eine Adressierung von mehreren teilnehmerbezogenen Schnittstellen über eine hochfrequente ATM-spezifische-Busschnitt- stelle (UTOPIA: Universal Test & Operations PHY Interface for ATM) erlaubt .
Bei einer Anordnung eines derartigen hochintegrierten Durch- schaltebausteins auf einer separaten Durchschaltebaugruppe würde aus konstruktiven Gründen ein, den hochfrequenten Durchschaltebaustein mit anderen Baugruppen - insbesondere
Teilnehmer-Anschlußeinrichtungen - verbindender, hochfrequenter (Taktrate > 50 MHz) Datenbus des hochintegrierten Durch- schaltebausteins - selbst bei kleineren Vermittlungseinrichtungen - eine Länge von ca. 30 bis 40 cm aufweisen, die aus leitungstheoretischen Gründen für die gewünschte Taktrate zu groß ist. Erschwerend tritt hinzu, daß eine Kontaktierung von mehreren Baugruppen mit dem hochfrequenten Datenbus zur Aufrechterhaltung der leitungstheoretischen Verhältnisse eine zusätzliche Verringerung der Buslänge erfordert.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung anzugeben, durch welche eine längere Übertragungs- strecke zwischen dem hochintegrierten Durchschaltebaustein und Teilnehmer-Anschlußeinrichtungen bei Erhalt der Taktrate des hochfrequenten Datenbusses realisierbar ist.
Die Lösung dieser Aufgabe erfolgt erfindungsgemäß mit den Merkmalen des Patentanspruchs 1.
Die vorliegende Erfindung basiert auf dem Gedanken, den hochintegrierten Durchschaltebaustein auf der zentralen Steckerbaugruppe einer ATM-Vermittlungseinrichtung zu plazieren und somit die Leitungslänge zu reduzieren.
Die erfindungsgemäße Anordnung bietet den Vorteil, daß durch ein Zwischenschalten einer Multiplexereinrichtung zwischen den hochintegrierten Durchschaltebaustein und Teilnehmer-Anschlußeinrichtungen die Länge des hochfrequenten Datenbusses - der den hochintegrierten Durchschaltebaustein mit den Mul- tiplexereinrichtungen verbindet - sehr gering gehalten werden kann .
Durch Zwischenschalten der Multiplexereinrichtungen wird zudem eine zeitliche Entkopplung des hochfrequenten Datenbusses von den Teilnehmer-Datenbussen realisiert, so daß jeder ein- zelne Teilnehmer-Datenbus mit einer niedrigeren, gegebenenfalls durch die Teilnehmer-Anschlußeinrichtung individuell vorgebbaren Taktrate betrieben werden kann. Außerdem entsteht zwischen einer Multiplexereinrichtung und einer Teilnehmer- Anschlußeinrichtung eine reine Punkt-zu-Punkt-Verbindung, d.h. nur zwei Anschlüsse je Verbindungsleitung. Die damit erzielten günstigeren Leitungseigenschaften erlauben eine gegenüber dem hochfrequenten Datenbus großzügiger bemessene Länge des Teilnehmer-Datenbusses .
Vorteilhafte Weiterbildungen der Erfindung sind in den Un- teransprüchen angegeben.
Die Umsetzung der Teilnehmer-Datenbusse mit einer ersten Datenbreite - vorzugsweise 8 Bit - auf den hochfrequenten Da- tenbus mit einer zweiten Datenbreite - vorzugsweise 16 Bit - und umgekehrt, ermöglicht die Verwendung von herkömmlichen 8- bit-breiten Bausteinen bei den Teilnehmeranschluß-Einrichtungen.
Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Dabei zeigen:
Fig 1 : ein Strukturbild zur schematischen Darstellung der auf einer Basisbaugruppe einer Vermittlungseinrich- tung angeordneten wesentlichen Funktionseinheiten;
Fig 2 : ein Strukturbild zur schematischen Darstellung der wesentlichen Funktionseinheiten einer Multiplexereinrichtung; Fig 3a: ein Strukturbild zur schematischen Darstellung der wesentlichen Funktionseinheiten eines Empfangsmoduls einer Multiplexereinrichtung; Fig 3b: ein Strukturbild zur schematischen Darstellung der wesentlichen Funktionseinheiten eines Sendemoduls einer Multiplexereinrichtung; Fig 4: ein Strukturbild zur schematischen Darstellung eines busindividuellen Senderegisters und eines mul- . tiplexerindividuellen Senderegisters; Fig 5 : ein Strukturbild zur schematischen Darstellung von busindividuellen Adressenregister .
Fig 1 zeigt eine schematische Darstellung der auf einer Basisbaugruppe BBG einer ATM-Vermittlungseinrichtung angeordneten wesentlichen Funktionseinheiten. Die Basisbaugruppe BBG weist einen hochintegrierten Durchschaltebaustein X15 - im folgenden nur noch mit Durchschaltebaustein X15 bezeichnet - auf, der über jeweils einen Speicherdatenbus mit einem ersten Speicher MEM1 und einem zweiten Speicher MEM2 verbunden ist. Der erste Speicher MEM1 dient einer Zwischenspeicherung von in einer ATM-Zelle gespeicherten Nutzinformationen. Im zwei- ten Speicher MEM2 sind in Form von Vermittlungstabellen Routing-Informationen für die zu vermittelnden ATM-Zellen abgespeichert. Für eine Verbindung mit - in der Zeichnung nicht dargestellten - Teilnehmer-Anschlußeinrichtungen besitzt der Durchschaltebaustein X15 einen ersten und einem zweiten hoch- frequenten (Taktrate: 50 MHz) Datenbus DBO, DBl mit 16-bit- Breite . Die Basisbaugruppe BBG weist acht Anschlußsteckplätze SLOTO, ... , SLOT7 für eine Kontaktierung mit Teilnehmer-Anschlußeinheiten, sowie vier, in einem näheren Bereich des Durchschal- tebausteins X15 angeordnete Multiplexereinrichtungen MUXO, ...,MUX3 auf. Eine erste und eine zweite Multiplexereinrichtung MUXO, MUX1 sind über den ersten hochfrequenten Datenbus DBO und eine dritte und eine vierte Multiplexereinrichtung MUX2, MUX3 sind über den zweiten hochfrequenten Datenbus DBl mit dem Durchschaltebaustein X15 verbunden. Durch die Anordnung der Multiplexereinrichtungen MUXO, ... , MUX3 in einem näheren Bereich des Durchschaltebausteins X15 wird die Länge des ersten und des zweiten hochfrequenten Datenbusses DBO, DBl minimiert .
Für einen Anschluß von Teilnehmer-Anschlußeinrichtungen an den Durchschaltebaustein X15 ist ein erster Anschlußsteckplatz SLOTO über zwei Teilnehmer-Datenbusse TB und ein zweiter Anschlußsteckplatz SLOT1 über zwei weitere Teilnehmer- Datenbusse TB mit der ersten Multiplexereinrichtung MUXO verbunden. In analoger Weise ist der dritte bis achte Anschlußsteckplatz SLOT2 , ... , SLOT7 an die zweite bis vierte Multiplexereinrichtung MUX1, ... ,MUX3 angeschlossen.
Fig 2 zeigt eine schematische Darstellung der wesentlichen
Funktionseinheiten einer Multiplexereinrichtung MUX. Die Multiplexereinrichtung MUX weist ein Empfangsmodul R auf, über das Daten von einer Teilnehmer-Anschlußeinrichtung zum Durchschaltebaustein X15 übermittelt werden. Weiterhin weist die Multiplexereinrichtung MUX ein Sendemodul T auf, über das Daten vom Durchschaltebaustein X15 zu einer Teilnehmer-Anschlußeinrichtung übermittelt werden.
Eingangsseitig weist das Empfangsmodul R vier busindividuelle Empfängerschnittstellen RPO , ... , RP3 auf, über die vier an die Multiplexereinrichtung MUX angeschlossene Teilnehmer-Daten- busse TBO, ...,TB3 mit jeweils einem busindividuellen Empfangsspeicher FIFOO, ... , FIF03 verbunden sind. Diese sind mit einem Empfangsmultiplexermodul RMUX verbunden, das die vier eintreffenden Teilnehmer-Datenbusse TB0,...,TB3 zum ausgehen- den, über einen sogenannten 'Utopiaport' UP an das Empfangs- multiplexermodul RMUX angeschlossenen, hochfrequenten Datenbus DB zusammenfaßt . Eine Empfangsarbitrierungseirichtung RA steuert aufgrund vom 'Utopiaport' UP übermittelter Informationen, welcher eingangs-busindividuelle Speicher FIFOO,..., FIF03 für eine Übermittlung zwischengespeicherter ATM-Zellen an den Durchschaltebaustein X15, über das Empfangsmulitple- xermodul RMUX zum hochfrequenten Datenbus DB durchgeschaltet wird.
Das Sendemodul T weist eingangsseitig einen 'Utopiaport' UP auf, über den der hochfrequente Datenbus DB an ein Sendemul- tiplexermodul TMUX angeschlossen ist, das den eintreffenden hochfrequenten Datenbus DB auf vier ausgehende Teilnehmer- Datenbusse TB0,...,TB3 aufspaltet. Das Sendemultiplexermodul TMUX ist ausgangsseitig mit vier busindividuellen Sendespeichern FIFOO, ..., FIF03 verbunden, in denen an Teilnehmereinrichtungen zu übermittelnde ATM-Zellen zwischengespeichert werden. Die vier busindividuellen Sendespeicher FIFOO, ..., FIF03 sind über vier busindividuelle Sendeschnittstellen TPO, ... ,TP3 mit den jeweiligen Teilnehmer-Datenbussen TBO, ... , TB3 verbunden. Eine Sendearbitrierungseinrichtung TA steuert aufgrund von im Sendemodul T gespeicherter Informationen, in welchem busindividuellen Sendespeicher FIFOO, ..., FIF03 eine, über den hochfrequenten Datenbus DB eingetroffene ATM-Zelle zwischengespeichert wird.
Durch die Verbindung einer Teilnehmer-Anschlußeinrichtung mit separaten Empfänger- bzw. Sendeschnittstellen (RPO, ... ,RP3 ; TPO, ... ,TP3) für jeden Teilnehmer-Datenbus TBO, ... , TB3 , ent- steht eine definierte Punkt-zu-Punkt-Verbindung zwischen einer Teilnehmer-Anschlußeinrichtung und der jeweiligen Empfan- ger- bzw. Sendeschnittstelle (RPO, ... ,RP3 ; TPO, ... , TP3) . Die damit erzielten günstigeren Leitungseigenschaften erlauben eine gegenüber dem hochfrequenten Datenbus DB großzügiger bemessene Länge des Teilnehmer-Datenbusses TB0,...,TB3.
Bevor auf die weiteren Figuren näher eingegangen wird, erscheint es für ein besseres Verständnis derselben angebracht, den wesentlichen Aufbau einer ATM-Nachricht kurz darzulegen. Bei dem als Asynchronen Transfer Modus (ATM) bekannten Über- tragungsverfahren werden für den Datentransport Datenpakete fester Länge, sogenannte Zellen benutzt. Eine ATM-Zelle setzt sich aus einem, die für den Transport einer ATM-Zelle relevanten Vermittlungs-Daten enthaltenden, fünf Bytes langem Zellkopf, dem sogenannten xheader' und einem 48 Bytes langem Nutzdatenfeld, dem sogenannten 'payload' zusammen.
Fig 3a zeigt eine schematische Darstellung der wesentlichen Funktionseinheiten des Empfangsmoduls R der Multiplexereinrichtung MUX. Die busindividuellen Empfangsspeicher FIFOO, ... , FIF03 setzen sich jeweils aus n (z.B. n = 80) Speicherzellen MEM1, ... , MEMn zusammen. Die Speicherzellen MEM1, ... , MEMn besitzen jeweils eine Speicherkapazität von 64 Byte, so daß pro Speicherzelle MEM1 , ... , MEMn eine 53 Byte große ATM- Zelle speicherbar ist. Jede Speicherzelle MEM1, ... , MEMn ist in zwei parallele 32 Byte große Teilspeicher TSP1, TSP2 unterteilt, wobei ein Einspeichern von über einen Teilnehmer- Datenbus TBO, ...,TB3 eintreffenden ATM-Zelle byteweise alternierend erfolgt, so daß z.B. ein erstes Byte 1 einer eintreffenden ATM-Zelle im ersten Teilspeicher TSP1, ein zweites Byte 2 im zweiten Teilspeicher TSP2, ein drittes Byte 3 im ersten Teilspeicher TSP1 dem ersten Byte 1 nachfolgend, usw. zwischengespeichert wird.
In den Empfängerschnittstellen RPO, ...,RP3 wird anhand einer im Zellkopf einer ATM-Zelle gespeicherten Information überprüft, ob ein aktuell empfangenes Byte ein, einen Zellen-Be- ginn definierendes SOC-Byte (S_tart Of Cell) ist. Ist das ak¬ tuell empfangene Byte keine SOC-Byte, wird es - in der oben beschrieben Weise - dem vorhergehenden Byte nachfolgend in die aktuell zu füllende Speicherzelle MEM1 , ... , MEMn geschrie- ben. Ist das aktuell empfangene Byte ein SOC-Byte, wird eine neue Speicherzelle MEM1 , ... , MEMn ausgewählt und das aktuell empfangene Byte in dieser abgespeichert. Die ATM-Zellen werden dabei mit einer, durch die jeweilige Teilnehmer-Anschlußeinrichtung vorgegebenen Taktrate TB_CLOCK in die busindivi- duellen Empfangsspeicher FIFOO, ..., FIF03 geschrieben.
Wird eine in einer Speicherzelle MEM1 , ... , MEMn zwischengespeicherte ATM-Zelle vom Durchschaltebaustein X15 angefordert, wird diese mit einer durch den Durchschaltebaustein X15 vorgegebenen Taktrate DB_CLOCK aus der Speicherzelle MEM1, ... , MEMn ausgelesen und über das Empfangsmultiplexermodul RMUX und den 'Utopiaport' UP auf den hochfrequenten Datenbus DB ausgegeben.
Fig 3b zeigt eine schematische Darstellung der wesentlichen Funktionseinheiten des Sendemoduls T der Multiplexereinrichtung MUX. Die busindividullen Sendespeicher FIFOO ,..., FIF03 setzen sich jeweils aus m (z.B. m = 16) Speicherzellen MEM1, ... ,MEMm zusammen. Wie die Speicherzellen MEM1, ... ,MEMn der busindividuellen Empfangsspeicher FIFOl, ... , FIF03 , besitzen die Speicherzellen MEM1, ... , MEMm der busindividuellen Sendespeicher FIFOl, ..., FIF03 eine Speicherkapazität von 64 Byte, so daß pro Speicherzelle MEM1, ...,MEMm eine 53 Byte große ATM-Zelle speicherbar ist. Jede Speicherzelle MEM1,..., MEMm ist in zwei parallele 32 Byte große Teilspeicher TSP1, TSP2 unterteilt.
Vom Durchschaltebaustein X15 über die Multiplexereinrichtung MUX zu einer Teilnehmer-Anschlußeinrichtung zu übermittelnde ATM-Zellen werden über den 'Utopiaport' UP und das Sendemul- tiplexermodul TMUX in einer der Teilnehmer-Anschlußeinrich- tung zugeordneten Speicherzelle MEM1 , ... , MEMm zwischengespei¬ chert. Der vUtopiaport' UP überprüft anhand der im Zellkopf der ATM-Zelle gespeicherten Information, ob ein aktuell empfangenes 16-Bit-breites Datenwort ein, einen Zellen-Beginn definierendes SOC-Datenwort (Start Of Cell) ist. Ist das aktuell empfangene Datenwort kein SOC-Datenwort, wird es, dem vorhergehenden Datenwort nachfolgend, in die aktuell zu füllende Speicherzelle MEM1 , ... , MEMm geschrieben. Ist das aktuelle Datenwort ein SOC-Datenwort, wird eine neue Speicherzelle MEM1 , ... , MEMn ausgewählt und das aktuell empfangene Datenwort in dieser abgespeichert. Die ATM-Zellen werden dabei mit der, durch den Durchschaltebaustein X15 vorgegebenen Taktrate DB_CLOCK in die busindividuellen Sendespeicher FIFOO,..., FI- F03 geschrieben.
Wird eine zwischengespeicherte ATM-Zelle an eine Teilnehmer- Anschlußeinrichtung gesendet, erfolgt ein Auslesen der zwischengespeicherten ATM-Zelle byteweise alternierend derart, daß z.B. ein im ersten Teilspeicher TSP1 an erster Stelle zwischengespeichertes Byte 1 als erstes, ein im zweiten Teilspeicher TSP2 an erster Stelle zwischengespeichertes Byte 2 als zweites, ein im ersten Teilspeicher TSP1 dem ersten Byte 1 nachfolgend zwischengespeichertes Byte 3 als drittes, usw. über die zugehörige Sendeschnittstelle TP0,...,TP3 auf den jeweiligen Teilnehmer-Datenbus TBO, ... , TB3 ausgegeben wird. Die ATM-Zellen werden mit der durch die jeweilige Teilnehmer- Anschlußeinrichtung vorgegebenen Taktrate TB_CLOCK auf den Teilnehmer-Datenbus TBO, ... , TB3 ausgegeben.
Aufgrund der durch die busindividuellen Empfangs- bzw. Sendespeicher FIFOO, ..., FIF03 realisierte zeitliche Entkopplung der Teilnehmer-Datenbusse TB0,...,TB3 vom hochfrequenten Datenbus DB kann jeder Teilnehmer-Datenbus TBO,..., TB3 mit einer separaten, durch die jeweilige Teilnehmer-Anschlußein- richtung vorgegebenen, niedrigeren Taktrate betrieben werden. Die damit erzielten günstigeren Leitungseigenschaften erlau- ben wiederum eine gegenüber dem hochfrequenten Datenbus DB großzügiger bemessene Länge des Teilnehmer-Datenbusses TBO, ... , TB3.
Fig 4 zeigt eine schematische Darstellung von busindividuellen Senderegistern Tx_CLAV0 , ... , Tx_CLAV3 und eines multiple- xerindividuellen Senderegisters Tx_CLAV_STATUS des Sendemo- dulε T. Da der Durchschaltebaustein X15 für eine Adressierung von über Teilnehmer-Anschlußeinrichtungen angeschlossenen Teilnehmereinrichtungen eine fünf Bits lange Adressinformation TxADDR<0...4> vorsieht, durch die eine Adressierung von 32 - entspricht 25 - Teilnehmereinrichtungen realisierbar ist, weisen die in der Mulitplexereinrichtung MUX hinterlegten Register 32 Speicherzellen für eine Speicherung von teilnehmer- einrichtungεindividuellen Status-Informationen auf.
In jeder Sendeschnittstelle TP0,...,TP3 befindet sich ein busindividuelles Senderegister Tx_CLAV0 , ... , Tx_CLAV3 , in dem eine Empfängerstatus-Information gespeichert ist, mit der diejenigen über den zugehörigen Teilnehmer-Datenbus TBO,..., TB3 adressierbaren Teilnehmereinrichtungen bezeichnet sind, die Daten vom Durchschaltebaustein X15 empfangen können. Im vorliegenden Ausführungsbeispiel können z.B. die über den ersten Teilnehmer-Datenbus TBO mit der Adresse 1 und 26 adres- sierbaren Teilnehmereinrichtungen Daten vom Durchschaltebaustein X15 empfangen.
Im Utopiaport' UP des Sendemoduls T befindet sich das multi- plexerindividuelle Senderegister Tx_CLAV_STATUS , in dem eine Gesamtempfängerstatus- Information gespeichert ist, mit der diejenigen über alle an der Multiplexereinrichtung MUX angeschlossenen Teilnehmer-Datenbusse TB0,...,TB3 adressierbaren Teilnehmereinrichtungen bezeichnet sind, die Daten vom Durchschaltebaustein X15 empfangen können. Die in den busindividu- eilen Senderegistern Tx_CLAV0 , ... , Tx_CLAV3 der Teilnehmer- Datenbusse TB0,...,TB3 hinterlegte Empfängerstatus-Informa- tion wird über eine ODER-Verknüpfung an das multiplexerindi- viduelle Senderegister Tx_CLAV_STATUS weitergeleitet und dort gespeichert. Im vorliegenden Ausführungsbeispiel können z.B. die über die Teilnehmer-Datenbusse TBO, ... , TB3 mit der Adresse 1, 2, 14, 26 und 31 adressierbaren Teilnehmereinrichtungen Daten vom Durchschaltebaustein X15 empfangen.
Sind im Durchschaltebaustein X15 zu übertragende Daten zwischengespeichert, werden vom Durchschaltebaustein X15 der Reihe nach die Speicherzellen des multiplexerindividuellen
Senderegisters Tx_CLAV_STATUS nach einer positiven Gesamtempfängerstatus-Information durchsucht, d.h. es wird überprüft, welche Teilnehmereinrichtungen Daten empfangen können. Findet der Durchschaltebaustein X15 eine positive Gesamtempfänger- status-Information und sind im Durchschaltebaustein X15 dieser Teilnehmereinrichtung zugeordnete Daten zwischengespeichert, gibt der Durchschaltebaustein X15 diese Daten auf den hochfrequenten Datenbus DB aus und löscht gleichzeitig die positive Gesamtempfängerstatus- Information aus dem multiple- xerindividuellen Senderegister Tx_CLAV_STATUS und dem entsprechenden busindividuellen Senderegister Tx_CLAV0 , ... , Tx_CLAV3. Der Durchschaltebaustein X15 setzt seine Suche beginnend mit der nächsten Speicherzelle des multiplexerindividuellen Senderegisters Tx_CLAV_STATUS fort .
Analog zu den busindividuellen Senderegistern Tx_CLAV0 , ... , Tx_CLAV3 des Sendemoduls T besitzt das Empfangsmodul R busindividuelle Empfangsregister Rx_CLAV0 , ... , Rx_CLAV3. In jeder Empfängerschnittstelle RP0,...,RP3 befindet sich ein busindi- viduelles Empfangsregister Rx_CLAV0 , ... , Rx_CLAV3 , in dem eine Sendestatus- Information gespeichert ist, mit der diejenigen über den zugeordneten Teilnehmer-Datenbus TB0,...,TB3 adressierbaren Teilnehmereinrichtungen bezeichnet sind, die zum Durchschaltebaustein X15 zu übermittelnde Daten aufweisen. Können in den busindividuellen Empfangsspeichern FIFOO,...,
FIF03 Daten zwischengespeichert werden, d.h. die busindividu- eilen EmpfangεSpeicher FIFOO, ..., FIF03 besitzen freie Speicherkapazitäten, werden der Reihe nach die Speicherzellen eines busindividuellen Empfangsregisterε Rx_CLAV0, ...,Rx_CLAV3 nach einer poεitiven Sendestatus-Information durchsucht, d.h. es wird überprüft, welche Teilnehmereinrichtungen zu übermittelnde Daten aufweisen. Findet die Multiplexereinrichtung MUX eine positive Sendestatuε- Information, werden die zugehörigen Daten über die busindividuellen Empfängerschnittstellen RPO, ... , RP3 an die busindividuellen Empfangsspeichern FIFOO, ... , FIF03 übermittelt und zusammen mit einer Sende- Information, welche die sendende Teilnehmereinrichtung identifiziert, zwi- εchengeεpeichert . Die positive Sendestatus-Information wird aus dem entsprechenden busindividuellen Empfangsregister Rx_CLAV0, ... ,Rx_CLAV3 gelöscht. Die Multiplexereinrichtung MUX setzt die Suche beginnend mit der nächsten Speicherzelle des busindividuellen Empfangsregiεterε Rx_CLAV0 , ... , Rx_CLAV3 fort.
Kann der Durchschaltebaustein X15 Daten von einer Teilneh- mereinrichtung empfangen, durchsucht er die busindividuellen Empfangsεpeicher FIFOO, ..., FIF03 nach einer, durch die Sendeinformation dieser Teilnehmereinrichtung zugeordneten Daten. Findet der Durchschaltebauεtein X15 der Teilnehmereinrichtung zugeordnete Daten werden diese über das Empfangsmultiplexer- modul RMUX und den 'Utopiaport' UP auf den hochfrequenten Datenbus DB ausgegeben.
Fig 5 zeigt eine schematische Darstellung von busindividuellen Adresεenregistern deε Sendemodulε T. In jeder Sende- εchnittεtelle TP0,...,TP3 befindet sich ein busindividuelleε LRU-Adreεεenregister Tx_LRU0 , ... , Tx_LRU3 (Last Recently Used) , in dem eine LRU-Adresstatus-Information gespeichert ist, mit der diejenigen über den zugeordneten Teilnehmer-Datenbus TBO, ...,TB3 adressierbaren Teilnehmereinrichtungen bezeichnet sind, die innerhalb einer vorgegebenen Zeitspanne vom Durchschaltebaustein X15 Daten angefordert haben. Nach Ablauf einer vorgebbaren Zeitspanne z.B. 1 Sekunde, wird die in den busindividuellen LRU-Adressenregistern Tx_LRU0, ... , Tx_LRU3 gespeicherte LRU-Adresεtatus-Information an, in der Sendearbitrierungseinrichtung TA gespeicherte, busindividuel- le Adressenregister Tx_MATCH0 , ... , Tx_MATCH übertragen. Im vorliegenden Ausführungsbeispiel sind z.B. die mit der Adresse 1 und 2 adressierbaren Teilnehmereinrichtungen über den Teilnehmer-Datenbus TBO an die Multiplexereinrichtung MUX angeschlossen. Durch das Übertragen der LRU-Adresεtatus- Infor- mation in die busindividuellen Adresεenregiεter Tx_MATCH0, ... , Tx_MATCH wird eine korrekte Adreεεierung der Teilnehmereinrichtungen, auch bei einer wechselnden Konfiguration der Teilnehmer-Anschlußeinrichtungen der Multiplexereinrichtung MUX gewährleistet .
Übermittelt der Durchεchaltebaustein X15 Daten an eine Teilnehmereinrichtung, wird die mitübermittelte AdressInformation Tx_ADDR<0...4> der Teilnehmereinrichtung anhand von busindividuellen Adressenmultiplexem ADDR_MUX0, ... , ADDR_MUX3 mit der in den buεindividuellen Adressenregiεtern Tx_MATCH0, ..., Tx_MATCH3 gespeicherten Adreεεtatuε- Information verglichen. Die Daten werden in demjenigen busindividuellen Sendespeicher FIFOO, ..., FIF03 zwischengeεpeichert , deεεen zugeordneteε bu- sindividuelles Adresεenregiεter Tx_MATCH0 , ... , Tx_MATCH3 einen Eintrag für die mitübermittelte Adreεεinformation
Tx_ADDR<0...4> aufweiεt. Im vorliegenden Auεführungεbeiεpiel werden z.B. Daten, die an die Teilnehmereinrichtungen mit der Adreεεe 1 oder 2 zu übermitteln sind, in dem, dem ersten Teilnehmer-Datenbus TBO zugeordneten busindividuellen Sen- despeicher FIFOO zwischengespeichert.

Claims

Patentansprüche
1. ATM-Multiplexereinrichtung die einerseits mit einem Durchschaltebaustein (X15) über ei- nen hochfrequenten Datenbus (DB) und andererseits mit mindestens einer Teilnehmer-Anschlußeinrichtung über jeweilε min- destens einen Teilnehmer-Datenbus (TB) verbunden ist, wobei die Multiplexereinrichtung (MUX) ein Empfangsmodul (R) für eine Übermittlung von Daten von einer Teilnehmer-An- Schlußeinrichtung zum Durchεchaltebaustein (X15) und ein Sendemodul (T) für eine Übermittlung von Daten vom Durchschaltebaustein (X15) zu einer Teilnehmer-Anschlußeinrichtung aufweist, wobei das Empfangsmodul (R) und daε Sendemodul (T) für jeden Teilnehmer-Datenbuε (TBO, ... , TB3) einen busindividuellen Speicher (FIFOO ,..., FIF03 ) aufweisen, wobei im Empfangsmodul (R) Daten mit einer, individuell durch die jeweilige Teilnehmer-Anschlußeinrichtung vorgebbaren Taktrate (TB_CLOCK) in einen buεindividuellen Speicher (FIFOO, ...,FIF03) einεpeicherbar und mit einer, durch den Durchεchaltebaustein (X15) vorgebbaren Taktrate (DB_CLOCK) auεleε- bar εind, und wobei im Sendemodul (T) Daten mit der, durch den Durchschaltebaustein (X15) vorgebbaren Taktrate (DB_CLOCK) in ei- nen busindividuellen Speicher (FIFOO, ..., FIF03) einspeicherbar und mit der, für den busindividuellen Speicher (FIFOO, ...,FIF03) individuell durch die jeweilige Teilnehmer-Anschlußeinrichtung vorgebbaren Taktrate (TB_CLOCK) auslesbar sind.
2 . Anordnung nach Anspruch l , d a d u r c h g e k e n n z e i c h n e t , daß als hochfrequenter Datenbus (DB) ein 16-bit breiter Datenbus und als Teilnehmer-Datenbus (TB) ein 8-bit breiter Da- tenbus vorgesehen ist.
3. Anordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die busindividuellen Speicher (FIFO) FIFO-Speicher (First I_n First Out) εind.
4. Anordnung nach einem der vorhergehenden Anεprüche, d a d u r c h g e k e n n z e i c h n e t, daß die buεindividuellen Speicher (FIFOO, ..., FIF03) des Emp- fangεmodulε (R) derart auεgeεtaltet sind, daß eine Umsetzung des Teilnehmer-Datenbusεeε (TBO, ... , TB3) mit einer ersten Datenbreite auf den hochfrequenten Datenbus (DB) mit einer zweiten Datenbreite erfolgt, und daß die busindividuellen Speicher (FIFOO, ..., FIF03) des Sendemodulε (T) derart ausgestaltet sind, daß eine Umεetzung des hochfrequenten Datenbusεes (DB) mit einer zweiten Datenbreite auf einen Teilnehmer-Datenbus (TBO, ... , TB3) mit einer ersten Datenbreite erfolgt.
5. Anordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die buεindividuellen Speicher (FIFOO ,..., FIF03) deε Emp- fangsmoduls (R) jeweils eine erste Anzahl n von Speicherzellen (MEM1, ... ,MEMn) aufweisen,, und daß die busindividuellen Speicher (FIFOO, ..., FIF03) des Sen- demoduls (T) jeweils eine gegenüber der ersten Anzahl n kleinere oder gleiche zweite Anzahl m von Speicherzellen (MEM1, ... ,MEMm) aufweisen.
6. Anordnung nach Anspruch 5 , d a d u r c h g e k e n n z e i c h n e t, daß die Speicherzellen (MEM1, ... ,MEMn; MEM1, ... ,MEMm) der busindividuellen Speicher (FIFOO, ..., FIF03) derart ausgestaltet sind, daß in einer Speicherzelle (MEM1, ... , MEMn; MEM1, ...,MEMm) jeweils eine ATM-Zelle speicherbar ist.
7. Anordnung nach Anspruch 5 oder 6 , d a d u r c h g e k e n n z e i c h n e t, daß die Speicherzellen (MEM1, ... ,MEMn; MEM1, ... ,MEMm) der busindividuellen Speicher (FIFOO, ..., FIF03) jeweils in zwei gleichgroße, zur Speicherung von q-Bit-breiten Datensequenzen ausgestaltete Teilεpeicher (TSPl, TSP2) unterteilt εind.
8. Anordnung nach Anspruch 7 , d a d u r c h g e k e n n z e i c h n e t, daß die Speicherzellen (MEM1, ... ,MEMn) eines busindividuellen Speichers (FIFOO,..., FIF03) des Empfangsmoduls (R) zum Einspeichern einer über einen Teilnehmer-Datenbus (TBO, ... , TB3) empfangenen ATM-Zelle derart ausgeεtaltet sind, daß das Einspeichern alternierend erfolgt, εo daß aufeinanderfolgende q- Bit-breite Datensequenzen einer ATM-Zelle in unterschiedlichen Teilspeichern (TSPl, TSP2) der selben Speicherzelle (MEM1, ... , MEMn) gespeichert werden.
9. Anordnung nach Anspruch 7 , d a d u r c h g e k e n n z e i c h n e t, daß die Speicherzellen (MEM1, ... ,MEMm) eines busindividuellen Speichers (FIFOO,..., FIF03) des Sendemodulε (T) zum Auεleεen einer gespeicherten ATM-Zelle derart ausgestaltet sind, daß daε Auεleεen alternierend erfolgt, εo daß in den beiden Teil- εpeichern (TSPl, TSP2) geεpeicherte q-Bit-breite Datensequenzen abwechselnd aus dem ersten und dem zweiten Teilspeicher (TSPl, TSP2) auf den Teilnehmer-Datenbus (TBO, ... ,TB3) ausgegeben werden.
10. Anordnung nach Anspruch 5 oder 6, d a d u r c h g e k e n n z e i c h n e t, daß für einen Empfang von ATM-Zellen wenigstens eine Schnitt- εtelleneinrichtung (RPO, ... ,RP3 ; UP) zur Überprüfung von empfangenen Datensequenzen im Hinblick auf ein Auftreten von ei- ner, einen Zellen-Beginn kennzeichnenden, in einer ATM-Zelle gespeicherten SOC- Information (£tart Of Cell) , wobei in Fällen, in denen die aktuell empfangene Datensequenz keinen Zellen-Beginn kennzeichnet, die Datensequenz in die aktuell zu füllende Speicherzelle (MEM1, ... ,MEMn; MEM1, ... , MEMm) einspeicherbar ist, und in Fällen, in denen die aktuell empfangene Datensequenz einen Zellen-Beginn kennzeichnet, eine neue Speicherzelle (MEM1, ... ,MEMn; MEM1 , ... , MEMm) auεwählbar und die aktuell empfangene Datenεequenz in dieεer einεpeicherbar ist.
11. Anordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß über einen jeweiligen Teilnehmer-Datenbus (TBO, ... , TB3) mehrere, an der mit diesem Teilnehmer-Datenbus (TBO, ... , TB3) verbundenen Teilnehmer-Anschlußeinrichtung angeschlosεene Teilnehmereinrichtungen adreεεierbar εind.
12. Anordnung nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, daß das erste Teilmodul (R) für jeden Teilnehmer-Datenbus (TBO, ... ,TB3) ein busindividuelleε Empfangεregiεter (Rx_CLAV0 , ... , Rx_CLAV3 ) aufweiεt, in dem eine Sendestatus- Information gespeichert ist, mit der diejenigen über diesen Teilnehmer-Datenbus (TBO, ... , TB3) adresεierbaren Teilneh- mereinrichtungen bezeichnet εind, die zum Durchschaltebaustein (X15) zu übermittelnde Daten aufweisen.
13. Anordnung nach Anspruch 11 oder 12, d a d u r c h g e k e n n z e i c h n e t, daß das zweite Teilmodul (T) für jeden Teilnehmer-Datenbus (TBO, ... ,TB3) ein busindividuelles Senderegister (Tx_CLAV, ... , Tx_CLAV3 ) aufweist, in dem eine Empfängerεtatuε-Information geεpeichert ist, mit der diejenigen über diesen Teilneh- mer-Datenbuε (TBO , .. , , TB3) adreεsierbaren Teilneh ereinrich- tungen bezeichnet sind, die Daten vom Durchschaltebaustein (X15) empfangen können.
14. Anordnung nach Anspruch 11 bis 13, d a d u r c h g e k e n n z e i c h n e t, daß daε zweite Teilmodul (T) ein multiplexerindividuelles Senderegister (Tx_CLAV_STATUS) aufweist, in dem eine Gesamtempfängerstatus-Information gespeichert ist, mit der diejenigen über die Teilnehmer-Datenbusse (TBO, ... , TB3) adreεεier- baren Teilnehmereinrichtungen bezeichnet sind, die Daten vom Durchschaltebauεtein (X15) empfangen können.
15. Anordnung nach Anspruch 11 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß das zweite Teilmodul (T) für jeden Teilnehmer-Datenbus (TBO, ... ,TB3) ein busindividuelleε Adreεsenregister (Tx_MATCH0, ... ,Tx_MATCH3) aufweist, in dem eine Adresεtatus- Information gespeichert ist, die identifiziert, welche Teilnehmereinrichtungen über diesen Teilnehmer-Datenbus (TBO, ..., TB3) adresεierbar εind.
16. Anordnung nach Anspruch 11 bis 15, d a d u r c h g e k e n n z e i c h n e t, daß das zweite Teilmodul (T) für jeden Teilnehmer-Datenbus (TBO, ... , TB3) ein busindividuelles LRU-Adressenregister (Tx_LRU0, ...,Tx_LRU3) aufweiεt, in dem eine LRU-Adresstatuε- Information gespeichert ist, mit der diejenigen über die
Teilnehmer-Datenbusεe (TBO, ... , TB3) adressierbaren Teilnehmereinrichtungen bezeichnet sind, von denen innerhalb einer vorgegebenen Zeitdauer Empfangsbereitschaft für Daten zum hochintegrierten Durchschaltebaustein X15 signaliεiert wurde.
17. Anordnung nach Anspruch 15 und 16, d a d u r c h g e k e n n z e i c h n e t, daß die busindividuellen LRU-Adresεenregiεter (Tx_LRU0, ... , Tx_LRU3) und die buεindividuellen Adreεsenregister (Tx_MATCH0, ... ,Tx_MATCH3) derart gekoppelt sind, daß nach Ablauf einer vorgebbaren Zeitdauer, die in den busindividuellen LRU-Adresεenregiεtern (Tx_LRU0, ... , Tx_LRU3) gespeicherte LRU-Adresεtatus-Information in die zugeordneten busindividuellen Adressenregister (Tx_MATCH0, ...,Tx_MATCH3) übertragbar ist.
18. Anordnung nach Anspruch 15, d a d u r c h g e k e n n z e i c h n e t, daß das zweite Teilmodul (T) für jeden Teilnehmer-Datenbuε (TBO, ... , TB3) einen buεindividuellen Adressmultiplexer
(ADDR_MUX0, ... ,ADDR_MUX3) aufweist, der derart ausgeεtaltet ist, daß eine mit einer ATM-Zelle übertragene Adressinforma- tion (Tx_ADDR<0...4>) mit der in den buεindividuellen Adres- εenregiεtern (Tx_MATCH0, ... , Tx_MATCH3) gespeicherten Adres- Status-Information vergleichbar ist, so daß die ATM-Zelle einem, der Adresεinformation (Tx_ADDR<0...4>) zugeordneten buεindividuellen Speicher (FIFOO,.., FIF03) des Sendemoduls (T) zuweiεbar iεt.
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