EP0523043B1 - Speicherzelle mit schreiblasttransistoren - Google Patents

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EP0523043B1
EP0523043B1 EP90915693A EP90915693A EP0523043B1 EP 0523043 B1 EP0523043 B1 EP 0523043B1 EP 90915693 A EP90915693 A EP 90915693A EP 90915693 A EP90915693 A EP 90915693A EP 0523043 B1 EP0523043 B1 EP 0523043B1
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EP
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transistors
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pnp
write
current
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EP90915693A
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Robert Lloyd Barry
James Nelson Bisnett
Eric Gin Fung
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International Business Machines Corp
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International Business Machines Corp
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
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Definitions

  • a new and improved memory cell 10 which, responsive to the initiation of a write operation, operates with self-timed, self-controlled power-up of PNP load transistors 24, 26.
  • the ON one of cross-coupled NPN storage transistors 12, 14 is maintained in a controlled and limited saturation during write, read, and standby operations.
  • the cell requires only a minimal standby current, which is provided in a well-regulated manner.
  • the memory cell further exhibits the desirable characteristics of fast read and write cycle bandwidths, low power requirements, multi-port connectability, and resistance to soft errors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Claims (13)

  1. Eine Speicherzelle, die gegenüber einem Schreibfreigabesignal (WL) für die Speicherung von Schreibsignalen, die an einem Paar Bitleitungen für das Schreiben (BL1, BL2) anliegen, empfänglich ist und die gegenüber einem Lesefreigabesignal (RE) für die Darstellung gegenwärtig gespeicherter Daten an einem Paar Leseabtastleitungen (SL1, SL2) empfänglich ist, bestehend aus:
    ersten und zweiten npn-Bipolartransistoren (12, 14), die gemeinsam verbundene Emitter besitzen, einer Basis des ersten npn-Transistors, die mit einem Kollektor des zweiten npn-Transistors an einem ersten Knoten (16) verbunden ist, einer Basis des zweiten npn-Transistors, die mit einem Kollektor des ersten npn-Transistors an einem zweiten Knoten (18) verbunden ist;
    ersten und zweiten pnp-Bipolartransistoren (26, 24), die als Lasten für die ersten und zweiten npn-Bipolartransistoren konfiguriert sind, wobei die ersten und zweiten pnp-Bipolartransistoren gemeinsam verbundene Emitter und Basen besitzen, der erste pnp-Transistor einen mit dem ersten Knoten verbundenen Kollektor besitzt, der zweite pnp-Transistor einen mit dem zweiten Knoten verbundenen Kollektor besitzt;
    Mitteln (42, 44), die gegenüber dem Schreibfreigabesignal für die Stromableitung von einem ausgewählten der ersten und zweiten Knoten empfänglich sind, wobei die Spannung an den ersten und zweiten Knoten kontrolliert wird;
    gekennzeichnet durch
    Mittel (30, 32, 34) für das Vorspannen von sowohl dem ersten als auch dem zweiten pnp-Transistor in den aktiven Betriebsmodus, die gegenüber den Mitteln für das Stromableiten empfindlich sind;
    wobei die ersten und zweiten pnp-Transistoren in einer zeitlichen Abfolge aktiviert werden, um Strom an die ersten und zweiten npn-Transistoren zu liefern, nachdem das stromabführende Mittel den Strom von dem ausgewählten der ersten und zweiten Knoten abgeleitet hat.
  2. Eine Speicherzelle gemäß Anspruch 1, die weiterhin Mittel (24, 26) enthält, um den Sättigungs-Betriebsmodus von einem ausgewählten der ersten und zweiten npn-Transistoren zu grundsätzlich jedem Zeitpunkt während des Betriebes der Speicherzelle aufrecht zu erhalten.
  3. Eine Speicherzelle gemäß Anspruch 1, die weiterhin Mittel (46, 48) enthält, um den EIN-Betriebsmodus sowohl der ersten als auch der zweiten pnp-Transistoren zu grundsätzlich jedem Zeitpunkt während des Betriebes der Speicherzelle aufrecht zu erhalten, wobei die Mittel zur Vorspannung dazu dienen, die ersten und zweiten pnp-Transistoren während einer Schreiboperation in einen harten EIN-Betriebsmodus vorzuspannen.
  4. Eine Speicherzelle gemäß Anspruch 3, wobei die Mittel für die Aufrechterhaltung des EIN-Betriebsmodus sowohl der ersten als auch der zweiten pnp-Transistoren eine Konstantstromquelle (48) umfassen, die mit den Basen der ersten und zweiten Transistoren verbunden ist.
  5. Eine Speicherzelle gemäß Anspruch 1, wobei die Vorspannungsmittel folgendes umfassen:
    erste Mittel (34), die zwischen die gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren und dem ersten Knoten geschaltet sind, um den Strom von den Basen der ersten und zweiten pnp-Transistoren abzuführen, wenn sich der erste Knoten auf einem logischen LOW-Signalpegel befindet und
    zweite Mittel (32), die zwischen die gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren und dem zweiten Knoten geschaltet sind, um den Strom von den Basen der ersten und zweiten pnp-Transistoren abzuführen, wenn sich der zweite Knoten auf einem logischen LOW-Signalpegel befindet;
    wodurch grundsätzlich gleiche Ströme zu sowohl der Basis als auch dem Kollektor eines ausgewählten der ersten und zweiten npn-Transistoren während des Schreibzyklusses geleitet werden.
  6. Eine Speicherzelle gemäß Anspruch 5, wobei:
    das erste Mittel zur Stromabführung eine Diode (34) umfaßt, deren Anode mit den gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren verbunden ist und einer Anode, die mit dem ersten Knoten verbunden ist; und
    das zweite Mittel zur Stromabführung eine Diode (32) umfaßt, deren Anode mit den gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren verbunden ist und einer Anode, die mit dem zweiten Knoten verbunden ist.
  7. Einer Speicherzelle gemäß Anspruch 1, wobei das stromableitende Mittel folgendes umfaßt:
    einen ersten npn-Bipolarschreibtransistor (44) mit einer Basis, einem Emitter und einem Kollektor, wobei der Kollektor mit dem ersten Knoten verbunden ist;
    einen zweiten npn-Bipolarschreibtransistor (42) mit einer Basis, einem Emitter und einem Kollektor, wobei der Kollektor mit dem zweiten Knoten verbunden ist;
    die Basen der ersten und zweiten Schreibtransistoren, die gemeinsam verbunden sind, um das Schreibfreigabesignal zu empfangen und
    die Emitter der ersten beziehungsweise zweiten Schreibtransistoren, die verbunden sind, um die Schreibsignale zu empfangen.
  8. Eine Methode zum Betreiben einer Speicherzelle, die gegenüber einem Schreibfreigabesignal (WL) empfänglich ist, um die an einem Paar Bitschreibleitungen anliegenden Schreibsignale zu speichern und die gegenüber einem Lesefreigabesignal (RE) empfänglich ist, um gespeicherte Daten an einem Paar Leseabtastleitungen (SL1, SL2) darzustellen, wobei die Speicherzelle erste und zweite npn-Bipolartransistoren (12, 14) umfaßt, die gemeinsam verbundene Emitter, eine Basis des ersten npn-Transistors, die mit einem Kollektor des zweiten npn-Transistors an einem ersten Knoten (16) verbunden ist und eine Basis des zweiten npn-Bipolartransistors, die mit einem Kollektor des ersten npn-Transistors an einem zweiten Knoten (18) verbunden ist, besitzen; sowie erste und zweite pnp-Bipolartransistoren (26, 24) umfaßt, die als Lasten für die ersten und zweiten npn-Bipolartransistoren wirken, wobei die ersten und zweiten pnp-Bipolartransistoren gemeinsam verbundene Emitter und Basen besitzen, wobei der erste pnp-Transistor einen mit dem ersten Knoten verbundenen Kollektor besitzt, der zweite pnp-Transistor einen mit dem zweiten Knoten verbundenen Kollektor besitzt; die Methode umfaßt den Schritt des:
    Stromableitens von einem ersten der ausgewählten ersten und zweiten Knoten, empfänglich gegenüber dem Schreibfreigabesignal;
    und ist charakterisiert durch den Schritt des:
    Vorspannens von sowohl des ersten als auch des zweiten pnp-Transistors in den aktiven Betriebsmodus, empfänglich gegenüber dem Stromableitungsschritt;
    wobei die ersten und zweiten pnp-Transistoren in einer zeitlichen Abfolge aktiviert werden, um Strom an die ersten und zweiten npn-Transistoren zu liefern, nachdem der Stromableitungsschritt den Strom von dem ausgewählten der ersten und zweiten Knoten abgeleitet hat.
  9. Eine Methode gemäß Anspruch 8 und weiterhin die Schritte des Aufrechterhaltens eines ausgewählten der ersten und zweiten npn-Transistoren im Sättigungs-Betriebsmodus zu grundsätzlich jeder Zeit während des Betriebes der Speicherzelle umfassend.
  10. Eine Methode gemäß Anspruch 8 und weiterhin die Schritte des Aufrechterhaltens eines EIN-Betriebsmodus sowohl des ersten als auch des zweiten pnp-Transistors zu grundsätzlich jeder Zeit während des Betriebes der Speicherzelle umfassend, wobei der Schritt des Vorspannens bewirkt, daß die ersten und zweiten pnp-Transistoren während des Schreibbetriebes in einen harten EIN-Betriebszustand vorgespannt werden.
  11. Eine Methode gemäß Anspruch 10, bei welcher der Schritt des Aufrechterhaltens eines EIN-Betriebsmodus sowohl des ersten als auch des zweiten pnp-Transistors den Einsatz einer Konstantstromquelle, die mit den Basen der ersten und zweiten pnp-Bipolartransistoren verbunden ist, einschließt.
  12. Eine Methode gemäß Anspruch 8, bei welcher der Vorspannungsschritt die Nutzung von: ersten Mitteln (34), die zwischen die gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren und dem ersten Knoten geschaltet sind, um den Strom der Basen der ersten und zweiten pnp-Transistoren abzuleiten, wenn der erste Knoten auf einen logischen LOW-Signalpegel geht; und
    zweiten Mitteln (32), die zwischen die gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren und dem zweiten Knoten geschaltet sind, um den Strom der Basen der ersten und zweiten pnp-Transistoren abzuleiten, wenn der zweite Knoten auf einen logischen LOW-Signalpegel geht, umfaßt;
    wodurch grundsätzlich gleiche Ströme zu sowohl der Basis als auch dem Kollektor eines ausgewählten der ersten und zweiten npn-Transistoren während des Schreibzyklusses geleitet werden.
  13. Eine Methode gemäß Anspruch 12, bei der:
    die ersten Mittel für die Stromableitung eine Diode (34) umfassen, die eine mit den gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren verbundene Anode und eine mit dem ersten Knoten verbundene Kathode besitzt; und
    die zweiten Mittel für die Stromableitung eine Diode (32) umfassen, die eine mit den gemeinsam verbundenen Basen der ersten und zweiten pnp-Transistoren verbundene Anode und eine mit dem zweiten Knoten verbundene Kathode besitzt.
EP90915693A 1990-04-06 1990-10-05 Speicherzelle mit schreiblasttransistoren Expired - Lifetime EP0523043B1 (de)

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US07/505,952 US5040145A (en) 1990-04-06 1990-04-06 Memory cell with active write load

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EP0523043A1 EP0523043A1 (de) 1993-01-20
EP0523043B1 true EP0523043B1 (de) 1994-03-16

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EP90915693A Expired - Lifetime EP0523043B1 (de) 1990-04-06 1990-10-05 Speicherzelle mit schreiblasttransistoren

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WO (1) WO1991015855A1 (de)

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JPH05504222A (ja) 1993-07-01
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