EP0471045A1 - Digital signal multiplexer - Google Patents

Digital signal multiplexer

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Publication number
EP0471045A1
EP0471045A1 EP19910903500 EP91903500A EP0471045A1 EP 0471045 A1 EP0471045 A1 EP 0471045A1 EP 19910903500 EP19910903500 EP 19910903500 EP 91903500 A EP91903500 A EP 91903500A EP 0471045 A1 EP0471045 A1 EP 0471045A1
Authority
EP
European Patent Office
Prior art keywords
channel
data
multiplexer
controller
configuration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP19910903500
Other languages
German (de)
French (fr)
Inventor
Heinz Wiher
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schweiz AG
Siemens AG
Original Assignee
Siemens Albis AG
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Albis AG, Siemens AG filed Critical Siemens Albis AG
Publication of EP0471045A1 publication Critical patent/EP0471045A1/en
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1641—Hierarchical systems

Definitions

  • the present invention relates to a digital signal multiplexer according to the preamble of patent claim 1.
  • Digital voice signals and data with bit rates of a middle or lower hierarchy level in particular of bit rates with 2400, 4800 and 9600 bit / s are preferably used over long distances in a time-multiplexed form at a higher hierarchy level, e.g. with bit rates of 64kbit / s or a few Mbit / s.
  • a multiplexer used for this purpose and its use in a digital data network is known from St. Bürgin, P.A. Merz "MXB.2 data multiplexer 64kbit / s of the 2nd generation according to CCITT X.50" or P.A.
  • Each MXB.2 multiplexer contains four interface modules, each of which can accommodate five individual channel interfaces and which are connected to two channel processor modules via a serial bus.
  • the flexibility of such a multiple system is severely limited.
  • the channel processor assemblies are not connected to one another via the serial bus and can only access a maximum of 4 X 5 single-channel interfaces.
  • the options for the bit rates of the single channel interfaces are limited.
  • a permissible readjustment of this multiple system to changed requirements of the user in each case requires a high level of development effort and manual access to mostly locally localized assemblies.
  • the serial bus used in the system which connects the individual channel interfaces with the channel processors, carries addresses as well as data and is consequently heavily loaded.
  • the present invention is therefore based on the object of specifying a digital signal multiplexer which can be freely configured as a function of various system constellations.
  • the configuration of several decentrally localized digital signal multiplexers should be possible from a central location and within a very short time.
  • the data traffic between data lines The same and different hierarchy levels and bit rates should be done efficiently and with little effort.
  • the digital signal multiplexer according to the invention has the following advantages: it can be configured quickly and as desired by an external control station. It also has optimal flexibility with regard to data transfer options, expandability and acceptance of any data transfer rates. It is therefore also universally applicable.
  • Fig. 1 The block diagram of a digital signal multiplexer with various internal
  • FIG. 1 shows the block diagram of a digital signal multiplexer according to the invention, which has a data bus SH with n lines, on the single-channel side two interface modules SSB-1, SSB-2 and multiple-channel side two multiplexers MXH-1, MXH-2, which access via an EPIC-Z interface is connected to a parallel DH data bus.
  • the data bus DH has high, preferably standardized data transmission rates such as 64 kbit / s, 2 Mbit / s, 8 Mbit / s etc.
  • the interface modules SSB-1, SSB-2 have ten single-channel interfaces, interfaces EKS-11, ..., EKS-25, the data with lower or medium, preferably standardized data transmission rates such as 2400, 4800, 9600 bit / s receive or send via a subscriber line.
  • Each MXH-Z multiplexer subsequently serves any number of individual channel interfaces EKS-XY located on any SSB-X interface module, which may have different data transmission rates.
  • the resulting data stream, which is fed to the multiplexer MXH-Z corresponds at most to the data transmission rate of the data bus DH.
  • the multiplexers MXH-Z and the interface modules SSB-X bitwise connect the data serially to one of the lines of the data bus SH or collect it from the latter. Such interconnection of all modules MXH-Z and SSB-X on a solid data bus SH results in maximum flexibility.
  • SSB-X interface modules located on different interface modules EKS-XY with a multiplexer MXH-Z different individual channel interfaces EKS-XY or multiplexer MXH-Z can also exchange data with one another.
  • the data transfer on the lines of the data bus SH is provided bidirectionally.
  • the digital signal multiplexer can be changed accordingly Information can be quickly adapted to the administrative units of the affected modules MXH-2, SSB-1, SSB-2.
  • FIG. 2 shows a multiplexer MXH-Z, a configuration and alarm controller KAC-Z and a cycle counter ZC, which are connected via the control bus CB to a programming and control station CTRL. It also contains a channel call memory KAR as well as a multiple channel controller VKC connected to the data bus DH via the EPIC-Z interface and a single channel controller EKC. The controllers EKC and VKC are connected to one another via a processor register memory PR controlled by the configuration and alarm controller KAC-Z. The channel call memory KAR is connected to the configuration and alarming controller KAC-Z, the single channel controller EKC, the cycle counter ZC and a demultiplexer DD and a multiplexer UM. The demultiplexer DD and the multiplexer UM are connected on the one hand to the single-channel controller EKC and on the other hand directly or via a buffer memory UR to the data bus SH.
  • the circuit shown works as follows:
  • the multi-channel controller VKC synchronizes on frames of data that arrive via the data bus DH and the interface EPIC-Z.
  • the data contained in each frame are subsequently broken down into individual channel data and stored in the processor register memory PR.
  • Single channel data which are available in the processor register memory PR for sending to the data bus DH, are taken by the multi-channel controller VKC, enclosed in a frame and output to the EPIC-Z interface.
  • a memory area is assigned to each individual channel for each transmission direction, as well as to the multiple and single channel controllers for alarm messages to the configuration and alarm controller KAC-Z.
  • a memory area for configuration data for the multiple and single channel controllers VKC, EKC is also provided in the processor register PR and in the channel call memory KAR.
  • the configuration and alarming controller KAC-Z When the system is started up or when the system is changed, via the control bus CB, which subsequently writes them into the memories PR and KAR.
  • the multiple and single-channel controllers VKC, EKC monitor the sequence of the data transfer and store any alarm messages in the processor register memory PR. These are removed by the configuration and alarm controller KAC-Z and passed on to the control station.
  • the EKC single-channel controller has individual programs that can be called up for each transmission direction, which are used for bit-by-bit single-channel data transfer and for generating and checking the frame structure on the single-channel side.
  • the configuration and alarm controller KAC-Z writes program configuration data units into the channel call memory KAR, which are cyclically cycled by the cycle counter ZC, read into the single channel controller EKC and by means of which an individual program is selected per cycle.
  • a single channel data bit is fetched from one of the lines of the data bus SH and fed to the processor register memory PR via the multiplexer UM and the single channel controller EKC, or a single channel data bit provided by the multiple channel controller VKC is removed from the processor register memory PR and One of the lines of the data bus SH is fed via the single-channel controller EKC and the demultiplexer DD.
  • an individual program in the single channel controller EKC runs at least 128,000 times per second.
  • control data belonging to the respective program configuration data units are simultaneously applied from the channel call memory KAR to the demultiplexer DD and to the multiplexer UM and the buffer memory UR, so that depending on the control data present the demultiplexer DD that Passes single channel data bit from the single channel controller EKC to the correct line of the data bus SH or that the single channel data bit is sent from the correct line of the data bus SH to the single channel controller EKC after being temporarily stored in the buffer memory UR by the multiplexer UM.
  • Individual programs can also be used to check individual modules or the entire digital signal multiplexer.
  • the interface module SSB-X shown in FIG. 3 contains a configuration and alarm controller KAC-X and a cycle counter ZC which are with a channel call memory KAR and via the control bus CB with the programming and control station CTRL.
  • the configuration and alarm controller KAC-X is also connected via a control line to all individual channel interfaces EKS-X1, ..., EKS-X5.
  • the channel call memory KAR is connected via a further control line to the individual channel interfaces EKS-X1, ..., EKS-X5 as well as to a demultiplexer UD and a multiplexer DM.
  • the demultiplexer UD and the multiplexer DM are also connected to the data bus SH and via a data line to the individual channel interfaces EKS-X1 EKS-X5.
  • the configuration and alarm controller KAC-X writes configuration data units into the channel call memory KAR, which are cyclically applied, clocked by the cycle counter, to the single-channel interfaces EKS-XY and to the multiplexers DM, UD.
  • Single-channel data bits are subsequently picked up by one of the single-channel interfaces EKS-X1, ..., EKS-X5 and taken via the demultiplexer UD to the respective line of the data bus SH or vice versa from one of the lines of the data bus SH and via the multiplexer DM to one of the individual channel interfaces EKS-X1, ..., EKS-X5.
  • the channel call memory controls the multiplexers DM and UD in such a way that the individual channel interfaces EKS-X1, ..., EKS_X5 for data transfer are each connected to the correct line of the data bus SH.
  • the control unit with which the configuration and alarm controller KAC-X is connected to all individual channel interfaces EKS-X1, ..., EKS-X5, serves to initialize these modules EKS-X1, ..., EKS-X5 , as well as for receiving status and alarm messages.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Lens Barrels (AREA)
  • Adjustment Of Camera Lenses (AREA)

Abstract

Le multiplexeur de signaux numériques présenté comporte un bus de données SH avec n lignes auxquelles accèdent, sur le côté monocanal, au moins un ensemble d'interface SSB-X, et, sur le côté multicanal, au moins un multiplexeur MXH-2. Sur l'ensemble d'interface SSB-X sont prévues plusieurs interfaces monocanal EKS-XY qui reçoivent et émettent les signaux monocanal à des débits binaires d'un échelon hiérarchique inférieur. Le mutliplexeur MXH-Z possède au moins une interface EPIC-Z qui reçoit ou émet un flux de données à un débit binaire d'un échelon hiérarchique supérieur, flux qui se compose de différents signaux monocanal. Tous les multiplexeurs MXH-Z et ensembles d'interface sont connectés par un bus de commande (CB) à une station de commande et de programmation (CTRL). Le multiplexeur de signaux numériques peut être librement configuré en fonction des différents agencements de systèmes. Plusieurs multiplexeurs de signaux numériques décentralisés peuvent être configurés en un temps minimum par la station centrale. La communication de données entre les lignes de données d'un même niveau hiérarchique, ou de différents niveaux hiérarchiques, et ayant un débit binaire identique ou différent, se fait efficacement et économiquement.The digital signal multiplexer presented comprises a data bus SH with n lines which are accessed, on the single-channel side, at least one set of SSB-X interface, and, on the multi-channel side, at least one MXH-2 multiplexer. Several EKS-XY single-channel interfaces are provided on the SSB-X interface assembly which receive and transmit single-channel signals at bit rates of a lower hierarchical level. The MXH-Z multiplexer has at least one EPIC-Z interface which receives or transmits a data stream at a bit rate of a higher hierarchical level, which stream consists of different single-channel signals. All MXH-Z multiplexers and interface assemblies are connected by a control bus (CB) to a control and programming station (CTRL). The digital signal multiplexer can be freely configured according to the various system layouts. Several decentralized digital signal multiplexers can be configured in a minimum time by the central station. Data communication between data lines of the same hierarchical level, or of different hierarchical levels, and having the same or different bit rate, is done efficiently and economically.

Description

Digitalsignal-MultiplexerDigital signal multiplexer
Die vorliegende Erfindung betrifft einen Digitalsignal-Multiplexer nach dem Oberbegriff des Patentanspruchs 1.The present invention relates to a digital signal multiplexer according to the preamble of patent claim 1.
Digitale Sprachsignale und Daten mit Bitraten einer mittleren oder unteren Hierarchieebene, ins¬ besondere von Bitraten mit 2400, 4800 und 9600 bit/s werden über weite Distanzen vorzugswei¬ se in zeitmultiplexierter Form auf einer höheren Hierarchieebene, z.B. mit Bitraten von 64kbit/s oder einigen Mbit/s, übertragen. Ein zu diesem Zweck verwendeter Multiplexer und dessen Ein¬ satz in einem digitalen Datennetz ist aus St. Bürgin, P.A. Merz "MXB.2-Datenmultiplexer 64kbit/s der 2. Generation gemäss CCITT X.50" bzw. P.A. Merz "Digitales Datennetz für die Übertragung von 2400, 4800 und 9600 bit/s auf festgeschalteten Leitungen", Siemens Albis Berichte 3 (1987) S.9 ff. bzw. S.4 ff. bekannt. Der beschriebene Multiplexer MXB.2 ermöglicht es, fünf Einzelkanäle ä 9600, zehn Einzelkanäle ä 4800 oder zwanzig Einzelkanäle ä 2400 bit/s sowie, mit gewissen Einschränkungen, Kombinationen davon auf einen Summenbitstrom von 64 kbit/s zu multiplexie- ren. Der Datentransfer erfolgt dabei einzel- und vielfachkanalseitig enveloppen- bzw. rahmen¬ strukturiert. Bild 6 auf Seite 12 zeigt ein Mehrfachsystem mit vier Multiplexern MXB.2, die zu einem Mehrfachsystem zusammengeschaltet sind und von je zwei Multiplexer-, Taktzentralen-, Interface- sowie Überwachungsbaugruppen bedient werden. Jeder Multiplexer MXB.2 enthält vier Schnittstellenbaugruppen, die je fünf Einzelkanaischnittstellen aufnehmen können und die über einen seriellen Bus mit je zwei Kanalprozessor-Baugruppen verbunden sind. Die Flexibilität eines derartigen Mehrfachsystems ist dabei stark beschränkt. Die Kanalprozessor-Baugruppen sind über den seriellen Bus nicht miteinander verbunden und können nur auf maximal 4 X 5 Einzelka¬ naischnittstellen zugreifen. Die Wahlmöglichkeiten für die Bitraten der Einzelkanaischnittstellen sind beschränkt. Eine zulässige Neuanpassung dieses Mehrfachsystems an geänderte Anforde¬ rungen der Anwender bedingt jeweils einen hohen Entwicklungsaufwand und einen manuellen Zugriff auf meist dezentral lokalisierte Baugruppen. Der im System verwendete serielle Bus, der die Einzelkanaischnittstellen mit den Kanal Prozessoren verbindet, führt nebst Daten auch Adres¬ sen und ist folglich stark belastet.Digital voice signals and data with bit rates of a middle or lower hierarchy level, in particular of bit rates with 2400, 4800 and 9600 bit / s are preferably used over long distances in a time-multiplexed form at a higher hierarchy level, e.g. with bit rates of 64kbit / s or a few Mbit / s. A multiplexer used for this purpose and its use in a digital data network is known from St. Bürgin, P.A. Merz "MXB.2 data multiplexer 64kbit / s of the 2nd generation according to CCITT X.50" or P.A. Merz "Digital data network for the transmission of 2400, 4800 and 9600 bit / s on dedicated lines", Siemens Albis reports 3 (1987) p.9 ff. And p.4 ff. The described multiplexer MXB.2 makes it possible to multiplex five individual channels of 9600, ten individual channels of 4800 or twenty individual channels of 2400 bit / s and, with certain restrictions, combinations thereof to a total bit stream of 64 kbit / s. The data transfer takes place structured on the single and multiple channel side enveloping or frame. Figure 6 on page 12 shows a multiple system with four MXB.2 multiplexers, which are interconnected to form a multiple system and are operated by two multiplexer, clock central, interface and monitoring modules. Each MXB.2 multiplexer contains four interface modules, each of which can accommodate five individual channel interfaces and which are connected to two channel processor modules via a serial bus. The flexibility of such a multiple system is severely limited. The channel processor assemblies are not connected to one another via the serial bus and can only access a maximum of 4 X 5 single-channel interfaces. The options for the bit rates of the single channel interfaces are limited. A permissible readjustment of this multiple system to changed requirements of the user in each case requires a high level of development effort and manual access to mostly locally localized assemblies. The serial bus used in the system, which connects the individual channel interfaces with the channel processors, carries addresses as well as data and is consequently heavily loaded.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen Digitalsignal-Multiplexer an¬ zugeben, der in Abhängigkeit von verschiedenen Systemkonstellationen frei konfigurierbar ist. Das Konfigurieren von mehreren dezentral lokalisierten Digitalsignal-Multiplexem soll von zentra¬ ler Stelle aus und innert kürzester Zeit erfolgen können. Der Datenverkehr zwischen Datenleitun- gen gleicher und verschiedener Hierarchieebenen und Bitraten soll effizient und mit geringem Aufwand erfolgen.The present invention is therefore based on the object of specifying a digital signal multiplexer which can be freely configured as a function of various system constellations. The configuration of several decentrally localized digital signal multiplexers should be possible from a central location and within a very short time. The data traffic between data lines The same and different hierarchy levels and bit rates should be done efficiently and with little effort.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Massnahmen gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in weiteren Ansprüchen an¬ gegeben.This object is achieved by the measures specified in the characterizing part of patent claim 1. Advantageous embodiments of the invention are given in further claims.
Der erfindungsgemässe Digitalsignal-Multiplexer weist folgende Vorteile auf : Er ist durch eine ex¬ terne Kontrollstation schnell und beliebig konfigurierbar. Femer weist er eine optimale Flexibilität auf bezüglich Datentransfermöglichkeiten, Erweiterbarkeit und Akzeptanz von beliebigen Daten- transferraten. Er ist folglich auch universell anwendbar.The digital signal multiplexer according to the invention has the following advantages: it can be configured quickly and as desired by an external control station. It also has optimal flexibility with regard to data transfer options, expandability and acceptance of any data transfer rates. It is therefore also universally applicable.
Die Erfindung wird nachfolgend anhand von Zeichnungen beispielsweise näher erläutert. Dabei zeigt:The invention is explained in more detail below with reference to drawings, for example. It shows:
Fig. 1 Das Blockschaltbild eines Digitalsignal-Multiplexers mit verschiedenen internenFig. 1 The block diagram of a digital signal multiplexer with various internal
Multiplexer- und Schnittstellen-BaugruppenMultiplexer and interface modules
Fig. 2 Eine interne MultiplexerbaugruppeFig. 2 An internal multiplexer module
Fig.3 Eine interne SchnittstellenbaugruppeFig. 3 An internal interface module
Fig. 1 zeigt das Blockschaltbild eines erfindungsgemässen Digitalsignal-Multiplexers, der einen Datenbus SH mit n Leitungen aufweist, auf den einzelkanalseitig zwei Schnittstellen-Baugruppen SSB-1, SSB-2 und vielfachkanalseitig zwei Multiplexer MXH-1, MXH-2 zugreifen, die über eine Schnittstelle EPIC-Z mit einem parallelen Datenbus DH verbunden sind. Der Datenbus DH weist dabei hohe, vorzugsweise normierte Datenübertragungsraten wie 64 kbit/s, 2 Mbit/s, 8 Mbit/s etc. auf. Nebst dem Multiplexer MXH-1 und der Schnittstellen-Baugruppe SSB-1, welche als Min¬ destbestückung des Digitalsignal-Multiplexers vorgesehen sind, können weitere Multiplexer MXH- Z bis zu einer maximalen Anzahl eingesetzt werden, die der Anzahl n Leitungen des Datenbusses SH entspricht (Z=n). Die Schnittstellen-Baugruppen SSB-1, SSB-2 weisen zehn Einzelkanal- , Schnittstellen EKS-11,..., EKS-25 auf, die Daten mit tieferen oder mittleren, vorzugsweise normier¬ ten Datenübertragungsraten wie 2400, 4800, 9600 bit/s über eine teilnehmerseitige Leitung em¬ pfangen oder absenden. Jeder Multiplexer MXH-Z bedient in der Folge eine beliebige Anzahl auf beliebigen Schnittstellen-Baugruppen SSB-X lokalisierten Einzelkanaischnittstellen EKS-XY, die unterschiedliche Datenübertragungsraten aufweisen dürfen. Der resultierende Datenstrom, der dem Multiplexer MXH-Z dabei zugeführt wird, entspricht jedoch maximal der Datenübertragungs- rate des Datenbusses DH.1 shows the block diagram of a digital signal multiplexer according to the invention, which has a data bus SH with n lines, on the single-channel side two interface modules SSB-1, SSB-2 and multiple-channel side two multiplexers MXH-1, MXH-2, which access via an EPIC-Z interface is connected to a parallel DH data bus. The data bus DH has high, preferably standardized data transmission rates such as 64 kbit / s, 2 Mbit / s, 8 Mbit / s etc. In addition to the multiplexer MXH-1 and the interface module SSB-1, which are provided as the minimum configuration of the digital signal multiplexer, further multiplexers MXH-Z can be used up to a maximum number, which corresponds to the number n lines of the data bus SH (Z = n). The interface modules SSB-1, SSB-2 have ten single-channel interfaces, interfaces EKS-11, ..., EKS-25, the data with lower or medium, preferably standardized data transmission rates such as 2400, 4800, 9600 bit / s receive or send via a subscriber line. Each MXH-Z multiplexer subsequently serves any number of individual channel interfaces EKS-XY located on any SSB-X interface module, which may have different data transmission rates. The resulting data stream, which is fed to the multiplexer MXH-Z, corresponds at most to the data transmission rate of the data bus DH.
Die Daten werden durch die Multiplexer MXH-Z und die Schnittstellen-Baugruppen SSB-X bitwei¬ se seriell an eine der Leitungen des Datenbusses SH angelegt bzw. von dieser abgeholt. Eine derartige Zusammenschaltung aller Baugruppen MXH-Z und SSB-X auf einen durchgezogenen Datenbus SH ergibt eine maximale Flexibilität. So können nebst auf verschiedenen Schnittstellen- Baugruppen SSB-X lokalisierte Einzelkanaischnittstellen EKS-XY mit einem Multiplexer MXH-Z, auch verschiedene Einzelkanaischnittstellen EKS-XY oder Multiplexer MXH-Z untereinander Da¬ ten austauschen. Zur Erhöhung der Effizienz des Systems wird der Datentransfer auf den Leitun¬ gen des Datenbusses SH bidirektional vorgesehen. Der komplette Vorgang für das Auflösen und das Erstellen der Rahmenstrukturen der eintreffenden bzw. abzusendenden Daten, sowie für das zeitrichtige Anlegen und Abnehmen an bzw. von den Leitungen des Datenbusses SH wird einer in jeder Baugruppe MXH-Z, SSB-X enthaltenen Verwaltungseinheit über einen vorzugsweise paralle¬ len Kontrollbus CB in Abhängigkeit der vorhandenen Baugruppenkonfiguration mitgeteilt. Dies er¬ gibt den Vorteil, dass nach Änderungen in der Konfiguration der Baugruppen der Digitalsignal- Multiplexer von zentraler Stelle aus nahezu verzögerungsfrei an die neuen Gegebenheiten ange- passt werden kann. Falls z.B. die Einzelkanaischnittstellen EKS-13 und EKS-25 Daten mit gleicher Übertragungsrate an den Multiplexer MXH-2 übertragen und der Betrieb der ersten EKS-13 einge¬ stellt und die Übertragungsrate der zweiten EKS-25 verdoppelt wird, so kann der Digitalsignal- Multiplexer durch ensprechende Information an die Verwaltungseinheiten der betroffenen Bau¬ gruppen MXH-2, SSB-1 , SSB-2 schnell angepasst werden.The multiplexers MXH-Z and the interface modules SSB-X bitwise connect the data serially to one of the lines of the data bus SH or collect it from the latter. Such interconnection of all modules MXH-Z and SSB-X on a solid data bus SH results in maximum flexibility. Thus, in addition to SSB-X interface modules located on different interface modules EKS-XY with a multiplexer MXH-Z, different individual channel interfaces EKS-XY or multiplexer MXH-Z can also exchange data with one another. To increase the efficiency of the system, the data transfer on the lines of the data bus SH is provided bidirectionally. The complete process for dissolving and creating the frame structures of the incoming or outgoing data, as well as for the timely creation and removal on or from the lines of the data bus SH, is carried out by a management unit contained in each assembly MXH-Z, SSB-X preferably communicated parallel control bus CB depending on the existing module configuration. This gives the advantage that, after changes in the configuration of the modules, the digital signal multiplexer can be adapted to the new conditions from a central point with almost no delay. If e.g. If the individual channel interfaces EKS-13 and EKS-25 transmit data at the same transmission rate to the multiplexer MXH-2 and the operation of the first EKS-13 is stopped and the transmission rate of the second EKS-25 is doubled, the digital signal multiplexer can be changed accordingly Information can be quickly adapted to the administrative units of the affected modules MXH-2, SSB-1, SSB-2.
Fig.2 zeigt einen Multiplexer MXH-Z, der einen Konfigurations- und Alarmierungskontroller KAC-Z und einen Zykluszähler ZC, die über den Kontrollbus CB mit einer Programmier- und Kontrollsta¬ tion CTRL verbunden sind. Ferner enthält er einen Kanalaufrufspeicher KAR sowie einen über die Schnittstelle EPIC-Z mit dem Datenbus DH verbundenen Vielfachkanalkontroller VKC und einen Einzelkanalkontroller EKC. Die Kontroller EKC und VKC sind dabei über einen durch den Konfigu¬ rations- und Alarmierungskontroller KAC-Z gesteuerten Prozessorregister-Speicher PR miteinan¬ der verbunden. Der Kanalaufrufspeicher KAR ist mit dem Konfigurations- und Alarmierungskon¬ troller KAC-Z, dem Einzelkanalkontroller EKC, dem Zykluszähier ZC sowie einem Demultiplexer DD und einem Multiplexer UM verbunden. Der Demultiplexer DD sowie der Multiplexer UM sind einerseits mit dem Einzelkanalkontroller EKC und andererseits direkt bzw. über einen Pufferspei¬ cher UR mit dem Datenbus SH verbunden. Die gezeigte Schaltung funktioniert wie folgt:2 shows a multiplexer MXH-Z, a configuration and alarm controller KAC-Z and a cycle counter ZC, which are connected via the control bus CB to a programming and control station CTRL. It also contains a channel call memory KAR as well as a multiple channel controller VKC connected to the data bus DH via the EPIC-Z interface and a single channel controller EKC. The controllers EKC and VKC are connected to one another via a processor register memory PR controlled by the configuration and alarm controller KAC-Z. The channel call memory KAR is connected to the configuration and alarming controller KAC-Z, the single channel controller EKC, the cycle counter ZC and a demultiplexer DD and a multiplexer UM. The demultiplexer DD and the multiplexer UM are connected on the one hand to the single-channel controller EKC and on the other hand directly or via a buffer memory UR to the data bus SH. The circuit shown works as follows:
Der Vielfachkanalkontroller VKC synchronisiert auf Rahmen von Daten, die über den Datenbus DH und die Schnittstelle EPIC-Z eintreffen. Die in jedem Rahmen enthaltenen Daten werden nachfolgend in Einzelkanaldaten zerlegt und im Prozessorregister-Speicher PR ablegt. Einzel¬ kanaldaten, die im Prozessorregister-Speicher PR zum abschicken an den Datenbus DH bereit liegen, werden vom Vielfachkanalkontroller VKC entnommen, in einen Rahmen eingeschlossen und an die Schnittstelle EPIC-Z abgegeben. Im Prozessorregister-Speicher PR wird jedem Einzel¬ kanal pro Übertragungsrichtung, sowie dem Vielfach- und dem Einzelkanalkontroller für Alarmie- rungsmeldungen an den Konfigurations- und Alarmierungskontroller KAC-Z je ein Speicherbe¬ reich zugeordnet. Femer ist im Prozessorregister- PR sowie im Kanalaufruf-Speicher KAR ein Speicherbereich für Konfigurationsdaten für den Vielfach- und den Einzelkanalkontroller VKC, EKC vorgesehen. Diese Konfigurationsdaten werden dem Konfigurations- und Alarmierungskon¬ troller KAC-Z beim Aufstarten oder bei Änderungen des Systems jeweils über den Kontrollbus CB zugeführt, der sie nachfolgend in die Speicher PR und KAR einschreibt. Der Vielfach- und der Ein¬ zelkanalkontroller VKC, EKC überwachen den Ablauf des Datentransfers und legen allfällige Alar- mierungsmeldungen im Prozessorregister-Speicher PR ab. Diese werden durch den Konfigura¬ tions- und Alarmierungskontroller KAC-Z entnommen und an die Kontrollstation weitergegeben. Der Einzelkanalkontroller EKC verfügt pro Übertragungsrichtung über aufrufbare Einzelprogram- me, die für den bitweisen Einzelkanaldatentransfer sowie zur Generierung und Prüfung der einzel- kanalseitigen Rahmenstruktur dienen. Der Konfigurations- und Alarmierungskontroller KAC-Z schreibt Programm-Konfigurationsdateneinheiten in den Kanalaufrufspeicher KAR ein, die zyk¬ lisch, durch den Zykluszähler ZC getaktet, in den Einzelkanalkontroller EKC eingelesen werden und mittels denen pro Zyklus ein Einzel programm ausgewählt wird. Mit einem Einzelprogramm wird ein Einzelkanaldatenbit von einer der Leitungen des Datenbusses SH abgeholt und dem Pro¬ zessorregister-Speicher PR über den Multiplexer UM und den Einzelkanalkontroller EKC zuge¬ führt oder es wird ein durch den Vielfachkanalkontroller VKC bereitgestelltes Einzelkanaldatenbit dem Prozessorregister-Speicher PR entnommen und über den Einzelkanalkontroller EKC und den Demultiplexer DD einer der Leitungen des Datenbusses SH zugeführt. Für eine Datenübertra¬ gungsrate von 64 kbit/s pro Übertragungsrichtung läuft folglich mindestens 128'000 mal pro Se¬ kunde ein Einzelprogramm im Einzelkanalkontroller EKC ab. Damit der mit dem ausgewählten Einzelprogramm durchgeführte Transfer eines Einzelkanaldatenbits korrekt ablaufen kann, wer¬ den gleichzeitig zu den jeweiligen Programm-Konfigurationsdateneinheiten gehörige Steuerdaten vom Kanalaufrufspeicher KAR an den Demultiplexer DD sowie an den Multiplexer UM und den Pufferspeicher UR angelegt, so dass je nach anliegenden Steuerdaten der Demultiplexer DD das Einzelkanaldatenbit vom Einzelkanalkontroller EKC an die richtige Leitung des Datenbusses SH übergibt oder dass das Einzelkanaldatenbit von der richtigen Leitung des Datenbusses SH nach Zwischenspeicherung im Pufferspeicher UR durch den Multiplexer UM an den Einzelkanalkontrol¬ ler EKC abgegeben wird. Einzelprogramme können ferner zur Überprüfung von einzelnen Bau¬ gruppen oder des gesamten Digitalsignal-Multiplexers dienen.The multi-channel controller VKC synchronizes on frames of data that arrive via the data bus DH and the interface EPIC-Z. The data contained in each frame are subsequently broken down into individual channel data and stored in the processor register memory PR. Single channel data, which are available in the processor register memory PR for sending to the data bus DH, are taken by the multi-channel controller VKC, enclosed in a frame and output to the EPIC-Z interface. In the processor register memory PR, a memory area is assigned to each individual channel for each transmission direction, as well as to the multiple and single channel controllers for alarm messages to the configuration and alarm controller KAC-Z. A memory area for configuration data for the multiple and single channel controllers VKC, EKC is also provided in the processor register PR and in the channel call memory KAR. These configuration data are supplied to the configuration and alarming controller KAC-Z when the system is started up or when the system is changed, via the control bus CB, which subsequently writes them into the memories PR and KAR. The multiple and single-channel controllers VKC, EKC monitor the sequence of the data transfer and store any alarm messages in the processor register memory PR. These are removed by the configuration and alarm controller KAC-Z and passed on to the control station. The EKC single-channel controller has individual programs that can be called up for each transmission direction, which are used for bit-by-bit single-channel data transfer and for generating and checking the frame structure on the single-channel side. The configuration and alarm controller KAC-Z writes program configuration data units into the channel call memory KAR, which are cyclically cycled by the cycle counter ZC, read into the single channel controller EKC and by means of which an individual program is selected per cycle. A single channel data bit is fetched from one of the lines of the data bus SH and fed to the processor register memory PR via the multiplexer UM and the single channel controller EKC, or a single channel data bit provided by the multiple channel controller VKC is removed from the processor register memory PR and One of the lines of the data bus SH is fed via the single-channel controller EKC and the demultiplexer DD. For a data transmission rate of 64 kbit / s per transmission direction, an individual program in the single channel controller EKC runs at least 128,000 times per second. In order that the transfer of a single channel data bit carried out with the selected individual program can run correctly, control data belonging to the respective program configuration data units are simultaneously applied from the channel call memory KAR to the demultiplexer DD and to the multiplexer UM and the buffer memory UR, so that depending on the control data present the demultiplexer DD that Passes single channel data bit from the single channel controller EKC to the correct line of the data bus SH or that the single channel data bit is sent from the correct line of the data bus SH to the single channel controller EKC after being temporarily stored in the buffer memory UR by the multiplexer UM. Individual programs can also be used to check individual modules or the entire digital signal multiplexer.
Die in Fig. 3 gezeigte Schnittstellenbaugruppe SSB-X enthält einen Konfigurations- und Alarmie¬ rungskontroller KAC-X und einen Zykluszähler ZC, die mit einem Kanalaufrufspeicher KAR und über den Kontrollbus CB mit der Programmier- und Kontrollstation CTRL sind. Der Konfigura¬ tions- und Alarmierungskontroller KAC-X ist ferner über eine Steuerieitung mit allen Einzelkanai¬ schnittstellen EKS-X1,...,EKS-X5 verbunden. Der Kanalaufrufspeicher KAR ist über eine weitere Steuerleitung mit den Einzelkanaischnittstellen EKS-X1,...,EKS-X5 sowie mit einem Demultiplexer UD und einem Multiplexer DM verbunden. Der Demultiplexer UD und der Multiplexer DM sind fer¬ ner mit dem Datenbus SH und über je eine Datenleitung mit den Einzelkanaischnittstellen EKS- X1 EKS-X5 verbunden.The interface module SSB-X shown in FIG. 3 contains a configuration and alarm controller KAC-X and a cycle counter ZC which are with a channel call memory KAR and via the control bus CB with the programming and control station CTRL. The configuration and alarm controller KAC-X is also connected via a control line to all individual channel interfaces EKS-X1, ..., EKS-X5. The channel call memory KAR is connected via a further control line to the individual channel interfaces EKS-X1, ..., EKS-X5 as well as to a demultiplexer UD and a multiplexer DM. The demultiplexer UD and the multiplexer DM are also connected to the data bus SH and via a data line to the individual channel interfaces EKS-X1 EKS-X5.
Der Konfigurations- und Alarmierungskontroller KAC-X schreibt Konfigurationsdateneinheiten in den Kanalaufrufspeicher KAR ein, die zyklisch, durch den Zykluszähler getaktet, an die Einzelka¬ naischnittstellen EKS-XY und an die Multiplexer DM, UD angelegt werden. Einzelkanaldatenbits werden in der Folge von einer der Einzelkanaischnittstellen EKS-X1,...,EKS-X5 abgenommen und über den Demultiplexer UD an die jeweilige Leitung des Datenbusses SH oder umgekehrt von einer der Leitungen des Datenbusses SH entnommen und über den Multiplexer DM an eine der Einzelkanaischnittstellen EKS-X1,...,EKS-X5 übertragen. Der Kanalaufrufspeicher steuert die Multi¬ plexer DM und UD derart, dass die Einzelkanaischnittstellen EKS-X1,...,EKS_X5 für den Daten¬ transfer jeweils mit der richtigen Leitung des Datenbusses SH verbunden werden. Die Steueriei¬ tung, mit welcher der Konfigurations- und Alarmierungskontroller KAC-X mit allen Einzelkanai¬ schnittstellen EKS-X1,...,EKS-X5 verbunden ist, dient zur Initialisierung dieser Baugruppen EKS- X1,...,EKS-X5, sowie zur Entgegennahme von Zustands- und Alarmmeldungen.The configuration and alarm controller KAC-X writes configuration data units into the channel call memory KAR, which are cyclically applied, clocked by the cycle counter, to the single-channel interfaces EKS-XY and to the multiplexers DM, UD. Single-channel data bits are subsequently picked up by one of the single-channel interfaces EKS-X1, ..., EKS-X5 and taken via the demultiplexer UD to the respective line of the data bus SH or vice versa from one of the lines of the data bus SH and via the multiplexer DM to one of the individual channel interfaces EKS-X1, ..., EKS-X5. The channel call memory controls the multiplexers DM and UD in such a way that the individual channel interfaces EKS-X1, ..., EKS_X5 for data transfer are each connected to the correct line of the data bus SH. The control unit, with which the configuration and alarm controller KAC-X is connected to all individual channel interfaces EKS-X1, ..., EKS-X5, serves to initialize these modules EKS-X1, ..., EKS-X5 , as well as for receiving status and alarm messages.
Damit das synchrone Zusammenwirken der Multiplexer MXH-Z und der Schnittstellenbaugruppen SSB-X gewährleistet ist, werden deren Zykluszähler ZC gemeinsam gestartet. Dadurch wird sichergestellt, dass die Datenbits zeitrichtig und daher kollisionsfrei auf die Leitungen des Daten¬ busses SH plaziert bzw. von diesen Leitungen wieder abgenommen werden. In order to ensure that the MXH-Z multiplexers and the SSB-X interface modules work together synchronously, their cycle counters ZC are started together. This ensures that the data bits are placed on the lines of the data bus SH in a timely and therefore collision-free manner or are removed from these lines again.

Claims

PAT E NTAN S P R Ü C H E PAT E NTAN SPEECH
1. Programmierbarer, flexibler Digitalsignal-Multiplexer mit mindestens einer teilnehmerseitigen Einzelkanalschnittstelle (EKS-XY) zum Austausch von Einzelkanalsignalen mit Bitraten einer unte¬ ren Hierarchiestufe und mit mindestens einer Schnittstelle (EPIC-Z), die einen Datenstrom mit ei¬ ner Bitrate einer höheren Hierarchiestufe, der aus verschiedenen Einzelkanalsignalen zusam¬ mengesetzt ist, empfangt oder abgibt, dadurch gekennzeichnet, dass mindestens ein Multiple¬ xer (MXH-Z), der eine mit einem Datenbus H) verbundene Schnittstelle (EPIC-Z) aufweist und mindestens eine Schnittstellenbaugruppe (SSB-X), die mindestens eine Einzelkanalschnittstelle (EKS-XY) aufweist, je mit einem Datenbus (SH) und je über einen Kontrollbus (CB) mit einer Pro¬ grammier- und Kontrollstation (CTRL) verbunden sind.1. Programmable, flexible digital signal multiplexer with at least one subscriber-side single-channel interface (EKS-XY) for exchanging single-channel signals with bit rates of a lower hierarchical level and with at least one interface (EPIC-Z) that transmit a data stream with a bit rate of a higher one Hierarchy level, which is composed of different individual channel signals, receives or delivers, characterized in that at least one multiplexer (MXH-Z), which has an interface (EPIC-Z) connected to a data bus H) and at least one interface module ( SSB-X), which has at least one single channel interface (EKS-XY), are each connected to a data bus (SH) and each via a control bus (CB) to a programming and control station (CTRL).
2. Digitalsignal-Multiplexer nach Anspruch 1, dadurch gekennzeichnet, dass die Anzahl Leitun¬ gen des Datenbusses (SH), der vorzugsweise bidirektional betrieben wird, der maximalen Anzahl Multiplexer (MXH-Z) entspricht, die Einzelkanaldaten über den Datenbus (SH) mit den Schnittstel¬ lenbaugruppen (SSB-X) austauschen.2. Digital signal multiplexer according to claim 1, characterized in that the number of lines of the data bus (SH), which is preferably operated bidirectionally, corresponds to the maximum number of multiplexers (MXH-Z), the individual channel data via the data bus (SH) with replace the interface modules (SSB-X).
3. Digitalsignal-Multiplexer nach Anspruch 1 , dadurch gekennzeichnet, dass der Multiplexer (MXH-Z) einen Konfigurations- und Alarmierungskontroller (KAC-Z) und einen Zykluszähler (ZC), die über den Kontrollbus (CB) mit der Programmier- und Kontrollstation (CTRL) verbunden sind, einen mit der Schnittstelle (EPIC-Z) verbundenen Vielfachkanalkontroller (VKC) und einen Einzel¬ kanalkontroller (EKC), die über einen durch den Konfigurations- und Alarmierungskontroller (KAC-Z) gesteuerten Prozessorregister-Speicher (PR) miteinander verbunden sind, sowie einen Kanalaufrufspeicher (KAR) aufweist, der mit dem Konfigurations- und Alarmierungskontroller (KAC-Z), dem Einzelkanalkontroller (EKC), dem Zykluszähler (ZC) sowie einem Demultiplexer (DD) und einem Multiplexer (UM) verbunden ist, die einerseits mit dem Einzelkanalkontroller (EKC) und andererseits direkt oder über einen Pufferspeicher (UR) mit dem Datenbus (SH) ver¬ bunden sind.3. Digital signal multiplexer according to claim 1, characterized in that the multiplexer (MXH-Z) a configuration and alarm controller (KAC-Z) and a cycle counter (ZC), via the control bus (CB) with the programming and control station (CTRL) are connected, a multiple channel controller (VKC) connected to the interface (EPIC-Z) and a single channel controller (EKC), which are controlled via a processor register memory (PR) controlled by the configuration and alarm controller (KAC-Z). are connected to each other, and has a channel call memory (KAR), which is connected to the configuration and alarm controller (KAC-Z), the single channel controller (EKC), the cycle counter (ZC) as well as a demultiplexer (DD) and a multiplexer (UM) which are connected on the one hand to the single channel controller (EKC) and on the other hand directly or via a buffer memory (UR) to the data bus (SH).
4. Digitalsignal-Multiplexer nach Anspruch 3, dadurch gekennzeichnet, dass der Vielfachkanal¬ kontroller (VKC) auf Rahmen eintreffender Daten synchronisiert, die im Rahmen enthaltenen Da¬ ten in Einzelkanaldaten zerlegt und diese im Prozessorregister-Speicher (PR) ablegt, dass der Vielfachkanalkontroller (VKC) Einzelkanaldaten aus dem Prozessorregister-Speicher (PR) ent¬ nimmt, in einen Rahmen einschliesst und an die Schnittstelle (EPIC-Z) abgibt, dass im Prozessor¬ register-Speicher (PR) jedem Einzelkanal pro Übertragungsrichtung ein Speicherbereich zuge- ordnet ist, dass im Prozessorregister-Speicher (PR) und im Kanalaufrufspeicher (KAR) Konfigura¬ tionsdaten für den Vielfachkanal- und den Einzelkanalkontroller (VKC, EKC) durch den Konfigura¬ tions- und Alarmierungskontroller (KAC-Z) abgelegt sind, dass der Vielfach- und der Einzelkanal¬ kontroller (VKC, EKC) Aiarmierungsmeldungen für den Konfigurations- und Alarmierungskontrol¬ ler (KAC-Z) in diesen Speicherbausteinen (PR) ablegt, dass der Einzelkanalkontroller (EKC) pro Übertragungsrichtung aufrufbare Einzelprogramme für den bitweisen Einzelkanaldatentransfer sowie zur Generierung und Prüfung der einzelkanalseitigen Rahmenstruktur enthält, dass der Konfigurations- und Alarmierungskontroller (KAC-Z) Programm-Konfigurationsdateneinheiten in den Kanalaufrufspeicher (KAR) einschreibt, die zyklisch in den Einzelkanalkontroller (EKC) ein¬ gelesen werden und mittels denen ein Einzelprogramm ausgewählt wird, dass gleichzeitig zu den jeweiligen Programm-Konfigurationsdateneinheiten gehörige Steuerdaten vom Kanalaufruf¬ speicher (KAR) an den Demultiplexer (DD) sowie an den Multiplexer (UM) und den Pufferspeicher (UR) angelegt werden, dass je nach anliegenden Steuerdaten der Demultiplexer (DD) Einzel- kanaldatenbits vom Einzelkanalkontroller (EKC) an eine Leitung des Datenbusses (SH). übergibt oder dass ein Einzelkanaldatenbit von einer Leitung des Datenbusses (SH) direkt oder nach Zwischenspeicherung im Pufferspeicher (UR) durch den Multiplexer (UM) an den Einzelkanalkon¬ troller (EKC) abgegeben wird.4. Digital signal multiplexer according to claim 3, characterized in that the multi-channel controller (VKC) synchronizes data arriving on frames, breaks down the data contained in the frame into individual channel data and stores them in the processor register memory (PR) that the multi-channel controller (VKC) takes individual channel data from the processor register memory (PR), encloses it in a frame and outputs it to the interface (EPIC-Z) that in the processor register memory (PR) a memory area is allocated to each individual channel for each transmission direction. It is arranged that configuration data for the multi-channel and single-channel controllers (VKC, EKC) are stored in the processor register memory (PR) and in the channel call memory (KAR) by the configuration and alarm controller (KAC-Z), that the Multiple and single-channel controllers (VKC, EKC) alarm messages for the configuration and alarm controller (KAC-Z) store in these memory modules (PR) that the single-channel controller (EKC) can be called individual programs for the bitwise single-channel data transfer and for each transmission direction Generation and checking of the frame structure on the single-channel side contains that the configuration and alarm controller (KAC-Z) writes program configuration data units in the channel call memory (KAR), which are cyclically read into the single-channel controller (EKC) and by means of which a single program is selected, that simultaneously with the respective program configuration data units n associated control data from the channel call memory (KAR) to the demultiplexer (DD) as well as to the multiplexer (UM) and the buffer memory (UR) are applied so that, depending on the control data present, the demultiplexer (DD) single channel data bits from the single channel controller (EKC) to a line of the data bus (SH). transfers or that a single channel data bit is emitted from a line of the data bus (SH) directly or after buffering in the buffer memory (UR) by the multiplexer (UM) to the single channel controller (EKC).
5. Digitalsignal-Multiplexer nach Anspruch 1, dadurch gekennzeichnet, dass die Schnittstellen¬ baugruppe (SSB-X) einen Konfigurations- und Alarmierungskontroller (KAC-X) und einen Zyklus¬ zähler (ZC) aufweist, die mit der Programmier- und Kontrollstation (CTRL) und einem Kanalaufruf¬ speicher (KAR) verbunden sind, dass der Konfigurations- und Alarmierungskontroller (KAC-X) über einen Steuerbus mit allen Einzelkanaischnittstellen (EKS-XY) verbunden ist, dass der Kanal¬ aufrufspeicher (KAR) über eine Steuerleitung mit den Einzelkanaischnittstellen (EKS-XY) sowie einem Demultiplexer (UD) und einem Multiplexer (DM) verbunden ist, dass der Demultiplexer (UD) und der Multiplexer (DM) einerseits mit dem Datenbus (SH) und andererseits über je eine Datenleitung mit den Einzelkanaischnittstellen (EKS-XY) verbunden sind.5. Digital signal multiplexer according to claim 1, characterized in that the interface module (SSB-X) has a configuration and alarm controller (KAC-X) and a cycle counter (ZC), which with the programming and control station ( CTRL) and a channel call memory (KAR) are connected, that the configuration and alarm controller (KAC-X) is connected via a control bus to all individual channel interfaces (EKS-XY), that the channel call memory (KAR) is connected via a control line the single channel interfaces (EKS-XY) as well as a demultiplexer (UD) and a multiplexer (DM) is connected so that the demultiplexer (UD) and the multiplexer (DM) on the one hand with the data bus (SH) and on the other hand via a data line with the single channel interfaces (EKS-XY) are connected.
6. Digitalsignal-Multiplexer nach Anspruch 5, dadurch gekennzeichnet, dass der Konfigura¬ tions- und Alarmierungskontroller (KAC-X) Konfigurationsdateneinheiten in den Kanalaufrufspei¬ cher (KAR) einschreibt, die zyklisch an die Einzelkanaischnittstellen (EKS-XY) und an die Multi¬ plexer (DM, UD) angelegt werden, und dass Einzelkanaldatenbits folglich von den Einzelkanai¬ schnittstellen (EKS-XY) an die jeweilige Leitung des Datenbusses (SH) oder umgekehrt übertra¬ gen werden. 6. Digital signal multiplexer according to claim 5, characterized in that the configuration and alarm controller (KAC-X) writes configuration data units in the Kanalaufrufspei¬ cher (KAR), which cyclically to the individual channel interfaces (EKS-XY) and to the multi ¬ plexers (DM, UD) are created, and that individual channel data bits are consequently transmitted from the individual channel interfaces (EKS-XY) to the respective line of the data bus (SH) or vice versa.
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