EP0112951B1 - Verfahren und Vorrichtung zum Übertragen von Informationsbits zwischen Mikrochips - Google Patents

Verfahren und Vorrichtung zum Übertragen von Informationsbits zwischen Mikrochips Download PDF

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EP0112951B1
EP0112951B1 EP82430045A EP82430045A EP0112951B1 EP 0112951 B1 EP0112951 B1 EP 0112951B1 EP 82430045 A EP82430045 A EP 82430045A EP 82430045 A EP82430045 A EP 82430045A EP 0112951 B1 EP0112951 B1 EP 0112951B1
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EP
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signal
level
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chip
transistor
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Gérard Boudon
Pierre Mollier
Gérard Lebesnerais
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Compagnie IBM France SAS
International Business Machines Corp
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Compagnie IBM France SAS
International Business Machines Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems

Definitions

  • the present invention relates to a method and a device for transmitting binary information at high speed between the semiconductor chips in which the circuits making up an information processing system are integrated.
  • Improving the performance of a data processing system currently depends as much on improving communications between microchips as on improving the circuits on the microchips. Indeed, the intrinsic processing time of a circuit is only about a third of the average processing time per circuit at the system level.
  • the circuits of a microchip process groups of bits: bytes or words and the groups of bits obtained after processing are transmitted in parallel to a microchip for other purposes. treatments.
  • this parallel transmission poses a problem of electrical noise linked to the simultaneous switching to the conductive state of the transistors of the output driver circuits of the chip.
  • One solution to these problems consists in multiplexing the information bits to be transmitted from a microchip located on a module to another microchip located on another module, in order to limit the number of input / output terminals.
  • a serial transmission can be performed with NRZ or NRZ1 type coding with recovery of the clock signal on the reception side.
  • This type of transmission is complex because it does not imply that logic circuits, clock recovery requires, in fact, VCO type oscillators controlled by a voltage obtained from phase detectors. These are circuits that are difficult to construct and test in an environment of logic integrated circuits.
  • An object of the present invention is therefore a method and a device for transmitting binary signals at high speed between a transmitting microchip and a receiving microchip using a minimum of input / output terminals.
  • Another object of the present invention is to provide a device of this type which uses simple circuits.
  • the reconstituted clock signal CLK is at the first level (high) when the levels of PH1 and PH2 are different and at the second level (low) otherwise.
  • a frame signal F is used to group the bits of the bit stream into bytes and this signal is transmitted to the second chip in which it is used with the reconstituted clock signal CLK to convert and transform the DJ signals. and DK in bytes of parallel bits.
  • the present invention also relates to a device for implementing this method.
  • FIG. 1 The block diagram of the circuits necessary to implement the method of the present invention is shown in FIG. 1.
  • the data bits are to be transmitted from a so-called transmitting microchip 1, arranged on a first module to a so-called receiving microchip 2 arranged on a second module.
  • the microchip 1 comprises circuits diagrammed by the block 3, which carry out operations on data bits and which generate bits DO to Dn to be transmitted to the microchip 2, this microchip 2 comprises circuits which carry out operations on the received bits .
  • bits DO to Dn to be transmitted from the chip 1 are generally grouped in bytes and in FIG. 1 only the elements necessary for the transmission of a byte of bits DO to D7 have been represented. It is understood that the principle of the present invention can be applied to groups comprising a different number of bits.
  • the bits DO to D7 are applied to a multiplexing circuit 4 which, under the control of a clock signal CK and a frame signal F shown in FIG. 2, transmits the bits in series on output 5.
  • a multiplexing circuit 4 which, under the control of a clock signal CK and a frame signal F shown in FIG. 2, transmits the bits in series on output 5.
  • the frame signal F is transmitted by a driving circuit 6 to the receiving microchip.
  • a coding circuit 7 generates, under the control of a sawtooth signal CK 'synchronized with the clock signal CK, and having an excursion of amplitude greater than that of the data bits, two trains d pulses PH1 and PH2, in a manner which will be described later with reference to FIG. 2.
  • the two pulse trains PH1 and PH2 are transmitted by the driver circuits 8 and 9 and the two coupled lines 10-a and 10-b to the receiver chip 2.
  • a receiver 12 also receives by the line 11, the frame signal F to allow the successive bytes in the transmission to be separated from one another.
  • the pulse trains PH1 and PH2 are received by a decoder 13 which generates on its outputs 14 and 15 two signals DJ and DR representative of the serial data received and on its output 13 a clock signal CLK.
  • the signals DJ , DK and CLK as well as the frame signal F received from the driving circuit 6 by means of the link 11, by the circuit 12 are applied to a circuit 17 for conversion and demultiplexing which reconstructs in parallel on its outputs 18-0 to 18-7 the data bits DO to D7 transmitted during the frame, bits which will be used by the circuits of the receiving microchip.
  • the pulse trains PH1 and PH2 are generated from the serial data bits D and their complement D and from the clock signal CK '.
  • the signal CK ' is synchronized with the signal CK which has a high level in the middle of the rising and falling edges of the signal CK' and has a period equal to twice the period of the clock signal CK.
  • a bit 1 is represented by a high level and a bit 0 by a low level.
  • PH1 When the level of the clock signal CK 'is lower than the level of the data bit stream D, PH1 is at a first level, for example high. In the opposite case where the level of the clock signal CK 'is higher than the level of the data bit stream D, PH1 is at a second level, for example low.
  • PH2 When the level of the clock signal CK 'is lower than the level of the complement D of the data bit stream, PH2 is at the first level, for example high and in the opposite case where the level of the clock signal is higher than the complement D of the data bit stream, PH2 is at the second level, for example low.
  • two pulse trains PH1 and PH2 are generated, which are such that PH1 and PH2 are at the same high or low level except during the transitions of the clock signal, the phase shift of these two signals during the transitions d clock being representative of the data transmitted and being coded as follows.
  • PH1 and PH2 are at the same level: high or low, except during the transitions of the clock signal. During these transitions, when PH1 is less than PH2, a "0" is detected and when. PH1 is greater than PH2 a "1" is detected.
  • a clock signal CLK On reception, by comparison between the levels of signals PH1 and PH2 received, a clock signal CLK is generated, this signal having the second level for example low when the levels of PH1 and PH2 are equal and having the first level for example high otherwise.
  • Two DJ signals and DK representative of the data bits are created; from PH1 and PH2 to allow the parallel delivery of data bits received in series.
  • two comparators 30 and 31 generate PH1 and PH2 from the series-D data bit stream and its complement D provided by the multiplexing circuit 4 represented in FIG. 4.
  • the signals DJ, DK and CLK are supplied by two comparators 33 and 34 and are applied to a conversion and demultiplexing circuit 17 shown in FIG. 5.
  • a clock 35 provides on its output 36 the signal CK 'and on its output 37 le. CK signal.
  • This signal CK is divided by 8 by the frequency divider 38 to form the frame signal F.
  • the signals CK and F are applied to the multiplexing circuit 4 to effect the serial parallel conversion of the bits DO to D7.
  • Each of the comparators which generate the signals PH1 and PH2 is made up of two NPN transistors in a preferred embodiment, with coupled emitters: T1 and T2 in the comparator 30, T3 and T4 in the comparator 31.
  • the base of the transistor T3 receives the data bits D and the base of the transistor T1 receives the complement of the data bits D .
  • the bases of transistors T2 and T4 receive the clock signal CK 'from line 36.
  • the emitters of T1 and T2 are connected to ground by a current source S1 and the emitters. of T3 and T4 are connected to ground by a current source S2.
  • the collectors of T1 and T3 are connected to a positive supply voltage + Vc and the collectors of T2 and T4 are connected to the voltage + Vc by resistors R2 and R4 respectively.
  • T3 is conductive and T4 is blocked accordingly, the level at the collector of transistor T4 (point M) is high. Otherwise: data bit D lower than the clock signal CK ', T4 is conductive and T3 is blocked, the level at point M is low.
  • T1 When the level of the complement D of the data bits on the basis of T1 is greater than the clock signal CK 'on the basis of T2, T1 is conductive. and T2 is blocked. So the level of the voltage at the T2 collector (point N) is high. Conversely, when the level of the complement D of the data bits is lower than the clock signal CK ', T1 is blocked and T2 is conductive. So the level at point N is low.
  • the points N and M are connected to the bases of two transistors T5 and T6, which constitute the drive circuits 9 and 8 of FIG. 1.
  • the collectors of these transistors T5 and T6 are connected to the positive supply voltage and their transmitters are connected to ground by resistors R5 and R6.
  • the signals at points M and N are therefore found at points O and P with the same level difference, and constitute the signals PH1 and PH2 which are transmitted by lines 10-a and 10-b to the receiver chip 2.
  • Comparator 33 comprises two transistors T7 and T8 with emitters coupled and connected to ground by a current source S3.
  • the base of T7 is connected to line 10-b and to a first terminal of a resistor R11 whose the other terminal U is connected to ground by a current source IR, S5.
  • the collector of T8 is connected to the supply voltage nVc by the resistor R8.
  • Comparator 34 comprises two transistors T9 and T10 with emitters coupled and connected to ground by a current source S4.
  • the base of T9 is connected to line 10-a and to a first terminal of a resistor R12 of the same value as R11, the other terminal V of which is connected to ground by a current source IR, S6.
  • the collector of T10 is connected by the resistor R10 to the supply voltage + Vc and the collector of T9 is connected to the collector of the transistor T7, at point W and to the supply voltage by a resistor R9.
  • the base of T8 is connected to point V, and the base of T10 is connected to point U.
  • the signals DR and DJ are obtained at the collectors of T10 and T8 respectively, in X and Y and the signal CLK is obtained in W at the collectors of T7 and T9.
  • Resistors R13 and R14 one terminal of which is connected to lines 10-a and 10-b respectively at the input of chip 2, and another terminal of which is connected to a supply voltage VT are used to adapt the lines , the current in the resistors is limited so that T5 and T6 do not conduct too much.
  • comparator 33 if PH1 is greater than PH2 plus the voltage drop in R12, T7 is blocked and T8 is conductive, the potential at point Y is at the low level.
  • T9 being conductive and T7 - blocked the potential at point W is high.
  • the potential based on T7 is greater than that based on T8.
  • the potential at the point is V equal to PH1 minus R12 IR which corresponds to the noise immunity of the circuit. So T7 leads and T8 is blocked and the potential at point Y is at the high level.
  • comparator 34 In comparator 34, T9 is blocked and T10 is conductive so the potential at point X is low.
  • the signals obtained at points Y, X and W are the signals DJ , UK and CLK of FIG. 2 and are used in the demultiplexing conversion circuit 17 to form, under control of the frame signal F received by the receiver 12, the parallel data bits DO to D7 which will be used by the circuits not shown, of the receiving microchip 2.
  • This circuit consists of eight stages SRLO to SRL7 of shift register flip-flops having two data inputs and two control inputs which can receive two clock signals.
  • These flip-flops can be of the type described in the article published in the review "Electronics” on March 15, 1979 on page 108, sour draws: "Level Sensitive Scan Designal Tests Chips, Boards, Systems”.
  • the flip flops SRL7 to SRLO are arranged to constitute a shift register.
  • the output + L2 of the flip-flop SRL7 being connected to the input 1 of the flip-flop SRL6, etc.
  • the clock signal CK is applied to all the inputs A of the flip-flops and the frame signal F is applied to all the inputs C.
  • the data bits are applied to the D inputs, D7 being applied to the D input of the SRL7 flip-flop and DO being applied to the D input of the SRLO flip-flop.
  • the data bits are loaded in parallel in flip-flops SRL7 to SRLO, and then at each clock pulse CK, they are shifted in the flip-flop chain. So be that at the first clock pulse CKO, the outputs + L2 and - L2 of the flip-flop SRLO provide on lines 5-a and 5-b the bit DO and its complement DO, and the state of the flip-flop SRL1 will be transferred to the SRLO scale. Thus successively, at each of the following pulses CK1 to CK7, a bit and its complement D1, D1 to D7, D7 will appear on outputs 5-a and 5-b.
  • FIG. 5 a circuit 17 is shown which makes it possible to find the data bits DO to D7 from the signals DJ , DK and CLK.
  • This circuit consists of eight J- type flip-flops K : JK 0 to JK 7 connected in series in which the state of a flip-flop is transferred to the next flip-flop under control of the clock signal CLK obtained at point G of the circuit of FIG. 3.
  • Entrance J is intended for the setting to zero of the rocker, and the entry K for setting and the state Qt + 1 of the rocker at a time t + 1 depends on its state at the previous time Qt according to the table of next truth:
  • DJ and DK signals are applied to the inputs J and K of the seesaw JK 7.
  • Outings Q and Q of the flip-flop JK7 are connected to the inputs J and K of the next flip-flop JK6 and so on until the flip-flop JKO.
  • each flip-flop With each of the clock pulses CLK, the state of each flip-flop is propagated in the chain of flip-flops JK7 to JKO and at the end of the eight pulses CLKO to CLK7 the outputs Q7 to 00 of the different flip-flops are at the levels representative of the bits 10011000 in the selected example shown in Figure 2.
  • the state of the flip-flops is then transferred to an output register 50 by a door opened by a signal FS represented in FIG. 2, which is the frame signal F advanced by half a period of the clock CK.
  • One of the advantages already mentioned of the present invention is that it makes it possible to reduce the number of input / output pins of the modules on which the transmitter and receiver chips are mounted. Since the serial transmission of data bits requires the transmission of an additional frame signal, this same signal can be used, transmitted by circuit 6 and received by circuit 12 to control the multiplexing and demultiplexing of several bytes. of data to be transmitted from 1 to 2.
  • the method and system of the present invention allow data transmission with low signal excursions, since a differential transmission mode is used. In fact, only the difference in levels between PH1 and PH2 is significant. For this reason the transmission can be carried out with small voltage excursions on two coupled lines which can be printed circuit lines with minimum spacing. Because of this coupling, the system can tolerate a noise / signal ratio higher than that of traditional systems.
  • the two transmission means 10-a and 10-b could also be constituted by optical fibers. In this case, it would be necessary to provide on the chips 1 and 2 the adapters necessary to attack these optical fibers.
  • Another advantage of the system is that it simplifies the detection of party errors on reception. For this it suffices to add in the circuit of FIG. 5, a flip-flop 52 whose state is controlled by the output Q7. This flip-flop is restored by the frame signal and changes state with each upward transition of the signal at the output Q7. Consequently, at the end of the transmission of a byte, this flip-flop will always be in a determined state if the transmission has not introduced a parity error, a state which depends on the convention used: number of 1 even or number 1 odd.
  • the state of flip-flop 52 is tested at the end of the transmission of a byte. For this, the signal FS and the output signal of the flip-flop 52 are applied to an AND gate 53 whose output 54 is tested.
  • the status of the output signal from AND gate 53 will indicate that there has been or has not been a parity error in the transmission.

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Claims (7)

1. Übertragungsverfahren für informationsbits, die durch erste Schaltkreise auf einem ersten integrierten Baustein (1) erzeugt werden, an zweite, auf einem zweiten integrierten Baustein (2) befindliche Schaltkreise, wobei die zu übertragenden Bits einer seriellen Bitfolge (D) mit einem Bit pro Taktabstand angehören und das Verfahren wie folgt gekennzeichnet ist:
Erzeugung eins Sägezahnsignals (CK') mit einem Amplitude, die grösser als die der zu übertragenden Bits ist, und einer Period, die gleich zwei Taktabständen ist,
von der Bitfolge (D) und deren Komplement (D) ausgehend, Erzeugung eines ersten und und eines zweiten Signals (PG1 und PH2), wobei das genannte erste Signal einer ersten Ebene entspricht, wenn die Ebene der Bitfolge höher als die Ebene des Sägezahn-Taktgebersignals ist, und einer zweiten Ebene, wenn die Ebene der Bitfolge unter der Ebene des Sägezahn-Taktgebersignals liegt, und das zweite Signal der ersten Ebene entspricht, wenn die Ebene des Komplements der Bitfolge höher als die Ebene des Sägezahn-Taktgebersignals ist, und einer zweiten Ebene, wenn die Ebene des Komplements der Bitfolge unter der Ebene des Sägezahn-Taktgebersignals liegt,
Übertragung der ersten und zweiten Signale zum integrierten Empfahgs-Baustein, und,
auf dem genannten Empfangs-Baustein, auf der Basis der empfangenen ersten und zweiten Signale, Erzeugung eines ersten und eines zweiten, den Zustand der Bits darstellenden Signals (DJ und DK), und eines rekonstruktierten Taktgebersignals (CLK), das jede Bitperiode definiert,
wobei das genannte erste. Signal DJ) einer ersten Ebene entspricht, wenn die Ebenen der ersten und zweiten Signale (PH1 und PH2) gleich sind oder wenn die Ebene des ersten Signals niedriger als die des zweiten Signals ist, und einer zweiten Ebene, wenn die Ebene des ersten Signals höher als die des zweiten Signals liegt,
und das genannte zweite Signal DK) einer ersten Ebene entspricht, wenn die Ebenen der ersten und zweiten Signale (PH1 und PH2) gleich sind oder wenn die Ebene des ersten Signals höher als die des zweiten Signals ist, und einer zweiten Ebene, wenn die Ebene des ersten Signals unter der des zweiten Signals liegt,
und das genannte rekonstruktierte Taktgebersignal (CLK) der ersten Ebene entspricht, wenn die Ebenen der ersten und zweiten Signale (PH1 und PH2) unterschiedlich sind; und der zweiten Ebene, wenn die Ebenen der genannten ersten und zweiten Signale gleich sind.
2. Verfahren nach Anspruch 1, bei dem die serielle Bitfolge durch Mehrfachausnutzung von bitparallelen Bytes erhalten wird, dadurch gekennzeichnet, dass es weiter folgende Merkmale aufweist:
auf dem ersten integrierten Baustein, Erzeugung eines Rastersignals (F) zur Kontrolle der Mehrfachausnutzung der parallelen Bits,
Übertragung des Rastersignals zum zweiten integrierten Baustein,
Umsetzung und Umformung der beiden die Bits darstellenden Signale in bitparallele Bytes unter Kontrolle des vom zweiten integrierten Baustein empfangenen Rastersignals und des rekonstruktierten Taktgebersignals (CLK).
3. Vorrichtung zur Inbetriebnahme des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sie aufweist:
Mittel (35, 36) zur Erstellung eines Sägezahnsignals (CK'), dessen Amplitude grösser als die der zu übertragenden Bits its während die Periode zwei Taktabständen entspricht,
ein erstes Vergleichsmittel (31), das als Eingabe dit Bitfolge (D) und das Sägezahn-Taktgebersignal (CK') empfängt und am Ausgang das erste Signal (PH1) erstellt,
ein zweites Vergleichsmittel (30), das als Eingabe das Komplement zur Bitfolge 0) und das Sägezahn-Taktgebersignal (CK') empfängt und am Ausgang das zweite Signal (PH2) erstellt,
Mittel (10-a und 10-b), um die ersten und zweiten Signale dem zweiten integrierten Baustein zu übertragen,
ein drittes, auf dem zweiten integrierten Baustein angeordnetes Vergleichsmittel (33), das als Eingabe einen Teil des ersten Signals (PH1) und das zweite Signal (PH2) erhält, um als Ausgang (14) das erste, den Datenstatus darstellende Signal (DJ) zu erstellen,
ein viertes, auf dem zweiten integrierten Baustein angeordnetes Vergleichsmittel (34), das als Eingabe einen Teil des zweiten Signals (PH2) und das erste Signal (PH1) erhält, um als Ausgang (15) das zweite, den Datenstatus darstellende Signal (DK) zu erstellen,
ein fünftes Vergleichsmittel (T9, T7, R9), das die ersten und zweiten Signale (PH1 und PH2) empfängt und also Ausgabe (16) das rekonstruierte Taktgebersignal (CLK) erstellt.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass das erste und das zweite Vergleichsmittel jeweils umfassen:
einen ersten Transistor (T1 oder T3), dessen Bassis einen der Eingänge eines der genannten Vergleichsmittel bildet,
einen zweiten Transistor (T2 oder T4), dessen Basis den anderen Eingang des genannten Vergleichsmittels bildet, wobei die Emitter dieser beiden Transistoren über eine Stromquelle (S1 oder S2) mit einer ersten Bezugsspannung (die Masse) und ihre Kollektoren über Widerstände (R2 oder R4) mit einer zweiten Bezugsspannung (Vc) verbunden sind während der Kollektor des zweiten Transistors al Ausgang dient.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass das erste und das zweite Vergleichsmittel einen Linien-Treiberkreis aufweisen, der aus einem dritten Transistor (T5 oder T6) besteht, dessen Basis mit dem Kollektor des zweiten Transistors verbunden ist während sein Kollektor und sein Emitter über einen Widerstand (R5 oder R6) jeweils mit der zweiten bzw. mit der ersten Bezugsspannung verbunden sind, wobei die Emitter der genannten dritten Transistoren (T5 oder T6) den genannten Vergleichsmitteln als Ausgang dienen.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass:
das dritte Vergleichsmittel (33) folgendes umfasst:
- einen ersten Transistor (T7), dessen Basis das zweite Signal (PH2) der Übertragungsmittel empfängt während sein Emitter über eine erste Stromquelle (S3) mit der ersten Bezugsspannung und sein Kollektor über einen ersten Widerstand (R9) mit der zweiten Bezugsspannung verbunden ist,
- einen zweiten Transistor (T8), dessen Basis einen von einem zweiten Widerstand (R12) erzeugten Teil des ersten Signals (PH1) empfängt, wozu das erste Signal (PH1) an einen Anschluss dieses Widerstandes gelegt wird und ein anderer Anschluss davon über eine zweite Stromquelle (S6) mit der ersten Bezugsspannung verbunden ist, dessen Emitter mit dem Emitter des ersten Transistors verbunden ist und dessen Kollektor über einen dritten Widerstand (R8) die zweite Bezugsspannung erhält, wobei das erste, den Status der Daten anzeigende Signal DJ) am Kollektor (Y) des zweiten Transistors (T8) ansteht, und
das vierte Vergleichsmittel (34) folgendes umfasst:
- einen ersten Transistor (T9), dessen Basis das erste Signal (PH1) der Übertragungsmittel empfängt während sein Emitter über eine erste Stromquelle (S4) mit der ersten Bezugsspannung und sein Kollektor über den ersten Widerstand des ersten Vergleichsmittels mit der zweiten Bezugsspannung verbunden ist,
- einen zweiten Transistor (T10), dessen Basis einen von einem ersten Widerstand (R11) erzeugten Teil des zweiten Signals (PH2) empfängt, wozu das zweite Signal (PH2) an einen Anschluss dieses Widerstandes gelegt wird und ein anderer Anschluss davon über eine zweite Stromquelle (S5) mit der ersten Bezugsspannung verbunden ist, dessen Emitter mit dem Emitter des ersten Transistors (T9) verbunden ist und desen Kollektor über einen zweiten Widerstand (R10) die zweite Bezugsspannung erhält, wobei das zweite, den Status der Daten anzeigende Signal FDZ) am Kollektor (X) des zweiten Transistors (T10) ansteht, und
das fünfte Vergleichsmittel folgendes umfasst:
- die ersten Transistoren (T7 und T9) des dritten und des vierten Vergleichsmittels, wobei das rekonstruierte Signal vom gemeinsamen Punkt (W) der Kollektoren der genannten Transistoren erhalten wird.
7. Vorrichtung nach jedem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass sie einem Umsetzungs- und Demultiplexierungs-Schaltkreis (17) aufweist, der eine Folge von Kippgliedern des Typs /JK/, (JK7 bis JK0) enthält, die jeweils einen Eingang /J/, einen Eingang lKJ und einen Taktgebereingang /C/ sowie einen wahren Ausgang /Q/ und einen zusätzlichen Ausgang /Q/ aufweisen, wobei die Folge durch Zusammenschalten der Ausgänge /Q/ und /Q/ eines Kippgliedes mit den Eingängen /J/ und /K/ des nachfolgenden Kippgliedes und Anlegen der den Datenstatus darstellenden Signale (DJ und DK) an den Eingängen /J/ und /K/ des ersten Kippgliedes sowie des rekonstruierten Taktgebersignals (CLK) am Eingang des Taktgebers gebildet wird, während die vom zweiten integrierten Baustein empfangenen Datenbits und ihre Komplemente an den Ausgängen /Q/ und /Q/ der Kippglieder generiert werden, um von den zweiten Schaltkreisen des zweiten integrierten Bausteins benutzt zu werden.
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