EP0000883B1 - Insulated gate field effect transistor - Google Patents

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EP0000883B1
EP0000883B1 EP19780100594 EP78100594A EP0000883B1 EP 0000883 B1 EP0000883 B1 EP 0000883B1 EP 19780100594 EP19780100594 EP 19780100594 EP 78100594 A EP78100594 A EP 78100594A EP 0000883 B1 EP0000883 B1 EP 0000883B1
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EP
European Patent Office
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substrate
insulation layer
field effect
effect transistor
source
Prior art date
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Expired
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EP19780100594
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German (de)
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EP0000883A1 (en
Inventor
Kenneth Edward Beilstein, Jr.
Harish Narandas Kotecha
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Filing date
Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Definitions

  • the invention relates to an insulating layer field effect transistor having a channel of a second conductivity type formed between the source and drain zone of a first conductivity type in a substrate of the second conductivity type and an insulated gate electrode lying above the channel.
  • an insulating layer field effect transistor is known from US-A-4021 835.
  • the efficiency of most logic circuits built from MOSFETs depends on how well they are suitable for current control.
  • the current control in turn depends on the threshold voltage, which is a function of the voltage difference between the source electrode and the substrate. Since the source voltage fluctuates in certain circuit applications with ungrounded source electrodes, the voltage between the source and the substrate also fluctuates. Therefore, the threshold voltage also changes so that the current control generated with the transistor changes.
  • the problem is to reduce the sensitivity of the threshold voltage to changes in the voltage between the source and the substrate.
  • the rate of change of the threshold voltage with respect to the voltage between source and substrate is generally referred to as the substrate sensitivity of the field effect transistor.
  • the substrate sensitivity is a function of various factors, such as the thickness of the oxide layer, the doping of the substrate, the dielectric constant, etc. The aim has therefore been to reduce the fluctuations in the threshold voltage during operation by reducing the substrate sensitivity, which results in improved current control.
  • an insulating layer field effect transistor of the type mentioned which is characterized in that a buried insulating layer is provided in the substrate below the channel between the source and drain zones, which in the case of a by applying a critical substrate-source bias V xsc completely depleted channel existing effective depletion zone of the transistor extends deeper into the substrate, so that the distance between the electrostatic charges on the gate electrode and the charges induced by them in the substrate is increased such that the Sensitivity of the threshold voltage V, to changes in the substrate-source bias voltage V " , is reduced.
  • the arrangement is preferably such that the insulating layer is a doped insulating layer of the first conductivity type, in which the depletion zones differ from the insulating layer to the substrate educated lower and the upper formed by the insulating layer with the channel Unite the PN junction approximately in the middle of the insulation layer and thus form a coherent, impoverished area.
  • the electrostatic interaction between the substrate and the gate electrode of an FET can be reduced by providing an insulating layer of predetermined thickness and depth below the surface of the substrate below the channel, so that the distance between the gate electrode and those inside the substrate existing electrostatic charges, which occur in mirror image of the charges actually lying on the gate electrode, is effectively increased. Since the potential difference between the gate electrode and the mirror-image charges in the interior of the substrate is directly proportional to the electrostatic field strength, multiplied by the distance between them, the potential difference is increased with the same field strength, if the distance is increased. If one more charge is supplied to the gate electrode, the overall increase in potential required within the substrate to maintain the charge balance increases with increasing thickness of the insulating layer. It can therefore be seen that the influence on the gate potential which results from changes in the substrate potential, i. H. the electrostatic interaction is reduced if the distance between the mirror-image charges is increased by inserting a buried insulating layer.
  • a given magnitude of a voltage change in the voltage between source and substrate will have less of an effect on the current conduction in the channel region if the insulating layer in between is thicker, i. H. if there is a greater distance between the mirror-image induced charges inside the substrate and in the gate electrode. Therefore, if an insulating layer of a predetermined thickness is introduced at a desired depth below the surface of the substrate in the channel region, the effect of changes in the substrate potential on the threshold voltage is reduced.
  • the preferred method of introducing an insulating layer is by ion implantation of a doped insulating layer 10 of the same N-type dopant as source and drain, with a predetermined depth of X, -X, below the substrate surface in the channel region in Fig. 1A.
  • the thickness and the concentration of the implanted insulating layer 10 is preferably chosen so that the depletion zone 12 for the upper P-N junction and the depletion zone 14 for the lower P-N junction 13 move so far that the intermediate layer is practically an insulating layer. Therefore, a buried insulating layer 10, which is desired to reduce the sensitivity of the threshold voltage to the substrate voltage, can be obtained by ion implantation from a layer with the same conductivity as the source and drain region in the channel region.
  • the buried doped insulating layer 10 has too high a concentration in relation to the concentration of the background doping for the substrate 2, an electrical short circuit can occur between the source zone 4 and the drain zone 6. If, on the other hand, the concentration of the buried doped insulating layer 10 is too low, there is only a negligible influence on the sensitivity of the threshold voltage with respect to the voltage between the source and the substrate. It was found that there are critical values for the depth X, the doped insulating layer 10 below the surface of the substrate 2, the thickness (X 2 -X,) of the doped insulating layer 10 and their concentration, within which a region of reduced emp sensitivity of the threshold voltage in relation to the voltage present between the source and the substrate. Some examples of this combination of depth, thickness and concentration for the buried doped insulating layer 10 are shown in FIG. 3.
  • the Gaussian distribution for a deep ion implantation should be normalized for a rectangular distribution, the width of which corresponds to 2-1 / 2 times the standard deviation of the spread of the ion implant, while the dosage D is the peak dosage. This approximation of the Gaussian distribution is carried out in such a way that the implantation dosage is retained.
  • this analysis is performed for N-channel MOSFETs, it applies in the same way for P-channel MOSFETS with the corresponding polarity changes.
  • FIG. 1B is a composite partial figure that shows the doping profile over the channel region of FIG. 1A from the gate insulating layer 7 down to the inside of the semiconductor substrate 2.
  • N a is the doping concentration of the semiconductor substrate 2.
  • the implantation conditions are selected such that the depletion zones 12 and 14 do not flow into one another and that therefore the buried insulating layer 10, which is also referred to as zone 2, short-circuits the source zone 4 and the drain zone 6.
  • zone 2 the buried insulating layer 10, which is also referred to as zone 2, short-circuits the source zone 4 and the drain zone 6.
  • the widths X in zone 2 are the same on both sides. If depletion is to be produced in zone 2, then X N2 applies to the part of the width of a depletion zone falling in zone 2;
  • V J changes slowly with reference to (X 2 ⁇ X 1 ) and can therefore be determined by assuming an approximate value for (X 2 ⁇ X 1 ).
  • Fig. 2 essentially shows the details of Fig. 1B when zones 1, 2 and 3 are depleted.
  • V SXC , V I and V D are the voltages lying across depleted zones 1, 2 and 3, so that their total sum is approximately equal to the substrate-source bias voltage V sx .
  • the depletion zone (X D - X 3 ) is caused by the voltage V, so that becomes.
  • a further flat ion implantation of suitable dosage and energy can be used to shift the threshold voltage by the amount V dosage . Since this is a very flat implantation, the improvement in substrate sensitivity achieved by the deep implantation is not affected.
  • This equation 18 represents the critical relationship between the dosage D, the upper limit value X 1 and the lower limit value X 2 for the buried insulating layer 10 in the substrate 2 of FIG. 1A, which is a doping concentration N a to achieve the desired sensitivity of the threshold voltage dV T / dV sx owns.
  • FIG. 3 shows a graphical representation of the relationship between the substrate sensitivity in millivolts per volt, which is plotted over the implantation dose for phosphorus ions and various implantation energies in the range from 200 to 1000 KeV, where X, from 85 nm to 921.3 nm and X 2 ranges from 295 nm to 1358.8 nm.
  • X from 85 nm to 921.3 nm
  • X 2 ranges from 295 nm to 1358.8 nm.
  • Select "substrate sensitivity" in the diagram of FIG. 3 and draw a horizontal line that intersects one or more of the curves.
  • Each curve represents a different ion implantation energy for the phosphorus ions implanted through the channel area to form the buried insulating layer 10.
  • the correct curve is then selected in accordance with the available energies of the ion implantation apparatus and the result is then obtained appropriate dosage for the phosphorus ions from the value given on the abscis
  • one with a depletion zone versehe semiconductor structure according to 7 tox a thickness of 70 nm is formed, having a background doping concentration of N to the invention with a gate oxide layer. of 7.5 x 10 15 atoms / cm 3 , a voltage V FB of - 1.5 volts, a voltage dosage of -3.38 volts and an implantation dose of 5.3 x 10 "atoms / cm l and an implantation thickness for the upper limit X i of the buried insulating layer of 920 nm and for the lower limit X z of 1358 nm.
  • the diagram of the resulting threshold voltage as a function of the source-substrate voltage is compared with the corresponding threshold voltage as a function of the source-substrate voltage compared to the prior art in Fig. 4. It can be seen that the structure constructed according to the invention has a smaller slope or a lower rate of change of the threshold voltage with respect to the source-substrate voltage, whereby it is shown that with given changes in the size of the source Substrate voltage, there are less changes in threshold voltage for a device constructed in accordance with the invention.
  • FIG. 5 shows the substrate sensitivity in millivolts per volt as a function of the source-substrate voltage for the improved semiconductor device with the above-mentioned parameters in comparison with a semiconductor device according to the prior art. It can be seen that a semiconductor structure constructed according to the invention results in a very substantial reduction in substrate sensitivity compared to the prior art.
  • a simple MOSFET inverter stage can, according to FIGS. 6A and 6B with a self-biasing MOSFET of the depletion type as a load and an active MOSFET of the enrichment type can be produced by using the semiconductor structure constructed in accordance with the invention for the semiconductor structure constructed in accordance with the invention for the load transistor, as a result of which a significantly higher current control of the flowing from drain to source is achieved Receives current during the switching process compared to the prior art in Fig. 6B.
  • the invention can be practiced by other methods of forming a buried insulating layer between the source and drain.
  • a multilayer silicon epitaxial insulator layer structure could be used to form the channel region of a field effect transistor according to the invention.
  • the concentration profile of the implanted insulating layer 10 can be specially shaped by a number of ion implantation stages in order to achieve an optimal profile.

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Description

Die Erfindung betrifft einen Isolierschicht-Feldeffekttransistor mit einem zwischen Source- und Drainzone eines ersten Leitungstyps gebildeten Kanal eines zweiten Leitungstyps in einem Substrat des zweiten Leitungstyps und einer über dem Kanal liegenden isolierten Gate-Elektrode. Ein derartiger Isolierschicht-Feldeffekttransistor ist aus der US - A - 4021 835 bekannt.The invention relates to an insulating layer field effect transistor having a channel of a second conductivity type formed between the source and drain zone of a first conductivity type in a substrate of the second conductivity type and an insulated gate electrode lying above the channel. Such an insulating layer field effect transistor is known from US-A-4021 835.

Der Wirkungsgrad der meisten aus MOSFETs aufgebauten logischen Schaltungen hängt davon ab, wie gut sie sich für die Stromsteuerung eignen. Die Stromsteuerung hängt dabei wiederum von der Schwellenwertspannung ab, die eine Funktion der Spannungsdifferenz zwischen Source-Elektrode und Substrat ist. Da bei bestimmten Schaltungsanwendungen mit ungeerdeten Source-Elektroden die Sourcespannung schwankt, schwankt damit auch die zwischen Source und Substrat liegende Spannung. Daher verändert sich auch die Schwellenwertspannung, so daß die mit dem Transistor erzeugte Stromsteuerung sich ändert. Das Problem besteht darin, die Empfindlichkeit der Schwellenwertspannung gegenüber Veränderungen der zwischen Source und Substrat liegenden Spannung zu verringern. Die Änderungsgeschwindigkeit der Schwellenwertspannung in bezug auf die zwischen Source und Substrat liegende Spannung wird allgemein als die Substratempfindlichkeit des Feldeffekttransistors bezeichnet. Die Substratempfindlichkeit ist eine Funktion verschiedener Faktoren, wie zum Beispiel die Dicke der Oxidschicht, die Dotierung des Substrats, die Dielektrizitätskonstante usw. Man hat sich daher das Ziel gesetzt, die Schwankungen der Schwellenwertspannung während des Betriebs dadurch zu verringern, daß man die Substratempfindlichkeit verringert, wodurch sich eine verbesserte Stromsteuerung ergibt.The efficiency of most logic circuits built from MOSFETs depends on how well they are suitable for current control. The current control in turn depends on the threshold voltage, which is a function of the voltage difference between the source electrode and the substrate. Since the source voltage fluctuates in certain circuit applications with ungrounded source electrodes, the voltage between the source and the substrate also fluctuates. Therefore, the threshold voltage also changes so that the current control generated with the transistor changes. The problem is to reduce the sensitivity of the threshold voltage to changes in the voltage between the source and the substrate. The rate of change of the threshold voltage with respect to the voltage between source and substrate is generally referred to as the substrate sensitivity of the field effect transistor. The substrate sensitivity is a function of various factors, such as the thickness of the oxide layer, the doping of the substrate, the dielectric constant, etc. The aim has therefore been to reduce the fluctuations in the threshold voltage during operation by reducing the substrate sensitivity, which results in improved current control.

Man hat im Stand der Technik schon vielfach versucht, die Substratempfindlichkeit zu verbessern. Man hat beispielsweise vorgeschlagen, Substrate mit hohem spezifischem Widerstand in der Weise zu erzielen, daß man gleichförmig die Dotierungskonzentration des Substrats änderte, weil man geglaubt hat, damit auch eine bessere Kapazität zu erreichen. Wenn man jedoch Substrat mit höherem spezifischem Widerstand verwendet, dann treten bei hoher Packungsdichte Schwierigkeiten auf, wie z. B. Kanalkurzschlüsse, und ähnliches. Wenn die gesamte Hintergrundleitfähigkeit verringert wird, können sich in den Feldbereichen Inversionen einstellen, so daß die Schaltung nicht richtig arbeitet. Obwohl sich einige Vorteile durch Verwendung von Substraten mit hohem spezifischem Widerstand erzielen lassen, wird doch ein beträchtlicher Teil des so erzielten Gewinns durch die dabei auftretenden Schwierigkeiten wieder zunichte gemacht.Many attempts have been made in the prior art to improve substrate sensitivity. For example, it has been proposed to obtain substrates with high resistivity by uniformly changing the doping concentration of the substrate because it was believed that this would also result in better capacitance. However, when using substrate with higher resistivity, difficulties arise with high packing density, such as e.g. B. channel shorts, and the like. If the total background conductivity is reduced, inversions can occur in the field areas, so that the circuit does not work properly. Although some benefits can be obtained using high resistivity substrates, a significant portion of the gain is offset by the difficulties encountered.

Ein anderer Versuch zur Erzielung einer niedrigen Substratempfindlichkeit besteht in einer Substratisolation, in dem man das Substrat für jeden Transistor isoliert. Die Herstellungskosten werden dabei außerordentlich hoch, da für diese doppelte Diffusion und die Dotierung von zwei verschiedenen Zonen komplexe Verfahren eingesetzt werden müssen. Außerdem ergibt sich dabei eine geringere Packungsdichte, weil jeder Transistor für sich isoliert werden muß.Another attempt to achieve low substrate sensitivity is to isolate the substrate by isolating the substrate for each transistor. The manufacturing costs are extremely high, since complex processes have to be used for this double diffusion and the doping of two different zones. In addition, this results in a lower packing density because each transistor must be isolated on its own.

Aus der US-A-4 021 835 ist es bekannt, bei einem Isolierschicht-Feldeffekttransistor eine unter einem Kanal zwischen Source- und Drainzone liegende dotierte Schicht durch lonenimplantation herzustellen.From US-A-4 021 835 it is known to produce, in an insulating layer field effect transistor, a doped layer lying under a channel between the source and drain zone by ion implantation.

Es ist ferner an sich bekannt, in der Kanalzone eines FET eine doppelte lonenimplantation durchzuführen, wodurch ein implantierter Übergang vom Verarmungstyp in Richtung auf die Oberfläche des Kanals verschoben wird, um das Problem eines Transistors vom Verarmungstyp zu lösen, der sich sonst nicht steuern oder abschalten läßt. Dies wird durch doppelte lonenimplantation von Materialien entgegenesetzen Leitungstyps erzielt, die einen plötzlichen Übergang liefern. Es ist jedoch nicht so, daß sich durch einfache lonenimplantation die erwünschte Verringerung der Substratempfindlichkeit zwangsläufig ergibt.It is also known per se to perform a double ion implantation in the channel region of an FET, thereby displacing an implanted depletion-type junction toward the surface of the channel to solve the problem of a depletion-type transistor that would otherwise not control or turn off leaves. This is achieved by double ion implantation of materials of opposite conduction types that provide a sudden transition. However, it is not the case that the desired reduction in substrate sensitivity necessarily results from simple ion implantation.

Aufgabe der ErflndungTask of invention

Es ist somit Aufgabe der Erfindung, die Empfindlichkeit der Schwellenwertspannung eines MOSFET gegenüber Veränderungen der zwischen Source und Substrat liegenden Spannung zu verringern.It is therefore an object of the invention to reduce the sensitivity of the threshold voltage of a MOSFET to changes in the voltage between the source and the substrate.

Gesamtdarstellung der ErfindungOverall presentation of the invention

Diese der Erfindung zugrunde liegende Aufgabe wird durch die Struktur eines Isolierschicht-Feldeffekttransistors der eingangs genannten Art gelöst, die sich dadurch auszeichnet, daß in dem Substrat unterhalb des Kanals zwischen Source- und Drainzone eine vergrabene Isolierschicht vorgesehen ist, die im Falle eines durch Anlegen einer kritischen Substrat-Source-Vorspannung Vxsc vollständig verarmten Kanals vorhandene effektive Verarmungszone des Transistors tiefer in das Substrat hinein ausdehnt, so daß der Abstand zwischen den elektrostatischen Ladungen auf der Gate-Elektrode und den von ihnen im Substrat induzierten Ladungen derart erhöht ist, daß die Empfindlichkeit der Schwellenwertspannung V, gegenüber Änderungen der Substrat-Source-Vorspannung V", verringert ist. Vorzugsweise ist die Anordnung dabei so getroffen, daß die Isolierschicht eine dotierte Isolierschicht des ersten Leitungstyps ist, bei der sich die Verarmungszonen des von der Isoliershicht mit dem Substrat gebildeten unteren und des von der Isolierschicht mit dem Kanal gebildeten oberen P-N-Übergangs etwa in der Mitte der Isoliershicht miteinander vereinigen und somit ein zusammenhängendes verarmtes Gebiet bilden.This object of the invention is achieved by the structure of an insulating layer field effect transistor of the type mentioned, which is characterized in that a buried insulating layer is provided in the substrate below the channel between the source and drain zones, which in the case of a by applying a critical substrate-source bias V xsc completely depleted channel existing effective depletion zone of the transistor extends deeper into the substrate, so that the distance between the electrostatic charges on the gate electrode and the charges induced by them in the substrate is increased such that the Sensitivity of the threshold voltage V, to changes in the substrate-source bias voltage V " , is reduced. The arrangement is preferably such that the insulating layer is a doped insulating layer of the first conductivity type, in which the depletion zones differ from the insulating layer to the substrate educated lower and the upper formed by the insulating layer with the channel Unite the PN junction approximately in the middle of the insulation layer and thus form a coherent, impoverished area.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben.The invention will now be described in detail using exemplary embodiments in conjunction with the accompanying drawings.

In den Zeichnungen zeigt

  • Fig. 1A eine Querschnittsansicht einer erfindungsgemäß aufgebauten Struktur und
  • Fig. 1 B das zugehörige Dotierungsprofil längs der Schnittlinie X-X' von Fig. 1 A, jedoch um 90° gedreht,
  • Fig. 2 das Dotierungsprofil der Fig. 1 B zur Darstellung der Veraramungszonen,
  • Fig. 3 eine graphische Darstellung der Substratempfindlichkeit in Millivolt je Volt als Funktion der Implantierungs-Dosierung für verschiedene Implantierungsenergien für den erfindungsgemäß ausgestalteten Feldeffekttransistor,
  • Fig. 4 ein Diagramm zur Darstellung der Schwellenwertspannung Vr als Funktion der zwischen Source und Substrat liegenden Spannung |Vsxl gemäß dem Stand der Technik und der Erfindung.
  • Fig. 5 eine graphische Darstellung der Beziehung zwischen der Substratempfindlichkeit in Millivolt je Volt als Funktion der zwischen Source und Substrat liegenden Spannung |Vsxl gemäß dem Stand der Tecknik und nach der Erfindung,
  • Fig. 6A verallgemeinert eine MOSFET-Inverterstufe und
  • Fig. 6B ein Diagramm zur Darstellung des normalisierten Drain-Source-Stromes und der Ausgangsspannung unter Verwendung eines MOSFET gemäß Fig. 6A zur Darstellung der durch die Erfindung verbesserten Stromsteuerung.
In the drawings shows
  • 1A is a cross-sectional view of a structure constructed according to the invention and
  • 1B the associated doping profile along the section line XX 'of FIG. 1A, but rotated by 90 °,
  • 2 shows the doping profile of FIG. 1B to show the depletion zones,
  • 3 shows a graphic representation of the substrate sensitivity in millivolts per volt as a function of the implantation dosage for different implantation energies for the field effect transistor designed according to the invention,
  • 4 shows a diagram to illustrate the threshold voltage V r as a function of the voltage | V sx l between the source and the substrate in accordance with the prior art and the invention.
  • 5 shows a graphical representation of the relationship between the substrate sensitivity in millivolts per volt as a function of the voltage | V sx l between the source and the substrate in accordance with the prior art and according to the invention,
  • 6A generalizes a MOSFET inverter stage and
  • 6B is a diagram showing the normalized drain-source current and the output voltage using a MOSFET according to FIG. 6A to show the current control improved by the invention.

Die elektrostatische Wechselwirkung zwischen dem Substrat und der Gate-Elektrode eines FET kann dadurch verringert werden, daß man eine Isolierschicht vorbestimmter Dicke und Tiefe unterhalb der Oberfläche des Substrats unterhalb des Kanals anbringt, so daß der Abstand zwischen der Gate-Elektrode und den innerhalb des Substrats befindlichen elektrostatischen Ladungen, die zu den tatsächlich auf der Gate-Elektrode liegenden Ladungen spiegelbildlich auftreten, effektiv erhöht wird. Da die Potentialdifferenz zwischen der Gate-Elektrode und den spiegelbildlichen Ladungen im Inneren des Substrats der elektrostatischen Feldstärke, multipliziert mit dem dazwischen liegenden Abstand, direkt proportional ist, wird bei gleicher Feldstärke, dann, wenn der Abstand vergrößert wird, auch die Potentialdifferenz erhöht. Wird der Gate-Elektrode eine Einheitsladung mehr zugeführt, nimmt die insgesamt innerhalb des Substrats zur Aufrechterhaltung des Ladungsgleichgewichts erforderliche Potentialerhöhung mit zunehmender Dicket der Isolierschicht zu. Man sieht daher, daß der Einfluß auf das Gate-Potential, welcher sich aus Veränderungen des Substrat-Potentials ergeben, d. h. die elektrostatische Wechselwirkung sich verringert, wenn der Abstand zwischen den spiegelbildlichen Ladungen dadurch erhöht wird, daß man eine vergrabene Isolierschicht einfügt.The electrostatic interaction between the substrate and the gate electrode of an FET can be reduced by providing an insulating layer of predetermined thickness and depth below the surface of the substrate below the channel, so that the distance between the gate electrode and those inside the substrate existing electrostatic charges, which occur in mirror image of the charges actually lying on the gate electrode, is effectively increased. Since the potential difference between the gate electrode and the mirror-image charges in the interior of the substrate is directly proportional to the electrostatic field strength, multiplied by the distance between them, the potential difference is increased with the same field strength, if the distance is increased. If one more charge is supplied to the gate electrode, the overall increase in potential required within the substrate to maintain the charge balance increases with increasing thickness of the insulating layer. It can therefore be seen that the influence on the gate potential which results from changes in the substrate potential, i. H. the electrostatic interaction is reduced if the distance between the mirror-image charges is increased by inserting a buried insulating layer.

Wenn an der Gate-Elektrode ein so hohes Potential liegt, daß ein Strom zwischen Source und Drain zu fließen beginnt, d. h. daß die Gatespannung der Schwellenwertsppannung entspricht, dann wird eine gegebene Größe einer Spannungsveränderung in der zwischen Source und Substrat herrschenden Spannung dann eine geringere Einwirkung auf die Stromleitung im Kanalbereich haben, wenn die dazwischen liegende Isolierschicht dicker ist, d. h. wenn ein größerer Abstand zwischen den spiegelbildlich induzierten Ladungen im Inneren des Substrats und in der Gate-Elektrode vorhanden ist. Wenn man daher eine Isolierschicht einer vorgegebenen Dicke in einer gewünschten Tiefe unterhalb der Oberfläche des Substrats im Kanalbereich einführt, dann wird die Einwirkung von Veränderungen im Substratpotential auf die Schwellenwertspannung herabgesetzt.If there is such a high potential at the gate electrode that a current begins to flow between source and drain, i. H. that the gate voltage corresponds to the threshold voltage, then a given magnitude of a voltage change in the voltage between source and substrate will have less of an effect on the current conduction in the channel region if the insulating layer in between is thicker, i. H. if there is a greater distance between the mirror-image induced charges inside the substrate and in the gate electrode. Therefore, if an insulating layer of a predetermined thickness is introduced at a desired depth below the surface of the substrate in the channel region, the effect of changes in the substrate potential on the threshold voltage is reduced.

Das bevorzugte Verfahren zum Einführen einer Isolierschicht besteht durch Ionen-Implantation einer dotierten Isolierschicht 10 des gleichen einen N-Leitungstyp hervorrufenden Dotierungsmaterials wie bei Source und Drain, mit einer vorbestimmten Tiefe von X,-X, unterhalb der Substratoberfläche im Kanalbereich in Fig. 1A. Dadurch erhält man zwei P-N-Übergänge, nämlich einen oberen P-N-Übergang 11 und einen unteren P-N-Übergang 13 mit dem umgebenden P-N-Übergängen bildet sich im Übergangsbereich eine Verarmungszone. Die Dicke und die Konzentration der implantierten Isolierschicht 10 wird dabei vorzugsweise so gewählt, daß die Verarmungszone 12 für den oberen P-N-Übergang und die Verarmungszone 14 für den unteren P-N-Ubergang 13 soweit aneinanderrücken, daß die dazwischenliegende Schicht praktisch eine Isolierschicht ist. Daher läßt sich eine vergrabene Isolierschicht 10, die zur Verringerung der Empfindlichkeit der Schwellenwertspannung gegenüber der Substratspannung-erwünscht ist, durch Ionen-Implantation von einer Schicht mit der gleichen Leitfähigkeit wie Source- und Drainzone in dem Kanalbereich erzielen.The preferred method of introducing an insulating layer is by ion implantation of a doped insulating layer 10 of the same N-type dopant as source and drain, with a predetermined depth of X, -X, below the substrate surface in the channel region in Fig. 1A. This results in two P-N junctions, namely an upper P-N junction 11 and a lower P-N junction 13 with the surrounding P-N junctions, a depletion zone is formed in the transition area. The thickness and the concentration of the implanted insulating layer 10 is preferably chosen so that the depletion zone 12 for the upper P-N junction and the depletion zone 14 for the lower P-N junction 13 move so far that the intermediate layer is practically an insulating layer. Therefore, a buried insulating layer 10, which is desired to reduce the sensitivity of the threshold voltage to the substrate voltage, can be obtained by ion implantation from a layer with the same conductivity as the source and drain region in the channel region.

Es sei darauf verwiesen, daß bei zu hoher Konzentration der vergrabenen dotierten Isolierschicht 10 in bezug auf die Konzentration der Hintergrunddotierung für das Substrat 2 ein elektrischer Kurzschluß zwischen Sourcezone 4 und Drainzone 6 eintreten kann. Ist dagegen die Konzentration der vergrabenen dotierten Isolierschicht 10 zu niedrig, so erhält man nur einen verschwindend kleinen Einfluß auf die Empfindlichkeit der Schwellwertspannung in bezug auf die zwischen Source und Substrat liegende Spannung. Es wurde festgestellt, daß es dabei kritische Werte für die Tiefe X, der dotierten Isolierschicht 10 unterhalb der Oberfläche des Substrats 2, die Dicke (X2-X,) der dotierten Isolierschicht 10 und deren Konzentration gibt, innerhalb derer man einen Bereich verringerter Empfindlichkeiten der Schwellenwertspannung in bezug auf die zwischen Source und Substrat anliegende Spannung erhält. Einige Beispiele dieser Kombination von Tiefe, Dicke und Konzentration für die vergrabene dotierte Isolierschicht 10 sind in Fig. 3 dargestellt.It should be pointed out that if the buried doped insulating layer 10 has too high a concentration in relation to the concentration of the background doping for the substrate 2, an electrical short circuit can occur between the source zone 4 and the drain zone 6. If, on the other hand, the concentration of the buried doped insulating layer 10 is too low, there is only a negligible influence on the sensitivity of the threshold voltage with respect to the voltage between the source and the substrate. It was found that there are critical values for the depth X, the doped insulating layer 10 below the surface of the substrate 2, the thickness (X 2 -X,) of the doped insulating layer 10 and their concentration, within which a region of reduced emp sensitivity of the threshold voltage in relation to the voltage present between the source and the substrate. Some examples of this combination of depth, thickness and concentration for the buried doped insulating layer 10 are shown in FIG. 3.

Im folgenden soll eine Analyse der Schwellenwertgleichungen mit den notwendigen Randbedingungen für einen N-Kanal-MOSFET für eine verbesserte Substratempfindlichkeit gegeben werden. Für diese Analyse soll die Gauss'sche Verteilung für eine tiefe Ionen-Implantation für eine rechteckige Verteilung normalisiert werden, deren Breite 2-1/2mal der Standardabweichung der Ausbreitung des Ionen-Implantats entspricht, während die Dosierung D die Spitzendosierung ist. Diese Annäherung der Gauss'schen Verteilung wird dabei so durchgeführt, daß dabei die Implantationsdosierung erhalten bleibt. Obgleich diese Analyse für N-Kanal-MOSFETS durchgeführt wird, gilt sie mit den entsprechenden Polaritätsänderungen in gleicher Weise für P-Kanal-MOSFETS.The following is an analysis of the threshold equations with the necessary boundary conditions for an N-channel MOSFET for improved substrate sensitivity. For this analysis, the Gaussian distribution for a deep ion implantation should be normalized for a rectangular distribution, the width of which corresponds to 2-1 / 2 times the standard deviation of the spread of the ion implant, while the dosage D is the peak dosage. This approximation of the Gaussian distribution is carried out in such a way that the implantation dosage is retained. Although this analysis is performed for N-channel MOSFETs, it applies in the same way for P-channel MOSFETS with the corresponding polarity changes.

Fig. 1 B ist eine zusammengesetzte Teilfigur, die das Dotierungsprofil über dem Kanalbereich der Fig. 1A von der Gate-Isolierschicht 7 nach unten bis in as Innere des Halbleitersubstrats 2 zeigt. Na ist die Dotierungskonzentration des Halbleitersubstrats 2. Für den Beginn der Analyse in der Zone 1 (vergleiche auch Fig. 1A) sei angenommen, daß die Gate-Source-Vorspannung VGS gleich der Schwellenwertspannung VT sei und daß die Substrat-Source-Vorspannung Vsx so gewählt sei, daß die Kanalverarmungsschicht unmittelbar unterhalb der Gate-Isolierschicht in der Zone 1 sich nicht mit der Verarmungszone 12 vereinigt. Ferner sei angenommen, daß die Implantationsbegindungen so gewählt sind, daß die Verarmungszonen 12 und 14 nicht ineinander fließen und daß daher die vergrabene Isolierschicht 10, die auch als Zone 2 bezeichnet sei, die Sourcezone 4 und dia Drainzone 6 kurzschließt. Mit diesem Ausgangspunkt soll zunächst die Bedingung für die nicht-leitende oder verarmte Zone 2 entwickelt werden.FIG. 1B is a composite partial figure that shows the doping profile over the channel region of FIG. 1A from the gate insulating layer 7 down to the inside of the semiconductor substrate 2. N a is the doping concentration of the semiconductor substrate 2. For the start of the analysis in zone 1 (see also FIG. 1A), it is assumed that the gate-source bias voltage V GS is equal to the threshold voltage voltage V T and that the substrate-source voltage Bias voltage V sx should be chosen such that the channel depletion layer immediately below the gate insulation layer in zone 1 does not merge with depletion zone 12. Furthermore, it is assumed that the implantation conditions are selected such that the depletion zones 12 and 14 do not flow into one another and that therefore the buried insulating layer 10, which is also referred to as zone 2, short-circuits the source zone 4 and the drain zone 6. With this starting point, the condition for the non-conductive or depleted zone 2 should first be developed.

Anschließend wird ein Ausdruck für die kritische Substrat-Source-Vorspannung Vsxz abgeleitet, wobei bei Uberschreiten dieser Größe der Bereich 16 des Substrats 2 (auch als Zone 1 bezeichnet) vollständig verarmt, so daß man zusammen mit der Zone 2 einen Feldeffekttransistor mit verbesserter Substratempfindlichkeit erhält. Ist die Substrat-Vorspannung Vsx kleiner als dieser kritische Wert und ist die Zone 2 verarmt, dann hat der Transistor eine mit dem Stand der Technik vergleichbare Substratempfindlichkeit.An expression for the critical substrate-source bias V sxz is then derived, the region 16 of the substrate 2 (also referred to as zone 1) being completely depleted when this size is exceeded, so that together with zone 2 a field effect transistor with improved substrate sensitivity is obtained receives. If the substrate bias V sx is less than this critical value and zone 2 is depleted, then the transistor has a substrate sensitivity comparable to that of the prior art.

Aus Symmetrie-Bedingungen sind in der Zone 2 die Breiten X, der Verarmungszonen 12 und 14 zu beiden Seiten die gleichen. Soll in der Zone 2 eine Verarmung hergestellt werden, dann gilt für den in die Zone 2 fallenden Teil der Breite einer Verarmungszone XN2;

Figure imgb0001
For reasons of symmetry, the widths X in zone 2, the depletion zones 12 and 14 are the same on both sides. If depletion is to be produced in zone 2, then X N2 applies to the part of the width of a depletion zone falling in zone 2;
Figure imgb0001

Da unter dieser Bedingung die beiden P-N-ubergänge 11 und 13 der Zone 2 auf gleichem Potential liegen, werden die Verarmungszonen 12 und 14 nur durch die innere Spannung über den P-N-übergangen aufrechterhalten. Es ist aus der Theorie der stufenförmigen Übergänge bekannt, daß

Figure imgb0002
wobei

  • ND die Konzentration der implantierten lonen
  • ε0 die Dielektrizitätskonstante des freien Raumes,
  • εs die Dielektrizitätskonstante des Halbleitermaterials und
  • q die Ladung des Elektrons
  • Vj die innere Spannung über der Verarmungszone 12 oder 14 ist.
Since the two PN junctions 11 and 13 of zone 2 are at the same potential under this condition, the depletion zones 12 and 14 are only maintained by the internal voltage across the PN junctions. It is known from the theory of step transitions that
Figure imgb0002
 in which
  • N D is the concentration of the implanted ions
  • ε 0 the dielectric constant of the free space,
  • ε s the dielectric constant of the semiconductor material and
  • q the charge of the electron
  • V j is the internal voltage across depletion zone 12 or 14.

Für eine vollständige Verarmung der Zone 2 gilt die Gleichung

Figure imgb0003
Vj verhält sich zu (X2―X1) gemäß dem folgenden Ausdruck, den man aus jedem beliebigen Lehrbuch über Halbleiterphysik und auch aus Gleichung 3 ableiten kann.
Figure imgb0004
wobei

  • k die Boltzmann-Konstante,
  • T die Temperatur und
  • n die Eigen-Trägerkonzentration des Halbleiter materials ist.
The equation applies to complete depletion of Zone 2
Figure imgb0003
 V j is related to (X 2 ―X 1 ) according to the following expression, which can be derived from any textbook on semiconductor physics and also from equation 3.
Figure imgb0004
 in which
  • k the Boltzmann constant,
  • T the temperature and
  • n is the self-carrier concentration of the semiconductor material.

Man sieht, daß VJ sich langsam mit Bezug auf (X2―X1) ändert und daher durch Annahme eines Näherungswertes für (X2―X1) bestimmt werden kann.It can be seen that V J changes slowly with reference to (X 2 ―X 1 ) and can therefore be determined by assuming an approximate value for (X 2 ―X 1 ).

Bei einer vollständigen Verarmung der Zone 1 gilt für die Breite Xs der Kanal verarmungsschicht unterhalb der Gute-Isoliershicht:

Figure imgb0005
mit
Figure imgb0006
wobei

  • φ = das Fermi-Potential des Halbleitersubstrats und
  • XN1 =die Breite des indie Zone 1 fallenden Teils einer Verarmungszone ist. Da die Zone 2 ebenfalls verarmt ist, ergbit sich aus der Ladungs-Neutralitätsüberlegung
    Figure imgb0007
    die man für |VSXCl aus den obigen drei Ausdrücken löst:
    Figure imgb0008
If zone 1 is completely depleted, the channel depletion layer below the good insulation layer applies to the width X s :
Figure imgb0005
 With
Figure imgb0006
 in which
  • φ = the Fermi potential of the semiconductor substrate and
  • X N1 = the width of the part of a depletion zone falling into zone 1. Since zone 2 is also impoverished, the charge neutrality consideration results
    Figure imgb0007
     which one solves for | V SXC l from the three expressions above:
    Figure imgb0008

Fig. 2 zeigt im wesentlichen die Einzelheiten der Fig. 1 B, wenn die Zonen 1, 2 und 3 verarmt sind. VSXC, VI und VD sind dabei die über den verarmten Zonen 1, 2 und 3 liegenden Spannungen, so daß deren Gesamtsumme etwa gleich der Substrat-Source-Vorspannung Vsx ist.Fig. 2 essentially shows the details of Fig. 1B when zones 1, 2 and 3 are depleted. V SXC , V I and V D are the voltages lying across depleted zones 1, 2 and 3, so that their total sum is approximately equal to the substrate-source bias voltage V sx .

Damit ist die Analyse zur Bestimmung der kritischen Bedingungen für die Verarmung abgeschlossen. Anschliessend sollen die verschiedenen Spannungsausdrücke, die die Substratvorspannung bilden und zu einem Ausdruck für die verbesserte Substratempfindlichkeit führen, abgeleitet werden.This concludes the analysis to determine the critical conditions for depletion. The various voltage expressions that form the substrate bias and lead to an expression for the improved substrate sensitivity are then to be derived.

Aus der Beziehung zwischen Xs und |Vsxc| erhält man den Spannungsabfall über Xs in der Zone 1, auf die in Xs liegenden Ladungen zu:

Figure imgb0009
From the relationship between X s and | V sxc | we get the voltage drop over X s in zone 1 towards the charges in X s :
Figure imgb0009

Das elektrische Feld E in den Verarmungszonen in Fig. 2 (vergleiche auch Fig. 1A) von der Kanaloberfläche nach X3, das über das innere Feld hinausgeht, steht durch das Gauss'sche Gesetz zu den in der Zone (XD―X3) in Fig. 2 befindlichen Ladungen in Beziehung durch:

Figure imgb0010
The electrical field E in the depletion zones in FIG. 2 (also compare FIG. 1A) from the channel surface to X 3 , which extends beyond the inner field, is by Gaussian law to that in the zone (X D ―X 3 Charges located in Figure 2 in relation by:
Figure imgb0010

Dadurch erhält man die auf die Ladungen zwischen X3 und XD in Zone 3 zurückzuführende Spannung:

Figure imgb0011
This gives the voltage due to the charges between X 3 and X D in zone 3:
Figure imgb0011

Die Verarmungszone (XD - X3) wird jedoch durch die Spannung V verursacht, so daß

Figure imgb0012
wird.However, the depletion zone (X D - X 3 ) is caused by the voltage V, so that
Figure imgb0012
 becomes.

Als Schwellenwertbedingung sieht man, daß

Figure imgb0013
wobei

  • VFB die Flachbandspannung des Transistors und
  • Cox die Gate-Isolierkapazität je Flächeneinheit ist.
As a threshold condition one sees that
Figure imgb0013
 in which
  • V FB the ribbon voltage of the transistor and
  • C ox is the gate insulation capacity per unit area.

Wandelt man den oben genannten Ausdruck um und verwendet dabeit die Annäherung:

Figure imgb0014
dann ist der Ausdruck für die Schwellenwertspannung gegeben durch:
Figure imgb0015
für
Figure imgb0016
und
Figure imgb0017
Es sei darauf hingewiesen, daß in Gleichung 14, wenn D = 0 ist,
Figure imgb0018
wird. Das ist aber die klassische Schwellenwertspannungsgleichung, die man in jedem Handbuch über Halbleiterphysik finden kann.If you convert the above expression and use the approximation:
Figure imgb0014
 then the expression for the threshold voltage is given by:
Figure imgb0015
 For
Figure imgb0016
 and
Figure imgb0017
 Note that in equation 14, when D = 0,
Figure imgb0018
 becomes. But this is the classic threshold voltage equation that can be found in any manual on semiconductor physics.

Soll ein Transistor vom Verarmungstyp gebildet werden, dann kann eine weitere flache lonenImplantation geeigneter Dosierung und Energie zur Verschiebung der Schwellenwertspannung um den Betrag VDosierung verwendet werden. Da es sich hierbei um eine sehr flache Implantation handelt, wird dadurch die durch die tiefe Implantation erzielte Verbesserung der Substratempfindlichkeit nicht beeinflußt.If a depletion type transistor is to be formed, a further flat ion implantation of suitable dosage and energy can be used to shift the threshold voltage by the amount V dosage . Since this is a very flat implantation, the improvement in substrate sensitivity achieved by the deep implantation is not affected.

Die Substratempfindlichkeit der Halbleitervorrichtung ist gegeben durch die Differentiation der Gleichung 14:

Figure imgb0019
The substrate sensitivity of the semiconductor device is given by the differentiation of equation 14:
Figure imgb0019

Diese Gleichung 18 stellt die kritische Beziehung zwischen der Dosierung D, dem oberen Grenzwert X1 und dem unteren Grenzwert X2 für die vergrabene Isolierschicht 10 im Substrat 2 der Fig. 1A dar, das eine Dotierkonzentration Na zur Erzielung der gewünschten Empfindlichkeit der Schwellenwertspannung dVT/dVsx besitzt.This equation 18 represents the critical relationship between the dosage D, the upper limit value X 1 and the lower limit value X 2 for the buried insulating layer 10 in the substrate 2 of FIG. 1A, which is a doping concentration N a to achieve the desired sensitivity of the threshold voltage dV T / dV sx owns.

Ist D gleich O, dann ergibt sich die Substratempfindlichkeit der Transistoren des Standes der Technik aus Gleichung 19:

Figure imgb0020
If D is O, then the substrate sensitivity of the transistors of the prior art results from equation 19:
Figure imgb0020

Vergleicht man Gleichungen 18 und 19, so sieht man sofort die wesentliche Verbesserung der Substratempfindlichkeit gemäß Gleichung 18, die sich aus der Anwesenheit des Ausdrucks

Figure imgb0021
für die tiefe Ionen-Implantation ergibt.Comparing equations 18 and 19, one immediately sees the substantial improvement in substrate sensitivity according to equation 18, which results from the presence of the expression
Figure imgb0021
 for deep ion implantation.

Zur weiteren Erläuterung zeigt Fig. 3 eine graphische Darstellung der Beziehung zwischen der Substratempfindlichkeit in Millivolt je Volt, die über der Implantationsdosierung für Phosphorionen und verschiedener Implantationsenergien im Bereich von 200 bis 1000 KeV aufgetragen ist, wobei X, von 85 nm bis 921.3 nm und X2 von 295 nm bis 1358.8 nm reicht. Beim Entwurf wird man dabei die auf der Ordinate dargestellte Größe. "Substratempfindlichkeit" im Diagramm der Fig. 3 auswählen und eine waagerechte Linie ziehen, die eine oder mehrere der Kurven schneidet. Jede Kurve stellt dabei eine andere lonen-Implantations-Energie für die durch den Kanalbereich hindurch zur Bildung der vergrabenen Isolierschicht 10 implantierten Phosphorionen dar. Entsprechend den zur Verfügung stehenden Energien der lonen-Implantations-apparatur wird dann die richtige Kurve ausgewählt und man erhält dann die entsprechende Dosierung für die Phosphorionen aus dem dadurch gegebenen Wert auf der Abszisse.For further explanation, FIG. 3 shows a graphical representation of the relationship between the substrate sensitivity in millivolts per volt, which is plotted over the implantation dose for phosphorus ions and various implantation energies in the range from 200 to 1000 KeV, where X, from 85 nm to 921.3 nm and X 2 ranges from 295 nm to 1358.8 nm. When designing, one becomes the size shown on the ordinate. Select "substrate sensitivity" in the diagram of FIG. 3 and draw a horizontal line that intersects one or more of the curves. Each curve represents a different ion implantation energy for the phosphorus ions implanted through the channel area to form the buried insulating layer 10. The correct curve is then selected in accordance with the available energies of the ion implantation apparatus and the result is then obtained appropriate dosage for the phosphorus ions from the value given on the abscissa.

Als Beispiel wird eine mit einer Verarmungszone versehe Halbleiterstruktur gemäß der Erfindung mit einer Gate-Oxidschicht 7 einer Dicke tox von 70 nm gebildet, mit einer Hintergrunddotierungskonzentration N. von 7, 5 x 1015 Atome/cm3, einer Spannung VFB von - 1,5 Volt, einer spannung Dosierung von -3,38 Volt und einer Implantationsdosierung von 5,3 x 10" Atome/cml und einer Implantationsdicke für die obere Grenze Xi der vergrabenen Isolierschicht von 920 nm und für die untere Grenze Xz von 1358 nm. Das Diagramm der sich ergebenden Schwellenwergspannung als Funktion der Source-Substrat-Spannung wird mit der entsprechenden Schwellenwertspannung als Funktion der Source-Substrat-Spannung gemäß dem Stand der Technik in Fig. 4 verglichen. Man sieht, daß die erfindungsgemäß aufgebaute Struktur eine geringere Steigung oder eine geringere Änderungsgeschwindigkeit der Schwellenwertspannung in bezug auf die Source-Substrat-Spannung aufweist, wodurch gezeigt wird; daß bei vorgegebenen Veränderungen der Größe der Source-Substrat-Spannung sich geringere Änderungen der Schwellenwertspannung für eine gemäß der Erfindung aufgebaute Vorrichtung ergeben.As an example, one with a depletion zone versehe semiconductor structure according to 7 tox a thickness of 70 nm is formed, having a background doping concentration of N to the invention with a gate oxide layer. of 7.5 x 10 15 atoms / cm 3 , a voltage V FB of - 1.5 volts, a voltage dosage of -3.38 volts and an implantation dose of 5.3 x 10 "atoms / cm l and an implantation thickness for the upper limit X i of the buried insulating layer of 920 nm and for the lower limit X z of 1358 nm. The diagram of the resulting threshold voltage as a function of the source-substrate voltage is compared with the corresponding threshold voltage as a function of the source-substrate voltage compared to the prior art in Fig. 4. It can be seen that the structure constructed according to the invention has a smaller slope or a lower rate of change of the threshold voltage with respect to the source-substrate voltage, whereby it is shown that with given changes in the size of the source Substrate voltage, there are less changes in threshold voltage for a device constructed in accordance with the invention.

Fig. 5 zeigt die Substratempfindlichkeit in Millivolt je Volt als Funktion der Source-Substrat- Spannung für die verbesserte Halbleitervorrichtung mit den oben erwähnten Parametern im Vergleich mit einer Halbleitervorrichtung gemäß dem Stande der Technik. Man sieht, daß bei einer erfindungsgemäß aufgebauten Halbleiterstruktur sich eine ganz wesentliche Verringerung der Substratempfindlichkeit ergibt, verglichen mit dem Stande der Technik.5 shows the substrate sensitivity in millivolts per volt as a function of the source-substrate voltage for the improved semiconductor device with the above-mentioned parameters in comparison with a semiconductor device according to the prior art. It can be seen that a semiconductor structure constructed according to the invention results in a very substantial reduction in substrate sensitivity compared to the prior art.

Eine einfache MOSFET-Inverterstufe kann gemäß Fign. 6A und 6B mit einem mit Eigenvorspannung arbeitenden MOSFET vom Verarmungstyp als Last und einem aktiven MOSFET vom Anreicherungstyp hergestellt werden, indem man die erfindungsgemäß aufgebaute Halbleiterstruktur für den erfindungsgemäß aufgebaute Halbleiterstruktur für den Lasttransistor benutzt, wodurch man eine wesentlich höhere Stromsteuerung des von Drain nach Source fließenden Stromes während des Umschaltvorgangs erhält, verglichen mit dem Stande der Technik in Fig. 6B.A simple MOSFET inverter stage can, according to FIGS. 6A and 6B with a self-biasing MOSFET of the depletion type as a load and an active MOSFET of the enrichment type can be produced by using the semiconductor structure constructed in accordance with the invention for the semiconductor structure constructed in accordance with the invention for the load transistor, as a result of which a significantly higher current control of the flowing from drain to source is achieved Receives current during the switching process compared to the prior art in Fig. 6B.

Obgleich das bevorzugte Verfahren zum Einführen der Isolierschicht durch Ionen-Implantation dargestellt wurde, läßt sich die Erfindung auch durch andere Verfahren bei der Bildung einer vergrabenen Isolationsschicht zwischen Source und Drain durchführen. Beispielsweise könnte eine mehrschichtige Silicium-Epitaxie-Isolatorschicht-Struktur zur Bildung des Kanalbereichs eines Feldeffekttransistors gemäß der Erfindung verwendet werden.Although the preferred method of inserting the insulating layer has been illustrated by ion implantation, the invention can be practiced by other methods of forming a buried insulating layer between the source and drain. For example, a multilayer silicon epitaxial insulator layer structure could be used to form the channel region of a field effect transistor according to the invention.

Es ist bekannt, daß das Konzentrationsprofil der implantierten Isolierschicht 10 durch eine Anzahl von lonen-Implantationsstufen besonders geformt werden kann, um ein optimales Profil zu erzielen.It is known that the concentration profile of the implanted insulating layer 10 can be specially shaped by a number of ion implantation stages in order to achieve an optimal profile.

Claims (8)

1. Insulation layer field effect transistor with a channel region (16) of a second conductivity type formed between source (4) and drain (6) of a first conductivity type, in a substrate (2) of the second conductivity type and an insulated gate electrode over the channel region, characterised in that a buried insulation layer (10) is provided in the substrate (2) under the channel region (16) between source (4) and drain (6) which extends into the substrate (2) the effective transistor depletion zone appearing in connection with the channel region (16), which layer 10 can be completely depleted by the application of a critical substrate-source bias Vxsc, whereby the distance between the electrostatic charges on the gate electrode and the charges induced by them in the substrate (2) is increased to such an extent that the sensitivity of the threshold voltage V, relative to the changes of the substrate-source bias Vxs is reduced.
2. Insulation layer field effect transistor as claimed in claim 1, characterised in that the insulation . layer is a doped insulation layer (10) of the first conductivity type whereby the depletion zones of the lower PN junction formed between the insulation layer (10) and the substrate (2) and of the upper PN junction formed between the insulation layer (10) and the channel region (16) merge approximately in the middle of the insulation layer (10) and thus form a continuous depleted region.
3. Insulation layer field effect transistor as claimed in claim 2, characterised in that the doped insulation layer (10) is formed by ion implantation of a dopant producing the first conductivity type.
4. Insulation layer field effect transistor as claimed in claim 3, characterised in that the doped insulation layer (10) is formed from a distance X, under the surface of the substrate (2) to a distance X2 under the surface with an ion implantation dosage of D in a substrate with an impurity concentration of Na-atoms/-cm3 so that the finished transistor shows a substrate sensitivity, i.e. a ratio of the change of threshold voltage VT to the change of substrate-source bias Vxs, of
Figure imgb0027
that
Figure imgb0028
is given by the relation
Figure imgb0029
with the following factors applying:
ε0 the dielectric constant of the free space,
εs the dielectric constant of the substrate material
Cox the gate-insulation capacity per surface unit
q the charge of the electron, and
0 the Fermi potential of the substrate material.
5. Insulation layer field effect transistor as claimed in claim 3 or 4, characterised in that the doped insulation layer (10) is made by several ion implantations.
6. Insulation layer field effect transistor as claimed in claim 6, characterised in that the channel region is N-conductive, and that the buried doped insulation layer (10) is made by phosphorus ion implantation.
7. Insulation layer field effect transistor as claimed in claim 4, characterised in that the channel region is P-conductive, and that the buried doped insulation layer is made by boron ion implantation.
8. Insulation layer field effect transistor as claimed in claim 4, characterised in that for forming a depletion zone a second ion-implanted layer of the first conductivity type is formed on the surface of the channel (16), that layer being implanted with phosphorus ions with N-conductive channel, and with boron ions with P-conductive channel.
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