DE9419712U1 - Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier Signale - Google Patents
Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier SignaleInfo
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Description
• * ■·
Beschreibung
Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier Signale
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Die Erfindung bezieht sich auf eine Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier
Signale, die jeweils durch das vorzeichenrichtige Produkt zweier zugeordneter Eingangssignale gebildet sind, wobei die
Produktbildung jeweils mit Hilfe einer Digital-Analog-Wandlerstufe
erfolgt, der das eine Eingangssignals als Datenwort und das andere Eingangssignal als Referenzspannungssignal zugeleitet
wird, wobei an der jeweiligen Digital-Analog-Wandlerstufe
ein Produktsignal und gegebenenfalls ein dazu inverses Produktsignal· abgreifbar ist und wobei in einer
Summierschaitung aus den Produktsignaien das Ausgangssignal
der Schaltung gebildet wird.
Ein kostengünstiges Multipiikationsglied für 4-Quadrantenmultiplikationen
einer analogen mit einer digitalen Größe werden multiplizierende Digital-Analog-Wandler mit niedriger
Auflösung und einer niedrigen Genauigkeitsklasse verwendet, z.B. 8 Bit-DA-Wandler. Ein handelsübliches Produkt ist dabei
der elektronische Baustein AD7528. Wie im folgenden noch erläutert, führt der Einsatz dieser DA-Wandler in Schaltungen
der eingangs genannten Art, wie diese beispielsweise bei Koordinatentransformationsstufen in Antriebssteuerungen
verwendet werden, zu relativ großen Ungenauigkeiten. Ferner wird durch die vorzeichenbehaftete Ansteuerung mit einem
digitalen Eingangssignal die Quantisierungsgenauigkeit der Umsetzung gegenüber einer vorzeichenlosen Eingabe um den
Faktor "2" reduziert.
Aufgabe der Erfindung ist es, eine äußerst genau arbeitende Schaltung der eingangs genannten Art zu schaffen.
S 3 7 2 9
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß nur der jeweilige Absolutwert des jeweiligen Datenwortes
direkt auf die zugeordnete Digital-Analog-Wandlerstufe geschaltet
wird und daß der jeweils zugeordnete Vorzeichenwert bei einem positiven Wert das jeweilige Referenzspannungssignal
direkt an die jeweilige Digital-Analog-Wandlerstufe durchschaltet und bei einem negativen Wert das jeweilige
Referenzspannungssignal invertiert an die jeweilige Digital-Analog-Wandlerstufe
durchschaltet.
10
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In technisch äußerst einfacher Weise kann die Inversion der Referenzspannungssignale über einen jeweils dazu vorgesehenen
Operationsverstärker erfolgen.
Dadurch, daß das Ausgangssignal des jeweiligen Operationsverstärkers
oder das unveränderte Referenzspannungssignal über eine durch ein dem jeweiligen Vorzeichenwert entsprechendes
Signal angesteuerte Multiplexerschaltung an die jeweilige Digital-Analog-Wandlerstufe geschaltet wird, ist eine ein-0
fache Verknüpfung der Signale möglich.
In diesem Zusammenhang kann eine solche Schaltung, bei der das jeweilige Produktsignal in Form eines nicht invertierten
und eines invertierten Ausgangsstromes ausgebbar ist und wobei an den Ausgang für den nicht invertierten Ausgangsstrom
ein Rückkopplungswiderstand geschaltet ist, so ausgebildet sein, daß jeder Digital-Analog-Wandlerstufe jeweils ein
nachgeschalteter Operationsverstärker beigeordnet ist, dessen invertierendem Eingang der Ausgang für den nicht invertierten
jeweiligen Ausgangsstrom zugeschaltet ist, dessen nicht invertierendem Eingang der Ausgang für den invertierten jeweiligen
Ausgangsstrom und Massepotential zugeschaltet sind, wobei der Ausgang des jeweils nachgeschalteten Operationsverstärkers
zum einen an den jeweiligen Rückkopplungswiderstand, zum anderen an einen die Spannungen an den Ausgängen der
nachgeschalteten Operationsverstärker addierende Verarbei-
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tungsstufe geschaltet ist. Hierdurch ergibt sich eine äußerst übersichtliche und bereits relativ genau arbeitende Schaltung
zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier Signalprodukte.
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5
Dabei kann auch bei dieser Schaltung die nachgeschaltete Verarbeitungsstufe
kostengünstig ebenfalls durch einen weiteren Operationsverstärker gebildet sein.
Es ist aber auch möglich, dann, wenn das jeweilige Produktsignal in Form eines nicht invertierten und eines invertierten
Ausgangsstromes ausgebbar ist und wenn an den Ausgang für den nicht invertierten Ausgangsstrom ein Rückkopplungswiderstand
geschaltet ist, den beiden Digital-Analog-Wandlerstufen
einen einzigen Operationsverstärker nachzuschalten, dessen invertierender Eingang an die nicht invertierenden
Ausgängen der beiden Digital-Analog-Wandlerstufen geschaltet ist und dessen nicht invertierender Eingang an die invertierenden
Ausgänge der beiden Digital-Analog-Wandlerstufen 0 sowie an Bezugspotential geschaltet ist, wobei der Ausgang
dieses Operationsverstärkers, an dem das Ausgangssignal der
Schaltung ansteht, auch an den Rückkopplungswiderstand einer der Digital-Analog-Wandlerstufen geschaltet ist. Damit ist im
Ausgang der Schaltung nur ein einziger Operationsverstärker erforderlich. In diesem Zusammenhang erweist es sich noch als
ausgesprochen günstig, wenn auch die beiden Digital-Analog-Wandlerstufen
in einem einzigen Baustein vereinigt sind, weil derartige Stufen dann hinsichtlich ihres elektrischen Verhaltens
weitestgehend korrespondieren.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt
und werden im folgenden näher erläutert. Dabei zeigen:
FIG 1 eine erste Schaltung der Erfindung,
FIG 2 eine weitere erfindungsgemäße Schaltung,
94 G 3 7 2 9
FIG 3 einen 4-Quadrantenmultiplizierer,
FIG 4 Ein- und Ausgangssignale einer Digital-Analog-Wandler-
stufe bei vorzeichenbehafteten Eingangssignalen,
FIG 5 eine Schaltung zur Produktionsbildung, FIG 6 einen Schaltungsteil zum Einsatz in der Erfindung und
FIG 7 Ein- und Ausgangssignale einer Digital-Analog-Wandlerstufe, bei nicht vorzeichenbehafteten Eingangssignalen.
Um an die Erfindung heranzuführen, wird im folgenden zunächst auf die Darstellung gemäß FIG 3 Bezug genommen. Hier wird
eine 4-Quadrantenmultiplikation mit multiplizierendem DA-Wandler
in einer üblichen 4Q-Schaltung gezeigt. Den eigentlichen Kern der Schaltung bildet dabei ein DA-Wandler vom Typ
AD7528, der in der Zeichnung mit DA bezeichnet ist. In einem derartigen Digital-Analog-Wandler DA befindet sich ein Netzwerk
NW vom Typ R-2R. Ferner ist im Digital-Analog-Wandler DA ein Rückkopplungswiderstand RFB vorgesehen.
Eingangsseitig wird dem Digital-Analog-Wandler DA zum einen ein Digitalsignal von beispielsweise 8 bit Breite zugeleitet.
Desweiteren wird dem Digital-Analog-Wandler DA eine Referenzspannung VREF zugeführt. Unter der Annahme, daß über den
Eingang DATA die 8 Bit breiten Datenwörter so eingeprägt werden, daß jeweils das höchstwertige Bit MSB die Polarität
anzeigt, ergibt sich für das Eingangs- und Ausgangsverhalten des Digital-Analog-Wandlers DA der in der Darstellung gemäß
FIG 4 gezeigte Zusammenhang.
Ausgangsseitig kann, wie in FIG 3 gezeigt, am Digital-Analog-0 Wandler DA zum einen ein Strom IOUT und zum anderen ein Strom
IOUT entnommen werden. Ersterer Strom wird an den invertierenden Eingang eines Operationsverstärkers OPl geschaltet.
Der zweite Strom wird an den nicht invertierenden Eingang dieses Operationsverstärkers OPl geschaltet. Dieser Eingang
ist ferner mit Bezugspotential GND verbunden. Der Ausgang des Operationsverstärkers OPl ist an den Rückkopplungswiderstand
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RFB geschaltet. Damit liegt am Ausgang des Operationsverstärkers OPl eine zwischen "0" und einem Maximalwert liegende
Spannung an, die dem Produkt von DATA-VREF entspricht. Diese Ausgangsgröße muß nun jedoch auf das Nullpotential hin symmetriert
werden, wozu das Ausgangssignal des Operationsverstärkers OP2 über einen Widerstand R4 in Höhe von 10 kQ und die
Spannung VREF über einen Widerstand R3 in Höhe von 2 0 kQ an
den invertierenden Eingang eines Operationsverstärkers OP2 geleitet wird, dessen Eingang über einen Widerstand R5 von
ebenfalls 20 kO auf den invertierenden Eingang zurückgeschaltet
ist und dessen nicht invertierender Eingang auf Bezugspotential GND gelegt ist. Das Verhältnis dieser Widerstände
R3 und R4 bedingt damit die Verschiebung des Ausgangssignals des Operationsverstärkers OPl zu einem bipolaren
Signal. Das durch das Verhältnis der Widerstände R5 und R4 bedingte Verstärkungsverhältnis von "2" ergibt eine einfache
Möglichkeit, das Ausgangssignal zu spreizen. Demzufolge liegt am Ausgang des Operationsverstärkers OP2 ein Signal P4Q vor,
das in seiner Größe vorzeichenrichtig dem Produkt der Werte 0 DATA und VREF entspricht.
Zum Verhalten der Schaltung hinsichtlich der Fehlertoleranzen dient die folgende mathematische Betrachtung, wobei dazu zunächst
eine erste Tabelle die aufgrund der Bauteile bedingten Fehlerparameter Kl, K2 und KDA angibt.
| Abkürzungen | ; | Typischer Wert: |
| ARS | AR4 | Kl = 1 + 0,2 % K2 = 1 ± 0,2 % KDA = 1 ± 2 % |
| R5 | R4 AR3 |
|
| R5 KDA = 1 ± GAIN |
R3 _ ERROR |
94 G 3 7 2 9
Die Fehlerparameter Kl und K2 sind dabei aufgrund der Widerstandstoleranzen der Widerstände R3, R4 und R5 gegeben,
der Fehlerparameter KDA gibt sich aufgrund eines dem Digital-Analog -Wandler DA eigenen Fehlers GAIN_ERROR.
Bei einem idealen Verhalten der Schaltung wäre das Ausgangs signal
P4QH w^e folgt bestimmt worden:
-(DATA +1)* VREF -VREF [·
= <i 2*1-(DATA +1)* VREF I-VREF S- F.l
Mit F.l bis F.38 werden im folgenden die verwendeten Formeln
bezeichnet. Das reale Verhalten der Schaltung unter Berücksichtigung aller Verstärkungsfehler ergibt sich nunmehr jedoch
als
P4Q _ Jk1*2* -(DATA +1)* VREF* KDA -K2*VREfI F.2
Das reale Verhalten der Schaltung unter Berücksichtigung des dominanten Fehlers ergibt sich als:
20
20
P4Q = -U* —(DATA +1)* VREF* KDA -VREFI F. 3
Zur Erläuterung der Formeln sei noch gesagt, daß die runden Klammern ( ) darauf hinweisen, daß diese Größen als bipolarer
(Offset Binary) Code, (BOB-Code) vorliegen, daß die eckigen Klammern [] darauf verweisen, daß der jeweilige Term vom
Digital-Analog-Wandler DA mit dem Operationsverstärker OPl ausgeführt wird und daß die geschweiften Klammern { } darauf
hindeuten, daß hier eine Termausführung mit Hilfe des Opera-0
tionsverstärkers OP2 stattfindet.
In der Darstellung gemäß FIG 5 ist gezeigt, wie mit Hilfe zweier Schaltungsteile nach FIG 3 die Summe zweier 4-Quadrantenmultiplikationen
in einer 4Q-Schaltung erfolgen kann. Da-
94G3 72S
bei wird ein Datenwort DATA 1 einem Digital-Analog-Wandler DAl mit einem Netzwerk NW2 und einem Rückkopplungswiderstand
RFBl ebenso wie ein Referenzsignal VREFl zugeleitet. Dies führt zu Ausgangssignalen IOUT und IOUT, die dem invertierenden
bzw. nicht invertierenden Eingang eines Operationsverstärkers OPlI zugeleitet werden, dessen Ausgang an den Rückkopplungswiderstand
RFBl geschaltet ist. Der nicht invertierende Eingang des Operationsverstärkers OPlI ist an Bezugs potential
GND geschaltet. Der Ausgang des Operationsverstärkers OPlI führt über einen Widerstand R41 von 10 kQ an
den invertierenden Eingang eines Operationsverstärkers OP20,
dessen nicht invertierender Eingang ebenfalls an Bezugspotential GND gelegt ist. Ferner wird an den invertierenden Eingang
des Operationsverstärkers OP20 über einen Widerstand R31 von 20 kQ die Referenzspannung VREFl gelegt. Insofern entspricht
dieser Schaltungsteil dem im Zusammenhang mit FIG 3 geschilderten Sachverhalten.
Ferner wird bei der Schaltung nach FIG 5 jedoch über einen 0 Digital-Analog-Wandler DA2 - mit einem Netzwerk NW2 und einem
Rückkopplungswiderstand RFB2 - eine Multiplikation eines
Datenwortes DATA 2 und einer Referenzspannung VREF2 vorgenommen, indem das Ausgangssignal IOUT des Digital-Analog-Wandlers
DA2 dem invertierenden Eingang eines Operations-Verstärkers 0P12 zugeleitet wird und das invertierte Ausgangssignal
IOUT des Digital-Analog-Wandlers DA2 an Bezugspotential GND und den nicht invertierenden Eingang des
Operationsverstärkers OP2 geschaltet ist.
Das Ausgangssignal des Operationsverstärkers OP2 gelangt über
einen Widerstand R42, der ebenfalls eine Größe von 10 kQ hat
und den invertierenden Eingang des Operationsverstärkers OP20. An diesen gelangt ferner ein Strom, der von der Bezugsspannung
VREF2 durch einen Widerstand R32 getrieben wird, wobei dieser Widerstand eine Größe von 20 kQ aufweist. Das
Ausgangssignal des Operationsverstärkers OP20 ist über einen
94G3
• ·
Widerstand R50, der eine Größe von 20 kQ hat, auf den invertierenden
Eingang des Operationsverstärkers OP20 rückgekoppelt.
Damit liegt am Ausgang der Schaltung ein Ausgangssignal PSUM4Q an, das die Summe zweier 4-Quadrantenmultiplikationen
der Größen DATA 1 und VREFl, sowie DATA 2 und VREF2 darstellt. Um das Verhalten der Schaltung hinsichtlich auftretender
Fehler beurteilen zu können, werden in Anlehnung am vorgeschilderten Fall Fehlerparameter eingeführt, die in der
zweiten Tabelle T.2 angegeben sind.
| KIl- | 1+ ARSO + | ÄR41 | KIl | = 1 | + 0,2 % |
| K12- | R50 | R41 | K12 | - 1 | ± 0,2 % |
| K21 = | ÄR42 | K21 | = 1 | ± 0,2 % | |
| K22 = | R50 | R42 | K22 | = 1 | + 0,2 % |
| KDAl | AR50 | ÄR31 | KDAl | = 1 | ±2% |
| KDA2 | R50 | R31 | KDA2 | _ -&igr; | + 2 % |
| R50 | ÄR32 R32 |
||||
| =1±GAIN_ | . ERRORl | ||||
| =1±GAIN_ | .ERROR2 |
Im Idealfall hätte die Schaltung folgendes Verhalten;
PSUM4Q =
I 2 * -(DATAl +1) * VREFl - VREFl
+2 * -(DATA +1) * VREF2 - VREF2}
F.4
Das reale Verhalten der Schaltung unter Berücksichtigung aller Verstärkungsfehler ergibt sich jedoch als:
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I Kl 1 * 2 * -(DATAl +1) * VREFl * KDAl - &Kgr;21 * VREFl
PSUM4Q 2 F.5
+&Kgr;12 * 2 * -(DATA2 +1) * VREF2 * KDA2 - &Kgr;22 * VREF2}
und das reale Verhalten der Schaltung unter Berücksichtigung
des dominanten Fehlers beschreibt sich als: 5
J 2 * -(DATAl +1) * VREFl * KDAl - VREFl
PSUM4Q = [ 2 F.6
+2 * -(DATA2 +1) * VREF2 * KDA2 - VREF2}
Die runden Klammern ( ) weisen wieder darauf hin, daß der jeweilige
Term als Bipolarcode vorliegt. 10
Die eckigen Klammern [ ] zeigen, daß dieser Term vom Digital-
Analog-Wandler DAl mit dem Operationsverstärkers OPIl bzw.
vom Digital-Analog-Wandler DA2 mit dem Operationsverstärkers
OP12 ausgeführt wird.
15
15
Die geschweiften Klammern { } weisen darauf hin, daß hier eine Operation vorliegt, die vom Operationsverstärker OP2 0
ausgeführt wird.
0 Durch mathematische Umformungen ergeben sich für das Ausgangssignal
P4Q der Schaltung gemäß FIG 3 und das Ausgangssignal
PSUM4Q der Schaltung gemäß FIG 5 die in den folgenden Formeln angegebene Zusammenhänge:
P4Q = -p* — (DATA +1)* VREF *KDA - VREFI F.7
P4Q = DATA*VREF*KDA+VREF*(KDA-I) F. 8
P4Q = DATA*VREF+DATA*VREF*GAIN_ERROR+VREF*GAIN_ERROR F. 9
30
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&iacgr;&ogr;
P4Q = DATA*VREF+(DATA+1)*VREF*GAIN_ERROR F. 10
I 2 * -(DATAl +1) * VREFl * KDAl - VREFl
PSUM4Q = F.11
+2 * -(DATA2 +1) * VREF2 * KDA2 - VREF2}
PSUM4Q = DATAl*VREFl+DATA2*VREF2
+ (DATA1 + 1)*VREF1*GAIN_ERROR1 F. 12
+ (DATA2 +1)*VREF2 *GAIN_ERROR2
In der Darstellung gemäß FIG 6 ist nun gezeigt, wie es möglieh
ist, eine Schaltung nach FIG 3 so umzuformen, daß eine 4-Quadrantenmultiplikation möglich ist, ohne daß das dem
Digital-Analog-Wandler der erfindungsnahen Schaltung DAe zugeführte Datum vorzeichenbehaftet ist. D.h., hier handelt
es sich um ein absolutes Datum, was in der Darstellung mit ABS(DATA) angegeben ist. Dieses Signal gelangt an den einen
Eingang eines Netzwerkes NWe des Digital-Analog-Wandlers DAe, in dem selbstverständlich ebenfalls ein Rückführungswiderstand
RFBe vorgesehen ist. Das Ausgangssignal des Digital-Analog-Wandlers DAe gelangt als Strom IOUT bzw. IOUT an den
0 invertierenden bzw. nicht invertierenden Eingang eines Operationsverstärkers OPIe, dessen nicht invertierender
Eingang auf Bezugspotential GND geschaltet ist. Der Ausgang des Operationsverstärkers OPIe ist an den Rückkopplungswiderstand
RFBe geschaltet.
Um die gewünschte 4-Quadrantenmultiplikation vorzeichenrichtig durchführen zu können, wird aus einem originären Signal
DATA nicht nur der Absolutteil ABS(DATA) abgespalten, sondern es wird auch ein Vorzeichensignal SG(DATA) entnommen. Für den
Fall eines positiven Vorzeichens ergibt sich die dargestellte Schaltstellung einer Multiplexerschaltung MUXl. In dieser
Schaltstellung gelangt dann eine Referenzspannung VREF direkt
an das Netzwerk NWe. Sofern ein negatives Vorzeichen vorliegt, erfolgt eine Inversion der Bezugsspannung VREF mittels
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• C ··
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eines Operationsverstärkers OP3e, dessen nicht invertierender
Eingang an Bezugspotential GND geschaltet ist und dessen invertierender Eingang über einen Widerstand R6 von 2 0 kQ an
die Bezugsspannung geschaltet ist und dessen Ausgang über einen Widerstand R7 von ebenfalls 20 kQ an den invertierenden
Eingang zurückführt. Diese Beschaltung für eine Verstärkung von "1" führt zur gewünschten Inversion. Damit ist eine
vorzeichenrichtige Multiplikation möglich.
Dabei ist es prinzipiell möglich, daß die Größe DATA um 1 bit breiter gewählt sein kann, als die Größe ABS(DATA). Dadurch
ergibt sich eine höhere Auflösungsfähigkeit der Multiplikation. Der Zusammenhang zwischen Eingangsgröße ABS(DATA) und
Ausgangsgröße des Digital-Analog-Wandlers DAe ist in der Dar-
15 stellung gemäß FIG 7 dargestellt.
Zur Betrachtung des Schaltungsverhaltens wird auch hier zunächst
tabellarisch die Größe der Fehlerparameter angegeben:
R7 R6
KDAe=l±GAIN ERROR
K3=l±0,2% KDAe=l±2%
T.3
Ferner können folgende Definitionen gegeben werden
1 DATA = SGN(DATA)- ABS(DATA)
SG = 0 für SGN(DATA) = -1 und 25 SG = 1 für SGN(DATA) = 0 oder +1
Das ideale Verhalten der Schaltung würde sich nun ergeben als:
P2Q2 = [{VREF* SG-VREF *Sg}*(ABS)]
F.13
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Das reale Verhalten der Schaltung unter Berücksichtigung aller Verstärkungsfehler ist:
P2Q2 = [{vREF * SG-VREF* SG *K3}*(ABS)* KDAe] F. 14
Das reale Verhalten der Schaltung unter Berücksichtigung des dominanten Fehlers ergibt sich als:
P2Q2 = [{VREF * SG - VREF *Sg}*( ABS)* KDAe] F. 15a
P2Q2 = [{VREF*SGN}* (ABS)* KDAe] F. 15b
Erläuternd sei darauf hingewiesen, daß durch runde Klammern
( ) darauf hingewiesen wird, daß der Term als unipolarer Binarycode vorliegt. Durch eckige Klammern [] wird der Term
jeweils hervorgehoben, der vom Digital-Analog-Wandler DAe mit dem Operationsverstärker OPIe ausgeführt wird und durch
geschweifte Klammern { } ist angedeutet, daß dieser Term vom Multiplexer MUXl und dem Operationsverstärker OP3e ausgeführt
wird.
Die in der Darstellung gemäß FIG 6 gezeigte Schaltung kann auch als 4-Quadrantenmultiplikationsschaltung mit multiplizierenden
Digital-Analog-Wandler vom Typ 2Q2-Schaltung be-5 zeichnet werden. Unter Zugrundelegung dieser erfindungsnahen
Schaltung wird in der Darstellung gemäß FIG 1 gezeigt, wie durch geschickte Zusammenfassung zweier 2Q2-Schaltungen eine
4-Quadrantenmultiplikation erfolgen kann.
Dazu wird das erste zu multiplizierende Datum als DATAl zunächst aufgesplittet in einen Absolutteil ABS(DATAl), der
einem Netzwerk NWIe eines Digital-Analog-Wandlers DAIe zugeleitet
wird, wobei der Vorzeichenteil als SG(DATAl) an einem Multiplexer MUXlI weitergeleitet wird. Der Multiplexer MUXlI
schaltet bei positiven Vorzeichen SG(DATAl) in der dargestellten Schaltstellung eine Referenzspannung VREFl an das
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Netzwerk NWIe durch. In der nicht dargestellten anderen
Stellung des Multiplexers MUXIl wird die Referenzspannung VREFl mit Hilfe eines Operationsverstärkers 0P31e, dessen
invertierender Eingang über einen Widerstand R61 von 2 0 an die Referenzspannung VREFl geschaltet ist und über einen
Widerstand R71 von ebenfalls 2 0 kQ an den Ausgang des Operationsverstärkers
OP31e geschaltet ist, invertiert. Das Ausgangssignal des Digital-Analog-Wandlers DAIe gelangt als
Signal IOUT an den invertierenden Eingang eines Operations-Verstärkers
OPlIe und das invertierte Ausgangssignal IOUT gelangt zusammen mit Bezugspotential GND an den nicht invertierenden
Eingang des Operationsverstärkers OPlIe. Dessen Ausgang ist ferner über einen Rückkoppelwiderstand RFBIe auf
den invertierenden Eingang des Operationsverstärkers OPlIe zurückgeschaltet. Über einen Widerstand R4e von 2OkQ ist der
Ausgang des Operationsverstärkers OPlIe an den invertierenden Eingang eines Operationsverstärkers OP2e geschaltet, der über
einen Widerstand R5e von ebenfalls 20 kQ beschaltet ist und
dessen nicht invertierender Eingang an Bezugspotential GND geschaltet ist.
Demzufolge wird durch diesen Operationsverstärker OP2e, der
das Ausgangssignal, sozusagen ein Signal ^2Q2' des Digital-Analog-Wandlers
DAIe erhält, eine Summenbildung mit einem zweiten Produktsignal möglich. Dieses wird durch einen zweiten
Schaltungsteil erzeugt, der identisch dem vorbeschriebenen Schaltungsteil von FIG 1 ist. Dort wird aus einem Datenwort
DATA2 der Absolutwert ABS(DATA2) abgespalten und dem Dateneingang eines Netzwerkes NW2e eines Digital-Analog-Wandlers
DA2e zugeleitet, der ebenfalls einen Rückkopplungswiderstand RFB2e aufweist. Das Vorzeichensignal wird als SG(DATA2)
zum Ansteuern eines Multiplexers Ml2 verwendet, der eine Referenzspannung VREF2 entweder bei positivem Vorzeichen
direkt an das Netzwertk NW2e durchschaltet oder aber die Referenzspannung VREF2 mit Hilfe eines Operationsverstärkers
OP32e und Widerständen R62 von 20 kQ und R72 von ebenfalls
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9 ·
• ·
20 kQ in der vorgenannten Art und Weise invertiert. An den
Ausgang des Digital-Analog-Wandlers DA2e wird in Entsprechung zur vorgenannten Schaltung ein Operationsverstärker OPl2e
geschaltet, der über einen Widerstand R3e von 20 kß an den
invertierenden Eingang des Operationsverstärkers OP2e geschaltet ist.
Um die Schaltungseigenschaften besser beschreiben zu können, wird in einer vierten Tabelle T.4 eine Aussage über die zu
erwartenden Fehlerparameter getroffen.
| R61 | ÄR71 | K31 = | 1 | ± | 0,2 % | |
| ÄR62 | R71 | |||||
| R62 | ÄR72 | K32 = | 1 | + | 0,2 % | |
| IVO &ohacgr; — - | R72 | |||||
| TT-D0 _ I | R5 | AR3e | 1 | + | 0 0 9- | |
| Iw 6 — J | + AR5e + | R3e | ||||
| K4e-3 | R5e | AR4e | K4e = | 1 | ± | 0,2 % |
| = 1±GAIN | R4e | |||||
| KDAIe | = 1±GAIN | _ERRORIe | KDAIe | = | 1 | ± 2 % |
| KDA2e | _ERR0R2e | KDA2e | = | 1 | ± 2 % | |
Damit ergibt sich als ideales Verhalten der Schaltung:
15 PSUM2Q2 =
VREFl * SGl - VREFl * SGl
}* (ABSl)] +[{VREF2 * SG2 - VREF2 * SG2J * (ABS2)]
F.16
Als reales Verhalten der Schaltung unter Berücksichtigung aller Verstärkungsfaktoren kann angenommen werden
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15
[{VREFI * SGl - VREFl * SGl * &Kgr;31} * (ABSl) * KDAIe] * &Kgr;3 e
[{VREFI * SGl - VREFl * SGl * &Kgr;31} * (ABSl) * KDAIe] * &Kgr;3 e
PSUM2Q2 = 1 F. 17
+[(VREF2 * SG2 - VREF * SG2 * &Kgr;3 2] * (ABS2) * KDA2eJ * K4e
Das reale Verhalten der Schaltung unter Berücksichtigung des dominanten Fehlers ergibt sich als:
[{VREFl * SGNl) * ( ABSl) * KDAlel
PSUM202 = F.18
+[{VREF2 * SGN2} * (ABS2) * KDA2e]
Zur Erläuterung sei darauf hingewiesen, daß durch runde
Klammern ( ) Terme mit unipolarem Binary Code angegeben sind, durch eckige Klammern [] wird der jeweilige Term bezeichnet, der vom Digital-Analog-Wandler DAIe mit dem Operationsverstärker OPlIe bzw. vom Digital-Analog-Wandler DA2e mit dem
Operationsverstärker OP12e ausgeführt wird, durch geschweifte Klammern { } wird der jeweilige Term angegeben, der vom
Klammern ( ) Terme mit unipolarem Binary Code angegeben sind, durch eckige Klammern [] wird der jeweilige Term bezeichnet, der vom Digital-Analog-Wandler DAIe mit dem Operationsverstärker OPlIe bzw. vom Digital-Analog-Wandler DA2e mit dem
Operationsverstärker OP12e ausgeführt wird, durch geschweifte Klammern { } wird der jeweilige Term angegeben, der vom
Multiplexer MUXl mit dem Operationsverstärker OP31e bzw. vom
Multiplexer MUX2 mit dem Operationsverstärker OP32e ausgeführt wird.
Die Beziehungen, nach denen sich die Ausgangssignale P2Q2 der
0 Schaltung gemäß FIG 6 und PSUM2Q2 der Schaltung nach FIG 1
ergeben, ergibt sich als:
ergeben, ergibt sich als:
P2 Q2 = [{VREF*SGN}* (ABS)* KDAe] F. 19
P2Q2 = VREF * SGN* ABS *(l + GAIN_ ERRORe) F. 20
P2Q2 = VREF* DATA *(l + GAIN_ ERRORe) F. 21
P2Q2 = DATA*VREF+DATA*VREF*GAIN_ERRORe F. 22
[{VREFI * SGNl} * (ABSl) * KDAlel
PSUM202 = F.23
+[{VREF2 * SGN2} * (ABS) * KDA2e]
94 G 3 7 2 9
16
PSUM2Q2 = DATAl*VREFl+DATA2*VREF2
PSUM2Q2 = DATAl*VREFl+DATA2*VREF2
+ DATAl*VREFl*GAIN_ERRORle F.24
+ DATA2 *VREF2 *GAIN_ERR0R2 e
Der Vergleich der 4Q-Schaltung mit der 2Q2-Schaltung kann
sich formelmäßig wie folgt zeigen:
PSUM4Q = DATAl*VREF1+DATA2*VREF2
+ DATAl *VREF1*GAIN_ERROR1+DATA2*VREF2*GAIN_ERROR2 F.25
+ VREFl*GAIN_ERROR1+ VREF2*GAIN_ERROR2
PSUM4Q
= DATA*VREFl*(l+GAIN_ERRORl)+DATA2 *VREF2 *(1+GAIN_ERROR2) F.2
+ VREFl*GAIN_ERROR1+ VREF2*GAIN_ERROR2
PSUM4Q = DATAl*VREF1*KDA1+DATA2*VREF2*KDA2
+ VREFl*GAIN ERRORl+VREF2*GAIN ERR0R2
PSUM2Q2 = DATAl*VREFl+DATA2*VREF2 F.28
+ DATAl* VREFl *GAIN_ERRORle+DATA2*VREF2*GAIN_ERROR2e
0 PSUM2Q2
= DATAl*VREF1* (l+GAIN_ERRORle)+DATA2*VREF2* (l+GAIN_ERR0R2e) F.29
PSUMono = DATAl*VREFl*KDAle+DATA2*VREF2*KDA2e
AUZ F.30
Die überlicherweise verwendete 4Q-Schaltung erzeugt sowohl einen muliplikativen als auch einen additiven Fehler. Die
vorgeschlagene 2Q2-Schaltung erzeugt nur einen Fehler, nämlich einen multiplikativen Fehler. Hierin liegt ein wesentlicher
Vorteil dieser Schaltung.
0 Die Schaltung gemäß FIG 1 kann noch dadurch optimiert werden, daß auf die Operationsverstärker OPlIe und OPl2e verzichtet
wird und der Operationsverstärker OP2e mit seinem invertie-
94 G 3 7 2 e
renden Eingang direkt an die Signale IOUTl und IOUT2 der
Netzwerke NWIe und NW2e geschaltet wird und der nicht invertierende Eingang des Operationsverstärkers OP2e an den nicht invertierenden Ausgang der Netzwerke NWe und NWIe geschaltet ist. Die Rückkopplung des Operationsverstärkers OP2e erfolgt dann über den Rückkopplungswiederstand RFB2e. Ferner ist in der Darstellung gemäß FIG 2 noch angenommen, daß die beiden Digital-Analog-Wandler DAIe und DA2e zu einem Doppel-Digital-Analog-Wandler DDA zusammengefaßt sein, wobei derartige
Doppel-Digital-Analog-Wandler handelsübliche Gebilde sind.
Netzwerke NWIe und NW2e geschaltet wird und der nicht invertierende Eingang des Operationsverstärkers OP2e an den nicht invertierenden Ausgang der Netzwerke NWe und NWIe geschaltet ist. Die Rückkopplung des Operationsverstärkers OP2e erfolgt dann über den Rückkopplungswiederstand RFB2e. Ferner ist in der Darstellung gemäß FIG 2 noch angenommen, daß die beiden Digital-Analog-Wandler DAIe und DA2e zu einem Doppel-Digital-Analog-Wandler DDA zusammengefaßt sein, wobei derartige
Doppel-Digital-Analog-Wandler handelsübliche Gebilde sind.
Für die Fehlerparameter ergibt sich der in der fünften
Tabelle T.5 geschilderte Sachverhalt:
Tabelle T.5 geschilderte Sachverhalt:
| .,AR6I^AR7I | K31 = | 1 + | O, | 2 % | |
| K32-1 | " R61 ~ R71 | K32 = | 1 ± | 0, | 2 % |
| KR2R1= | + AR62+AR72 | KR2R1 | = 1 | ± | 1 % |
| KR2R1= | R62 ~ R72 | KR2R2 | = 1 | + | 1 % |
| KRFBl= | = 1±R2R_ERROR1 | KRFBl | = 1 | + | 1 % |
| KRFB2 = | = 1±R2R_ERROR2 | KRFB2 | = 1 | ± | 1 % |
| „ , ARFB2 | |||||
| RFB2 | |||||
| + ARFBl | |||||
| RFBl |
Die Schaltung gemäß FIG 2 kann in ihrem idealen Verhalten beschrieben
werden als:
PSUM2Q2 =
[{VREFI * SGl- VREFl * SGl} * (ABSl)]
+[{VREF2 * SG2 - VREF2 * SG2,} * (ABS2)]
+[{VREF2 * SG2 - VREF2 * SG2,} * (ABS2)]
F 31
94 6 3 7 2 9
Das reale Verhalten der Schaltung unter Berücksichtigung aller Verstärkungsfaktoren ergibt sich als:
[{VREFI * SGl - VREFl * SGl * K31} * (ABSl) * KR2R1 * KRFB2]
PSUM2Q2 = F. 32
+[{VREF2 * SG2 - VREF2 * SG2 * K3 2\ * (ABS2) * KR2R2 * KRFB2]
Das reale Verhalten der Schaltung unter Berücksichtigung des dominanten Fehlers ergibt sich als:
[{VREFI * SGNl} * ( ABSl) * KR2R1 * KRFB2]
PSUM202 = F.33
+[{VREF2 * SGN2} * (ABS2) * KR2R2 * KRFB2J
PSUM2Q2 = VREF1*SGN1*ABS1*KR2R1*KRFB2
+VREF2*SGN2*ABS2*KR2R2*KRFB2 F.34
PSUM2Q2 = VREF1*DATA1*KR2R1*KRFB2
+ VREF2*DATA2*KR2R1*KRFB2 F. 35
+ VREF2*DATA2*KR2R1*KRFB2 F. 35
PSUM2Q2 = (VREF1*DATA1*KR2R1+VREF2*DATA2*KR2R2)*KRFB2
Ein Vergleich der vorgenannten Schaltungsanordnung mit der letztgenannten optimierten Schaltungsanordnung gibt dabei
0 folgendes:
PSUM2Q2 = DATAl*VREFl*KDAle+DATA2*VREF2*KDA2e F.37
Dabei kann für KDle ein Wert von 1 ± 2 % angenommen werden
und für KDA2e ein Wert von ebenfalls 1 ± 2 %.
Die im Zusammenhang mit FIG 2 vorgeschlagene optimierte Schaltung ergab:
PSUM2Q2 = (DATAl *VREF1*KR2R1+DATA2*VREF2*KR2R2)*KRFB2 F.38
94(3
KR2R1
Mit = 1±1% und KRFB2 ebenfalls 1 ± 1 %.
KR2R2
In der vorgenannten verwendeten Schaltungsanordnung kann die Gewichtung der beiden Summanden relativ zueinander um ca. 4 %
vom richtigen Wert abweichen. In der vorgeschlagenen optimierten Verstärkeranordnung kann die Gewichtung der beiden
Summanden relativ zueinander um ca 1 % vom richtigen Wert abweichen.
Zusammenfassend kann also darauf hingewiesen werden, daß von
der in FIG 3 vorgestellten üblichen Schaltung ein Fehler entsprechend der Formel F.10 ausgelöst wird. Die naheliegende
Schaltung gemäß FIG 5 ergibt einen Fehler, wie er in der Formel F.12 angegeben ist. Das bedeutet, bei einem GAIN-ERROR
eines 8-bit-Digital-Analog-Wandlers wird ein relativ beträchtlicher
Fehler einer 4-Quadrantenmultiplikation erzeugt, der sich bei typischen Bauelementen bei der Summierung zweier
Produkte zu einem Fehler von etwa 4 % summiert.
0 Wenn aus Kostengründen keine Digital-Analog-Wandler mit
höherer Genauigkeit oder größerer Auflösung eingesetzt werden soll, müßte der GAIN_ERROR-Fehler abgeglichen werden. Ein
derartiger Abgleich ist jedoch kostenaufwendig und bei Verwendung herkömmlicher Potentiometer nicht beliebig temperaturstabil.
Der Erfinder hat nun folgendes erkannt. In der Summe zweier Produkte wirkt in der GAIN_ERROR von Digital-Analog-Wandlern
zwei Wegen.
Erstens: Die 4-Quadrantenmultiplikation der üblichen Form erfordert die Subtraktion des binären Offsets in einem
nachgeschalteten Operationsverstärker. In Folge des GAIN_ERRORs ist eine genau Subtraktion des binären Offsets
unmöglich.
94 6 3 7 2 9
Zweitens: Durch die voneinander verschiedenen GAIN_ERRORs der
beiden Digital-Analog-Wandler ist genaue Summation der Produkte unmöglich.
Die beiden Fehler werden durch die gemäß der Erfindung vorgeschlagenen
Schaltungen in zwei Schritten verkleinert:
Erstens: Die üblicherweise verwendete 4-Quadrantenmultiplikation
wird durch eine 2-Quadrantenmultiplikation mit dem Betrag der digitalen Größe in einem Digital-Analog-Wandler und
eine 2-Quadrantenmultiplikation mit dem Vorzeichen der digitalen Größe in einem vorgeschalteten Inverter mit Multiplexer
ersetzt. Die Figuren 6 und 1 beschreiben die vorgeschlagene
Schaltung. In Zusammenhang mit den Formeln F.25 bis F.3 0
werden diese Schaltungen verglichen. Die dabei resultierende 2Q2-Schaltung hat folgenden Vorteil:
Die aus dem Stand der Technik übliche 4Q-Schaltung erzeugt multiplikative und additive Fehler. Die vorgeschlagene 2Q2-0
Schaltung erzeugt nur additive Fehler. Dadurch wird die Anwendung des zweiten Schrittes möglich.
Die Summe zweier Produkte wird mit einem Doppel-Digital-Analogwandler
in der vorgeschlagenen 2Q2-Schaltung gebildet, wie dies im Zusammenhang mit FIG 2 geschildert wird. Zur Strom-Spannungs-Wandlung
am Ausgang der beiden Digital-Analog-Wandler und zur Summation wird jedoch anders als bei der zunächst
vorgestellten Schaltung nur ein einziger gemeinsamer Operationsverstärker verwendet. Die Vorteile zwischen beiden
Schaltungsvarianten werden durch die Formeln F.37 und F.38
miteinander verglichen. Bei der Schaltung gemäß FIGl beeinflussen die Verstärkungsfaktoren der beiden Digital-Analog-Wandler
die Produkte so, daß sich diese Fehler in der gebildeten Summe addieren. Bei der gemäß FIG 2 vorgeschlagenen
Schaltung beeinflussen nur die Verstärkungsfehler der R-R2-Netzwerke der beiden Digital-Analog-Wandler die Produkte
94 G 3 7 29
so, daß sich diese Fehler in der gebildeten Summe addieren, Die R-2R-Netzwerke sind bei typischen 8 bit-Digital-Analog-Wandlern
so abgeglichen, daß sie sich nur um ± 1 % unterscheiden. Die Fehler der Rückführwiderstände der beiden
Digital-Analog-Wandler beeinflußt die Summe nur als Normierungsfaktor;
er verändert die Gewichtung der Summe nicht.
Claims (7)
1. Schaltung zur Bildung eines analogen Ausgangssignals entsprechend
der Summe zweier Signale, die jeweils durch das vorzeichenrichtige Produkt zweier zugeordneter Eingangssignale
gebildet sind, wobei die Produktbildung jeweils mit Hilfe einer Digital-Analog-Wandlerstufe erfolgt, der das eine Eingangssignal
als Datenwort und das andere Eingangssignal als Referenzspannungssignal zugeleitet wird, wobei an der jeweiligen
Digital-Analog-Wandlerstufe ein Produktsignal und gegebenenfalls ein dazu inverses Produktsignal abgreifbar ist und
wobei in einer Summierschaltung aus den Produktsignalen das
Ausgangssignal der Schaltung gebildet wird, dadurch
gekennzeichnet , daß nur der jeweilige Absolutwert (ABS (DATAl,ABS(DATA2))des jeweiligen Datenworts
(DATAl,DATA2) direkt auf die zugeordnete Digital-Analog-Wandlerstuf
e (DAIe,DA2e,DDA) geschaltet wird und daß der jeweils
zugeordnete Vorzeichenwert (SG{DATAl,SG(DATA2) bei einem
positiven Wert das jeweilige Referenzspannungssignal (VREF) direkt an die jeweilige Digital-Analog-Wandlerstufe (DAIe,
DA2e,DDA) durchschaltet und bei einem negativen Wert das jeweilige Referenzspannungssignal (VREF) invertiert an die
jeweilige Digital-Analog-Wandlerstufe (DAIe,DA2e,DDA) durchschaltet.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Inversion der Referenzspannungssignale
(VREF) über einen jeweils dazu vorgesehenen Operationsverstärker (OP31e,OP32e) erfolgt.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet
, daß das Ausgangssignal des jeweiligen Operationsverstärkers (OP31e,OP32e) oder das unveränderte
Referenzspannungssignal (VREF) über eine durch ein dem jeweiligen
Vorzeichenwert entsprechendes Signal angesteuerte MuI-
94 G 3 7 2,9
tiplexerschaltung (MUXIl,MUX12) an die jeweilige Digital-Analog-Wandlerstufe
(DAIe,DA2e,DDA) geschaltet wird.
4. Schaltung nach Anspruch 1, 2 oder 3, wobei das jeweilige Produktsignal in Form eines nicht invertierten und eines invertierten
Ausgangsstromes ausgebbar ist und wobei an den Ausgang für den nicht invertierten Ausgangsstrom ein Rückkopplungswiderstand
geschaltet ist, dadurch gekennzeichnet , daß jeder Digital-Analog-Wandlerstufe
(DAIe,DA2e) jeweils ein nachgeschalteter Operationsverstärker
{OPlle,OP12e) beigeordnet ist, dessen invertierendem
Eingang der Ausgang für den nicht invertierten jeweiligen Ausgangssstom zugeschaltet ist, dessen nicht invertierendem
Eingang der Ausgang für den invertierten jeweiligen Ausgangsstrom und Massepotential zugeschaltet sind, wobei der Ausgang
des jeweils nachgeschalteten Operationsverstärkers (OPlle, OPl2e) zum einen an den jeweiligen Rückkopplungswiderstand,
zum anderen an einen die Spannungen an den Ausgängen der nachgeschalteten Operationsverstärker (OPlle,OPl2e) addierende
Verarbeitungsstufe (OP2e) geschaltet ist.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet , daß die nachgeschaltete Verarbeitungsstufe
ebenfalls durch einen weiteren Operationsverstärker (OP2e) gebildet ist.
6. Schaltung nach Anspruch 1, 2 oder 3, wobei das jeweilige Produktsignal in Form eines nicht invertierten und eines invertierten
Ausgangsstromes ausgebbar ist und wobei an den Ausgang für den nicht invertierten Ausgangsstrom ein Rückkopplungswiderstand
geschaltet ist, dadurch gekennzeichnet , daß beiden Digital-Analog-Wandlerstufen
(DDA) ein einziger Operationsverstärker (OP2e) nachgeschaltet ist, dessen invertierender Eingang an die
nicht invertierenden Ausgänge der beiden Analog-Digital-Wandlerstufen
(DDA) geschaltet ist und dessen nicht inver-
948 37 28
tierender Eingang an die invertierenden Ausgänge der beiden Analog-Digital-Wandlerstufen (DDA) sowie an Bezugspotential
geschaltet ist und daß der Ausgang dieses Operationsverstärkers (OP2e) an dem das Ausgangssignal der Schaltung ansteht,
auch an den Rückkopplungswiderstand (RFB2e) einer der Analog-Digital-Wandlerstufen
geschaltet ist.
7. Schaltung nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß beide Analog-Digital-Wandlerstufen in einem einzigen Baustein (DDA) vereinigt
sind.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE9419712U DE9419712U1 (de) | 1994-12-08 | 1994-12-08 | Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier Signale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE9419712U DE9419712U1 (de) | 1994-12-08 | 1994-12-08 | Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier Signale |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE9419712U1 true DE9419712U1 (de) | 1995-01-26 |
Family
ID=6917176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE9419712U Expired - Lifetime DE9419712U1 (de) | 1994-12-08 | 1994-12-08 | Schaltung zur Bildung eines analogen Ausgangssignals entsprechend der Summe zweier Signale |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE9419712U1 (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19716314A1 (de) * | 1997-04-18 | 1998-10-22 | Alsthom Cge Alcatel | Verfahren und Vorrichtung zur Addition von als Abtastwerte vorliegenden Signalen |
-
1994
- 1994-12-08 DE DE9419712U patent/DE9419712U1/de not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19716314A1 (de) * | 1997-04-18 | 1998-10-22 | Alsthom Cge Alcatel | Verfahren und Vorrichtung zur Addition von als Abtastwerte vorliegenden Signalen |
| US6272181B1 (en) | 1997-04-18 | 2001-08-07 | Alcatel | Method and device for the aggregation of signals from sampling values |
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