DE69924016T2

DE69924016T2 - Flexibler cdma kombinierer

Info

Publication number: DE69924016T2
Application number: DE69924016T
Authority: DE
Inventors: Ralf-Dieter Kukla; Bernd Dotterweich
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1998-12-18
Filing date: 1999-12-16
Publication date: 2006-04-06
Anticipated expiration: 2019-12-17
Also published as: AR021939A1; DE69924016D1

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Kombinationseinheit zum Kombinieren digitaler Datenproben von einer vorbestimmten Anzahl von Eingängen zu einer vorbestimmten Anzahl von Ausgängen, beispielsweise von einer vorbestimmten Anzahl von Kanälen auf eine vorbestimmte Anzahl von Trägern eines digitalen Kommunikationssystems.
In Telekommunikationssystemen kann eine große Anzahl von Kanälen, z.B. Benutzerkanäle, die Sprach- oder Datensignale enthalten, zusammen über das gleiche Übertragungsmedium, beispielsweise über das gleiche Funkfrequenzband übertragen werden. Eine Vielfalt von Zugriffsschemata zum Platzieren der Daten der Benutzerkanäle auf dem Übertragungsmedium ist bekannt. Eine Klasse von Übertragungsschemata überträt eine Mehrzahl unterschiedlicher Benutzerkanäle, z.B. in einem Funkfrequenzband, gleichzeitig auf eine derartige Weise, dass sie in der Zeitdomäne wie auch in der Frequenzdomäne überlappen. Ein altbekanntes Zugriffsschema dieser Klasse ist das CDMA (Code Division Multiple Access, Codeteilungs-Mehrfachszugriff)-Schema.
Obwohl die Erfindung nicht auf das CDMA-Schema beschränkt ist und in jedweden digitalen Kommunikationssystemen verwendet werden kann, wo eine Anzahl von digitalen Datenproben von einer vorbestimmten Anzahl von Eingängen (z.B. Benutzerkanäle oder einer bestimmten Art von hinzugefügten Kanälen) flexibel auf eine vorbestimmte Anzahl von Ausgängen (z.B. Trägern) kombiniert werden muss, betrifft die Erfindung insbesondere eine flexible CDMA-Kombinationseinheit, wobei digitale Datenproben durch gewichtete Chips dargestellt werden, die in einer Basisstation eines CDMA-Funkkommunikationssystems erzeugt werden.
Hintergrund der Erfindung
1 zeigt ein typisches Blockdiagramm eines herkömmlichen Basisband-CMDA-Senders in einer CDMA-Basissendeempfängerstation BTS. Daten auf einer Mehrzahl von Benutzerkanälen ch-1, ch-2, ..., ch-n werden in einen Kanalcodierer 1 eingegeben. Neben einem Kanalcodieren selbst kann der Kanalcodierer 1 eine QPSK-Modulation, eine Zeitausrichtung der Benutzerdaten, etc. durchführen. Der Kanalcodierer 1 gibt einen möglicherweise komplexwertigen Ausgangsdatensymbolstrom (ODSS) aus, der in eine Streu/Energiegewichtungseinheit 2 eingegeben wird, die Streucodes und Energiegewichte für die einzelnen Kanäle empfängt. Jeder Benutzerkanal wird mit einem spezifischen Streucode gestreut, und nach einem Streuen jedes Kanals wird Energie gewichtet, bevor sämtliche Kanäle φ1, φ2, ... φ_n zu einer Kombinationseinheit 3 ausgegeben werden, wo sie kombiniert werden. Es sei darauf hingewiesen, dass sich φ1, φ2, ... φ_n auf Real- und Imaginärteile der komplexwertigen Kanäle beziehen können. Die Ausgänge der Streu/Energiegewichtungseinheit 2 sind Sätze gewichteter Chips, die bei einer Chiprate CLK ausgegeben werden. Das heißt, dass innerhalb jeder Periode t₀–t₁, t₁–t₂, ... t_k-1–t_k ein einzelnes gewichtetes Chip jedes Kanals parallel ausgegeben wird. Jedes gewichtete Chip enthält eine vorbestimmte Anzahl von Bits, d.h. weist jede digitale Datenprobe eine vorbestimmte Bitbreite (nachstehend als ein Bit bezeichnet) aufgrund einer Energiegewichtung auf.
In einem CDMA-Kommunikationssystem ist ein (geographisches) Gebiet in mehrere Bereiche geteilt, die als Sektoren bezeichnet werden. In jedem Sektor werden zumindest einer und möglicherweise mehrere Träger verwendet, wobei jeder Träger ein bestimmtes Frequenzband darstellt. Innerhalb jedes Sektors kann der Träger eine unterschiedliche Anzahl von Kanälen aufweisen. In der folgenden Beschreibung stellt der Ausdruck "Sektor-Träger" grundsätzlich eine Kombination eines bestimmten Sektors mit einem bestimmten Träger (Frequenzband) dar. Die Aufgabe der Kombinationseinheit 3 besteht darin, die Daten sämtlicher Kanäle zu kombinieren, die in einen spezifischen Sektor und auf einen spezifischen Träger übertragen werden müssen. Somit ist die Kombinationseinheit 3 im wesentlichen ein Addierer, der diskrete Momentanwerte sämtlicher Kanäle, die zu einem gegebenen Sektor-Träger gehören, aufaddiert. Wie in 1 angezeigt, können m-Sektor-Träger sc-1, sc-2, ... sc-m vorhanden sein.
Typischerweise ist in einem CDMA-Sender die Anzahl von Kanälen, die für jeden Sektor-Träger hinzuzufügen ist, durch die Hardware-Implementierung festgelegt. Da eine getrennte (aber identische) Kombinationseinheit-Hardware für jeden Sektor-Träger verwendet verwendet wird, führt dies zu einer ungleichen Anzahl von Kanälen auf jedem Sektor-Träger einer Basis-Sendeempfängerstation BTS. Andererseits ist im Widerspruch zu dieser festgelegten gleichen Anzahl von Kanälen der Netzbetreiber eines CDMA-Systems in der Praxis mit einer unterschiedlichen Last in jedem der Sektor-Träger konfrontiert. Deswegen würde es der Netzbetreiber wünschen, eine variable Anzahl von Benutzerkanälen für jeden Sektor-Träger zu konfigurieren. Beispielsweise erfordert eine Basis-Sendeempfängerstation BTS an einer Autobahn eine höhere Anzahl von Benutzerkanälen in den Sektoren, die diese Autobahn abdecken, wohingegen andere Sektoren (die beispielsweise ländliche oder Gebirgs-Gebiete abdecken) nur wenige Benutzerkanäle handhaben müssen. Überdies kann sich die Last der einzelnen Sektoren auch mit der Zeit ändern, z.B. während Stoßzeiten, der Feriensaison oder Fachmessen.
Somit impliziert, indem eine festgelegte Anzahl von Kanälen pro Sektor-Träger vorhanden ist, dies, dass der Netzbetreiber immer eine hohe Anzahl von Benutzerkanälen für sämtliche Sektor-Träger bereitstellen muss ungeachtet dessen, ob sie tatsächlich zu einem bestimmten Zeitpunkt erforderlich sind oder nicht.
Somit ist es wünschenswert, den Netzbetreiber mit einer flexiblen Kombinationseinheit zu versehen, die es zulässt, dass der Netzbetreiber die Anzahl von verfügbaren Kanälen pro Sektor-Träger gemäß der Lastzustände in dem System maßschneidert. Mit der flexiblen Kombinationseinheit könnte der Netzbetreiber eine standardisierte Basis-Sendeempfängerstation BTS kaufen, die die Fähigkeit hat, eine bestimmte Gesamtanzahl von Kanälen zu verarbeiten, und könnte die Basis-Sendeempfängerstation BTS an die tatsächliche Verteilung von Kanälen über den Sektor-Trägeren anpassen, ohne Ressourcen zu verschwenden. Die flexible Kombinationseinheit könnte auch dem Zulieferer Vorteile bringen mit geringeren Kosten zum Anpassen seiner Ausrüstung an die Bedürfnisse des Kunden.
Lösungen nach dem Stand der Technik
Wenn die Anzahl von in einen spezifischen Sektor-Träger zu kombinierenden Kanäle festgelegt ist und sich mit der Zeit nicht ändert, kann eine Kombinationseinheit, wie sie in 2-1 und mit dem Bezugszeichen 3-1 bezeichnet ist, verwendet werden. In dieser Kombinationseinheit 3-1 sind die Kanäle φ₁, φ₂, φ₃, φ₄ nicht variabel in den Sektor-Träger sc-1 kombiniert, und die Kanäle φ_n-3, φ_n-2, φ_n-1 φ_n sind in den Sektor-Träger sc-m kombiniert. Die Kanäle sind jeweils in Paaren in den Addierern ADD1 addiert und in Zwischen-Flip-Flops FF1 gespeichert, woraufhin die jeweiligen Ausgänge durch einen Addierer ADD2 addiert werden und der Ausgang des Addierers ADD2 in einem weiteren Zwischen-Flip-Flop FF2 gespeichert wird. Dieser Typ einer Schaltung muss für jeden der m-Sektor-Träger bereitgestellt werden. Für das Beispiel in 2-1, wo 4 Kanäle pro Sektor-Träger kombiniert werden, ist n (Gesamtanzahl von Kanälen) gleich m·4 (m: Anzahl von Sektor-Trägern). Die Kombinationseinheit 3-1 in 2-1 weist den Nachteil auf, dass die Kanäle nicht variabel in Sektor-Träger kombiniert sind, und dass die Kombinationseinheit 3-1 überdies eine ziemlich teure Hardware benötigt, da die jeweiligen Schaltungen m-Mal bereitgestellt werden müssen.
2-2 zeigt eine Kombinationseinheit 3-2, die es zulässt, die Hardware-Komplexität zu verringern. Eine derartige Kombinationseinheit ist in der EP 98 121 518.9 beschrieben, die den Oberbegriff des Anspruchs 1 zeigt und von dem gleichen Anmelder wie die vorliegende Anmeldung eingereicht ist. Im Wesentlichen umfasst die Kombinationseinheit 3-2 in 2-2 m Addierer ADD5, m Flip-Flops FF5 und m Flip-Flops FF6. Die Ausgänge der Flip-Flops FF5 sind jeweils mit dem Eingang des Addierers ADD5 gekoppelt, der auch den Ausgang eines jeweiligen Multiplexers MUX empfängt, der auch m-Mal bereitgestellt ist. Wenn in 2-2, ähnlich wie in 2-1, wieder 4 Kanäle (wie etwa φ₁, φ₂, φ₃, φ₄ oder φ_n-3, φ_n-2, φ_n-1, φ_n) in jeden Sektor durch Träger zu kombinieren sind, dann müssen der jeweilige Addierer ADD5 und der jeweilige Multiplexer MUX bei dem Vierfachen der Chiprate CLK betrieben werden, um ein gewichtetes Chip jedes der jeweiligen vier Kanäle in einer einzelnen Chipperiode 1/CLK hinzuzufügen. Der begrenzende Faktor in 2-2 ist somit die maximale Betriebsfrequenz des Addierers.
Die Kombinationseinheit 3-2 der 2-2 stellt mehr Flexibilität als die Kombinationseinheit 3-1 bereit, da zum Kombinieren von z.B. 8 anstelle von 4 Kanälen pro Sektor-Träger der Addierer ADD5 bei der doppelten Rate (d.h. 8·CLK) arbeiten könnte, und der MUX mit 8 anstelle von 4 Eingängen versehen werden könnte, während in der Kombinationseinheit 3-1 eine weitere hierarchische Addiererstufe notwendig wäre. Jedoch verbleibt das Flexibilitätsproblem, d.h. dass z.B. φ₁ nur für den Ausgang sc-1 verwendet werden kann, das gleiche.
2-3 zeigt eine Kombinationseinheit 3-3, die die Flexibilität erhöht. Die Schaltung in 2-3 ist eine Modifikation der Schaltung, die in 2-1 gezeigt ist. In 2-3 umfasst die Kombinationseinheit 3-3 eine Anzahl von Multiplexern MUX an jedem Eingang des jeweiligen Addierers ADD3. Für jeden Sektor-Träger, beispielsweise den Sektor-Träger sc-1, sind der Addierer ADD3 und das Flip-Flop FF3 n/2-Mal bereitgestellt, und der Multiplexer MUX ist n-Mal bereitgestellt. Ein Steuersignal sel wird an die einzelnen Multiplexer MUX angelegt, um das Addieren vorbestimmter der n-Kanäle in einen einzelnen Sektor-Träger zuzulassen. Wenn bestimmte Kanäle für einen Sektor-Träger nicht konfiguriert sind, werden sie von dem Signal sel, das an den Multiplexer angelegt ist, auf 0 gesetzt. Während die Schaltung in 2-3 wesentlich flexibler als diejenige in 2-2 ist, da es die Kombinationseinheit 3-3 zulässt, jedweden Eingangsbenutzerkanal in jedweden Sektor-Träger zu kombinieren, ist eine umfangreiche Hardware erforderlich, um die Schaltung zu verwirklichen.
Die GB 2 295 527 A betrifft eine Rake-Kombinations/Entstreuvorrichtung. Reelle und imaginäre Datenproben werden parallel von Schieberegistern bitweise in einen Satz von Registern eingegeben, die jeweils für die reellen und imaginären Datenproben bereitgestellt sind. An dem Ausgang jedes Satzes von Registern ist ein Addierer/Subtrahierer-Raum gemeinsam für sämtliche Register bereitgestellt. Zwei Schalter führen jeweils die addierten/subtrahierten Datenproben einer Akkumulatoreinrichtung zu, die zum Ausführen eines Anpassfilterbetriebs bereitgestellt ist. Somit wird ein Satz von n-bits von n-Eingängen, die in n-Registern gespeichert sind, in m Bitpositionen in dem jeweiligen Akkumulator kombiniert.
Zusammenfassung der Erfindung
Wie oben stehend erklärt, besteht der Nachteil der Kombinationseinheit 3-1 in 2-1 darin, dass sie die gleiche maximale Anzahl von z.B. 4 Kanälen für einen jeweiligen Sektor-Träger bereitstellt. Überdies ist jeder Kanal nicht variabel einem spezifischen Sektor-Träger zugeordnet. Deswegen ist es beispielsweise nicht möglich, jedweden der Kanäle φ_n-3 ... φ_n einem Sektor-Träger außer dem sc-m zuzuführen. Somit bietet die Schaltung in 2-1 keine Flexibilität und die Hardware wird ineffizient verwendet. Die Kombinationseinheit 3-2 in 2-2 verwendet die Hardware effizienter aufgrund der Bereitstellung des Multiplexers MUX, aber sie weist immer noch keine Flexibilität auf, weil sie noch immer die gleiche Anzahl von z.B. 4 Kanälen für einen vorbestimmten Sektor-Träger bereitstellt und es nicht zulässt, die Kanäle einem beliebig ausgewählten Sektor-Träger zuzuführen. Während die Kombinationseinheit 3-3 die Flexibilität maximiert und es zulässt, jedweden Kanal in jedweden gewünschten Sektor-Träger zu kombinieren, ist die Hardware sehr umfangreich, um eine derartige Schaltung zu verwirklichen. Das heißt, dass Hardware verschwendet wird, weil manche der Addierer in bestimmten der Sektoren nicht benötigt werden. Wenn man berücksichtigt, dass eine typische Anzahl für n in einem CDMA-Funkkommunikationssystem n = 24 beträgt (überdies könnte bei einer praktischen Implementierung jeder der 24 Eingangskanäle in die Kombinationseinheit aus 32 voraddierten Kanälen ausgebildet sein, d.h. φ₁ = ch1 + ch2 + ... ch32; φ₂ = ch33 + ch34 + ... ch64 etc., wobei "ch" einen bestimmten Benutzerkanal bezeichnet) ist eine äußerst große Hardware-Anstrengung notwendig, um die Flexibilität bei einem Kanalkombinieren zu verwirklichen, wenn die Schaltung 3-3 in 2-3 verwendet wird.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Kombinationseinheit bereitzustellen, die eine vorbestimmte Anzahl von Benutzerkanälen in eine vorbestimmte Anzahl von Trägern ohne Verwendung komplizierter Hardware auf eine flexible Weise kombinieren kann.
Lösung der Aufgabe
Diese Aufgabe wird gemäß der Erfindung durch eine Kombinationseinheit zum Kombinieren digitaler Datenproben von einer vorbestimmten Anzahl n von Eingängen in eine vorbestimmte Anzahl n von Ausgängen gelöst, wobei die digitalen Datenproben eine vorbestimmte Bitbreite aufweisen und parallel an der Kombinationseinheit als Datensätze, die jeweils aus einer Datenproben für jeden Eingang bestehen, bei einer vorbestimmten gemeinsamen Taktrate CLK ankommen, einschließend eine Mehrzahl von k und Verarbeitungseinheiten SU₁, SU₂, ...., SU_i-1, SU_i, ..., Su_k, die jeweils ein Eingangsregister zum Herab-Abtasten und Speichern ankommender Datensätze bei einer Taktrate von CLK/k umfassen; und eine Multiplexier/Addiereinrichtung der Datensätze, die in den Eingangsregistern gespeichert sind, und zum Ausgeben, bei der Taktrate von CLK/k für jeden der m Ausgänge, einer Datenprobe, die jeweils durch eine Addition vorbestimmter der gespeicherten Datenproben gebildet ist; und eine Auswahleinheit zum zyklischen Auswählen, bei der gemeinsamen Taktrate CLK, von der Multiplexier/Addiereinrichtung der Unterverarbeitungseinheiten, eines jeweiligen Ausgangsdatensatzes, der aus den m addierten Datenproben besteht; und wobei die Abtastphase des Eingangsregisters der Unterverarbeitungseinheit SU_i um 1/CLK bezüglich der Abtastphase des Eingangsregisters der Unterverarbeitungseinheiten SU_i-1 verzögert ist, wobei i in dem Bereich von 2, ..., K ist.
Eine derartige Kombinationseinheit stellt zwei Arten einer Flexibilität bereit, es kann nämlich jeder Eingangskanal jeden Ausgang erreichen und die Anzahl von Eingangskanälen, die in einen Ausgang zu kombinieren sind, kann von Ausgang zu Ausgang variabel sein. Die grundlegende Idee der Erfindung besteht darin, eine Mehrzahl von Unterverarbeitungseinheiten bereitzustellen, wobei jede mit einem jeweiligen Satz von Datenproben bei jeder k-ten Chipperiode versehen ist, d.h. bei einer Rate von CLK/k. In den Unterverarbeitungseinheiten wird die Auswahl und das Addieren bei einer Überabtastrate ausgeführt, die höher als die Chiprate ist. Der Ausgang jeder Unterverarbeitungseinheit ist ein herab-abgetastetes Zwischenergebnis für die Ausgänge (Sektor-Träger) 1 bis m. Die Auswahleinheit liest diese Zwischenergebnisse aus und verschachtelt sie, um ein Ergebnis bei der Chiprate CLK zu bilden.
Deswegen besteht, anstelle eines Bereitstellens einer großen Anzahl von Multiplexern, wie in 2-3, das grundliegende Konzept der Erfindung darin, Unterverarbeitungseinheiten k-mal bereitzustellen, während die Verarbeitungsrate in den Unterverarbeitungseinheiten erhöht ist. Deswegen wird die Flexibilität aufrechterhalten und die Hardware-Komplexität wird minimiert. Somit können die Hardware-Kosten verringert werden.
Vorteilhafte Ausführungsformen
Jeder Addierer in der Unterverarbeitungseinheit kann vorzugsweise ein erstes Addiererregister, das Proben aufnimmt, die von dem Multiplexer bei der Taktrate OS·CLK ausgewählt werden, und eine Additionseinheit umfassen, die als Eingänge einen Ausgang von dem ersten Addiererregister und einen Ausgang von einem Addierer-Multiplexer empfängt und addierte Proben der Eingänge zu einem zweiten Addiererregister ausgibt, das die addierten Proben bei der Taktrate von OS·CLK aufnimmt, wobei der Addierer-Multiplexer als Eingänge einen Ausgang von dem zweiten Addiererregister und ein digitales "0"-Signal empfängt, ähnlich wie der Addierer, der in 2-2 gezeigt ist.
Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen gelistet. Nachstehend wird die Erfindung unter Bezugnahme auf ihre vorteilhaften Ausführungsformen beschrieben. Es sei jedoch darauf hingewiesen, dass die Lehren, wie sie in der Beschreibung offenbart sind, nicht auf die spezifische Ausführungsform beschränkt ist, die gegenwärtig als der beste Weg der Erfindung angesehen wird.
Kurze Beschreibung der Zeichnungen
In den Zeichnungen zeigen:
1 ein Prinzipblockdiagramm eines Basisband-CDMA-Senders;
2-1 ein erstes Beispiel einer CDMA-Kombinationseinheit gemäß dem Stand der Technik;
2-2 ein zweites Beispiel einer CDMA-Kombinationseinheit gemäß dem Stand der Technik;
2-3 ein drittes Beispiel einer CDMA-Kombinationseinheit gemäß dem Stand der Technik;
3 ein Prinzipübersichtsdiagramm zum Erläutern des Prinzips der Erfindung;
4 eine Ausführungsform der Unterverarbeitungseinheit Sk, die in 3 gezeigt ist, zusammen mit der Eingabeeinrichtung IM, der Ausgabeeinrichtung OM und der Auswahleinheit M3; und
5 die Kombinationseinheit der 3, wobei eine konkrete Schaltungskonfiguration für jede der Unterverarbeitungseinheiten S1, S2 zusammen mit einer Steuerlogik CL gezeigt ist;
6 ein Funktionsblockdiagramm eines RAKE-Empfängers; und
7 ein Funktionsblockdiagramm eines RAKE-Empfängers unter Verwendung einer Kombinationstechnik gemäß der Erfindung.
Es sei darauf hingewiesen, dass in den Zeichnungen die gleichen Bezugszeichen durchgehend die gleichen oder ähnliche Teile bezeichnen. Nachstehend wird das Prinzip der Erfindung unter Bezugnahme auf 3 beschrieben werden.
Prinzip der Erfindung
3 zeigt ein Prinzipblockdiagramm einer Kombinationseinheit CMB, die gemäß den Prinzipien der Erfindung arbeitet. Es sei darauf hingewiesen, dass sich 3 und die folgenden Figuren auf ein CDMA-Kommunikationssystem beziehen, wobei die digitalen Datenproben jeweils gewichtete Chips sind, die aus einer Streu/Energiegewichtungseinheit 2 ausgegeben werden, wie in 1 gezeigt. Jedoch kann die Erfindung auf jedwede andere Anwendung (z.B. in einem RAKE-Empfänger) angewandt werden, wobei digitale Datenproben von einer Mehrzahl von Eingängen in eine Anzahl von Ausgängen auf eine sehr flexible Weise zu kombinieren sind.
Wie in 3 gezeigt, kommen digitale Datenproben wie etwa gewichtete Chips (jeder Satz weist eine vorbestimmte Bitbreite auf, wie untenstehend erläutert, parallel an der Kombinationseinheit CMB an. In 3 bezeichnet ein "Satz gewichteter Chips" die Proben, die z.B. zwischen t₀ und t₁ ankommen. Somit besteht ein Satz gewichteter Chips exakt aus m gewichteten Chips, d.h. einem Chip pro Kanal. Wie unter Bezugnahme auf 1 erläutert, kommen die digitalen Datenproben gewichteter Chips bei einer vorbestimmten gemeinsamen Abtastrate (Chiprate) CLK an. Es ist zu verstehen, dass in dem CDMA-System jeder gewichteter Chip aus einer vorbestimmten Anzahl von Bits besteht. Die Sätze gewichteter Chips werden auf eine spezifische Weise an Unterverarbeitungseinheiten SU1, SU2 ..., Suk bei der Chiprate angelegt. Insgesamt sind k Unterverarbeitungseinheiten SU1, SU2 ..., SUk vorhanden, und eine Auswahleinheit M3 ist für sämtliche Unterverarbeitungseinheiten bereitgestellt. Wie mit dem Block "out" auf der rechten Seite der Auswahleinheit M3 angezeigt, sind der Ausgang "out" aus der Kombinationseinheit CMB m addierte (kombinierte) gewichtete Chips für m Sektor-Träger. Der Ausgang aus der Auswahleinheit M3 weist auch eine Rate gleich der Chiprate auf.
Während in 3 jeder kleine quadratische Kasten in dem Block "in" auf der linken Seite einem gewichteten Chip jedes Kanals entspricht, entsprechen die kleinen quadratischen Kästen in dem Block "out" auf der rechten Seite der Auswahleinheit M3 addierten Datenproben, d.h. einer vorbestimmten Anzahl digitaler Datenproben, d.h. einer vorbestimmten Anzahl von Kanälen, ist für jeden Sektor-Träger bei jeder Ausgangstaktperiode 1/CLK addiert worden. Obwohl die Schraffierung, die in den quadratischen Kästen auf der linken Seite und den quadratischen Kästen auf der rechten Seite verwendet ist, die gleiche ist, ist zu verstehen, dass die Kästen auf der rechten Seite addierten gewichteten Chips entsprechen, wohingegen die Kästen auf der linken Seite einem einzelnen gewichteten Chip pro Kanal entsprechen.
Wie mit dem Pfeil auf der rechten Seite der Unterverarbeitungseinheit SU1 angezeigt, berechnet die Unterverarbeitungseinheit die Kombination digitaler Datenproben für m Sektor-Träger. Das heißt, das im Gegensatz zu den Kombinationseinheiten nach dem Stand der Technik, wie in 2-1, 2-2 und 2-3 gezeigt sind, in der erfinderischen Kombinationseinheit in 3 keine Hardware (oder gar Teile einer Hardware) spezifisch einem bestimmten Sektor-Träger zugewiesen sind. Jedoch ist eine Hardware-Unterverarbeitungseinheit vorhanden, die Ausgangswerte (addierte digitale Datenproben) für sämtliche Sektor-Träger berechnet. Da eine derartige Unterverarbeitungseinheit nicht sämtliche Ergebnisse bei der Chiprate erzeugen kann, werden k Unterverarbeitungseinheiten, die auf herab-abgetasteten Eingangssequenzen arbeiten, derart verwendet, dass mehr Zeit gewonnen wird, um die Ergebnisse für sämtliche Sektor-Träger innerhalb einer Unterverarbeitungseinheit sequentiell zu berechnen. Nachdem sämtliche m Ergebnisse innerhalb einer Unterverarbeitungseinheit für einen Satz gewichteter Chips berechnet worden sind, d.h. für einen Satz digitaler Datenproben, die von vorbestimmten Benutzerkanälen aufgenommen sind, schaltet die Auswahleinheit M3 durch sämtliche Ergebnisse, die dieser Unterverarbeitungseinheit entsprechen und gibt einen Satz von m Werten aus. Exakt eine Chipperiode später liest die Auswahleinheit M3 sämtliche Ergebnisse aus der nächsten Unterverarbeitungseinheit aus, beispielsweise der Unterverarbeitungseinheit SU2. Wie in dem Block "out" auf der rechten Seite der Auswahleinheit M3 gezeigt, besteht das Ergebnis darin, dass in der Chipperiode t_k–t_k+1 die Unterverarbeitungseinheit SU1 ihre Ergebnisse ausgibt, d.h. die addierten, gewichteten Chips für sämtliche m Sektor-Träger. Darauf folgt in der nächsten Chipperiode eine Ausgabe von der Unterverarbeitungseinheit SU2, und dies wird fortgesetzt, bis die Unterverarbeitungseinheit SUk ihre Ergebnisse in der Taktperiode, die mit t_2k-1 beginnt, ausgibt. Exakt an dem Ende eines Auslesens der Daten aus der Unterverarbeitungseinheit SUk ist es die Unterverarbeitungseinheit SU1, die ihren Auswahl- und Addierprozess für den nächsten Satz gewichteter Chips beendet hat, und deswegen wird in der Chipperiode, die mit t_2k beginnt, wieder die Unterverarbeitungseinheit SU1 ausgelesen.
Wie zuvor erläutert, muss die Verarbeitung deswegen auf k Unterverarbeitungseinheiten verteilt werden, die jedoch bei einer höheren (d.h. Überabtast-) Rate arbeiten müssen. Somit ist keine Unterverarbeitungseinheit einem spezifischen Kanal zugewiesen. Die Unterverarbeitungseinheiten SU1, SU2 ... SUk sind jeweils zum Kombinieren jeweiliger gewichteter Chips für sämtliche m Sektor-Träger bereitgestellt, und die Auswahleinheit M3 führt ein zyklisches Lesen der Unterverarbeitungseinheiten durch. Man kann sagen, dass jede Unterverarbeitungseinheit zugewiesen ist, Kanäle bei einer Rate k-Mal unterhalb der Chiprate zu kombinieren und Ausgänge für sämtliche Sektor-Träger bei dieser verringerten Rate zu erzeugen, d.h. SU1 für die Chipperioden t_k–t_k+1, t_2k–t_2k+1 etc., SU2 für die Chipperioden beginnend mit t_k+1, t_2k+1 etc.
Damit die Auswahleinheit M3 jeweils auf die jeweiligen Unterverarbeitungseinheiten SU1, Su2, ... SUk in der jeweiligen Chipperiode zugreifen oder diese auslesen kann, müssen die Unterverarbeitungseinheiten bei einer höheren Geschwindigkeit arbeiten derart, dass in dem schlimmsten Fall eine Unterverarbeitungseinheit in der Lage ist, m addierte gewichtete Chips pro k/CLK-Periode (d.h. nicht pro 1/CLK-Periode) zu erzeugen, die aus einer Addition gewichteter Chips von sämtlichen n-Kanälen herrührt.
Deswegen muss, wenn n die Anzahl von Kanälen bezeichnet und k die Anzahl von Unterverarbeitungseinheiten bezeichnet, dann eine Überabtastrate OS von OS = n/k für den Addierprozess innerhalb der Unterverarbeitungseinheit verwendet werden. Dies ist mit rechteckigen Kästen b₁₁, b₁₂, b₂, b₃ der Datensätze gezeigt, die oberhalb jeder Unterverarbeitungseinheit gezeigt sind. Das heißt, dass der jeweilige Satz gewichteter Chips k Chip Perioden erhalten werden muss, d.h. die Taktrate zum Eingeben und Halten neuer Daten in der Unterverarbeitungseinheit ist CLK/k, wenn CLK die Chiprate an dem Eingang bezeichnet. Da die Auswahleinheit M3 zyklisch Daten von k Unterverarbeitungseinheiten ausliest, ist es klar, dass die Unterverarbeitungseinheiten ihr Kombinieren (Addieren) von Datenwerten für m Eingangschips und n Sektor-Träger innerhalb k Chipperioden beenden müssen.
Das heißt, da jede Unterverarbeitungseinheit höchstens n gewichtete Chips bei einer Rate von CLK/k addieren muss (um m Ergebnisse zu berechnen), muss ihr Addierer bei n·CLK/, arbeiten, d.h. bei OS·CLK. Das heißt, dass nicht die Anzahl von Ergebnissen entscheidend ist, sonder die Gesamtzahl von Additionen, die für sämtliche Ergebnisse zusammen benötigt werden.
Beispielsweise wird innerhalb der Zeitperiode t₀–t_k die Addition und das Halten sämtlicher gewichteter Chips der leeren quadratischen Kästen in den Block b₁₁ ausgeführt. Nur k Chipperioden später muss der nächste Satz von Chips (vertikal schraffiertes b₁₂) in der Unterverarbeitungseinheit SU1 verarbeitet werden, da die k – 1 anderen Unterverarbeitungseinheiten das Addieren von Chips in den Chipperioden erledigen, die mit t₁–t_k-1 starten (links ... rechts schraffierte quadratische Kästen). Diese Verarbeitung wird von der Unterverarbeitungseinheit SU2 etc. bis zu der Chipperiode t_k-1 übernommen, in welcher die Daten von einer Unterverarbeitungseinheit SUk kombiniert werden. Deswegen zeigen die jeweiligen Blöcke b₁₁, b₁₂, b₂, b₃ jeweils an, dass die Eingangsdaten für k Pulse des Takts CLK gehalten werden. Es ist auch klar, dass aufgrund des sequentiellen Ankommens von Datensätzen zu Perioden t₀, t₁, t₂ ... t_k-1, der Start einer Verarbeitung in der Unterverarbeitungseinheit SU_i um exakt eine Chipperiode bezüglich der vorangehenden Unterverarbeitungseinheit SU_i-1 verzögert ist.
Wie mit dem Block b_pipe angezeigt, werden innerhalb der Verarbeitungseinheiten die Ergebnisse für jeden Sektor-Träger sequentiell erzeugt. Das heißt, dass zunächst das addierte gewichtete Chip für den ersten Sektor-Träger 1 berechnet wird, wobei das Addieren sequentiell für die erforderlichen Kanäle ausgeführt wird. Darauf wird das addierte gewichtete Chip für den zweiten Sektor-Träger erzeugt. Da die Verarbeitung für den zweiten Sektor-Träger nur starten kann, sobald die Verarbeitung für den ersten Sektor-Träger beendet worden ist, sind die Verarbeitungen pro Sektor-Träger verzögert, wie in dem Block b_pipe angezeigt. Jedoch sind sämtliche m Ergebnisse fertig, wenn der nächste Satz von Chips ankommt derart, dass die erste Unterverarbeitungseinheit SU1 wieder mit einer Verarbeitung bezüglich der gewichteten Chips beginnend bei t_k starten kann. Somit ist die Lösung auf einer Art einer verzögerten Pipeline-Verarbeitung zusammen mit dem zyklischen Lesen durch die Auswahleinheit M3 basiert. Diese Prozedur verwendet die Verarbeitungsfähigkeiten sehr effizient und verringert deswegen die Hardware-Kosten.
Es sei darauf hingewiesen, dass die Reihenfolge einer Verarbeitung die Sektor-Träger innerhalb jeder Unterverarbeitungseinheit vollkommen flexibel ist. Nur eine Beschränkung existiert, nämlich diejenige, dass jedes gewichtete Chip nur zu einem Sektor-Träger-Ausgang addiert werden kann.
Überdies sei darauf hingewiesen, dass die Anzahl von Unterverarbeitungseinheiten k frei gewählt werden kann. Natürlich kann bei jedem Zyklus von OS·CLK ein Kanal in Abhängigkeit von der Überabtastrate OS verarbeitet werden. Beispielsweise werden, wenn die Überabtastrate OS = 8 ist und die Anzahl von Kanälen n = 24 ist, dann k = n/OS = 3 Unterverarbeitungseinheiten verwendet, die intern bei einer Verarbeitungsgeschwindigkeit von OS·CLK = 8·CLK arbeiten.
Deswegen kann man sagen, dass eine Eingabeeinrichtung IM die Sätze gewichteter Chips (Sätze digitaler Datenproben) bei der Chiprate in sämtliche Unterverarbeitungseinheiten SU1, SU2, SUk eingibt. Nach einem Herab-Abtasten um einen Faktor k berechnet dann jede Unterverarbeitungseinheit Sätze m addierter gewichteter Chips bei der herab-abgetasteten Rate unter Verwendung eines Verarbeitungstakts von OS·CLK. Die Auswahleinheit M3 liest die Sätze gewichteter Chips zyklisch aus den Unterverarbeitungseinheiten bei der gemeinsamen Chiprate CLK aus. Eine Ausgabeeinrichtung OM gibt die jeweiligen Datensätze aus.
Wie aus der obigen Beschreibung der Kombinationseinheit CMB in 3 gemäß der Erfindung verstanden werden kann, ist die Flexibilität vorhanden, dass jeder Sektor-Träger (bei der Chiprate) mit addierten gewichteten Chips versehen werden kann, die aus beliebigen Kombinationen von eingegebenen gewichteten Chips einer beliebigen Anzahl von Kanälen herrühren, d.h. von sämtlichen n Kanälen, wenn die Notwendigkeit vorhanden ist, so zu verfahren. Andererseits werden nur k Unterverarbeitungseinheiten, die bei der höheren Geschwindigkeit von OS·CLK arbeiten, benötigt. Somit wird der Hardware-Umfang drastisch verringert, während die Flexibilität, jedweden Kanal mit jedwedem anderen Kanal in beliebige Sektor-Träger zu kombinieren, vollständig bereitgestellt wird.
Überdies werden durch die Kombinationseinheit gemäß der Erfindung die folgenden Vorteile erreicht:

1. Die Flexibilität, eine variable Anzahl von Kanälen jedem Sektor-Träger zuzuweisen, wird erreicht. Dies wird von dem Netzbetreiber dringend benötigt, um in der Lage zu sein, die Anzahl verfügbarer Kanäle zu konfigurieren, um sich an die erwarteten Verkehrsbedingungen (Autobahn ⇔ Berge) anzupassen.
2. Die Flexibilität, vorübergehend mehrere Kanäle zu einem Sektor-Träger hinzuzufügen wird bereitgestellt, etwas, was für den Betreiber notwendig ist, um unterschiedliche Verkehrslasten zu unterschiedlichen Zeiten handzuhaben (z.B. Ferienzeiten, Reparatur einer benachbarten Basisstation, Fachmessen, ...), wie in der Einleitung erläutert.
3. Die Flexibilität, jedwede Kombination eines beliebigen Untersatzes von Kanälen in jedweden gegebenen Sektor-Träger bereitzustellen derart, dass die Kanäle von einem anderen Sektor-Träger zu einer gegebenen Zeit aufgrund des vorhergesehenen oder vorhergesagten Verkehrsgradienten geschaltet werden können.
4. Die Komponenten-Wiederverwendung ist sehr hoch, was zu sehr geringen Hardware-Kosten führt. Zumindest 85% der Hardware können im Vergleich zu der Lösung in 2-3 eingespart werden.
5. Es ist möglich, generische Hardware für den Kunden herzustellen. Das heißt, die Hardware kann von dem Kunden selbst entsprechend seiner Bedürfnisse maßgeschneidert werden. Dies verringert die Kosten für den Hersteller, da weniger Varianten und weniger Anpassungen in der Produktion notwendig sein werden.

Nachstehend wird ein spezifischeres Blockdiagramm der Kombinationseinheit CMB, die in 3 gezeigt ist, in 4 veranschaulicht und diskutiert, wohingegen eine spezifische Schaltungskonfiguration der Unterverarbeitungseinheiten SUk, die in 4 gezeigt sind, in 5 veranschaulicht wird.
Erste Ausführungsform der Erfindung
Eine Kombinationseinheit CMB, die in 4 gezeigt ist, kombinierte digitale Datenproben aus einer vorbestimmten Anzahl n von Kanälen, z.B. Benutzerkanäle φ₁, ..., φ₂, ...., φ_n in eine vorbestimmte Anzahl m von Ausgängen, z.B. Sektor-Trägern sc-1, sc-2, ..., sc-m eines digitalen Funkkommunikationssystems. Es ist auch möglich, dass die Kanäle voraddierte Kanäle sind. Beispielsweise können in einer praktischen Implementierung die n = 24 Eingangskanäle in die Kombinationseinheit jeweils aus 32 voraddierten Kanälen gebildet sein, d.h. φ₁ = ch1 + ch2 + ... ch32; φ₂ = ch33 + ch34 + ... ch64, wobei "ch" einen bestimmten Benutzerkanal bezeichnet.
Die digitalen Datenproben weisen eine vorbestimmte Bitbreite in Bit auf und kommen parallel an der Kombinationseinheit als Datensätze, die jeweils aus n Datenproben bestehen, bei einer vorbestimmten gemeinsamen Datenprobenrate aus CLK an. Das heißt, dass zu jeden festen Zeiten "t_k" n Datenproben, die zu n Kanälen gehören, ankommen. Es ist eine Mehrzahl von k Unterverarbeitungseinheiten bereitgestellt, von welchem die Unterverarbeitungseinheit SUk in 4 gezeigt ist. Eine Eingabeeinrichtung IM gibt die Datensätze in jede der k Unterverarbeitungseinheiten bei der gemeinsamen Datenrate CLK ein.
Wie in 4 gezeigt, umfasst jede der Unterverarbeitungseinheiten SUk ein Eingangsregister R2_k zum Speichern der Datensätze bei einer Taktrate von CLK/k. Ein Multiplexer M1_k ist zum sequentiellen Auswählen einer vorbestimmten Anzahl von Datenproben aus einem jeweiligen Datensatz bereitgestellt, der in dem Eingangsregister für jeden der m Sektor-Träger bei einer Taktrate von OS·CLK gespeichert ist, wobei OS ein Überabtastfaktor ist und k = n/OS. Aus einer Steuereinheit CL (in 5 gezeigt) empfängt der Multiplexer M1_k ein Auswahlsignal Slt_k, das die zu kombinierenden Kanäle anzeigt.
Ein Addierer ADD_k ist zum Addieren, für jeden der m Sektor-Träger, der ausgewählten Datenproben in eine jeweilige addierte Datenprobe (addiertes gewichtetes Chip) bei der Taktrate OS·CLK bereitgestellt. Ein Ausgangsregister F1_k ist bereitgestellt, um für die m Sektor-Träger einen Ausgangsdatensatz zu speichern, der aus den m addierten Datenproben besteht. Der Multiplexer M1k, der Addierer Addk und das Ausgangsregister F1k bilden, wie in 4 gezeigt, eine sogenannte Multiplexier/Addiereinrichtung MAM, die nachstehend als die Datenproben-Addiereinrichtung bezeichnet wird.
Eine Auswahleinheit M3, die allgemein bereits oben stehend unter Bezugnahme auf 3 beschrieben ist, wählt bei der gemeinsamen Datenrate CLK zyklisch aus einem jeweiligen Ausgangsregister der Unterverarbeitungseinheiten einen jeweiligen Ausgangsdatensatz aus. Eine Ausgabeeinrichtung OM gibt die ausgewählten Datensätze auf den Sektor-Trägern SC-1, ... SC-m bei der gemeinsamen Datenrate CLK aus.
Obwohl in 4 nicht gezeigt, sind die Unterverarbeitungseinheiten SUk natürlich k-mal bereitgestellt, wohingegen die Eingabeeinrichtung IM, die Auswahleinheit M3 und die Ausgabeeinrichtung OM nur einmal bereitgestellt sind, wie unter Bezugnahme auf 5 weiter erläutert werden wird.
Wie in 4 gezeigt, wird jeder jeweilige Datensatz, der aus n Datenproben besteht, in dem Eingangsregister R2k bei der Taktrate von CLK/k gehalten. Da der Multiplexer MUX und insbesondere der Addierer bei der Taktrate von OS·CLK arbeiten (wobei OS = n/k), ist es möglich, für m Sektor-Träger sequentiell sämtliche eingegebenen gewichteten Chips zu addieren. Die Zeitgebung innerhalb der Unterverarbeitungseinheit wird gemäß dem Szenario des schlimmsten Falls eingestellt, d.h. für einen Sektor-Träger kann das addierte gewichtete Chip aus einer Addition sämtlicher m eingegebenen gewichteten Chips von n Kanälen bestehen, die in dem Eingangsregister R2k gespeichert sind. Das heißt, das Szenario des schlimmsten Falls besteht darin, dass sämtliche φ₁–φ_n in einen Sektor-Träger addiert werden. Deswegen geben sämtliche anderen Sektor-Träger den Wert 0 (ein bestimmter Eingangskanal φ_i kann dann nur zu einem bestimmten Sektor-Träger sc_j und zu nicht mehr als einem gehen).
Wenn manche gewichtete Chips nur aus einer Addition einer kleineren Anzahl von eingegebenen gewichteten Chips bestehen, dann können die Ergebnisse natürlich in dem Zwischenausgaberegister F1_k früher gespeichert werden. Jedoch stellt dies kein Problem dar, da die Auswahleinheit M3 nur auf das Ausgangsregister F1_k bei der Taktrate CLK/k zugreift derart, dass eine frühere Speicherung von Werten in dem Ausgangsregister innerhalb der notwendigen Lesezeiten der Auswahleinheit M3 ist.
Überdies muss, wie in 4 gezeigt, der Addierer ADD_k ein Rücksetzsignal rst_k von der Steuereinheit CL (die in 5 gezeigt ist) empfangen, wann immer das Addieren der Datenproben für einen gegebenen Sektor-Träger beendet worden ist. Das heißt, dass zu sämtlichen k Chipperioden der Addierer höchstens m-Mal zurückgesetzt wird (wenn z.B. sämtliche m Sektor-Träger verwendet werden, wie in dem oben erläuterten Szenario des schlimmsten Falls). Das Ausgangsregister F1_k empfängt ein Speichersignal str_k von der Steuerlogik CL, wenn angenommen wird, einen spezifischen Datensatz zu speichern oder auszulesen.
Das Eingangsregister R2_k ist notwendig, da die Datenwerte, die aus der Eingabeeinrichtung IM eingegeben werden, für eine Zeitperiode länger als die Chipperiode verfügbar gehalten werden müssen. Andernfalls kann der Multiplexer MUX sämtliche gewichteten Chips aus sämtlichen n Kanälen, die in einem der Sektor-Träger zu addieren sind, nicht flexibel auswählen. Während der Multiplexer MUX eine Auswahl von Chipdaten durchführt, führt der Addierer ADD_k ein sequentielles Addieren sämtlicher Chipdaten durch, die sequentiell von dem Multiplexer MUX ausgewählt sind. Wie oben stehend erläutert, ist das Ausgangsregister notwendig, da das Ergebnis (der addierte Chipwert oder der addierte digitale Datenprobenwert) früher für den Fall verfügbar sein können, wenn nicht sämtliche n Chips in einen Sektor-Träger addiert und diesem zugewiesen sind.
Nachstehend wird eine spezifischere Schaltungskonfiguration des Blockdiagramms der erfindungsgemäßen Kombinationseinheit CMB, wie in 4 gezeigt ist, unter Bezugnahme auf 5 beschrieben werden.
Beispiel der Unterverarbeitungseinheiten
Wie unter Bezugnahme auf 4 oben stehend erläutert, kommen die Eingangsdatensätze (Sätze von gewichteten Chips in einem CDMA-System) an der Kombinationseinheit CMB bei der Chiprate CLK an. Jede digitale Datenprobe (jedes gewichtete Chip) wird zunächst in der Eingabeeinrichtung IM gespeichert, die durch ein Register R1 in 5 ausgebildet ist. Wie in 5 gezeigt, findet die Speicherung bei der Chiprate CLK statt. Jede digitale Datenprobe weist eine bestimmte Bitbreite in Bit auf und die Eingabeeinrichtung R1 umfasst einen Satz von Registern, wobei die Anzahl von Registern n entspricht, d.h. für n Eingangskanäle sind n Worte einer Bitbreite in_Bit zu speichern (pro Kanal in_Bit). Es sind n Register R1 vorhanden, bei der n Eingangskanäle jeweils gewichtete Chips oder im Allgemeinen digitale Datenproben eingeben.
Wie oben stehend erläutert, findet die Verarbeitung in der Unterverarbeitungseinheit SU1, SU2, ... SUk mit einem Überabtastfaktor OS bezüglich CLK statt (beispielsweise CLK = 4 MHz, OS = 8). Deswegen ist die Unterverarbeitungseinheit k = n/OS-Mal bereitgestellt. Es sei das Beispiel von n = 24 und OS = 8 betrachtet: Bei jedem Zyklus von OS·CLK kann ein Kanal verarbeitet werden. Um sämtliche Kanäle innerhalb einer Unterverarbeitungseinheit zu verarbeiten, werden 24 Zyklen der Rate OS·CLK benötigt. Da neue Sätze gewichteter Chips bei der Rate CLK ankommen, müssen diese bei anderen Unterverarbeitungseinheiten gespeichert werden. Bei n/OS Zyklen von CLK werden die Ergebnisse sämtlicher Sektor-Träger innerhalb einer Unterstruktur berechnet. Deswegen wird eine Gesamtanzahl von k = 24/8 = 3 Unterverarbeitungseinheiten benötigt, um sämtliche Kanäle innerhalb einer Unterverarbeitungseinheit zu verarbeiten.
Deswegen ändert sich der Inhalt des Registers R1 bei der Chiprate CLK. Wie oben stehend erläutert, müssen innerhalb jeder Unterverarbeitungseinheit SU1, SU2 ... SUk die jeweiligen gewichteten Chips länger als die Chipperiode verfügbar sein. Deswegen werden die Eingangsregister R2₁, R2₂, R2_k mit Eingangswerten bei der Rate CLK/k bereitgestellt, wobei zu verstehen ist, dass auch jedes der Eingangsregister R2 eine vorbestimmte Bitbreite in Bit aufweist. Jedoch werden, wann immer ein Satz von Datenwerten ankommt, diese parallel an jede Unterverarbeitungseinheit SU1, SU2 angelegt, wie in 5 gezeigt, wobei der einzige Unterschied darin besteht, dass die Unterverarbeitungseinheit mit dem nächst höheren Index ihre Verarbeitung mit einer Verzögerung einer Chipperiode 1/CLK startet. Somit ist die Abtastphase des Eingangsregisters R2_i der Unterverarbeitungseinheit SU_i um 1/CLK bezüglich der Abtastphase des Eingangsregisters R2_i-1 der Unterverarbeitungseinheit SU_i-1 verzögert. Die Register R2, die vorzugsweise als Flip-Flops verwirklicht sind, weisen eine Rate von CLK/k auf, wobei die Unterverarbeitungseinheit mit dem nächsten Index um einen Taktzyklus verzögert ist, wie es in 3 angezeigt ist. Beispielsweise muss, wenn die gleichen Werte wie oben stehend erläutert verwendet werden, dann jeder Registersatz R2₁, R2₂ ... eine Rate von CLK/3 aufweisen, da k = 3 Unterverarbeitungseinheiten vorhanden sind.
Der Multiplexer M1₁ der ersten Unterverarbeitungseinheit schaltet die Kanäle in der Reihenfolge durch, in welcher die Kanäle (spezifischer ihre jeweiligen einzelnen gewichteten Chips) für jeden Sektor-Träger sequentiell aufaddiert werden müssen. Das Auswahlsignal slt_k aus der Steuereinheit CL zeigt dem jeweiligen Multiplexer die Indizes der zu kombinierenden Kanäle an. Das heißt, dass slt_k nicht anzeigt, wie viele Kanäle zu addieren sind, sondern welcher Kanal durchzuschalten ist.
Das heißt, dass der Multiplexer M1₁ (und auch die anderen Multiplexer) ein Auswahlsignal slt₁ von der Steuerlogik CL empfangen, um sequentiell Datenwerte von jenen Werten, die in dem Eingangsregister R2₁ gespeichert sind, sequentiell auszuwählen. Natürlich erhöht der Multiplexer die Bitbreite der Kanäle. Da der Addierer eine feste Bitbreite an seinem Eingang aufweisen muss, und in dem schlimmsten Fall sämtliche Kanäle miteinander zu addieren sind, wobei das Ergebnis in einen Sektor-Träger transferiert wird, kann die Bitbreite auf out-bit = /1d(n(2^inbit – 1))\, wobei /x\ die Höchstgrenze-Operation bezeichnet, die den kleinsten ganzzahligen Wert gleich oder größer als x auswählt. Wenn der Wert eines gewichteten Chips, der in einem twos-Kompliment dargestellt ist, negativ ist, dann stellt der Multiplexer M1₁ logische Einsen den höchstwertigsten Bits voran, andernfalls Nullen.
Beispielsweise ist, wenn in_bit = 3 und φ₄ den Wert –2 aufweist, dann das twos-Kompliment von 2 unter Verwendung von 3 Bits 010. Indem dies invertiert wird, führt dies zu 101 und ein Addieren von 1 gibt 110 ↔ –2. Wenn out_bit = 5 und φ₄ den Wert 2 aufweist, dann ist das twos-Kompliment von 2 unter Verwendung von 5 Bit 00010, ein Invertieren davon führt zu 11101 und ein Addieren von 1 ergibt 11110 ↔ –2. Das heißt, das zum Expandieren von 3 Bits, die in dem Register R2₁ (110) gespeichert sind, auf 5 Bits, müssen die Bitpositionen 4, 5 mit Einsen gefüllt werden. Ein negativer Wert ist immer an dem höchstwertigen Bit (hier Bit 3) erkennbar. Wenn dieser Wert 1 ist (= negativ) bedeutet dies, dass die voranstehenden Bitpositionen 4, 5 auf 1 gesetzt sind. Wenn alternativ das höchstwertige Bit 0 ist (= positiv), sind die voranstehenden Bitpositionen 4, 5 auf 0 gesetzt.
Wie in 5 angezeigt, ist der Multiplexer M1₁ mit dem jeweiligen Register verbunden, das den jeweiligen gewichteten Eingangschipwert von dem jeweiligen Kanal φ₁, ..., φ_n parallel speichert und jeweils ein einzelnes ausgewähltes, gewichtetes Chip in Abhängigkeit von dem Auswahlsignal slt₁ ausgibt.
Ein Addierer ADD_k, der in 4 gezeigt ist, umfasst ein erstes Addiererregister R31, R32 ..., das Proben aufnimmt, die von dem Multiplexer bei der Taktrate von OS·CLK ausgewählt sind, und eine Additionseinheit SUM₁, SUM₂ ..., die als Eingänge einen Eingang von dem ersten Addiererregister und einen Ausgang von einem Addierer-Multiplexer MUX, M2₁, M2₂ ... empfängt und addiert Proben der Eingänge zu einem zweiten Addiererregister R4₁, R4₂ ... ausgibt, das die addierten Proben bei der Taktrate von OS·CLK aufnimmt, wobei der Addierer-Multiplexer als Eingänge einen Ausgang von dem zweiten Addierer-Register R41, R42... und ein digitales "Null"-Signal empfängt. Überdies empfängt der Addierer-Multiplexer MUX ein Rücksetzsignal rst_k (rst₁, rst₂, ...) von der Steuerlogik CL. Im wesentlichen ist die Kombination von M1₁, R3₁, SUM₁, R4₁ und M2₁ gemäß der Kombiniervorrichtung, die in der oben erwähnten europäischen Patentanmeldung EP 98 121 518.9 offenbart ist, die hierin in der vorliegenden Anwendung unter Bezugnahme eingeschlossen ist.
Wie in 5 angezeigt, weisen die Register R3 nach dem jeweiligen Multiplexer M1 eine Überabtastrate von OS·CLK auf. Bei jedem OS·CLK-Zyklus wird ein anderes gewichtetes Chip eines bestimmten Kanals gespeichert, wobei die Reihenfolge von Kanalindizes durch die Steuerlogik mittels der Auswahlsignale slt_k (slt₁, slt₂, ..) festgelegt sein werden. Die Schaltung nach R3 ist grundsätzlich ein Akkumulator-Aufbau mit der Möglichkeit, den Wert 0 an die andere Eingangsleitung des Addierers zu schalten. Das Ergebnis jedes Sektor-Trägers wird nun sequentiell innerhalb der Unterverarbeitungseinheit durch ein Addieren der durchgeschalteten gewichteten Chips berechnet. Wenn ein neues Ergebnis für einen Sektor-Träger berechnet wird, wird ein Null-Wert zu der zweiten Eingangsleitung des Addierers mit der Hilfe von M2 geschaltet. Dies bedeutet, dass dem ersten Kanal, der für diesen Sektor-Träger zu berechnen ist, 0 hinzugefügt wird. Dies wird in R4 gespeichert, das von der gleichen Überabtastrate OS·CLK getrieben wird. Nun besteht die Möglichkeit, das Ergebnis zurückzukoppeln und es mit dem nächsten Kanal (gewichtetes Chip) zu addieren, das von dem n-zu-1-Multiplexer M1 ausgewählt ist. Wenn ein Ergebnis für einen Sektor-Träger erhalten ist, gibt die Steuerlogik ein Freigabesignal zu einem der Flip-Flops F1, die das Unterverarbeitungs-Ausgangsregister F1₁, das in 4 gezeigt ist, ausbilden. Danach kann das Ergebnis für einen weiteren Sektor-Träger mit dem Akkumulator-Aufbau berechnet werden.
Wenn sämtliche Ergebnisse für jeden Sektor-Träger innerhalb einer Unterverarbeitungseinheit berechnet sind und diese in den Flip-Flops F1 gespeichert sind, werden sie von dem Multiplexer M3 zu dem Satz von Registern R5 durchgeschaltet, die wieder bei der Chiprate betrieben werden. Die Flip-Flops F1 bilden die Addierer-Ausgangsregister F1_k aus, die in 5 gezeigt sind. Das Register R5 entspricht der Ausgabeeinrichtung OM, die in 4 gezeigt ist.
Parallel wird, wie in 3 angezeigt, der nächste Satz gewichteter Chips (Datensätze) von der Unterverarbeitungseinheit SU₂ auf die gleiche Weise verarbeitet (die Unterverarbeitungseinheit SU2 wartet nicht, bis die Unterverarbeitungseinheit SU1 ihre Betriebsschritte und Berechnungen beendet hat). Deswegen sind die Steuersignale für diese Unterverarbeitungseinheit grundsätzlich gleich. Es ist wichtig zu bemerken, dass die Verarbeitung in der nächsten Unterverarbeitungseinheit umeinen CLK-Zyklus verzögert ist, da der zweite Satz gewichteter Chips einen CLK-Zyklus nach dem ersten gespeichert wird und in der gleichen Reihenfolge verarbeitet werden muss (es sei darauf hingewiesen, dass Reihenfolge hier die Sequenz bedeutet, in welcher der Multiplexer M1 durch die gewichteten Chips schaltet). Für einen Träger wird ein kontinuierlicher Strom kombinierter Ausgangswerte bei der Chiprate bereitgestellt, wobei jeder Ausgangswert aus einer Kombination von einer oder mehreren Eingangsproben besteht, die gleichzeitig ankommen, wie es schematisch in 3 angezeigt ist.
In sämtlichen der obigen Beispiele der Flip-Flops ist zu verstehen, dass "Flip-Flop" ein Element bezeichnet, das bei einer bestimmten Taktrate getaktet wird. Ein Freigabesignal veranlasst die Speicherung des Eingangs des Flip-Flops durch die nächste aktive Taktflanke.
Das heißt, dass in 5 die Datensätze jeweils in den Eingangsregistern R2 für eine Zeitperiode gespeichert werden, die der Taktrate in CLK/k entspricht. Der Multiplexer M1 führt eine sequentielle Auswahl von Chips (digitale Datenproben) in Abhängigkeit von dem Auswahlsignal slt_k der Steuereinheit CL durch. Der Addier-Aufbau, der aus dem Register R3, dem Addierer SUM, dem Register R4 und dem Multiplexer M2 besteht, arbeitet, die sequentiell ausgewählten gewichteten Chipwerte in einen einzelnen kombinierten (addierten) gewichteten Chipwert zu addieren, der dann dem jeweiligen Sektor-Träger, d.h. dem jeweiligen Flip-Flop F1₁, das für diesen spezifischen Sektor-Träger bereitgestellt ist, bereitgestellt wird. Wann immer der Addierprozess für einen gegebenen Ausgang gestartet wird, schaltet der Multiplexer M2₁ im Ansprechen auf das Rücksetzsignal rst₁ durch einen "0"-Wert, der dann an die jeweilige Addiereinheit SUM₁ angelegt wird.
Die Schaltung der Kombinationseinheit CMB in 5 lässt die flexible Kombination von Kanälen in jeder Unterverarbeitungseinheit zu, da das Register R1 den Datensatz an die jeweiligen Eingangsregister R2₁, R2₂ etc. parallel anlegt. Der Addier-Aufbau des Registers R3, SUM, R4 und des Multiplexers M2 arbeitet gemäß bekannter Prinzipien, nämlich sequentiell, um sämtliche Chipwerte für den relevanten Sektor-Träger aufzuaddieren.
Es sollte betont werden, dass die Kombinationseinheit gemäß der Erfindung auch auf komplexwertige Eingänge angewandt werden kann. Bei einer derartigen Anwendung kann die Kombinationseinheit gemäß der 3–5 doppelt verwirklicht werden (einmal für die Realteile und einmal für die Imaginärteile der Eingänge), wobei die Steuersignale slt, rst und str für die beiden Kombinationseinheiten die gleichen sind. Alternativ kann man eine Kombinationseinheit mit doppelt so vielen Eingängen und doppelt so vielen Ausgängen aufbauen. Eine derartige Implementierung ist unten stehend unter Bezugnahme auf die 6 und 7 beschrieben.
Zweite Ausführungsform der Erfindung
Zusätzlich zu einem Verwenden der Kombinationseinheit gemäß der Erfindung in CDMA-Sendern, wie unter Bezugnahme auf 4, 5 erläutert, kann die Kombinationseinheit auch auf CDMA-Empfänger angewandt werden, insbesondere auf sogenannte RAKE-Empfänger (siehe z.B. K. D. Kammeyer: "Nachrichtenübertragung", TB. G. Teubner, 2te Auflage, 1996, Seiten 658–672).
6 zeigt ein Funktionsblockdiagramm eines RAKE-Empfängers. Grundsätzlich umfasst dieser eine Anzahl L sogenannter RAKE-Finger RF₁, RF₂, ..., RF_L, eine Kombinationseinheit RADD wie auch eine Empfangseinheit REC. In jedem RAKE-Finger wird das empfangene komplexe Basisbandsignal Rc, das bei der Chiprate abgetastet ist, mit einer geeignet verzögerten kanalspezifischen Pseudorauschsequenz PN(d₁), PN(d₂), ... PN(d_L) in den ersten Multiplizierer m₁, m₂, ... m_L multipliziert, über der Periode der PN-Sequenz in dem Addierer SUM₁, SUM₂, SUM_L addiert und dann mit einem geschätzen Kanalkoeffizienten h ^·_L-1, h ^·_L-2, . h ^·₀ in dem zweiten Multiplizierer m₁', m₂' ... m_L' multipliziert, wobei der Stern eine komplexe Konjugation bedeutet. Unterschiedliche Verzögerungen d₁, d₂, ... d_L werden für die Multiplikation mit der PN-Sequenz in jedem RRKE-Finger verwendet. Die Kombinationseinheit RADD kombiniert sämtliche Ausgänge x₁, x₂ ... x_L von den RAKE-Fingern in dem Eingang Y der Empfangseinheit REC.
Es ist zu verstehen, dass 6 die notwendigen Funktionsblöcke zum Empfangen eines einzelnen Kanals zeigt. In der Praxis müssen viele Kanäle empfangen werden. In diesem Fall sind für jeden Kanal ein Satz von RAKE-Fingern, wie auch eine zusätzliche Kombinationseinheit erforderlich. In 7 ist der i-te RAKE-Finger für den j-ten Kanal mit Rf_ij bezeichnet, während der j-te Additionsknoten mit RADD_j bezeichnet ist, wobei i = 1, ..., L und j = 1, ..., P. Es ist die Aufgabe jeder Kombinationseinheit RADD_j, vorbestimmte der RAKE-Finger-Ausgänge x_1j, x_2j, ..., x_Lj in ein einzelnes Ausgangssignal y_j zu kombinieren (zu addieren). Somit beseht die Aufgabe der Gesamtkombinationseinheit RADD, indem sämtliche Addierer RADD₁, ..., RADD_P zusammen betrachtet werden darin, vorbestimmte der L·P Eingänge in eine Gesamtheit von P-Ausgängen zu kombinieren.
Diese Aufgabe kann in vorteilhafter Weise durch die in dieser Erfindung vorgeschlagene Kombinationseinheit gelöst werden. Jedoch können, in Abhängigkeit von dem verwendeten Modulationsschema die Eingänge und Ausgänge des RADD komplexwertig sein, so dass die Real- und Imaginärteile der Eingänge x_ij und Ausgänge y_j getrennten Eingängen und Ausgängen der erfindungsgemäßen Kombinationseinheit entsprechen. Indem die 7 und 3–5 verglichen werden, existieren die folgenden Entsprechungen zwischen den jeweiligen Eingängen und Ausgänge der Kombinationseinheiten und den jeweiligen Anzahlen von Eingängen und d Ausgängen:
Somit kann die erfinderische Kombinationseinheit, die oben stehend unter Bezugnahme auf 3–5 erläutert ist, in vorteilhafter Weise als die Kombinationseinheit RADD des RAKE-Empfängers, der in 6, 7 gezeigt ist, verwendet werden.
Es sei auch darauf hingewiesen, dass in dieser Anwendung die Kombinationseinheit gemäß der Erfindung eine weitere Reduktion in dem erforderlichen Hardware-Aufwand zulässt. Wenn die Kombinationseinheit als getrennte Hardware für jeden Kanal (vgl. 2-1, 2-2) in einer realistischen Anwendung verwirklicht würde, müsste sie eine große Anzahl von Eingängen (z.B. L = 8) aufweisen, weil die Anzahl von Eingängen der Anzahl von RAKE-Fingern entsprechen muss, die in dem schlimmsten Fall erforderlich sind. Für P = 32 Kanäle wäre eine Gesamtheit von LP = 256 RAKE-Finger-Verarbeitungseinheiten Rf_ij in diesem Beispiel erforderlich. Andererseits kann, wenn jedweder RAKE-Finger-Ausgang x_ij in jedwede Empfangseinheit REC_j kombiniert werden kann, wie es der Fall mit der Kombinationseinheit gemäß dieser Erfindung ist, die Gesamtzahl LP von RAKE-Fingerverarbeitungseinheiten aus der mittleren Anzahl L von RAKE-Fingern berechnet werden, die für jeden Kanal notwendig sind. Für L = 3 kann eine Gesamtzahl von 256 – LP = 256 – 96 = 160 RAKE-Finger-Verarbeitungseinheiten in dem obigen Beispiel eingespart werden, während immer noch die Möglichkeit bereitgestellt wird, mehr als die durchschnittliche Anzahl L manchen Empfangseinheiten zuzuordnen.
Industrielle Anwendbarkeit
Die vorliegende Erfindung kann mit jedwedem digitalen Kommunikationssystem und nicht nur mit einem CDMA-Kommunikationssystem unter Verwendung gewichteter Chips für die Kombination von Daten von den jeweiligen Benutzerkanälen verwendet werden. Das heißt, dass die Erfindung auf jedwede Vorrichtung angewandt werden kann, wo ein Bedarf vorhanden ist, mehrere Eingänge auf eine flexible Weise zu addieren, um addierte Ausgänge zu erhalten. Insbesondere ist, ohne jedoch darauf beschränkt zu sein, das digitale Funkkommunikationssystem ein CDMA-Funkkommunikationssystem, sind die digitale Datenproben gewichtete Chips, die von einer Streu/Energiegewichtungseinheit einer CDMA-Basissendeempfänger-Station BTS des CDMA-Systems ausgegeben werden, und sind die Ausgänge oder Träger Sektor-Träger, die jeweils für Sektoren in dem CDMA-System bereitgestellt sind.
Somit kann die Verwendung in sämtlichen digitalen Kommunikationssystemen verwendet werden, wo ein Bedarf vorhanden ist, dass die digitale Daten einer Mehrzahl von Benutzerkanälen in einen vorbestimmten Sektor-Träger in eine Anzahl n Sektor-Träger kombiniert werden müssen.
Was oben stehend beschrieben worden ist, bezieht sich nur auf eine bestimmte bevorzugte Ausführungsform. Das heißt, dass verschiedene Modifikationen und Variationen innerhalb der Erfindung ausgeführt werden können, wie sie in den angehängten Ansprüchen definiert ist.
Bezugszeichen in den Ansprüchen dienen nur Klarstellungszwecken und begrenzen den Umfang des Schutzes dieser Ansprüche nicht.

Claims

Kombinationseinheit (CMB) zum Kombinieren digitaler Datenproben von einer vorbestimmten Anzahl n von Eingängen (φ₁, ..., φ_n) in eine vorbestimmte Anzahl m von Ausgängen (sc-1, sc-2k ... sn-m), wobei die digitalen Datenproben eine vorbestimmte Bitbreite (in_bit) aufweisen und parallel an der Kombinationseinheit als Datensätze, die jeweils aus einer Datenprobe von jedem Eingang bestehen, bei einer vorbestimmten gemeinsamen Datenrate CLK (CLK, t₀, t₁, ..., t_k-1, t_k) ankommen, gekennzeichnet durch: a) eine Mehrzahl von k Unterverarbeitungseinheiten (SU₁, SU₂, ..., SU_i-1, SU_i, ..., SU_k), wobei jede umfasst: a1) ein Eingangsregister (R2₁, R2₂, R2_k), das ausgelegt ist, die ankommenden Datensätze bei einer Taktrate von CLK/k herab abzutasten und zu speichern; und a2) eine Datenproben-Addiereinrichtung (M1_k; ADD_k, R3_k, SUM_k, R4_k; F1_k), die ausgelegt ist, die Datensätze, die in dem Eingangsregister gespeichert sind, zu empfangen und eine addierte Datenprobe, die jeweils durch eine Addition vorbestimmter der gespeicherten Datenproben gebildet wird, für jeden der m Ausgänge bei der Taktrate von CLK/k auszugeben; und b) eine Auswahleinheit (M3), die ausgelegt ist, bei der gemeinsamen Datenrate CLK von der Datenproben- Addiereinrichtung der Unterverarbeitungseinheiten einen jeweiligen Ausgangsdatensatz, der aus den m addierten Datenproben besteht, zyklisch auszuwählen; und c) wobei die Abtastphase des Eingangsregisters der Unterverarbeitungseinheit SU_i um 1/CLK bezüglich der Abtastphase des Eingangsregisters der Unterverarbeitungseinheit SU_i-1 verzögert ist, wobei i = 2, 3, ... k.
Kombinationseinheit (CMB) nach Anspruch 1, gekennzeichnet durch eine Eingabeeinrichtung (IM; R1), die ausgelegt ist, die Datensätze in jedes der Eingangsregister der k Unterverarbeitungseinheiten bei der gemeinsamen Datenrate CLK (CLK, t₀, t₁, ..., t_k-1, t_k) einzugeben.
Kombinationseinheit (CMB) nach Anspruch 1, dadurch gekennzeichnet, dass jede der Datenproben-Addiereinrichtungen umfasst: – einen Multiplexer (M1₁, M1₂, M1_k), der ausgelegt ist, für jeden der m Ausgänge die vorbestimmten der gespeicherten Datenproben bei einer Taktrate von OS·CLK sequentiell auszuwählen, wobei OS = n/k ein Überabtastfaktor ist; – einen Addierer (ADDk), der ausgelegt ist, für jeden der m Ausgänge die ausgewählten Datenproben in die jeweilige addierte Datenprobe bei der Taktrate OS·CLK zu addieren; und – ein Ausgangsregister (F1₁, F1₂, F1_k), das ausgelegt ist, für die m Ausgänge einen Ausgangsdatensatz zu speichern, der die m addierten Datenproben umfasst.
Kombinationseinheit (CMB) nach Anspruch 3, dadurch gekennzeichnet, dass die Auswahleinheit (M3) ausgelegt ist, die Ausgangsdatensätze von dem jeweiligen Ausgangsregister der Unterverarbeitungseinheiten auszuwählen; und eine Ausgangseinrichtung (OM) bereitgestellt ist, die ausgelegt ist, die ausgewählten Ausgangsdatensätze an den Ausgängen (SC-1, ... SC-m) bei der gemeinsamen Datenrate CLK (CLK, t₀, t₁, ..., t_k-1, t_k) auszugeben.
Kombinationseinheit (CMB) nach Anspruch 3, dadurch gekennzeichnet, dass jeder Addierer (ADDK) ein erstes Addiererregister (R31, R32), das ausgelegt ist, die Proben, die von dem Multiplexer ausgewählt sind, bei der Taktrate von OS·CLK aufzunehmen, und eine Addiereinheit (SUM) umfasst, die ausgelegt ist, als Eingänge einen Ausgang von dem ersten Addiererregister und einen Ausgang von einem Addierer-Multiplexer (MUX, M21, M22) zu empfangen und addierte Proben der Eingänge zu einem zweiten Addiererregister (R41, R42) auszugeben, das ausgelegt ist, die addierten Proben bei der Taktrate von OS·CLK aufzunehmen, wobei der Addierer-Multiplexer ausgelegt ist, als Eingänge einen Ausgang von dem zweiten Addiererregister (R41, R42) und ein digitales "0"-Signal zu empfangen.
Kombinationseinheit (CMB) nach Anspruch 1, dadurch gekennzeichnet, dass eine Streu/Energiegewichtungseinheit (2) einer CDMA-Basis-Sendeempfänger-Station (BTS) eines CDMA-Funkkommunikationssystems zum Ausgeben der digitalen Datenproben als gewichtete Chips bereitgestellt ist, wobei die Ausgänge Sektoren-Träger sind, die jeweils für Sektoren des CDMA-Systems bereitgestellt sind.
Kombinationseinheit (CMB) nach Anspruch 1, dadurch gekennzeichnet, dass die Eingänge (φ₁, ..., φ_n) Benutzer-Kanäle und/oder voraddierte Kanäle sind, und die Ausgänge Träger eines digitalen Kommunikationssystems sind.
Kombinationseinheit (CMB) nach Anspruch 1, dadurch gekennzeichnet, dass die Eingänge ((φ₁,. .., φ_u) Ausgänge (x₁₁ ... x_L1; x₁₂ ... x_L2; ...; x_1p ... x_LP) von RAKE-Fingern (RF₁ ... RF_L) eines RAKE-Empfängers sind, und die Ausgänge (sc-1, sc-2, ... sc-m) Eingänge jeweiliger Empfangseinheiten des RAKE-Empfängers sind.