DE69521113T2

DE69521113T2 - Vorrichtung und Verfahren zur Stromversorgungsausfallbeständige Aktualisierung eines Flash-EEPROM-Speichers

Info

Publication number: DE69521113T2
Application number: DE69521113T
Authority: DE
Inventors: Marvin D. Nelson; Barry J. Oldfield; Mark D. Petersen
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 1995-01-18
Filing date: 1995-09-01
Publication date: 2002-03-21
Anticipated expiration: 2015-09-02
Also published as: EP0723226B1; DE69521113D1; EP0723226A1; US5568641A; JPH08255084A

Description

GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich allgemein auf Halbleiterbauelemente und insbesondere auf das Aktualisieren der Firmware in einem elektrisch löschbaren programmierbaren Flash-Nur-Lese-Speicher (EEPROM; EEPROM = flash electrically erasable programmable read only memory).

HINTERGRUND DER ERFINDUNG

Speichervorrichtungen und Mikroprozessoren sind Schlüsselelemente in der Computertechnologie. Wenn einem Computersystem Leistung zu Beginn zugeführt wird, ist insbesondere ein Mikroprozessor eine Komponente, die die Leistung empfängt und ansprechend darauf in einer spezifizierten Speicheradresse in einer nicht-flüchtigen Speichervorrichtung nach Vorabbefehlen nachsieht, um dieselben auszuführen und dadurch funktionsmäßig betreibbar zu werden. Dieser Prozeß ist allgemein als ein "Hochfahr"- bzw. "Boot"-Prozeß bekannt. Der Mikroprozessor "fährt" nämlich auf eine Leistungsinitialisierung hin von einem Nichtfunktionsmodus zu einem Betriebsmodus hoch, indem derselbe wesentliche Grundbefehle (Firmware), die in einer nicht-flüchtigen Speichervorrichtung gespeichert sind, liest und ausführt.
Eine EEPROM- (EEPROM = electrically erasable programmable read only memory) Vorrichtung ist ein nicht-flüchtiger Speicher, der üblicherweise zum Speichern von Firmware (Code) verwendet wird, um einen Mikroprozessor hochzufahren. Ein Flash-EEPROM ermöglicht, daß sein gesamter Speicher in einem einzigen Schritt gelöscht werden kann. In den letzten Jahren sind Flash-EEPROMs mit Eigenschaften zum selektiven Löschen/Schreiben von Blöcken weithin verfügbar geworden, die es ermöglichen, daß adreßspezifische Blöcke in dem EEPROM selektiv gelöscht und/oder geschrieben werden.
Der Flash-EEPROM ist insbesondere bei Computersystemen nützlich gewesen, da die Firmware bei Bedarf ohne die Notwendigkeit für eine physische Ersetzung eines gesamten Speicherchips, wie z. B. eines Nur-Lese-Speichers (ROM), gelöscht und aktualisiert werden kann. Das in der Lage Sein, die Firmware durch Herunterladen des Codes in den EEPROM zu aktualisieren, vereinfacht nicht nur die Firmwareaktualisierungen und reduziert nicht nur die Kosten derselben (d. h. keine Notwendigkeit, den ganzen Chip zu ersetzen), sondern erhöht ferner die Zuverlässigkeit des Produkts, das den EEPROM unterbringt, da keine Sockel für eine Chipersetzung erforderlich sind.
Während eines Firmwareaktualisierungsprozesses ist jedoch das Produkt anfällig auf Unterbrechungen während der Zeitdauer, da der Flash-EEPROM gelöscht wird. Falls nämlich die Boot- bzw. Hochfahrfirmware in Vorbereitung auf das Schreiben einer neuen Firmware (des Upgrades bzw. der Aktualisierung) gelöscht wird und ein Leistungsausfall oder eine andere Unterbrechung zu just diesem Zeitpunkt auftritt, kann der Aktualisierungsprozeß nicht abgeschlossen werden und das Produkt wird im wesentlichen unbrauchbar hinterlassen, d. h. ohne die ursprüngliche Firmware und ohne die aktualisierte Firmware. Sobald die Hochfahrfirmware gelöscht ist, weist das System (der Mikroprozessor) keinen Zugriff mehr auf Befehle zur Hochfahrausführung auf und ist sich selbst überlassen, um eine andere Tätigkeit auszuführen, wie z. B. das Herunterladen einer neuen Firmware.
Gegenwärtige Produkte auf dem Markt begegnen dem Problem eines möglichen Leistungsausfalls während einer Firmwareaktualisierung auf eine von mehreren Art und Weisen. Es kann beispielsweise ein zusätzlicher Hochfahr- bzw. Boot-ROM verwendet werden, um einen minimalen Satz von Code zu enthalten, der erforderlich ist, um das Produkt für eine Flash-EEPROM- Aktualisierung bereit machen zu können. Dies fügt jedoch dem Produkt eine Aufwand- und Software-Komplexität hinzu. Zusätzlich muß der Hochfahr-ROM aufgrund von Erfordernissen, die demselben durch die meisten Mikroprozessorarchitekturen auferlegt werden, häufig zusammen mit der Firmwareaktualisierung des EEPROM physisch aktualisiert werden.
Ein alternatives Verfahren, um Unterbrechungen während einer EEPROM-Aktualisierung zu handhaben, besteht einfach darin, den Benutzer zu warnen, daß, falls solche auftreten, das Produkt für eine Reparatur zurück zur Fabrik gebracht werden muß.
Es ist offensichtlich, daß diese Lösungen viel zu wünschen übrig lassen. Dementsprechend bestehen Aufgaben der vorliegenden Erfindung darin, ein System und ein Verfahren zum Durchführen von leistungsausfallbeständigen Flash-EEPROM-Aktualisierungen zu schaffen, ohne einen zusätzlichen Hochfahr-ROM zu erfordern.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß den Grundsätzen der vorliegenden Erfindung bei ihrem bevorzugten Ausführungsbeispiel wird die System- (Mikroprozessor-) Hochfahrfirmware innerhalb getrennt löschbarer/beschreibbarer Blöcke eines Flash-EEPROM manipuliert, wobei eine nicht-flüchtige Speicherbitschaltung verwendet wird, um zu erzwingen, daß eine Manipulierung des Hochfahr- bzw. Bootadreßraumes, der den Blöcken zugeordnet ist, eine leistungsausfallbeständige Flash-Aktualisierung für den EEPROM liefert, ohne daß ein getrennter Hochfahr-ROM erforderlich ist. Bei dem bevorzugten Ausführungsbeispiel ist die Speicherbitschaltung ein Flip-Flop.
Während einer Firmwareaktualisierung bei dem EEPROM wird ein anderer Block als der Primärhochfahr- bzw. -bootblock in dem EEPROM gelöscht und als ein alternativer Hochfahr- bzw. Bootblock bestimmt. Die Primärhochfahrblockfirmware wird daraufhin in den alternativen Hochfahrblock kopiert, wobei die nicht-flüchtige Speicherbitschaltung eingestellt wird, um zu bewirken, daß der alternative Hochfahrblock aus der Sicht des Mikroprozessors in dem Adreßraum des Primärhochfahrblocks erscheint. Der Primärhochfahrblock wird daraufhin gelöscht, wobei in denselben neue Firmwareinformationen eingebrannt werden. Die Speicherbitschaltung wird daraufhin neu eingestellt, um zu ermöglichen, daß der Primärhochfahrblock wieder in seinem korrekten Adreßraum erscheint, und der alternative Hochfahrblock wird mit seinen neuen Firmwareinformationen aktualisiert.
Diese Aufgaben werden in vorteilhafter Art und Weise im wesentlichen dadurch gelöst, daß die Merkmale, die in den unabhängigen Ansprüchen offengelegt sind, angewendet werden. Weitere Verbesserungen werden durch die Unteransprüche geliefert.
Dieses System und Verfahren liefert das Zurückhalten der Primärhochfahrfirmware in einem EEPROM während einer Aktualisierung, so daß, falls ein Leistungsausfall während der Aktualisierung auftritt, die Primärhochfahrinformationen in dem EEPROM immer noch verfügbar sind. Dies beseitigt die Notwendigkeit für einen getrennten Hochfahr-ROM, der in dem Fall eines Leistungsausfalls normalerweise Primärhochfahrinformationen enthalten würde, wie es beispielsweise bei dem System der Fall ist, das in dem Dokument DE-A-4214184 offenbart ist.
Weitere Aufgaben, Vorteile und Fähigkeiten der vorliegenden Erfindung werden sich im Laufe der Beschreibung ergeben.

BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A ist ein Blockdiagramm, das eine Speicheradressierung für einen Systemhochfahrvorgang von einem Primärhochfahrblock aus basierend auf einem ersten Zustandssignal von einer nicht-flüchtigen Speicherbitschaltung darstellt.
Fig. 1B ist ein Blockdiagramm, das eine Speicheradressierung für einen Systemhochfahrvorgang von einem alternativen Hochfahrblock aus basierend auf einem zweiten Zustandssignal von einer nicht-flüchtigen Speicherbitschaltung darstellt.
Fig. 2 ist ein Flußdiagramm, das die Schritte darstellt, die für Hochfahrblock- und Speicheradreßraum- Manipulierungen während einer Firmwareaktualisierung befolgt werden.
Fig. 3 ist eine Tabelle, die darstellt, wie ein oberes Bit invertiert wird, um zu bewirken, daß ein alternativer Hochfahrblock in dem Adreßraum des Primärhochfahrblocks erscheint.
Fig. 4A sind Blockdiagramme, die die verschiedenen Stufen bis 4J der Hochfahrblock- und Speicheradreß-Manipulierungen während einer Firmwareaktualisierung darstellen.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Fig. 1A-1B sind Systemblockdiagramme die eine Hochfahrblockspeicheradreßbearbeitung bzw. -manipulierung basierend auf dem Zustand einer nicht-flüchtigen Speicherbitschaltung gemäß der vorliegenden Erfindung darstellen. Fig. 1A zeigt die normale Speicheradressierung für einen Systemhochfahrvorgang von dem Primärhochfahrblock aus, während Fig. 1B die relative Speicheradressierung für einen Hochfahrvorgang von dem alternativen Hochfahrblock aus zeigt. Gleiche Komponenten in allen Figuren werden mit gleichen Bezugszeichen identifiziert.
Bezugnehmend auf Fig. 1A ist ein erster Speicher 10 ein nicht-flüchtiger, elektrisch löschbarer, programmierbarer Flash-Nur-Lese-Speicher (EEPROM) mit getrennt löschbaren/beschreibbaren Blöcken 0-3. Jeder Block umfaßt 256K Bytes eines adressierbaren Speichers. Es wird darauf hingewiesen, daß, obwohl bei dieser Darstellung der Speicher 10 vier Blöcke zu je 256K Bytes aufweist, gemäß den Grundsätzen der vorliegenden Erfindung anders proportionierte Speicherblöcke gleichfalls verwendbar sind. Allgemein enthalten die EEPROMs nicht Blöcke mit gleicher Größe. Die Blöcke können jedoch normalerweise in einer Form kombiniert werden, die das Erscheinungsbild von zwei oder mehreren logischen Blöcken mit gleicher Größe ermöglicht. Der Block 0 kann beispielsweise in Wirklichkeit in getrennt unterscheidbare und unterschiedlich proportionierte Blöcke weiter unterteilt sein. Andererseits kann der Speicher 10 als ein Ganzes überhaupt in wenige oder größere Blöcke unterteilt sein. Unabhängig von der physischen Größe und dem Aufbau des Speichers 10 ist es für diese Erfindung jedoch lediglich erforderlich, daß derselbe zumindest zwei getrennt löschbare/beschreibbare Blöcke aufweist.
Obwohl bei dem bevorzugten Ausführungsbeispiel der Speicher 10 eine einzige EEPROM-Vorrichtung mit mehreren selektiv löschbaren/beschreibbaren Blöcken ist, könne der Speicher 10 gleichermaßen eine Bank aus getrennt adressierbaren EEPROM-Vorrichtungen sein, wobei jede Vorrichtung selektiv löschbare/beschreibbare Blöcke aufweisen oder nicht aufweisen kann. In diesem Fall würde jede getrennte Vorrichtung als ein getrennt löschbarer/beschreibbarer Block bei dem beschriebenen Speicher 10 wirken. Dementsprechend könnte der Speicher 10 gleichermaßen ein Direktzugriffsspeicher (RAM; RAM = random access memory) sein, der durch eine gewisse Form der Leistungszufuhrsicherung nicht-flüchtig gemacht ist (NVRAM; NVRAM = non-volatile random access memory = nichtflüchtiger Direktzugriffsspeicher). In dem Fall, daß ein NVRAM verwendet wird, findet der Schritt des Löschens eines Blocks von Daten in dem selben Schritt wie das Schreiben der Daten zu dem Speicher statt, wenn ein solcher auftritt.
Der Block 0 ist der Primärhochfahrblock für ein Mikroprozessor- (Prozessor-) System 20 und ist an einem Primäradreßraum adressierbar. Primärhochfahrblock bedeutet, daß der Prozessor 20 auf einen Leistungsaufbau oder eine Leistungsinitialisierung hin zur Primärhochfahrfirmwareausführung in dem Primäradreßbereich, der dem Block 0 zugeordnet ist, nachschaut. Der Primärhochfahrblock muß den Teilsatz der Firmwarefunktionalität enthalten, der erforderlich ist, um den Prozessor in einen Betriebszustand zu versetzen, der ausreicht, um eine Aktualisierung durchzuführen.
Der Block 2 ist der alternative Hochfahrblock und ist an einem alternativen Adreßraum adressierbar. Der Block 2 wird als der alternative Hochfahrblock identifiziert, da gemäß den Grundsätzen der vorliegenden Erfindung die Hochfahrfirmware, die sich im allgemeinen in dem Primärhochfahrblock befindet, während einer Aktualisierung der Firmware in diesen alternativen Hochfahrblock kopiert wird, um eine leistungsausfallbeständige Aktualisierung zu liefern. Der Block 2 enthält normalerweise keine Hochfahrfirmware, sondern enthält üblicherweise eine andere Firmware, die für die Funktionszwecke des Prozessors 20 notwendig sind.
Entsprechend dem normalen (Nichtaktualisierungs-) Zustand des Blocks 2 enthalten die Blöcke 1 und 3 Firmware, die für die Funktionszwecke des Prozessors notwendig sind. Für dieses Beispiel wird der Adreßbereich 00000000-000FFFFF verwendet werden, um die Blöcke 0-3 zu beschreiben. Ferner sucht bei diesem Beispiel der Prozessor 20 nach seinen Primärhochfahrinformationen beginnend mit der Adresse 0. Diese Erfindung könnte jedoch ohne weiteres an Prozessorarchitekturen angepaßt werden, die nach den Anfangshochfahrbefehlen in anderen Speicherpositionen suchen.
Eine Logikschaltungsanordnung XOR 30 ist ein Exklusiv- ODER-Gatter mit zwei Eingängen. Ein Eingang wird durch ein Adreßbit 32 getrieben, während der andere Eingang durch eine nicht-flüchtige Speicherbitschaltung 40 getrieben wird. Das XOR-Gatter liefert die Möglichkeit, Adreßbits je nach Notwendigkeit zu invertieren oder nicht zu invertieren. Es existiert ein XOR-Gatter an jeder Adreßleitung, die invertiert werden soll. Bei diesem bevorzugten Ausführungsbeispiel weist lediglich die Leitung 32 des höchstwertigen Adreßbits ein XOR-Gatter auf. Die anderen Adreßbitleitungen 34 sind zur Adressierung des Speichers 10 auf eine normale Art und Weise kommunikativ zwischen den Prozessor 20 und den Speicher 10 geschaltet.
Die nicht-flüchtige Speicherbitschaltung 40 (hierin als nf- Speicherbit bezeichnet) ist eine nicht-flüchtige Einbitsignal-Speicherschaltung, wie z. B. ein Flip-Flop, die in der Lage ist, eingestellt bzw. gesetzt und/oder neueingestellt bzw. rückgesetzt zu werden. Bei dieser Darstellung ist das nf-Speicherbit 40 in einen ersten Zustand (eine logische 0) neu eingestellt. Der erste Zustand wird als eine logische 0 dargestellt, aber derselbe könnte gleichermaßen eine logische 1 sein, falls dies so gewählt wird. In diesem Zustand ist das Eingangssignal des XOR-Gatters, das durch das nf-Speicherbit 40 getrieben wird, derart eingestellt, daß das Adreßbit 32 nicht invertiert wird.
Während sich das nf-Speicherbit 40 in dem ersten Zustand befindet, greift der Prozessor 20 normal auf den Speicher zu. Auf den Block 0 wird nämlich mit dem Primäradreßraum als dem Primärhochfahrblock Bezug genommen, wobei die Hochfahrfirmware auf eine Initialisierung des Prozessors 20 hin von dort aus ausgeführt wird.
Der Prozessor 20 ist in der Lage, das nf-Speicherbit 40 einzustellen und/oder neu einzustellen, wie es bei 36 gezeigt ist, und ist ferner in der Lage, den Zustand des nf-Speicherbits 40 zu erfassen, wie es bei 38 gezeigt ist. Der Prozessor 20 ist zu diesen Funktionen in der Lage, so daß derselbe den Zustand einer Firmwareaktualisierung bestimmen kann, und bestimmen kann, ob die Aktualisierung unterbrochen wurde oder nicht. Während einer Aktualisierung führt der Prozessor nämlich einen Code aus, der zum Einstellen und/oder Neueinstellen des nf-Speicherbits 40 auf einen geeigneten Zustand notwendig ist. Dementsprechend erfaßt der Prozessor 20 den Zustand des nf-Speicherbits 40, um zu bestimmen, wie derselbe mit darauffolgenden Aktualisierungen fortschreiten soll, d. h. ob während einer vorhergehenden Aktualisierung eine Unterbrechung auftrat oder nicht auftrat. Folglich bestimmt der Prozessor, ob derselbe auf den Primärhochfahrblock oder einen alternativen Hochfahrblock des Speichers 10 schaut.
Bezugnehmend auf Fig. 1B ist das nf-Speicherbit 40 in einem zweiten Zustand (der logischen 1) gezeigt, wobei der Speicher 10 derart gezeigt ist, daß der Block 2 desselben dem Primärhochfahradreßraum für Hochfahrzwecke zugeordnet ist und nicht der Block 0. Folglich ist nun (aus der Sicht des Prozessors 20) der Block 2 für Hochfahrzwecke mit der Primäradresse 00000000-0003FFFF hex adressierbar, während der Block 0 mit der alternativen Adresse 00080000-000BFFFF hex adressierbar ist.
Obwohl sich die Blöcke nicht in Wirklichkeit physisch relativ zueinander bewegen, und obwohl sich die wahren Adreßräume, die jedem Block zugeordnet sind, in Wirklichkeit nicht ändern, sind die Adreßräume derart gezeigt, daß sich dieselben "geändert" haben, um die Idee zu veranschaulichen, daß aus der Sicht des Prozessors 20 der Primäradreßraum zum Ausführen von Hochfahrbefehlen nunmehr dem Firmwareinhalt des Blocks 2 und nicht demjenigen des Blocks 0 zugeordnet ist (obwohl der Prozessor 20 in Wirklichkeit die Blöcke nicht erkennt oder voneinander unterscheidet).
Die Adreß-"Manipulierung" ist aufgetreten, da das nf- Speicherbit 40 auf seinen zweiten Zustand (logische 1) eingestellt ist und bewirkt, daß das XOR-Gatter 30 die Adreßleitung 32 invertiert. Im wesentlichen bewirkt das nf-Speicherbit 40, daß der alternative Hochfahrblock 2 aus der Sicht des Mikroprozessors in dem Primäradreßraum erscheint, und daß der Primärhochfahrblock in dem alternativen Adreßraum erscheint. Folglich bleiben während eines Firmwareaktualisierungsprozesses und in dem Fall eines Unterbrechungsereignisses die Firmwaredaten für den Prozessor 20 in dem alternativen Hochfahrblock hochfahrmäßig adressierbar.
Offenbar muß die Firmware zur Ausführung von entweder dem Primärhochfahrblock oder dem alternativen Hochfahrblock eine relative Adressierung aufweisen. Der Prozessor 20 erfaßt ferner den Zustand des nf-Speicherbits 40, so daß derselbe weiß, daß derselbe zur Ausführung eines geeigneten Codes während eines Hochfahrvorgangs, nachdem ein Unterbrechungsereignis aufgetreten ist, auf den alternativen Hochfahrblock und nicht den Primärhochfahrblock schaut. Darüber hinaus bestimmt der Prozessor 20 bei jedem gegebenen Leistungsaufbau durch Prüfsummen, die über jeden Block hinweg aufgebaut werden und in jedem Block gespeichert sind, welche Blöcke eine vollständige und gültige Firmware aufweisen. Folglich ist der Fortschritt jeglicher gegebenen Aktualisierung erfaßbar.
Bezugnehmend auf Fig. 2 stellt ein Flußdiagramm die Schritte dar, die zur Manipulierung des Hochfahrblocks- und Speicheradreß-Raumes für eine leistungsausfallbeständige Firmwareaktualisierung befolgt werden. Zunächst werden bei 60 alle Blöcke außer dem Primärhochfahrblock 0 des Speichers 10 (Fig. 1) gelöscht. Wie es in der Technik allgemein bekannt ist, kann es sein, daß während des Aktualisierungsprozesses die Hochfahrfirmware zur Ausführung aus dem Primärhochfahrblock heraus und in einen Prozessorspeicher kopiert werden muß. Der Grund hierfür besteht in den Lösch- und Schreib- Charakteristika des EEPROM.
Als nächstes wird bei 65 die Firmware des Primärhochfahrblocks 0 in den alternativen Hochfahrblock 2 kopiert, wobei das nf-Speicherbit 40 auf seinen zweiten Zustand (logische 1) eingestellt wird 70. Das Einstellen des nf-Speicherbits 40 auf seinen zweiten Zustand bewirkt, daß der alternative Hochfahrblock 2 aus der Sicht des Prozessors in dem Primäradreßraum des Hochfahrblocks 0 erscheint. Diese Scheinmanipulierung des Adreßraumes wird dadurch bewirkt, daß das nf- Speicherbit 40 ein Eingangssignal des XOR-Gatters 30 auf 1 einstellt, wodurch das obere Adreßbit für alle Adreßanforderungen, die von dem Prozessor 20 zum Zugreifen auf den Primäradreßraum empfangen werden, invertiert wird.
Fig. 3 ist eine Tabelle, die darstellt, wie ein oberes Adreßbit invertiert wird, um zu bewirken, daß der alternative Hochfahrblock aus der Sicht des Mikroprozessors in dem Adreßraum des Primärhochfahrblocks erscheint. In diesem Fall wird das Bit Nummer 19 invertiert. Obwohl folglich der Prozessor 20 denkt, daß derselbe die Primärhochfahrblockstartadresse 00000000 hex adressiert, die bei 95 gezeigt ist, bewirkt das XOR-Gatter 30, daß das Bit Nummer 19 invertiert wird, und folglich, daß der Prozessor 20 auf die Startadresse des alternativen Hochfahrblocks 00080000 hex zugreift, die bei 100 gezeigt ist.
Wiederum bezugnehmend auf Fig. 2 wird, nachdem das nf- Speicherbit eingestellt ist 70, der Primärhochfahrblock 0 gelöscht 75. Nachdem der Primärhochfahrblock gelöscht ist, könnte, falls ein Unterbrechungsereignis oder Leistungsausfall auftritt, die Aktualisierung nicht abgeschlossen werden, falls nicht der Block 2 durch den Prozessor 20 als ein alternativer Hochfahrblock adressierbar wäre. Diese Erfindung ermöglicht jedoch dem Prozessor 20, auf den Block 2 als einen alternativen Hochfahrblock zuzugreifen. Insbesondere würde, falls die Leistung verloren ginge, ohne daß die Aktualisierung abgeschlossen wäre, und falls der Prozessor 20 neu gestartet werden müßte, das nf-Speicherbit 40 in seinem zweiten Zustand (logische 1) verbleiben. Dementsprechend würde das XOR-Gatter 30 das obere Adreßbit (siehe Fig. 3) invertieren, so daß durch den Prozessor 20 auf den Adreßraum des alternativen Hochfahrblocks und nicht auf den Adreßraum des Primärhochfahrblocks zugegriffen werden würde. Folglich fährt der Prozessor 20, ohne jemals wirklich irgendeinen Unterschied erfahren zu haben, von dem alternativen Hochfahrblock aus hoch.
Nachdem der Primärhochfahrblock 0 gelöscht ist 75, wird derselbe anschließend mit einer neuen Hochfahrfirmware aktualisiert (bebrannt und/oder beschrieben) 80. Auf das Abschließen der Aktualisierung des Primärhochfahrblocks hin wird das nf-Speicherbit 40 zu seinem ersten Zustand (logische 0) neu eingestellt 85, um zu bewirken, daß der Primärhochfahrblock wieder in seinem korrekten Adreßraum erscheint. Zu diesem Zeitpunkt werden, sollte ein Leistungsausfall auftreten, die neuen Hochfahrinformationen bereits in dem Block 0 gehalten und würden bei einem Hochfahrvorgang durch den Prozessor verwendet werden, da das nf-Speicherbit 40 auf seinen ersten Zustand neu eingestellt ist.
Schließlich wird bei 87 die Hochfahrfirmware in dem Block 2 gelöscht, wobei alle Blöcke (außer dem Primärhochfahrblock) mit jeglichen neuen Firmwareinformationen aktualisiert werden 90, um den Aktualisierungsprozeß abzuschließen.
Bezugnehmend auf die Fig. 4A-4J stellen vereinfachte Blockdiagramme die verschiedenen Stufen der Hochfahrblock- und Speicheradreßmanipulierungen während einer leistungsausfallbeständigen Firmwareaktualisierung der vorliegenden Erfindung dar. Fig. 4A-4D zeigen den Block 0 als den Primärhochfahrblock und zeigen, daß ein Prozessorhochfahrvorgang von dem Block 0 aus stattfinden wird (wenn das nf-Speicherbit 40 von Fig. 1 auf seinen Zustand einer logischen 0 eingestellt ist). Die Fig. 4A-4C zeigen die ersten Schritte des Löschens aller Blöcke ausgenommen des Primärhochfahrblocks in Vorbereitung auf eine Firmwareaktualisierung (siehe ferner 60, Fig. 2). Die gelöschten Blöcke sind durch ein "X" durch den Block gezeigt.
Fig. 4D zeigt den nächsten Schritt des Kopierens des Inhalts des Primärhochfahrblocks 0 in den alternativen Hochfahrblock 2 (siehe ferner 65, Fig. 2). Ein Block, in den die Daten geschrieben (eingebrannt) sind, ist mit dem Buchstaben "B" in der oberen Ecke gezeigt.
Fig. 4E-4F zeigen nunmehr den alternativen Block 2 als den Block, von dem aus ein Prozessor hochfahren wird (siehe ferner 70, Fig. 2). Wie es im vorhergehenden beschrieben wurde, besteht der Grund hierfür darin, daß das nf-Speicherbit 40 eingestellt ist, um zu bewirken, daß das XOR-Gatter 30 ein oberes Adreßbit invertiert, um zu bewirken, daß der alternative Hochfahrblock aus der Sicht des Prozessors in dem Primäradreßraum erscheint. Fig. 4E zeigt, wie der Block 0 in Vorbereitung auf seine Aktualisierung gelöscht wird, wobei Fig. 4F zeigt, wie der Block 0 mit der neuen Hochfahrfirmware aktualisiert (beschrieben) wird (siehe ferner 75 und 80, Fig. 2).
Fig. 4G-4J zeigen, daß wieder der Block 0 als der Block adressiert wird, von dem aus ein Prozessorhochfahrvorgang stattfinden wird. Der Grund hierfür besteht darin, daß das nf-Speicherbit 40 neu eingestellt ist (siehe 85, Fig. 2), um zu bewirken, daß der Primärhochfahrblock 0 wieder an seinem korrekten Adreßraum erscheint. Fig. 4G zeigt, wie der Block 2 gelöscht wird (siehe 87, Fig. 2), da derselbe immer noch eine Kopie der ursprünglichen Hochfahrfirmware von dem Schritt von Fig. 4D hält. Schließlich zeigen Fig. 4H-4J, wie in die Blöcke 1, 2 und 3 die restliche Firmware eingebrannt wird, um den Aktualisierungsprozeß abzuschließen (siehe 90, Fig. 2).
Der folgende Pseudocode ist exemplarisch für eine bevorzugte Implementierung des im vorhergehenden beschriebenen Systems und Prozesses für eine leistungsausfallbeständige Firmwareaktualisierung.
Was im vorhergehenden beschrieben wurde, sind die bevorzugten Ausführungsbeispiele für ein System und ein Verfahren zum Liefern einer leistungsausfallbeständigen Flash-Aktualisierung für ein EEPROM ohne die Notwendigkeit für einen getrennten ROM. Es ist für einen durchschnittlichen Fachmann auf dem Gebiet offensichtlich, daß die vorliegende Erfindung auf einfache Weise unter Verwendung jeglicher einer Vielzahl von Hardware- und Software-Werkzeugen, die in der Technik existieren, implementiert werden kann. Während die vorliegende Erfindung bezugnehmend auf spezifische Ausführungsbeispiele beschrieben worden ist, wird es offensichtlich sein, daß andere alternative Ausführungsbeispiele und Verfahren zum Implementieren oder Modifizieren verwendet werden können, ohne den Schutzbereich der Erfindung zu verlassen.

Claims

1. Ein Verfahren zum Liefern von leistungsausfallbeständigen Speicheraktualisierungen für eine erste Speichervorrichtung (10), die Systemhochfahrdaten und getrennt löschbare/beschreibbare Blöcke aufweist, die durch einen Mikroprozessor (20) adressierbar sind, wobei das Verfahren folgende Schritte aufweist:

(a) Kopieren der Hochfahrdaten von einem Primärhochfahrblock, der einem Primäradreßraum in der ersten Speichervorrichtung zugeordnet ist, zu einem alternativen Hochfahrblock, der einem alternativen Adreßraum zugeordnet ist;

(b) Einstellen einer zweiten nicht-flüchtigen Speicherbitschaltung (40), um zu bewirken, daß der alternative Hochfahrblock aus der Sicht des Mikroprozessors in dem Primäradreßraum erscheint, und daß der Primärhochfahrblock in dem alternativen Adreßraum erscheint, wodurch in dem Fall eines Unterbrechungsereignisses die Daten für den Mikroprozessor in dem alternativen Hochfahrblock hochfahrmäßig adressierbar bleiben;

(c) Schreiben neuer Hochfahrdaten in den Primärhochfahrblock; und

(d) Neueinstellen der zweiten Speicherbitschaltung, um zu bewirken, daß der Primärhochfahrblock wieder in dem Primäradreßraum erscheint, und daß der alternative Hochfahrblock wieder in dem alternativen Adreßraum erscheint.

2. Das Verfahren gemäß Anspruch 1, bei dem die erste Speichervorrichtung aus (i) einer blockweise elektrisch löschbaren, programmierbaren Nur-Lese-Speicher- (EEPROM-) Vorrichtung, (ii) einer Mehrzahl von EEPROMs und (iii) einem nicht-flüchtigen Direktzugriffsspeicher (RAM) ausgewählt ist.

3. Das Verfahren gemäß Anspruch 1, bei dem die Hochfahrdaten und die neuen Hochfahrdaten eine relative Adressierung zum Ausführen von dem Primärhochfahrblock und dem alternativen Hochfahrblock aus aufweisen.

4. Das Verfahren gemäß Anspruch 1, bei dem ein Zustand des zweiten nicht-flüchtigen Speichers durch

(i) eine Logikschaltungsanordnung (30), die zwischen den Mikroprozessor (20), die erste Speichervorrichtung (10) und die zweite nicht-flüchtige Speicherbitschaltung (40) kommunikativ geschaltet ist, zum Invertieren zumindest eines Adreßbits, um die Adressierung der Blöcke der ersten Speichervorrichtung zu manipulieren; und

(ii) den Prozessor zum Bestimmen eines Aktualisierungsstatus, der anzeigt, ob die Aktualisierung unterbrochen wurde oder nicht,

erfaßt wird.

5. Ein System zum Liefern von leistungsausfallbeständigen Speicheraktualisierungen, mit

(a) einer ersten Speicherbank (10) mit einem ersten und einem zweiten getrennt löschbaren/beschreibbaren Block, wobei die Blöcke einem ersten beziehungsweise zweiten Adreßraum zugeordnet sind;

(b) einer Einrichtung zum Kopieren von ersten Daten von dem ersten Block zu dem zweiten Block;

(c) einer Einrichtung zum Einstellen einer zweiten nicht-flüchtigen Speicherbitschaltung (40), um zu bewirken, daß der zweite Block aus der Sicht eines Mikroprozessors (10) in dem ersten Adreßraum erscheint, und daß der erste Block in dem zweiten Adreßraum erscheint, wodurch in dem Fall eines Unterbrechungsereignisses die Daten für den Mikroprozessor in dem zweiten Block hochfahrmäßig adressierbar bleiben;

(d) einer Einrichtung zum selektiven Schreiben der zweiten Daten in die Blöcke; und

(e) einer Einrichtung zum Neueinstellen der zweiten Speicherbitschaltung, um zu bewirken, daß der erste Block wieder in dem ersten Adreßraum erscheint, und daß der zweite Block wieder in dem zweiten Adreßraum erscheint.

6. Das System gemäß Anspruch 5, bei dem die erste Speicherbank aus (i) einer blockweise elektrisch löschbaren, programmierbaren Nur-Lese-Speicher- (EEPROM-) Vorrichtung, (ii) einer Mehrzahl von EEPROMs und (iii) einem nicht-flüchtigen Direktzugriffsspeicher (RAM) ausgewählt ist.

7. Das System gemäß Anspruch 5, bei dem die ersten und zweiten Daten eine relative Adressierung zum Ausführen von dem ersten und dem zweiten Block aus aufweisen.

8. Das System gemäß Anspruch 5, das ferner eine Einrichtung zum selektiven Löschen der Blöcke aufweist.

9. Das System gemäß Anspruch 5, das ferner eine Logikschaltungsanordnung (30), die zwischen den Mikroprozessor (20), die erste Speicherbank (10) und die zweite nicht-flüchtige Speicherbitschaltung (40) kommunikativ geschaltet ist, zum Erfassen eines Zustands der zweiten nicht-flüchtigen Speicherbitschaltung (40) und zum Invertieren zumindest eines Adreßbits, um die Adressierung der Blöcke der ersten Speicherbank zu manipulieren, aufweist.

10. Das System gemäß Anspruch 5, das ferner eine Einrichtung (20) zum Erfassen eines Zustands der zweiten nicht-flüchtigen Speicherbitschaltung aufweist, um einen Aktualisierungsstatus zu bestimmen, der anzeigt, ob die Aktualisierung unterbrochen wurde oder nicht.