DE69429508T2

DE69429508T2 - Bus-sender/empfänger mit binärem datenübertragungssmodus und ternären steuersignalübertragungssmodus

Info

Publication number: DE69429508T2
Application number: DE69429508T
Authority: DE
Inventors: Florin Oprescu; Roger Van Brunt
Original assignee: Apple Computer Inc
Current assignee: Apple Inc
Priority date: 1993-03-19
Filing date: 1994-03-11
Publication date: 2002-07-18
Anticipated expiration: 2014-03-12
Also published as: JP2004056767A; AU6405894A; WO1994022247A1; CA2158155A1; JPH08507913A; DE69429508D1; JP3454511B2; JP3943574B2; EP0689743A1; EP0689743B1; JP2005168062A; US5384769A

Description

HINTERGRUND DER ERFINDUNG

(1) Gebiet der Erfindung

Die vorliegende Erfindung bezieht ich auf eine Busarchitekturkommunikationsanordnung, die eine Basisband-Datenkommunikation zwischen einer Mehrzahl von miteinander verbundenen Einrichtungen oder Knoten in einem Computersystem ermöglicht, und insbesondere auf einen Bussendeempfänger, der einen binären Hochgeschwindigkeitsübertragungsmodus mit einem ternären Steuerübertragungsmodus geringer Geschwindigkeit, der einen Vollduplex-Dominantlogikanordnung für eine bidirektionale gleichzeitige Signalübertragung aufweist, verbindet.
Im folgenden werden zur Vereinfachung sämtliche Computereinrichtungen unabhängig davon, ob die spezielle Einrichtung eine höhere Intelligenz aufweist, die sonst als "lokaler Most" bekannt ist, als "Knoten" bezeichnet. Darüber hinaus wird der Begriff lokaler Host unabhängig davon benutzt, ob er Hardware oder Hardware und Software umfaßt.
Knoten innerhalb eines Computersystems, wie beispielsweise ein Plattenlaufwerk, eine Kathodenstrahlröhre, ein Drucker o. dgl., benötigen die Fähigkeit, Signale zueinander zu übermitteln. In der Vergangenheit wurde dies mit Hilfe eines Standard-I/O-Busses ausgeführt, welcher eine Mehrzahl von Übertragungsleitungen oder -kanäle aufweist und als gemeinsamer Kommunikationspfad zum Verbinden verschiedener Knoten in dem System agiert. Bei einem solchen System ist es wünschenswert, eine Busarchitektur zur Verfügung zu stellen, bei welcher Signale gleichzeitig zwischen den mit dem Bus verbundenen Knoten übermittelt werden können, um das Informationsvolumen zu erhöhen, das in einer gegebenen Zeitperiode übermittelt werden kann, wodurch die Gesamtgeschwindigkeit des Computers erhöht wird. Diese Art der Übertragung ist als Vollduplexübertragung bekannt. Bei herkömmlichen Busarchitekturen jedoch ist ein auf den Bus von einem bestimmten Konten ausgesendetes Signal zum Empfang durch sämtliche anderen an den Bus gekoppelten Knoten verfügbar, so daß dann, wenn zwei oder mehrere Signale gleichzeitig auf dem Bus gesendet würden, sie sich überlagern würden, so daß ein verstümmeltes Signal erzeugt würde, das für jeden Knoten unverständlich wäre.
Bei herkömmlichen Basisband-Datenkommunikationssystemen wurde dieses Problem teilweise durch die folgenden beiden Techniken überwunden. Die erste Technik ist als Zeitduplexing bekannt, bei dem einer Mehrzahl von mit einem gemeinsamen I/O-Bus verbundenen Knoten einzeln eine spezielle Zuteilung der Zeit zum Senden ihrer Signale auf dem Bus gegeben wird. Diese Art der Übertragung bildet eine umlaufende Prozedur nach, bei welcher jedem Knoten sequentiell der Zugriff auf den Bus gegeben wird. Ein Hauptnachteil bei der Verwendung des Zeitduplexing auf einem gemeinsamen Bus besteht darin, daß es ein allgemeines Synchronisationssystem erfordert, um sequentiell den Treiber jedes Knotens für eine bestimmte Zeit freizugeben, und selbst dann ist die Gesamtübertragung langsam, da die Signale noch einzeln übermittelt werden. Darüber hinaus ist diese Art der Übertragung nicht bidirektional (d. h. Vollduplex), so daß ein Knoten, welcher Informationen von einem anderen Knoten anfordert, warten muß, bis dem zweiten Knoten die Möglichkeit gegeben wird, die gewünschten Informationen zu senden.
Die zweite Technik besteht darin, einen Bus zur Verfügung zu stellen, welcher wenigstens zwei Übertragungsleitungen für jede Verbindung zwischen den mit dem Bus gekoppelten Knoten aufweist, so daß ein Vollduplexübertragung zwischen zwei beliebigen Knoten ermöglicht wird. Wenn es beispielsweise vier miteinander gekoppelte Knoten gibt, so daß sechs Verbindungen gebildet werden, würden zwölf Übertragungsleitungen erforderlich sein. Obwohl diese Technik die bei der zuvor genannten Technik entstehenden Probleme löst, schafft sie andere Probleme, die sich auf die physikalische Größe und Komplexität des Busses und auf den zum Ansteuern des Busses erforderlichen großen Energiebedarf beziehen.
Darüber hinaus werden bei bekannten Busarchitekturen Datenübertragungsbusse üblicherweise für die Übertragung von Basisband-Datensignalen zwischen den Knoten benutzt, die direkt miteinander über Punkt-Zu-Punkt-Verbindungen oder "Links", die den Bus bilden, gekoppelt sind. Bei dieser Art des Busses treten Datensignalübertragungen zwischen Knoten nur gelegentlich auf, wenn ein Knoten Daten von einem anderen Knoten anfordern oder Daten zu dem anderen Knoten senden muß. Da der Bus für unbestimmt lange Zeitdauern zwischen aufeinanderfolgenden Datenübertragungen untätig sein kann, ist es üblich, den Bus in einen Untätig-Zustand zu versetzen, inden die Treiber benachbarter Knoten gesperrt werden, so daß der Energieverbrauch, der anderenfalls auftreten würde, reduziert wird.
Ein Verfahren des Haltens des Busses in einem Untätig- Zustand besteht darin, Vorspannschaltungen zu benutzen, um den Bus aktiv in einen den beiden Signalzustände (d. h. einen Signalzustand der binären Eins oder Null) vorzuspannen, jedoch verbraucht diese Lösung noch eine signifikante Energiemenge infolge des zum Aufrechterhalten dieser Zustände erforderlichen Stroms. Ein anderes bekanntes Verfahren zur Verwendung bei einem differentiellen Datenübertragungsbus besteht darin, den Bus durch die Verwendung passiver Abschlußeinrichtungen geringer Impedanz passiv vorzuspannen. Jedoch unterminiert die Verwendung dieses Verfahrens zum Aufrechterhalten des Bus-Untätig-Zustands die Gesamtgleichtaktunterdrückung eines doppelt abgeschlossenen differentiellen Busses. Somit erforderten bekannte Busarchitekturen, um den Bus-Untätig-Zustand zu halten, herkömmlicherweise entweder die Benutzung großer Leistungsmengen oder ein Opfer bei dem Gleichtaktunterdrückungsbereich des Busses.
In jüngerer Zeit jedoch wurde ein weiteres Mittel zum Reduzieren des Energieverbrauchs, der von dem Bus-Untätig- Zustand verursacht ist, durch die Verwendung eines dritten Niedrigenergiesignalzustands als Bus-Untätig-Zustand verwirklicht. Dieser dritte Zustand, der als Z-Signalzustand bekannt ist, weist eine Signalamplitude auf, die sich in der Mitte zwischen den beiden binären Signalzuständen aufhält, so daß die entsprechende Stromamplitude (wenn auf den Bus angesteuert) nahezu 0 mA ist. Gemäß der vorliegenden Erfindung wurde erkannt, daß die Verwendung eines Zwischensignalzustands, der eine Stromamplitude von etwa 0 mA aufweist, für den Bus-Untätig-Zustand nicht nur eine Reduktion des Energieverbrauchs durch den Bus während eines Untätig-Zustands bewirken würde, sondern darüber hinaus einen zusätzlichen Signalisierzustand zur Verwendung beim Implementieren eines Vollduplexübertragungsschemas auf dem Bus zur Verfügung stellen würde. Obwohl dieser dritte Zustand bei differentiellen Burst-Modus-Bussen zum Reduzieren des Energieverbrauchs während des Bus-Untätig-Zustands verwendet worden ist, wurde er nicht für die Übertragung von Daten auf den Bus benutzt.
Bei einem Versuch der Anmelder, den Z-Signalzustand in einem Burst-Modus-Differenzbus zu implementieren, wurde gefunden, daß dieser Zustand ein spezielles Problem bildet infolge des Designs herkömmlicher binärer Empfänger, die bei solchen Bussen für die Erfassung der binären Signalzustände benutzt werden. Insbesondere verursacht eine naive Implementierung des Zwischen-Z-Signalzustands auf dem Bus unter Verwendung eines herkömmlichen binären Empfängersein unvorhersagbares Verhalten und erzeugt fehlerhafte Signale während des Bus-Untätig-Zustands. Dies beruht auf den Stromschwankungen auf dem Bus um die Zwischenstromamplitude des Z- Signalzustands herum, was die Empfänger veranlaßt, zufällig Zustände zwischen den binären Signalzuständen zu schalten. Gemäß einer weiteren Implementierung benutzten die Anmelder einen Hystereseempfänger, der einen Hysteresebereich um die Stromamplitude des Z-Signalzustands herum aufweist, um die zufällige Oszillation zu verhindern. Jedoch stellte die Verwendung eines Hystereseempfängers, welcher während der Steuersignalübertragungsphase absolut obligatorisch war, ein ernstes Problem während der Datensignalübertragungsphase dar, bei der die Hystereseempfänger nachteilige Tastverhältnisverzerrungen während normaler Datenübertragungen erzeugten.
Ferner beschreibt im IBM Technical Disclosure Bulletin, Band 15, Nr. 3, August 1972, New York, US, Seiten 998-999, Besseyre einen "Ternary detector for bidirectional transmission".
Demzufolge ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Einrichtung zum Benutzen des Z- Zustands in Verbindung mit den binären Zuständen eines Busses als Signalzustand zum Halten des Busses in einem Untätig-Zustand und als Buszustand zum Implementieren einer Vollduplex-Dominantlogikübertragungsanordnung zu benutzen.
Eine andere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und eine Einrichtung für einen Bussendeempfänger zu Verfügung zu stellen, der einen binären Hochgeschwindigkeitsdatenübertragungsmodus mit einem ternären Steuerübertragungsmodus verbindet, der eine Vollduplex- Dominantlogikübertragungsanordnung zum automatischen Bestimmen der bevorzugten Datensignalübertragungsrichtung und für den Austausch weiterer Steuer- und Identifikationsinformationen aufweist.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und eine Einrichtung zum preemptiven Signalisieren bei einem Halbduplex-Binärübertragungsschema zur Verfügung zu stellen, bei dem ein Treiber eines Sendeempfängers durch den Treiber eines anderen Sendeempfängers für die Übertragung einer Nachricht höherer Priorität unterbrochen wird.
Noch eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und eine Einrichtung zur Verfügung zustellen, welche die oben genannten Aufgaben bei einem seriellen Differenzbus mit verdrillter Zweidrahtleitung implementieren, der Sendeempfänger von zwei Knoten verbindet, wie beispielsweise dem in dem IEEE-P1394-Standard Vorgeschlagenen.
Die Erfindung schafft ein Verfahren nach Anspruch 1 und einen Sendeempfänger nach Anspruch 8.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung schafft einen Bussendeempfänger, der einen Hochgeschwindigkeits-Binärübertragungsmodus für eine Halbduplex-Übertragung von Datensignalen mit einem ternären Steuerübertragungsmodus, der eine Vollduplex- Dominantlogikübertragungsanordnung für die Vollduplexübertragung von Steuersignalen aufweist, miteinander verbindet. Bei einem Ausführungsbeispiel der vorliegenden Erfindung sind die oben genannten Übertragungsmodi bei einer Busarchitektur implementiert, welche wenigstens einen ersten Kommunikationsknoten enthält, der mit einem zweiten Kommunikationsknoten über einen seriellen Verdrillte- Zweidrahtleitung-Bus gekoppelt ist.
Jeder Knoten weist einen ersten Sendeempfänger und einen zweiten Sendeempfänger auf, so daß ein Paar der verdrillten Signalleitungen den ersten Sendeempfänger des ersten Knotens mit dem zweiten Sendeempfänger des zweiten Knotens verbindet und das zweite Paar der verdrillten Signalleitungen den ersten Sendeempfänger des zweiten Knotens mit dem zweiten Sendeempfänger des ersten Knotens verbindet. Sowohl der erste als auch der zweite Sendeempfänger weisen einen Differenztreiber zum Ansteuern differentieller Signalzustände auf dem Bus, einen binären Hochgeschwindigkeitsempfänger zum Empfangen von Hochgeschwindigkeitsdatensignalen und einen ternären Empfänger zum Empfangen von Steuersignalen auf. Darüber hinaus enthalten beide zweite Sendeempfänger außerdem einen preemptiven Signalisierempfänger zum Erfassen preemptiver Steuernachrichten, welche dazu dienen, die aktuelle Datenübertragungsphase bei Empfang der Nachricht zu beenden.
Bezüglich des binären Datenübertragungsmodus weisen die binären Empfänger Hochgeschwindigkeitsempfänger mit einem einzigen Spannungs-Komparator für den Empfang der Datensignale auf. Die Spannungskomparatoren übersetzen die Buszustände in entsprechende Signalzustände während des Datenübertragungsmodus. Da der binäre Hochgeschwindigkeitsdatenübertragungsmodus nur Halbduplex ist, ist ein Zuteilungsentscheidungsschema, das Vollduplexübertragungsfähigkeiten aufweist, erforderlich, um die bevorzugte Richtung der binären Datenübertragung zu bestimmen. Dieses wird durch Implementieren eines Dominantlogikschemas in dem ternären Empfänger jedes Sendeempfängers implementiert, welches die gleichzeitige Übertragungsfähigkeit zur Verfügung stellt.
Das Dominantlogikschema benutzt wenigstens drei auf dem Bus vorhandene Signalzustände, wobei bei einer bevorzugten Implementierung einer der Signalzustände der Zwischen-Z- Signalzustand ist, der eine Stromamplitude von etwa 0 mA aufweist. Der Z-Signalzustand wird nicht nur benutzt, um den Energieverbrauch des Busses während eines Bus-Untätig- Zustands zu reduzieren (mit Hilfe der Stromamplitude von stets 0), sondern darüber hinaus benutzt, um die Informationsmenge zu erhöhen, die auf dem Bus übertragen werden kann. Die letztgenannte Funktion wird über die Benutzung des ternären Empfängers in jedem Sendeempfänger ermöglicht, welcher nach dem Dominantlogikschema betrieben wird. Beim Implementieren des Dominantlogikschemas werden die drei Signalzustände auf dem Bus über das gleichzeitige Ansteuern ausgewählter Signalzustände durch jeden der Sendeempfängerpaare kombiniert, so daß einer der drei Buszustände gebildet wird, der die sich ergebende Stromamplitude auf den Bus repräsentiert. Der auf dem Bus ausgebildete Buszustand wird dann erfaßt und von den ternären Empfängern benutzt, um einen der drei entsprechenden codierten Logikzustände zu erzeugen, welcher dann partiell decodiert wird, um ein Ausgangssignal zu gewinnen, das bis zu einem bestimmten Ausmaß die Signalzustände darstellt, die von den zugehörigen Sendeempfängern angesteuert werden. Diese partiell decodierten Logikzustände werden nachfolgend von dem empfangenden Kommunikationsknoten für eine Vielzahl von Steuerfunktionen bei der Zuteilungsentscheidungsphase des Busses benutzt.
Bei einem Ausführungsbeispiel der vorliegenden Erfindung wird ein preemptiver Signalisierempfänger zur Verfügung gestellt, der entweder einen Spannungskomparator oder einen Operationsverstärker in dem takt-übermittelnden Sendeempfänger jedes Knotens aufweist. Wenn der erste Knoten Prioritätssteuerinformationen an den zweiten Knoten während einer Datenübertragung von dem zweiten Knoten zu dem ersten Knoten senden muß, gibt der erste Knoten den Treiber des taktempfangenden Sendeempfängers frei, so daß eine preemptive Nachricht auf den Signalleitungen, die das Referenztaktsignal übermitteln, angesteuert wird. Auf diese Weise wird der Gleichspannungspegel des Referenztaktsignals nach oben geschoben bis zu einem höheren Pegel, um den Schwellenwert des Komparators des preemptiven Signalisierempfängers auszulösen. Der preemptive Empfänger gibt dann ein entsprechendes preemptives Signal an die Ansteuerschaltung des zweiten Knotens aus, um die Übertragung der Daten an den ersten Knoten zu stoppen.
Um den Spannungskomparatoren, die die verschiedenen Empfänger der vorliegenden Erfindung bilden, zu ermöglichen, die gesendeten Signale bei der Amplitude zu empfangen, die erforderlich ist, um die richtigen Busspannungswerte zu erfassen, stellt die vorliegende Erfindung darüber hinaus ein Mittel zum Gleichtaktverschieben der Signale am Front- End zur Verfügung. Dies wird durchgeführt, indem jedem Empfänger der Sendeempfänger eine Pegelschiebeschaltung zur Verfügung gestellt wird, die bipolare PNP-Transistoren aufweist, die als Gleichtaktspannungsumsetzer an dem Front-End jedes Spannungskomparators implementiert sind.
In Übereinstimmung mit einem weiteren Ausführungsbeispiel der vorliegenden Erfindung werden ein Verfahren und eine Einrichtung zur Verfügung gestellt für die Vollduplex- Übertragung von Zuteilungsentscheidungssignalen in einer speziellen Mehrgeschwindigkeitsbusarchitektur, die eine Mehrzahl von Knoten aufweist, die willkürlich miteinander über eine Mehrzahl von Verbindungen gekoppelt sind, um einen verbundenen Mehrgeschwindigkeitsbus zu bilden. Jeder mit dem verbundenen seriellen Mehrgeschwindigkeitsbus gekoppelte Knoten weist ein Schnittstellenchip zu einem physikalischen Kanal (oder "PHY") auf, das direkt mit dem seriellen Bus für den Empfang und das Senden von Steuer- und Datensignalen verbunden ist. Jeder Knoten kann darüber hinaus ein Verknüpfungsebenen-Chip (oder "LLC") aufweisen, welches zu dem PHY sowohl Daten als auch Steuersignale über einen Bus Y fester Geschwindigkeit und variabler Größe, der eine skalierbare Schnittstelle bildet, sendet als auch aus dem PHY empfängt. Mit einer derartigen Anordnung werden die miteinander verbundenen Paare der Bussendeempfänger gemäß der vorliegenden Erfindung jeweils in benachbarten Knoten des Systems benutzt. Auf diese Weise wird die Übertragung von Datensignalen zwischen den PHYs der benachbarten Knoten unter Verwendung des binären Übertragungsmodus ausgeführt und die Übertragung der Steuersignale wird unter Verwendung des oben beschriebenen ternären Übertragungsmodus ausgeführt.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung klar, in welcher:
Fig. 1 ein Blockschaltbild ist, daß zwei Paare von Bussendeempfängern zeigt, die für eine differentielle serielle Busimplementierung der vorliegenden Erfindung benutzt werden, wobei ein Paar von Daten/Zuteilungsentscheidungssignalisiersendeempfängern einen binären Empfänger und einen ternären Empfänger umfaßt und ein weiteres Paar von Taktsignalisiersendeempfängern einen binären Empfänger, einen ternären Empfänger und einen preemptiven Signalisierempfänger umfaßt.
Fig. 2 ist ein Schema der PNP-Pegelumsetzschaltung, die an dem Front-End jedes der Empfänger des Bussendeempfängers gemäß der vorliegenden Erfindung verwendet wird.
Fig. 3 ist ein Blockschaltbild, das eine Mehrzahl von Knoten zeigt, die in einer willkürlichen Bustopologie gemäß dem P1394-Busarchitekturstandard miteinander verbunden sind, einschließlich der Präsentation einer skalierbaren Schnittstelle (die als Bus Y bezeichnet ist) zwischen dem PHY- und dem LLC-Chip eines bestimmten Knotens, wobei die Bussendeempfänger gemäß der vorliegenden Erfindung in den PHYs benachbarter Knoten aufgenommen sind.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine Einrichtung für einen Bussendeempfänger, der einen binären Hochgeschwindigkeitsübertragungsmodus mit einem ternären Steuerübertragungsmodus, der eine Vollduplex- Dominantlogikübertragungsanordnung aufweist, verbindet. In der folgenden Beschreibung werden zahlreiche Details angegeben, wie beispielsweise Bauelementegeschwindigkeiten, Bauelementearten, Betriebsmodi, etc., um ein besseres Verständnis der vorliegenden Erfindung zu erreichen. Für einen Fachmann ist es jedoch klar, daß diese Details nicht erforderlich sind, um die vorliegende Erfindung auszuführen. An anderen Stellen werden gut bekannte Schaltungen, Bauelemente, Verfahren und dergleichen nicht im Detail angegeben, um ein unnötiges Verdecken der vorliegenden Erfindung zu vermeiden.
Bei einem ersten Ausführungsbeispiel der vorliegenden Erfindung, wie es in Fig. 1 gezeigt ist, sind zwei Paare von Bussendeempfängern 1, 22 und 2, 21 miteinander über einen seriellen verdrillten Zweidraht-Bus 45 für die Halbduplexübertragung von Datensignalen und die Vollduplexübertragung von Steuersignalen zwischen den Knoten 51, 52 miteinander verbunden. Der serielle verdrillte Zweidrahtbus 45 umfaßt zwei Paare von Signalleitungen 40, 41 und 42, 43, wobei jedes Paar einen Übertragungskanal 20 für die Übertragung von Differenzsignalen bildet. Während einer Datenübertragungsphase auf dem Bus 45, bei der Daten von dem ersten Knoten 51 zu dem zweiten Knoten 52 übertragen werden, wird das erste Paar von Signalleitungen 40, 41 verwendet, um Differenzdatensignale zu übertragen, während des zweite Paar von Signalleitungen 42, 43 verwendet wird, um Differenztaktsignale zwischen den beiden Knoten 51, 52 zu übertragen. In ähnlicher Weise wird während einer Datenübertragungsphase auf den Bus 45, bei der Daten von dem zweiten Knoten 52 zu dem ersten Knoten 51 übertragen werden, daß erste Paar von Signalleitungen 40, 41 verwendet, um Differenztaktsignale zu übertragen, während das zweite Paar von Signalleitungen 42, 43 verwendet wird, um Differenzdatensignale zwischen den beiden Knoten 51, 52 zu übertragen. Jedoch wird bei einer Zuteilungsentscheidungsphase der Bus 45 in einem Vollduplexmodus verwendet (beispielweise als Zwei-Bit-Parallelkanal), bei dem sowohl der erste als auch der zweite Knoten 51, 52 Zuteilungsentscheidungsinformationen gleichzeitig auf beiden Paaren der Signalleitungen 40, 41 und 42, 43 aussenden.
Obwohl das erste Ausführungsbeispiel auf eine Anwendung des Bussendeempfängers mit einem seriellen Bus 45, der verdrillte Paare von Signalleitungen 40, 41 und 42, 43 aufweist, gerichtet ist, ist es für einen Fachmann naheliegend, die Bussendeempfänger und die Dominantlogikanordnung gemäß der vorliegenden Erfindung bei irgendeiner Art eines Busses, welcher Basisband-Datenübertragungen ausführt, zu benutzen, ungeachtet der Anzahl der Übertragungskanäle in dem Bus, der Art der Kommunikationskanäle (d. h. asymmetrisch oder Differenz) oder der speziellen Anzahl der verwendeten Signalisierpegel. In ähnlicher Weise sind, obwohl das erste Ausführungsbeispiel den Bus 45 als einfach zwischen den beiden Knoten 51, 52 eingekoppelt zeigt, bei einem weiteren, unten zu beschreibenden Ausführungsbeispiel (siehe Fig. 3) eine Mehrzahl von Knoten 3 in einem Computersystem in beliebiger Weise miteinander über eine Mehrzahl von verdrillten Zweidrahtbussen 45 umfassende Verbindungen 40 miteinander gekoppelt, um allgemein einen miteinander verbundenen Mehrgeschwindigkeitsbus 80 zu bilden.
Unter Bezugnahme auf den ersten und den zweiten Sendeempfänger 1, 2, die in Fig. 1 gezeigt sind, weist jeder dieser Sendeempfänger einen Differenztreiber 4 zum Ansteuern von Signalzuständen auf den Bus 45, einen binären Hochgeschwindigkeitsempfänger 5 zum Empfangen von Hochgeschwindigkeitsdatensignalen und einen ternären Empfänger 6 zum Empfangen von Steuersignalen auf. Bezugnehmend auf die Sendeempfänger 21 und 22, weist jeder dieser Sendeempfänger in ähnlicher Weise einen Differenztreiber 4, einen binären Hochgeschwindigkeitsempfänger 5 und einen ternären Empfänger 6 auf. Jedoch weisen die Sendeempfänger 21 und 22 zusätzlich einen preemtiven Signalisierempfänger 7 auf, damit der jeweilige empfangende Knoten während einer Datenübertragungsphase den Taktsignalleitungen überlagerte preemtive Steuernachrichten erfaßt, um die Übertragung der Daten bei Empfang einer solchen Nachricht zu beenden.
Sowohl der Treiber 4 des Sendeempfängers 1 als auch der Treiber 4 des Sendeempfängers 2 können Datensignale oder Steuersignale ansteuern, was von dem Zustand des Eingangsmultiplexers 2 abhängt, welcher die Signale als Eingangssignale den Treibern 4 liefert. Separate Freigabemultiplexer liefern die richtigen Freigabesteuersignale in Abhängigkeit von dem Zustand des Sendeempfängers (Daten- oder Steuersignalübertragung). Bei einer bevorzugten Implementierung der Treiberschaltung sind sowohl die Daten- als auch die Steuerleitungen zwei Bits breit. Das erste Bit tritt in den Treibereingangsmultiplexer 2 ein und steuert die Signalzustände des Treibers. Das zweite Bit tritt in den Treiberfreigabemultiplexer 3 ein und steuert die Ein/Aus-Zustände des Treibers 4. Während der Datensignalübertragungsphase ist nur ein Treiber 4 der beiden Sendeempfänger 1, 2 ein; bis zur Beendigung der Datensignalübertragungsphase bleibt der freigegebene Treiber bleibt ein, während der gesperrte Treiber aus bleibt. (Eine Ausnahme von dieser Regel ist die Übertragung einer preemptiven Steuernachricht (während der Preemption einer Datenübertragungsphase) durch den Treiber 4 des die Taktsignale während der jeweiligen Datenübertragungsphase empfangende Sendeempfängers, wie vollständiger unten erläutert wird.) Während der Steuersignalübertragungsphase ist jeder Treiber 4 in der erforderlichen Weise freigegeben oder gesperrt. Ein gesperrter Treiber erzeugt den Z- Signalzustand, während ein freigegebener Treiber die binären Signalzustände erzeugt, die von dem ersten Eingangsbit angewiesen werden.
Um die Vollduplexübertragung der Steuersignale, einschließlich der Zuteilungsentscheidungssignale, zwischen dem ersten und dem zweiten Knoten 51, 52 zu ermöglichen, stellt die vorliegende Erfindung einen Bus 45 zur Verfügung, der wenigstens drei Signalzustände A aufweist, wobei bei einer bevorzugten Implementierung der dritte Signalzustand der Zwischen-Z-Signalzustand ist, der eine Stromamplitude von näherungsweise 0 mA hat. Der Z-Signalzustand wird nicht nur benutzt, um den Energieverbrauch des Busses 45 während eines Bus-Untätig-Zustands zu reduzieren (wegen seiner Stromamplitude von nahezu Null), sondern darüber hinaus, um die Informationsmenge zu erhöhen, die auf dem Bus 45 übertragen werden kann. Diese letztgenannte Funktion ist durch die Verwendung des ternären Empfängers 6 in jedem Sendeempfänger 1, 2, 21, 22 möglich, welcher in Übereinstimmung mit einem Dominantlogikschema betrieben wird. Beim Implementieren des Dominantlogikschemas werden die drei Signalzustände A (0,1,Z) auf dem Bus 45 durch die gleichzeitige Ansteuerung der ausgewählten Signalzustände A durch jedes der Sendeempfängerpaare 1, 22 und 2, 21 kombiniert, so daß einer der drei Buszustände B (0,1,Z) gebildet wird, der die sich ergebende Stromamplitude auf dem Bus 45 darstellt. Der auf dem Bus 45 durch eine Situation des gleichzeitigen Ansteuerns gebildete Buszustand B wird dann von den ternären Empfängern 6 erfaßt und benutzt, um einen von drei zugehörigen Logikzuständen B (0,1,Z) zu erzeugen, welcher nachfolgend von dem ternären Empfänger 6 eines Sendeempfängers dekodiert wird, um den Signalzustand A zu bestimmen, der durch den anderen Sendeempfänger angesteuert wird, um die dadurch übermittelte Steuernachricht zu rekonstruieren.
Obwohl das Dominantlogikschema vorzugsweise durch die Verwendung von drei Signalzuständen A implementiert wird, kann die vorliegende Erfindung selbstverständlich auf Übertragungskanäle erweitert werden, welche mehr als drei Signalzustände A aufnehmen können, und somit mehr als drei Buszustände B, welche verwendet werden können, um mehr als drei Logikzustände D zu bilden. In ähnlicher Weise kann die Erfindung außerdem unter Verwendung eines dritten Signalzustandes X implementiert werden, der von dem Zwischen-Z- Signalzustand abweicht. Dies kann solange ausgeführt werden, wie wenigstens drei Signalzustände A benutzt werden, um drei Buszustände B zu bilden, so daß: (a1) die sich aus der gleichzeitigen Übermittlung eines 0-Signalzustands durch einen Treiber 4 und eines 1-Signalzustands durch den korrespondierenden Treiber 4 auf dem Bus 45 ergebende Stromamplitude näherungsweise die gleiche ist, wie die gleichzeitige Übertragung auf dem Bus 45 des X-Signalzustands durch beide Treiber 4 (d. h. ein X-Buszustand); (a2) die sich aus der gleichzeitigen Übertragung eines 0-Signalzustands durch einen Treiber 4 und des X-Signalzustands durch den korrespondierenden Treiber 4 auf dem Bus 45 ergebende Stromamplitude näherungsweise die gleiche ist, wie die Übertragung des 0-Signalzustands durch einen beliebigen der beiden Treiber 4 (d. h. ein 0-Buszustand); (a3) die sich aus der gleichzeitigen Übertragung eines 1-Signalzustands durch einen Treiber 4 und des X-Signalzustands durch den korrespondierenden Treiber 4 auf den Bus 45 ergebende Stromamplitude näherungsweise die gleiche ist, wie die bei der Übertragung des 1-Signalzustands durch einen beliebigen der zwei Treiber 4 (d. h. ein 1-Buszustand); (a4) die sich aus der gleichzeitigen Übertragung eines 0-Signalzustands durch beide Treiber 4 auf dem Bus 45 ergebende Stromamplitude näherungsweise die gleiche ist, wie die bei der Übertragung des 0-Signalzustands durch einen beliebigen der beiden Treiber 4 (d. h. ein 0-Buszustand); (a5) die sich aus der gleichzeitigen Übertragung eines 1-Signalzustands durch beide Treiber 4 auf dem Bus 45 ergebende Stromamplitude näherungsweise dieselbe ist, wie die bei der Übertragung des 1-Signalzustands durch einen beliebigen der beiden Treiber auf dem Bus (d. h. ein 1-Buszustand); und (a6) die sich aus der gleichzeitigen Übertragung des X-Signalzustands durch beide Treiber 4 auf dem Bus 45 ergebende Stromamplitude näherungsweise dieselbe ist, wie die Übertragung des X-Signalzustands durch einen beliebigen der beiden Treiber 4 (d. h. ein X-Buszustand). Diese Kombination der Signalzustände A, die zum Erzeugen der Buszustände B verwendet werden, ist in der nachfolgenden Tabelle 1 zusammengefaßt: TABELLE 1
Bei der bevorzugten Implementierung wird die Übertragung des Z-Signalzustands auf dem Bus 45 durch Sperren des korrespondierenden Treibers 4 des Daten sendenden Empfängers ausgeführt, wodurch der Gesamtenergieverbrauch reduziert wird, während automatisch die obigen Bedingungen a2, a3, a4, a5 und a6 erfüllt werden. Bedingung a1 kann dann erfüllt werden, indem die Stromamplituden der binären Signalzustände 0 und 1 derart ausgewählt werden, das die sich ergebende Stromamplitude (oder der Buszustand B) während eines gleichzeitigen Ansteuerns der 0- und 1-Signalzustände nahezu Null ist, um so den Z-Buszustand zu bilden.
Um die auf dem Bus 45 gebildeten Buszustände B zu erfassen, weist jeder der ternären Empfänger 6 zwei Spannungskomparatoren 11, 12 auf, in denen Spannungsschwellenwerte eingebaut sind, oder Operationsverstärker. Darüber hinaus weisen die ternären Empfänger 6 ferner eine Logikschaltung zum Übersetzen des Buszustands B in einen zugehörigen Logikzustand D und E auf, welche nachfolgend von den ternären Empfängern 6 zur Verwendung bei der Übertragung von Steuernachrichten während der Zuteilungsentscheidungsphase auf dem Bus 45 dekodiert werden.
In Form einer speziellen Implementierung der drei Signalzustände A auf einem seriellen Differenzbus 45, bei dem jedes Paar von Signalleitungen 40, 41 und 42, 43 einen positiven Draht 40, 42 und einen negativen Draht 41, 43 aufweist, wird ein Binär-0-Signalzustand auf dem Übertragungskanal 20 gesendet, indem -4 mA auf dem positiven Draht und +4 mA auf dem negativen Draht angesteuert werden; ein Signalzustand einer binären 1 wird auf dem Übertragungskanal 20 gesendet, indem +4 mA auf dem positiven Draht und -4 mA auf dem negativen Draht angesteuert werden; und der Z-Signalzustand wird auf dem Übertragungskanal 20 gesendet, wenn etwa 0 mA auf jedem der Signaldrähte vorhanden sind.
Bezüglich der auf dem Übertragungskanal 20 durch die gleichzeitige Ansteuerung von Signalzuständen A erzeugten Buszustände B gibt es im wesentlichen fünf mögliche Buszustände: ein 00-Buszustand entspricht einer Stromamplitude von etwa -8 mA auf dem positiven Draht und etwa +8 mA auf dem negativen Draht; ein 0-Buszustand entspricht etwa -4 mA auf dem positiven Draht und etwas +4 mA auf dem negativen Draht; ein Z-Buszustand entspricht näherungsweise 0 mA auf beiden Drähten; ein 1-Buszustand entspricht näherungsweise +4 mA auf dem positiven Draht und näherungsweise -4 mA auf dem negativen Draht; und ein 11-Buszustand entspricht näherungsweise +8 mA auf dem positiven Draht und näherungsweise -8 mA auf dem negativen Draht.
Darüber hinaus haben bei der bevorzugten Implementierung die Übertragungskanäle 20 eine charakteristische Impedanz von 110 Ω und sind abgeschlossen. Folglich wird ein 0- Zustand durch eine Differenzspannung von näherungsweise -220 mV dargestellt. In ähnlicher Weise wird ein 1-Buszustand durch eine Differenzspannung von etwa +220 mV repräsentiert. Dementsprechend wird ein Z-Buszustand durch eine Differenzspannung von etwa 0 mV dargestellt.
Obwohl es möglich ist, fünf Buszustände B auf dem Übertragungskanal 20 zu erzeugen, ist das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung so ausgebildet, daß es nur aus drei der fünf möglichen Buszustände B (d. h. 0,1 und Z) Nutzen zieht, um die Komplexität der Sendeempfängerschaltung zu minimieren. Für einen Fachmann wäre es jedoch naheliegend, daß sämtliche fünf Buszustände B benutzt werden können, um mehr Informationen zur Verwendung in einem Busprotokoll in einer höheren Ebene zu extrahieren. Die Verwendung sämtlicher möglichen Buszustände B würde das Hinzufügen eines Mehrpegelcodiermechanismus (bereits in Benutzung) zusätzlich zu der Implementierung von zwei weiteren Spannungskomparatoren 11, 12 (oder Operationsverstärkern) in den ternären Empfängern 6 erfordern.
Wie oben erwähnt, weist der ternäre Empfänger vorzugsweise zwei Spannungskomparatoren zum Erfassen der auf dem Bus 45 gebildeten Buszustände B auf. Der Schwellenwert des ersten Komparators 11 hat folglich einen Wert zwischen den erfaßten Spannungsamplituden des Z-Buszustands und des 1- Buszustands (d. h. -98 mV), während der Schwellenwert des zweiten Komparators 12 einen Wert zwischen den erfaßten Spannungsamplituden des Z-Buszustands und des 0-Buszustands (d. h. +98 mV) hat.
Darüber hinaus war es bezüglich der Benutzung des ternären Empfängers 6 zum Implementieren der drei Signalzustände A bei der vorliegenden Erfindung erforderlich, einen fundamentalen Unterschied zwischen dem Datenübertragungsbetriebsmodus und dem Zuteilungsentscheidungsbetriebsmodus auf dem Übertragungskanal 20 zu verwirklichen. Der binäre Datenübertragungsmodus ist im allgemeinen eine Halbduplexübertragung, wobei deren Geschwindigkeit nur durch die Fähigkeit der Sendeempfängerschaltungen und die Bandbreite des Übertragungskanals 20 begrenzt wird. Der Sendeempfänger des Daten übermittelnden Knotens gibt auf dem Übertragungskanal 20 die gewünschte Nachricht bei der maximal möglichen Geschwindigkeit unabhängig von der Signalausbreitungsverzögerung entlang des Übertragungskanals 20 aus. Der Zuteilungsentscheidungsübertragungsmodus ist jedoch im allgemeinen eine Vollduplexübertragung, bei der die maximal mögliche Geschwindigkeit weitgehend durch die Ausbreitungsverzögerung entlang des Übertragungskanals 20 beschränkt wird. Dies beruht darauf, daß es erforderlich ist, sämtlichen Knoten 3, die mit dem Verbindungsbus 80 gekoppelt sind, eine Chance zu geben, die Zuteilungsentscheidungsnachrichten zu sehen und auf diese zu antworten. Folglich ist die von den ternären Empfängern 6 zur Verfügung gestellte Vollduplexübertragung nur während des Zuteilungsentscheidungsübertragungsmodus erforderlich. Die fundamentalen Grenzen, die die physikalische Konfiguration des Busses bei dem Zuteilungsentscheidungsprozeß auferlegt, ermöglicht die Verwendung von ternären Empfängern 6 geringerer Bandbreite, ohne die Gesamtleistung des Systems signifikant zu verschlechtern. Die ternären Empfänger 6 geringerer Bandbreite kompensieren die Reduktion der Signalamplitude, womit die gleichen Bitfehlerratenniveaus aufrechterhalten werden.
Bezüglich des binären Datenübertragungsmodus sind die binären Empfänger 5 Hochgeschwindigkeitsempfänger, die einen einzigen Spannungskomparator 13 zum Empfang der über den Übertragungskanal 20 gesendeten Datensignale aufweisen. Die Spannungskomparatoren 13 übersetzen die Buszustände 0 und 1 in die Signalzustände 0 und 1 während des Datenübertragungsmodus. Das Protokoll höheren Niveaus, das den Betrieb des gesamten Busses 80, der in Fig. 3 gezeigt ist, steuert, garantiert, daß während des Datenübertragungsmodus auf dem Bus 45 die einzigen verwendeten Buszustände B 0 und 1 sind. Somit benötigen die binären Empfänger 5 der vorliegenden Erfindung keine Hysterese, wodurch die Tastverhältnisverzerrung der empfangenen Daten minimiert wird. Während der Buszuteilungsentscheidungsphase jedoch werden die Empfänger 5 gesperrt, da Steuersignale nur von den ternären Empfängern 6 empfangen werden.
Da der binäre Hochgeschwindigkeitsdatenübertragungsmodus nur halbduplex ist, ist ein Zuteilungsentscheidungsschema erforderlich, um die bevorzugte Richtung der binären Datenübertragung zu bestimmen. Im allgemeinsten Fall können die Verhandlungen zum Bestimmen der bevorzugten Richtung der aufkommenden Datenübertragung sämtliche mit dem Bus 80 verbundene Knoten 3 einschließen. Da der Austausch der Steuersignale, welche den Buszuteilungsentscheidungsalgorithmus implementieren, vollduplex ausgeführt wird, wird die Dauer der Zuteilungsentscheidungsphase reduziert, womit die nutzbare Bandbreite des Busses auf ein Maximum gebracht wird. Das in den ternären Empfängern 6 implementierte Dominantlogikschema gestattet den mit den Verbindungen 40 verbunden Sendeempfängern, gleichzeitig Steuerinformationen zu senden und zu empfangen, womit die minimale Dauer der Zuteilungsentscheidungsphase reduziert wird.
Bei der Implementierung des Dominantlogikschemas bzw. der Dominantlogikanordnung in dem ternären Übertragungsmodus benutzt der ternäre Empfänger 6 eines "Daten empfangenden" Sendeempfängers 21 zwei Spannungskomparatoren 11, 12, die jeweils in der Lage sind, einen binären Wert C in Abhängigkeit von dem erfaßten Buszustand B auszugeben. Gemäß Fig. 1 und der unten stehenden Tabelle 2 werden durch die Benutzung kombinatorischer Logik, wie beispielsweise eines ersten Multiplexers 8, die zwei aus dem ersten und zweiten Komparator 11, 12 abgeleiteten binären Werte C in einen Logikzustand D übersetzt, der den Buszustand B auf den Übertragungskanal 20 repräsentiert. Dieser Logikzustand D wird dann als Eingangssignal an einen zweiten Multiplexer 9 zusammen mit dem Signalzustand A, der lokal durch den Treiber 4 des Daten empfangenen Sendeempfängers 21 angesteuert wird, angelegt, um einen partiell decodierten Logikzustand E auszugeben, der bis zu einem bestimmten Ausmaß den Signalzustand A repräsentiert, der von dem Treiber 4 des "Daten sendenden" Sendeempfängers 2 übermittelt wird. (Es sei angemerkt, daß trotz der Tatsache, daß jeder Sendeempfänger einen Signalzustand A auf den Übertragungskanal 20 ansteuert, wobei eine Situation gleichzeitigen Ansteuerns erzeugt wird, wir auf einen speziellen Sendeempfängers als den "Daten empfangenden" Sendeempfänger (entweder 21 oder 22) Bezug nehmen, wenn wir sein decodiertes Ausgangssignal analysieren, um zu bestimmen, welcher Signalzustand A der zugehörige "Daten sendende" Sendeempfänger (entweder 2 oder 1) auf den Übertragungskanal 20 ansteuert).
Wie oben angemerkt, kann trotz der Tatsache, daß der Logikzustand E, der von dem Daten empfangenden Sendeempfänger 21 ausgegeben wird, nur partiell decodiert wird, der Logikzustand E vollständig decodiert werden, wenn sämtliche fünf Buswerte B zusammen mit der Implementierung von zwei weiteren Spannungskomparatoren in den ternären Empfängern 6 benutzt würden. Bei dem bevorzugten Ausführungsbeispiel jedoch ist entschieden worden, aus praktischen Gründen eine Implementierung minimaler Komplexität zu wählen und die vier Situationen anzugehen, in welchen die Logikzustände E, die von den ternären Empfängern 6 ausgegeben werden, nicht vollständig decodiert werden können. Dies wird ausgeführt, indem ein Zuteilungsentscheidungsschema für den Verbindungsbus 80 der vorliegenden Erfindung angenommen wird, bei welchem eine Differenzierung zwischen den möglichen Signalzuständen A, die von einem speziellen Logikzustand E dargestellt werden, nicht erforderlich ist. D. h., bezüglich des Zuteilungsentscheidungsnachrichtenaustauschs auf dem Verbindungsbus 80 werden die Logikzustände E in dem Zuteilungsentscheidungsschema auf eine Weise genutzt, daß sie für den Daten empfangenden Sendeempfänger 21 nicht unterscheidbar sind.
Bezüglich der speziellen Implementierung des ternären Empfängers in jedem der Sendeempfänger weist der erste Komparator 11 des ternären Empfängers 6 einen Schwellenwert M (d. h. etwa +98 mV) auf, so daß er in der Lage ist, aus einer Eingangsspannung I eines erfaßten Buszustands B entweder zu bestimmen, daß I ≥ M ist oder daß I < M ist, wobei der Komparator 11 als Binärwert eine 1 oder eine 0 ausgibt (siehe Tabelle 2 unten). Der zweite Komparator 12, der einen geringeren Schwellenwert N aufweist (d. h. etwa -98 mV), ist in der Lage zu bestimmen, daß entweder I ≥ N oder daß I < N ist, wobei der zweite Komparator 12 als Binärwert eine 1 oder eine 0 ausgibt. Auf diese Weise können die auf dem Bus 45 während der Situationen des gleichzeitigen Ansteuerns vorhandenen Buszustände B unter Benutzung der Annahme, daß M > N ist, erfaßt und in Logikzustände D codiert werden, so daß die Buszustände B in der Dominantlogikanordnung dargestellt werden. Gemäß der unten gezeigten Tabelle 2 werden die Binärwerte kombiniert, so daß dann, wenn I ≥ M > N ist, der erste Multiplexer 8 einen Logikzustand 1 ausgibt; wenn I < N < M ist, der erste Multiplexer 8 einen Logikzustand 0 ausgibt; und wenn I < M und 1 ≥ N ist, der erste Multiplexer 8 einen Logikzustand Z ausgibt. TABELLE 2
Gemäß der unten gezeigten zusammenfassenden Tabelle 3 besteht das Ausgangssignal des ternären Empfängers 6 des Daten empfangenen Sendeempfängers aus partiell decodierten Logikzuständen E, welche bis zu einem gewissen Ausmaß den von dem Treiber 4 des Daten sendenden Sendeempfängers 2 gesendeten Signalzustand A kennzeichnen. Die partiell decodierten Logikzustände E werden mit Hilfe der Verwendung eines zweiten Multiplexers abgeleitet, welcher als Eingangssignal die aus dem ersten Multiplexer 8 ausgegebenen Logikzustände D zusätzlich zu den Signalzuständen A empfängt. Die Werte der Logikzustände D und der Signalzustände A werden in dem zweiten Multiplexer 9 so kombiniert, wie es in Tabelle 3 gezeigt ist, um die Logikzustände E zu gewinnen: TABELLE 3
Wenn beispielsweise der Treiber 4 des Sendeempfängers 21 einen Z-Signalzustand ausgibt und der Treiber 4 des Daten sendenden Sendeempfängers 2 einen 0-Signalzustand ausgibt, erfaßt der ternäre Empfänger 6 des Daten empfangenden Sendeempfängers 21 das Vorhandensein eines 0-Buszustands (der sich ergebende Strom ist etwa -4 mA auf dem positiven Signaldraht 42 und +4 mA auf dem negativen Signaldraht 43, was an einer doppelt abgeschlossenen Übertragungsleitung mit einer charakteristischen Impedanz von 110 Ω in etwa -220 mV Differenzspannung übersetzt wird). Dies wird, wie oben beschrieben, in einen 0-Logikzustand von dem ersten Multiplexer 8 cadiert und an den zweiten Multiplexer 9 angelegt, welcher außerdem als Eingangssignal den lokal von dem Treiber 4 des Daten empfangenen Sendeempfängers 21 auf den Übertragungskanal 20 angesteuerten Signalzustand A empfängt. Mit der Kenntnis, daß der Daten empfangende Sendeempfänger 21 einen Z-Signalzustand zu dieser Zeit auf dem Übertragungskanal 20 ansteuert, bestimmt der zweite Multiplexer 9 (beispielsweise durch Implementierung der Spalten 1 und 6 der obigen Tabelle 3 in der Schaltung des Multiplexers), daß der 0-Logikzustand von dem Sendeempfänger 2 verursacht wird, der gleichzeitig einen Signalzustand 0 auf den Übertragungskanal 20 ansteuert (treibt). Somit ist das Ausgangssignal des ternären Empfängers 6 ein decodierter 0-Logikzustand.
Die vorliegende Erfindung ist nicht nur in der Lage, Steuersignale in eine Vollduplexübertragungsumgebung zu senden und zu decodieren, sondern schafft darüber hinaus ein Mittel zum Unterbrechen der Halbduplexübertragung von Datensignalen zwischen dem ersten und zweiten Knoten 51, 52 derart, daß Steuersignalübertragungen höherer Priorität stattfinden können. Wenn beispielsweise der zweite Knoten 52 sich im Prozeß einer Datensignalübertragung an den ersten Knoten 51 befindet, ist es wünschenswert, daß der erste Knoten 51 in der Lage ist, den zweiten Knoten 52 zu benachrichtigen, daß er eine Steuersignalübertragung höherer Priorität durchzuführen hat. In einer derartigen Situation würde der sendende Knoten 52 dann seine Datensignalübertragung beenden, um dem ersten Knoten 51 zu ermöglichen, seine Steuersignalübertragung höherer Priorität zu beginnen.
Bei einem Ausführungsbeispiel der vorliegenden Erfindung wird dies durch Bereitstellung eines preemptiven Signalisierempfängers 7 ausgeführt, der entweder einen Spannungskomparator oder einen Operationsverstärker in dem taktempfangenden Sendeempfänger jedes Knotens, d. h. in dem Sendeempfänger 21 des Knotens 51 und dem Sendeempfänger 22 des Knotens 52, aufweist. Der preemptive Signalisierempfänger 7 des Sendeempfängers 21 des ersten Knotens 51 ist mit den verdrillten Zweidrahtsignalleitungen 42, 43, die für die Übertragung des Referenztaktsignals aus dem ersten Knoten 51 an den zweiten Knoten 52 verwendet werden, verbunden. In ähnlicher Weise ist der preemptive Signalisierempfänger 7 des Sendeempfängers 22 des zweiten Knotens 52 mit dem verdrillten Paar von Signalleitungen 40, 41, die für die Übertragung des Referenztaktsignals aus dem zweiten Knoten 52 an den ersten Knoten 51 verwendet werden, verbunden.
Wenn der erste Knoten 51 Prioritätssteuerinformationen an den zweiten Knoten 52 während einer Datenübertragung aus dem zweiten Knoten 52 an den ersten Knoten 51 senden muß, gibt der erste Knoten 51 den Treiber 4 des taktempfangenden Sendeempfängers 1 derart frei, daß ein Signalzustand von 1 (eine preemptive Nachricht) auf den Signalleitungen 40, 41 angesteuert wird. Auf diese Weise wird der Gleichspannungspegel des Referenztaktsignals auf den Signalleitungen 40, 41 von abwechselnden Buszuständen 0 und 1 zu abwechselnden Buszuständen Z und 11 nach oben verschoben, was den eingebauten Spannungsschwellenwert des Komparators 14 des preemptiven Signalisierempfängers 7 des taktsendenden Sendeempfängers 22 auslöst. Der preemptive Empfänger 7 des taktsendenden Sendeempfängers 22 gibt dann ein entsprechendes preemptives Signal an die ansteuernde Schaltung des zweiten Knotens 52 aus, so daß diese die Datenübertragung an den ersten Knoten 51 stoppt.
Bezüglich der Ströme umfassen die Strompegel für ein Differenztaktsignal, das abwechselnde Signalzustände 0 und 1 auf den Signalleitungen 40, 41 repräsentiert, abwechselnde Werte von -4 mA und +4 mA auf dem positiven Signaldraht 40 und abwechselnde Werte von +4 mA und -4 mA auf dem negativen Signaldraht 41. Wenn der taktempfangende Sendeempfänger 1 einen Signalzustand 1 mit Stromamplituden von +4 mA und -4 mA auf dem positiven Draht 40 bzw. dem negativen Draht 41 ansteuert, umfassen die sich ergebenden Stromamplituden auf den Leitungen 40, 41 abwechselnde Werte von 0 mA und +8 mA auf dem positiven Draht 40 und abwechselnden Werten von 0 und -8 mA auf dem negativen Draht 41.
Um die von der preemptiven Signalisierung erzeugten, sich ergebenden abwechselnden Buszustände Z und 11 zu erfassen, wird der Schwellenwert des Komparators 14 jedes preemptiven Signalisierempfängers 7 vorzugsweise bei etwa +100 mV eingestellt. Darüber hinaus weist jeder preemptive Signalisierempfänger 7 außerdem eine Filterschaltung 15 auf, welche die Gleichkomponente des auf den Taktleitungen 40; 41 angesteuerten Differenztaktsignals extrahiert, wie es im Stand der Technik gut bekannt ist. Die Zeitkonstante dieses Filters 15 sollte lang genug sein, um die Amplitude der Wechselsignalkomponente unter den Bereich des Schwellenpegels des preemptiven Signalisierempfängers zu reduzieren, aber gering genug, um eine ausreichend geringe Reaktionszeit auf das preemptive Signal zur Verfügung zu stellen.
Um es den Spannungskomparatoren 11, 12, 13, 14, die die Empfänger 5, 6, 7 gemäß der vorliegenden Erfindung bilden, zu ermöglichen, die gesendeten Signale bei der Amplitude zu empfangen, die erforderlich ist, um die richtigen Busspannungswerte zu erfassen, stellt die vorliegende Erfindung ferner ein Mittel zur Gleichtaktverschiebung der Signale am Front-End der Empfänger 5, 6, 7 zur Verfügung, während für ein vom Herstellungsprozeß unabhängiges Spannungsoffset gesorgt wird. Der Spannungsabfall, der über der Masseverbindung zwischen den beiden Knoten 51, 52, die über den Bus 45 verbunden sind, auftreten kann, kann bewirken, daß der Gleichtaktwert der empfangenen Signalamplitude unter den Gleichtaktbereich der Empfänger 5, 6, 7 abfällt. Um die von den Komparatoren 11, 12, 13, 14 erforderlichen richtigen Signalamplituden zu gewinnen und um die Gleichtaktleistungsfähigkeit des Busses 45 zu optimieren, wird folglich eine Gleichtaktpegelumsetzung von etwa 650 mV am Front-End jedes Empfängers 5, 6, 7 implementiert. Dies wird durchgeführt, indem jedem Empfänger 5, 6, 7 der Sendeempfänger 1, 2, 21, 22 die in Fig. 2 gezeigte Pegelumsetzschaltung 10 zur Verfügung gestellt wird, wobei die bipolaren PNP-Transistoren Q1 und Q2 einen Gleichtaktspannungsumsetzer an der Vorderseite der Spannungskomparatoren 11, 12, 13, 14 implementieren.
Speziell sind zwei Spannungsquellen 11 und 12 parallel von einer gemeinsamen Vorspannung herab angeordnet und sind jeweils mit dem Emitter des jeweiligen PNP-Transistors Q1 und Q2, die ähnlich parallel angeordnet sind, gekoppelt. Die Basen der PNP-Transistoren Q1 und Q2 sind jeweils mit einem separaten Signaldraht gekoppelt, während die Kollektoren der PNP-Transistoren Q1 und Q2 gemeinsam mit Masse verbunden sind. Der Emitter jedes PNP-Transistors Q1 und Q2 ist ferner mit einem separaten Eingang der Spannungskomparatoren 11, 12, 13, 14 gekoppelt.
Mit dieser Anordnung stellen die bipolaren PNP-Transistoren Q1 und Q2 eine Gleichspannungspegelverschiebung um etwa 650 mV über ihrer Basis-Emitter-Sperrschicht zur Verfügung, während die Stromquellen I1 und I2 den Vorspannungsmechanismus für die PNP-Transistoren Q1 und Q2 derart zur Verfügung stellen, daß das Verhältnis zwischen den Stromamplituden der Stromquellen I1 und I2 die Schwellenwerte der Komparatoren I1, I2, I3, I4 steuert. Jedoch sollten die aktuellen Absolutbeträge der Stromquellen I1 und I2 bis zu einem gewissen Ausmaß unabhängig von Prozeß- und Temperaturänderungen sein, um eine vorhersagbare Gleichtaktpegelumsetzung zu erlangen. Für die binären Hochgeschwindigkeitsempfänger 5, welche bei diesem speziellen Ausführungsbeispiel einen Schwellenwert von 0 aufweisen, sollten die beiden Ströme von gleicher Amplitude sein (d. h. einen Wert von etwa I1 = I2 = 30 uA haben, wobei die Bipolartransistoren Q1 und Q2 identisch sind). Auf diese Weise gibt der Binärempfänger 5 eine binäre 1 aus, wenn Va ≥ Vb ist, und eine binäre 0, wenn Vb ≤ Va ist. Für die Komparatoren 11, 12 der ternären Empfänger 6 wird der gewünschte Schwellenwert implementiert, indem präzise das Verhältnis zwischen den Stromquellen I1 und I2 für jeden Komparator 11, 12 kontrolliert wird. Die Stromwerte für den ersten Komparator 11 sind I1 = 15 uA und I2 = 105 uA, wenn Q2 viermal so groß wie Q1 ist, so daß er eine binäre 1 ausgibt, wenn Va Vb + 98 mV, und eine binäre 0, wenn Va < Vb + 98 mV ist. In ähnlicher Weise sind die Stromwerte für den zweiten Komparator 12 I1 = 105 uA und 12 = 15 uA, wenn Q1 viermal so groß wie Q2 ist, so daß er eine binäre 1 ausgibt, wenn Va ≥ Vb - 98 mV, und eine binäre 0, wenn Va < Vb - 98 mV ist.
Im allgemeinen ist die Kontrolle des Verhältnisses der beiden Stromquellen 11 und 12 beim Herstellungsprozeß integrierter Schaltungen sehr gut. Insbesondere bei einem Standard-CMOS-Herstellungsprozeß können die Front-End-PNP-Bipolartransistoren Q1 und Q2 als vertikale Substrattransistoren ohne irgendwelche Prozeßmodifikationen implementiert werden. Das so implementierte Offset zeigt geringe Änderungen mit der Temperatur infolge der Variation der Basis-Emitter- Sperrspannungen der beiden PNP-Transistoren in Abhängigkeit von der Temperatur. Diese Veränderlichkeit kann auf einfache Weise beseitigt werden, indem eine entgegengesetzte Temperaturabhängigkeit für die beiden vorspannenden Stromquellen I1 und 12 implementiert wird.
Zusätzlich gestattet die Pegelumsetzschaltung 10, die in Fig. 2 gezeigt ist, auch die Implementierung eines einzelnen ternären Empfängers 6 anstelle jedes der binären, ternären und preemptiven Signalisier-Empfänger 5, 6, 7 für jeden Sendeempfänger 21, 22, obwohl dies die theoretische Bitfehlerrate während des Zuteilungsentscheidungsübertragungsmodus infolge der hohen Bandbreite des ternären Empfängers erhöht. D. h., die vorliegende Erfindung kann so modifiziert werden, daß beide Übertragungsmodi zuzüglich des preemptiven Signalisierverfahrens unter Verwendung eines einzigen ternären Empfängers 6 ausgeführt werden können. Während des ternären Zuteilungsentscheidungsübertragungsmodus arbeitet der ternäre Empfänger 6 in der oben erörterten Weise. Insbesondere wird der Schwellenwert des ersten Komparators 11 auf einen ersten Wert eingestellt, der einer Stromamplitude entspricht, die sich in der Mitte zwischen dem Signalzustand 1 und dem Signalzustand Z befindet, und der Schwellenwert des zweiten Komparators 12 wird auf einen zweiten Wert eingestellt, der einer Stromamplitude entspricht, die sich in der Mitte zwischen dem Signalzustand 0 und dem Signalzustand Z befindet, um die Buszustände B bei der Situation des gleichzeitigen Ansteuerns zu erfassen.
Jedoch kann bei dem binären Datenübertragungsmodus das Verhältnis zwischen den Stromquellen 11 und 12 für die PNP- Pegelumsetzschaltung 10, die vor den zweiten Komparator 12 angeordnet ist, dynamisch umgeschaltet (oder derart gesteuert) werden, so daß der zweite Komparator 12 des ternären Empfängers 6 als binärer Empfänger 5 benutzt wird. So kann der Schwellenwert des zweiten Komparators 12 auf einen dritten Wert eingestellt werden, der einer Stromamplitude entspricht, die sich in der Mitte zwischen den auf dem Bus gesendeten binären Signalzuständen (d. h. bei 0 V) befindet, um ihn als binären Empfänger 5 zu benutzen. Bezüglich des ersten Komparators 11 wird sein Schwellenwert bei dem ersten Wert während des binären Datenübertragungsmodus gehalten, so daß der zweite Komparator als preemptiver Signalisierempfänger 7 benutzt werden kann. Wenn jedoch die preemptive Signalisierung nicht erforderlich ist, dann könnte der erste Komparator 11 einfach gesperrt werden. Auf diese Weise kann die Gesamtgröße und Komplexität der Sendeempfängerschaltungen durch die Benutzung eines einzigen ternären Empfängers 6 beträchtlich reduziert werden. Das Problem der Erhöhung der theoretischen Bitfehlerrate kann gelöst werden, indem die Bandbreite des zweiten Spannungskomparators 12 reduziert wird, wenn er als Teil des ternären Empfängers in der Zuteilungsentscheidungsphase verwendet wird, und dann seine Bandbreite auf ihren vollen Wert wiederhergestellt wird, wenn er als binärer Empfänger in der Datenübertragungsphase verwendet wird. Die Bandbreite des ersten Spannungskomparators 11 kann niedrig gehalten werden, wenn er ausschließlich zum Empfangen der Steuersignale während der Zuteilungsentscheidungsphase und des preemptiven Signals während der Datenübertragungsphase verwendet wird.
Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung werden ein Verfahren und eine Einrichtung für die Vollduplexübertragung von Zuteilungsentscheidungssignalen bei einem speziellen Mehrgeschwindigkeitsbusarchitekturschema zur Verfügung gestellt, das in Übereinstimmung mit dem IEEE-Standarddokument P1394 mit dem Titel "High Performance Serial Bus" (Entwurf 5.3v1 vom 14. Oktober 1992) konzipiert ist. Der in P1394 beschriebene Standard ist so konstruiert, daß er einen seriellen Bus hoher Geschwindigkeit mit einer preiswerten Verbindung zwischen den Knoten innerhalb des Computersystems aufweist.
Wie es in Fig. 3 gezeigt ist, sind eine Mehrzahl von Knoten 3 eines Computersystems willkürlich miteinander über eine Mehrzahl von Verbindungen (Links) 40 gekoppelt, so daß ein Mehrgeschwindigkeitsverbindungsbus 80 gebildet wird. Bei diesem Ausführungsbeispiel umfaßt jede Verbindung (Link) 40 einen differentiellen seriellen Zweidrahtbus 45, wie er beschrieben wurde. Zusätzlich weist jeder mit dem seriellen Mehrgeschwindigkeitsverbindungsbus gekoppelte Knoten 3 ein Physikalischer-Kanal-Schnittstellenchip (bzw. "PHY") auf, das direkt mit dem seriellen Bus zur Aufnahme und Aussendung von Steuer- und Datensignalen verbunden ist. Jeder Knoten 3 weist darüber hinaus ein Verknüpfungsebenen-Chip (bzw. "LLC" - Link Layer Chip) auf, welches zu dem PHY sowohl Daten- als auch Steuersignale über einen Bus Y variabler Größe und festvorgegebener Geschwindigkeit, der eine skalierbare Schnittstelle bildet, sendet und aus dem PHY empfängt. Das LLC bildet darüber hinaus eine Schnittstelle zu dem lokalen Host 25 (d. h. einen Mikroprozessor MP) des Knotens über einen Bus X fester Größer und fester Geschwindigkeit, um die aus dem PHY empfangenen Daten zu verarbeiten.
Mit einer derartigen Anordnung werden die miteinander verbundenen Paare der Bussendeempfänger 1,22 und 2,21 (gezeigt in Fig. 1) der vorliegenden Erfindung jeweils in benachbarten Knoten 3 des Systems benutzt. Auf diese Weise wird die Übertragung von Datensignalen zwischen den PHYs benachbarter Knoten 3 unter Verwendung des binären Übertragungsmodus und die Übertragung von Steuersignalen unter Verwendung des ternären Übertragungsmodus ausgeführt, wie es oben beschrieben wurde. Darüber hinaus werden bei der speziellen P1394-Implementierung die PHY-Schaltungen mit Energie über die Verbindungen 40 versorgt, welche zusätzlich zu den Kommunikationskanälen 20 eine Spannungsverteilungsleitung und eine Masseverbindungsleitung enthalten. Obwohl diese Energieversorgungsverteilungsarchitektur eine signifikante Spannungsdifferenz im Massepotential zwischen zwei benachbarten Knoten 3 bewirken könnte, löst die Verwendung der Pegelumsetzschaltungen 10 gemäß der vorliegenden Erfindung in vorteilhafter Weise dieses Problem.
Während die vorliegende Erfindung in Verbindung mit den obengenannten Ausführungsbeispielen beschrieben worden ist, ist es klar, daß zahlreiche Alternativen, Darstellungen, Variationen und Verwendungen Fachleuten im Lichte der vorstehenden Beschreibung klar werden. Wie zuvor angemerkt, ist es für einen Fachmann naheliegend, die Bussendeempfänger einschließlich des Dominantlogikschemas der vorliegenden Erfindung bei einem beliebigen Typ eines Busses zu benutzen, welcher Basisband-Datensignalübertragungen ausführt, ungeachtet der Anzahl der Übertragungskanäle in den Bus, der Art des Kommunikationskanals (d. h. asymmetrisch oder differentiell) oder der speziellen Anzahl der verwendeten Signalisierpegel.

Claims

1. Ein Verfahren zum Ermöglichen der Voll-Duplex-Übertragung von Nachrichten auf einem einen ersten Knoten (51) und einen zweiten Knoten (52) verbindenden Bus (45), wobei der Bus wenigstens einen Übertragungskanal (41, 42) aufweist für die gleichzeitige Übertragung von Nachrichten, die Signalzustände umfassen, die Stromamplituden entsprechen, die von dem ersten Knoten und dem zweiten Knoten auf den Bus getrieben werden, wobei das Verfahren umfaßt:

gleichzeitiges Senden von Signalzuständen auf den Bus durch den ersten Knoten (1) und von Signalzuständen durch den zweiten Knoten (2) für einen Empfang durch den zweiten bzw. den ersten Knoten, gekennzeichnet dadurch:

daß die Signalzustände einen dritten Stromamplitudensignalzustand einschließen;

daß die Knoten jeweils einen ersten Sendeempfänger (1, 2) und einen zweiten Sendeempfänger (21, 22) enthalten;

daß die Signalzustände durch wenigstens einen ternären Empfänger (6) des zweiten Sendeempfängers (21) bzw. wenigstens einen ternären Empfänger (6) des ersten Sendeempfängers (1) empfangen werden, wobei der ternäre Empfänger des jeweiligen Sendeempfängers wenigstens zwei binäre Empfänger (11, 12) zum Empfangen der sich ergebenden Stromamplituden, die auf dem Bus (45) erzeugt werden, aufweist;

Ausgeben binärer Werte aus den binären Empfängern des ternären Empfängers jedes Sendeempfängers, die näherungsweise die Größe der sich ergebenden Stromamplitude auf dem Bus repräsentieren;

Liefern der von den binären Empfängern des ternären Empfängers jedes Sendeempfängers ausgegebenen binären Werte und des lokal von dem jeweiligen Sendeempfänger angesteuerten Signalzustände als Eingaben an Logikmittel (8, 9) des ternären Empfängers jedes Sendeempfängers; und

Ableiten, als Ausgaben aus den Logikmitteln des ternären Empfängers jedes des ersten und zweiten Sendeempfängers, von rekonstruierten Nachrichten, die die auf den Bus von dem zweiten Sendeempfänger des anderen Knotens getriebenen Nachrichten bzw. die auf den Bus durch den ersten Sendeempfänger getriebenen Nachrichten repräsentieren.

2. Das Verfahren nach Anspruch 1, wobei das Verfahren ferner vor dem gleichzeitigen Senden der Signalzustände auf den Bus (45) den Schritt des Auswählens der Stromamplituden wenigstens eines ersten Signalzustands, eines zweiten Signalzustands und eines dritten Signalzustands umfaßt, so daß der erste und der zweite Signalzustand Stromamplituden entgegengesetzter Polarität aufweisen und eine Kombination der Stromamplituden des ersten und zweiten Signalzustandes die Stromamplitude des dritten Signalzustandes erzeugt.

3. Das Verfahren nach Anspruch 2, wobei der Schritt des Auswählens der Stromamplituden wenigstens eines ersten Signalzustandes, eines zweiten Signalzustandes und eines dritten Signalzustandes den Schritt des Auswählens der Stromamplituden derart umfaßt, daß der erste und der zweite Signalzustand gleiche Stromamplituden mit entgegengesetztem Vorzeichen aufweisen und der dritte Signalzustand eine Stromamplitude von Null zur Verwendung als Bus-untätig-Zustand aufweist.

4. Das Verfahren nach einem oder mehreren der Ansprüche 1, 2 oder 3, wobei die Schritte des Lieferns der aus den binären Empfängern (5, 7) des ternären Empfängers (6) des jeweiligen Sendeempfängers (1, 21) ausgegebenen Binärwerte und der lokal durch die jeweiligen Sendeempfänger getriebenen Signalzustände als Eingangssignale an die Logikmittel (8, 9) des ternären Empfängers des jeweiligen Sendeempfängers und des Ableitens, als Ausgangssignal aus den Logikmitteln des ternären Empfängers jedes der ersten und zweiten Sendeempfänger, der rekonstruierten Nachrichten, die die auf den Bus durch den zweiten Sendeempfänger getriebenen Nachrichten bzw. die auf den Bus durch den ersten Sendeempfänger getriebenen Nachrichten repräsentieren, die Schritte umfaßt:

Liefern des aus den binären Empfängern des ternären Empfängers des jeweiligen Sendeempfängers ausgegebenen binären Werte als Eingaben an einen ersten Multiplexer (8) des ternären Empfängers des jeweiligen Sendeempfängers;

Ableiten von Logikzuständen, die die auf dem Bus erzeugten sich ergebenden Stromamplituden repräsentieren, als Ausgangssignale aus dem ersten Multiplexer des ternären Empfängers jedes Sendeempfängers;

Liefern der von dem ersten Multiplexer jedes der ersten und zweiten Sendeempfänger ausgegebenen Logikzustände zusätzlich zu den Signalzuständen, welche von dem ersten Sendeempfänger gesendet werden, bzw. den Signalzuständen, die von dem zweiten Sendeempfänger gesendet werden, als Eingaben an einen zweiten Multiplexer (9) des ternären Empfängers jedes der ersten und zweiten Sendeempfänger; und

Ableiten, als Ausgangssignal aus dem zweiten Multiplexer des ternären Empfängers jedes der ersten und zweiten Sendeempfänger, partiell decodierter Logikzustände, die die auf den Bus von dem zweiten Sendeempfänger getriebenen Nachrichten bzw. die auf den Bus von dem ersten Sendeempfänger getriebenen Nachrichten repräsentieren.

5. Das Verfahren nach Anspruch 4, wobei der Schritt des Ausgebens von Binärwerten aus den binären Empfängern des ternären Empfängers jedes Sendeempfängers, die näherungsweise die Größe der sich auf dem Bus ergebenden Stromamplitude repräsentieren, die Schritte umfaßt:

Ableiten eines Binärwerts als Ausgabe aus einem ersten binären Empfänger, der einen ersten Spannungskomparator (11) mit einem ersten Spannungsschwellenwert aufweist, umfassend:

einen ersten Binärwert, wenn die Stromamplitude größer als oder gleich dem ersten Spannungsschwellenwert ist, und

einen zweiten Binärwert, wenn die Stromamplitude geringer als der erste Spannungsschwellenwert ist; und

Ableiten eines Binärwerts als Ausgabe aus einem zweiten binären Empfänger, der einen zweiten Spannungskomparator (12) mit einem zweiten Spannungsschwellenwert aufweist, umfassend:

den ersten Binärwert, wenn die Stromamplitude größer als oder gleich dem zweiten Spannungsschwellenwert ist, und den zweiten Binärwert, wenn die Stromamplitude kleiner als der zweite Spannungsschwellenwert ist.

6. Das Verfahren nach Anspruch 4 oder 5, wobei der Schritt des Ableitens der Logikzustände, die die sich ergebenden auf dem Bus erzeugten Stromamplituden repräsentieren, als Ausgaben aus dem ersten Multiplexer des ternären Empfängers jedes Sendeempfängers die Schritte umfaßt:

Ausgeben eines ersten Logikzustands, wenn zwei erste Binärwerte dem ersten Multiplexer eingegeben werden;

Ausgeben eines zweiten Logikzustands, wenn zwei zweite Binärwerte dem ersten Multiplexer eingegeben werden; und

Ausgeben eines dritten Logikzustands, wenn der erste Binärwert und der zweite Binärwert dem ersten Multiplexer eingegeben werden.

7. Das Verfahren nach Anspruch 6, wobei der Schritt des Ableitens partiell decodierter Logikzustände als Ausgangssignale aus dem zweiten Multiplexer des ternären Empfängers jedes der ersten und zweiten Sendeempfänger, bei dem die Logikzustände die von dem zweiten Sendeempfänger auf den Bus getriebenen Nachrichten bzw. die von dem ersten Sendeempfänger auf den Bus getriebenen Nachrichten repräsentieren, die Schritte umfaßt:

Ausgeben des zweiten Signalzustands in Erwiderung einer Eingabe des zweiten Logikzustands und des zweiten Signalzustands;

Ausgeben des zweiten Signalzustands in Erwiderung einer Eingabe des dritten Logikzustands und des ersten Signalzustands;

Ausgeben des zweiten Signalzustands in Erwiderung einer Eingabe des zweiten Logikzustands und des dritten Signalzustands;

Ausgeben des ersten Signalzustands in Erwiderung einer Eingabe des dritten Logikzustands und des zweiten Signalzustands;

Ausgeben des ersten Signalzustands in Erwiderung einer Eingabe des ersten Logikzustands und des ersten Signalzustands;

Ausgeben des ersten Signalzustands in Erwiderung einer Eingabe des ersten Logikzustands und des dritten Signalzustands;

Ausgeben des ersten Signalzustands in Erwiderung einer Eingabe des ersten Logikzustands und des dritten Signalzustands und

Ausgeben des dritten Signalzustands in Erwiderung einer Eingabe des dritten Logikzustands und des dritten Signalzustands.

8. Ein Sendeempfänger (1) zur Verwendung in einer Busarchitektur, die wenigstens einen ersten Kommunikationsknoten (51) und einen zweiten Kommunikationsknoten (52) aufweist, die miteinander über einen wenigstens einen Übertragungskanal (40, 42) aufweisenden Bus (45) gekoppelt sind und jeweils wenigstens einen ersten Sendeempfänger (1, 2) zur Halbduplex-Übertragung von Datensignalen zwischen den Knoten aufweisen, wobei die Sendeempfänger aufweisen:

einen mit dem Bus (45) gekoppelten Treiber (2, 3, 4) zum Treiben von Signalzuständen entsprechenden Stromamplituden auf den Bus, wobei die Signalzustände wenigstens einen ersten Signalzustand und einen zweiten Signalzustand umfassen;

einen mit dem Bus (45) gekoppelten ersten binären Empfänger (5) zum Empfangen von auf dem Bus durch den ersten Sendeempfänger (22) des zweiten Knotens (52) während einer Datenübertragungsphase getriebenen Datensignalen, wobei die Zustände der Datensignale eine Vielzahl von ersten und zweiten Signalzuständen umfassen; gekennzeichnet dadurch:

daß die Signalzustände außerdem einen dritten Signalzustand umfassen; und

daß ein ternärer Empfänger (6) mit dem Bus (45) gekoppelt ist, um auf den Bus (45) von dem ersten Sendeempfänger (22) des zweiten Knotens (52) getriebene Steuersignale zu empfangen, wobei die Zustände der Steuersignale den ersten, den zweiten und den dritten Signalzustand umfassen, wobei der ternäre Empfänger (6) aufweist:

zwei binäre Empfänger (10, 11, 12) zum Erfassen sich ergebender Stromamplituden, die auf dem Bus während des gleichzeitigen Treibens von Steuersignalen von dem Knoten während einer Zuteilungsentscheidungsübertragungsphase erzeugt werden; und

Logikmittel (8, 9) zum Kombinieren der sich ergebenden Stromamplituden auf dem Bus mit den von dem ersten Sendeempfänger (1) des ersten Knotens (51) angesteuerten Signalzuständen, um rekonstruierte Steuersignale auszugeben, die die Steuersignale repräsentieren, die auf den Bus (45) von dem ersten Sendeempfänger (22) des zweiten Knotens (52) angesteuert wurden.

9. Der Sendeempfänger nach Anspruch 8, wobei der erste und der zweite Signalzustand Stromamplituden entgegengesetzter Polarität aufweisen und eine Kombination der Stromamplituden des ersten und des zweiten Signalzustands die Stromamplitude des dritten Signalzustands erzeugt.

10. Der Sendeempfänger nach Anspruch 8 oder 9, wobei der erste und zweite Signalzustand gleiche Stromamplituden entgegengesetzten Vorzeichens aufweisen und der dritte Signalzustand eine Stromamplitude von Null zur Verwendung als Bus- Untätig-Zustand aufweist.

11. Der Sendeempfänger nach einem oder mehreren der Ansprüche 8-10, wobei die Logikmittel des ternären Empfängers (6) wenigstens einen ersten Multiplexer (8) und einen zweiten Multiplexer (9) aufweisen, wobei der erste Multiplexer als Eingangssignal binäre Werte empfängt, die von den binären Empfängern (10, 11, 12) des ternären Empfängers ausgegeben worden sind, und Logikzustände ausgibt, die näherungsweise die Größe der sich ergebenden Stromamplituden auf dem Bus repräsentieren, wobei der zweite Multiplexer (9) die von dem ersten Multiplexer (8) ausgebenen Logikzustände zusätzlich zu den auf den Bus von dem ersten Sendeempfänger (1) des ersten Knotens (51) angesteuerten Signalzuständen empfängt und partiell decodierte Logikzustände ausgibt, die die von dem ersten Sendeempfänger (2) des zweiten Knotens (52) angesteuerten Steuersignale darstellen.

12. Der Sendeempfänger nach einem oder mehreren der Ansprüche 8-11, wobei die binären Empfänger (10, 11, 12) des ternären Empfängers (6) einen einen ersten Spannungsschwellenwert aufweisenden ersten Spannungskomparator (11) und einen einen zweiten Spannungsschwellenwert aufweisenden zweiten Spannungskomparator (12) aufweisen, wobei der erste Spannungskomparator einen ersten binären Wert ausgibt, wenn die Stromamplitude größer als oder gleich dem ersten Spannungsschwellenwert ist, und einen zweiten binären Wert, wenn die Stromamplitude geringer als der erste Spannungsschwellenwert ist, wobei der zweite Spannungskomparator den ersten binären Wert ausgibt, wenn die Stromamplitude größer als oder gleich dem zweiten Spannungsschwellenwert ist, und den zweiten binären Wert, wenn die Stromamplitude geringer als der zweite Spannungsschwellenwert ist.

13. Der Sendeempfänger nach Anspruch 11 oder 12, wobei der erste Multiplexer (8) des ternären Empfängers (6) einen ersten Logikzustand ausgibt, wenn zwei erste binäre Werte dem ersten Multiplexer eingegeben werden, einen zweiten Logikzustand, wenn zwei zweite binäre Werte dem ersten Multiplexer eingegeben werden, und einen dritten Logikzustand, wenn der erste binäre Wert und der zweite binäre Wert dem ersten Multiplexer eingegeben werden.

14. Der Sendeempfänger nach einem oder mehreren der Ansprüche 11-13, wobei der zweite Multiplexer (6) des ternären Empfängers den zweiten Signalzustand in Erwiderung einer Eingabe des zweiten Logikzustands und des zweiten Signalzustands ausgibt, den zweiten Signalzustand in Erwiderung einer Eingabe des dritten Logikzustands und des ersten Signalzustands ausgibt, den zweiten Signalzustand in Erwiderung einer Eingabe des zweiten Logikzustands und des dritten Signalzustands ausgibt, den ersten Signalzustand in Erwiderung einer Eingabe des dritten Logikzustands und des zweiten Signalzustands ausgibt, den ersten Signalzustand in Erwiderung einer Eingabe des ersten Logikzustands und des ersten Signalzustands ausgibt, den ersten Signalzustand in Erwiderung einer Eingabe des ersten Logikzustands und des dritten Signalzustands ausgibt, den zweiten Signalzustand in Erwiderung einer Eingabe des zweiten Logikzustands und des dritten Signalzustands ausgibt, den ersten Signalzustand in Erwiderung einer Eingabe des ersten Logikzustands und des dritten Signalzustands ausgibt und den dritten Signalzustand in Erwiderung einer Eingabe des dritten Logikzustands und des dritten Signalzustands ausgibt.

15. Der Sendeempfänger nach einem oder mehreren der Ansprüche 8-14, ferner aufweisend einen zweiten Sendeempfänger (21) des ersten Knotens (51), wobei der zweite Sendeempfänger einen mit dem Bus (45) gekoppelten preemptiven Signalisierempfänger (7) zum Erfassen einer auf den Bus (45) getriebenen preemptiven Nachricht aufweist, wenn die Datenübertragungsphasen für die Übertragung von Prioritätssteuersignalen beendet werden sollen, wobei der preemptive Signalisierempfänger (7) an die Treiber (2, 3, 4) ein Sperrsignal ausgibt, um die Treiber bei Erfassen der preemptiven Nachricht zu sperren.

16. Der Sendeempfänger nach Anspruch 15, wobei die preemptive Nachricht einen Signalzustand umfaßt, der eine positive Stromamplitude aufweist zum Erhöhen einer Stromamplitude des Referenztaktsignals, wenn es auf den Bus (45) während der Datenübertragungsphase angesteuert wird, wobei der preemptive Signalisierempfänger (7) einen einen Spannungsschwellenwert aufweisenden Spannungskomparator (14) zum Ausgeben des Sperrsignals bei Erfassen einer Erhöhung der Stromamplitude des Referenztaktsignals aufweist.