DE69420898T2

DE69420898T2 - Ladungsdetektorverstärker

Info

Publication number: DE69420898T2
Application number: DE69420898T
Authority: DE
Inventors: Jaroslav Hynecek
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-07-01
Filing date: 1994-07-01
Publication date: 2000-04-20
Anticipated expiration: 2014-07-02
Also published as: US6243434B1; US5369047A; DE69420898D1; EP0632506A1; EP0632506B1; US5546438A

Description

GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich allgemein auf Bildsensorvorrichtungen und insbesondere auf eine Ladungserfassungsvorrichtung mit aktivem Transistor.

HINTERGRUND DER ERFINDUNG

Ohne daß es eine Einschränkung des Schutzbereichs der Erfindung bedeuten würde, wird der Hintergrund der Erfindung anhand des Beispiels der Bildsensoren mit ladungsgekoppelten Bausteinen (CCD) erläutert. Für gutes und ein geringes Rauschen aufweisendes Leistungsverhalten eines CCD-Bildsensors ist der Ladungserfassungsverstärker von essentieller Bedeutung, der die an einer einzelnen Lichtstelle gespeicherte Ladung in ein Signal von angemessener Größe für die weitere Verarbeitung speichert.
Das populärste Ladungserfassungsprinzip bei CCD-Sensoren basiert auf einer Floating-Diffusion-Schaltung. Ein typischer zum Stand der Technik gehörender Ladungserfassungsverstärker besteht aus einem Floating-Diffusion-Erfassungsknoten und einer Verstärkerschaltung (siehe Hynecek, J., "Method of Making Top Buss Virtual Phase Frame Interline Transfer CCD Image Sensor", U. S. Patent 5,151,380, erteilt am 29. September 1992. Der Ladungserfassungsknoten besteht aus einer herkömmlichen Gate- Floating-Diffusion-Struktur, die typischerweise bei virtuelle Phasen aufweisenden CCDs verwendet wird und weist ein von außen gesteuertes Rücksetzgate auf.
Das GB-Patent 1 457 253 offenbart eine Halbleiterladungsübertragungsvorrichtung mit mehreren Feldeffekttransistorstrukturen, wobei bei jeder der Strukturen eine Kanalzone in einem Teil des Halbleiterkörpers liegt, der unter einer leitfähigen Schicht liegt, die einen Teil eines Speichermittels bildet, wobei in diesem Teil ein Stromfluß an Ladungsträgern in dem Transistorkanal verursacht werden kann, ohne daß diese Ladungsträger mit vorübergehend in dem zugeordneten Speichermittel gespeicherten Ladungsträgern gemischt werden, wobei die Größe des Stromflusses von der Menge an in dem zugeordneten Speichermittel befindlicher Ladung abhängig ist und Source- und Drain- Verbindungen zu dem Halbleiterkörper so positioniert sind, daß ein momentanes Ausgangssignal, das die in dem einen oder mehreren der Feldeffekttransistorstrukturen zugeordneten Speichermittel gespeicherte Ladung anzeigt, erzielt werden kann, indem ein geeignetes Potential zwischen die Source- und Drain-Verbindungen gelegt wird, die einer oder mehreren Transistorstrukturen zugeordnet sind.
Das US-Patent 4,074,302 offenbart eine Halbleiterladungsübertragungsvorrichtung, die ein Mittel zum Aktivieren des Lesens von Informationen, die wenigstens an einer Speicherstelle vorliegen, umfaßt, wobei zu diesem Mittel eine Struktur eines Feldeffekttransistors mit isoliertem Gate, dessen Kanalzone an der Oberfläche der Halbleiterschicht über der einen Speicherstelle und zwischen den Source- und Drain-Zonen des entgegengesetzten Leitungstyps liegt, und Mittel gehören, die dazu dienen, die vorübergehende Beschränkung der Menge der Majoritätsladungsträger in der einen Speicherstelle auf das Innere der Schicht freigeben, ohne daß die gespeicherten Ladungsträger in der einen Speicherstelle und die beweglichen Minoritätsladungsträger in dem Transistorkanal gemischt werden, damit der Stromfluß in dem Transistorkanal, wenn die Transistorgateelektrode an einem beliebigen bestimmten Potential gehalten wird, von der Menge der in dieser einen Speicherstelle gespeicherten Ladung abhängig ist.
EP-A-0 297 655 offenbart eine Halbleiterladungsübertragungsvorrichtung mit einer Ausgangsstufe, die eine Auslesezone umfaßt, die an der Oberfläche liegt, und einen Verstärker, der einen Rückführungskondensator aufweist. Ein invertierender Eingang des Verstärkers ist mit der Auslesezone verbunden, und ein Ausgang des Verstärkers ist über den Kondensator zum Eingang zurückgeführt. Der Kondensator umfaßt eine Oberflächenzone in dem Halbleiterkörper, eine dielektrische Schicht auf der Oberfläche und eine elektrisch leitfähige Schicht auf der dielektrischen Schicht. Die Oberflächenzone ist mit der Auslesezone verbunden, und es sind Mittel vorgesehen, durch die während des Betriebs der Ladungsübertragungsvorrichtung das Oberflächenpotential der Oberflächenzone des Rückführungskondensators allein durch das Potential der Auslesezone bestimmt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Allgemein und bei einer Form der Erfindung besitzt die Ladungsdetektorvorrichtung mit aktivem Transistor die Merkmale, die im Anspruch 1 angegeben sind. Gemäß der Erfindung umfaßt das Verfahren zum Herstellen eines ladungsgekoppelten Bausteins mit einem Ladungserfassungsknoten mit aktivem Transistor die im Anspruch 8 angegebenen Schritte.
Diese Erfindung besitzt mehrere Vorteile. Ein Vorteil besteht darin, daß eine vollständige Rücksetzung der Struktur erzielt werden kann. Es bleibt nach dem Rücksetzen keine Ladung in der Erfassungswanne zurück. Ein weiterer Vorteil besteht darin, daß das Rücksetzen kein kTC-Rauschen bedingt. Dieses führt zu einem Betrieb mit weniger Rauschen und zu einer einfacheren Signalverarbeitung. Ein weiterer anderer Vorteil ist die nichtdestruktive Ladungsauslesung. Da keine Ladung in dem Erfassungsknoten verlorengeht, kann sie zu einer anderen CCD- Stufe übertragen werden. Ein weiterer Vorteil dieser Erfindung besteht darin, daß diese eine kleinere Struktur im Vergleich zu vorherigen Strukturen aufweist, da der MOS-Transistor und die Erfassungswanne in dem gleichen Bauelement integriert sind. Die kleinere Struktur führt zu einer höheren Empfindlichkeit, die ebenfalls erwünscht ist. Ein anderer Vorteil besteht darin, daß zusätzliche interne oder externe Schaltungen leicht mit diesem Detektorverstärker verbunden werden können, um die Verstärkung zu erhöhen, um eine Gammakorrektur zu erzielen oder eine nichtlineare Signalpressung, die den Dynamikbereich erweitert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Querschnitt einer bevorzugten Ausführungsform des ein geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärkers;
Fig. 2 ist ein Schaubild, das die durch die Vorrichtung der Fig. 1 erzeugten Potentialwannen darstellt;
Fig. 3-5 zeigen die Vorrichtung der Fig. 1 an drei Stufen der Herstellung;
Fig. 6 ist ein vereinfachter Schaltplan des ein geringes Rauchen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärkers mit einer Source-Vorspannung;
Fig. 7 ist ein Schaltplan einer ersten bevorzugten Ausführungsform der Mitkopplungsschaltung für einen ein geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärker;
Fig. 8 ist ein Diagramm der Signalformen der Eingangssignale und der Ausgangssignale der Schaltung der Fig. 7;
Fig. 9 ist ein Schaltplan einer Schaltung zum Erzeugen des Rücksetzsignals aus dem Signal des Serienregisters.
Fig. 10 ist ein Schaltplan einer zweiten bevorzugten Ausführungsform einer Mitkopplungsschaltung für einen ein geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungverstärker;
Fig. 11 ist ein Querschnitt einer zweiten bevorzugten Ausführungsform des ein geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärkers.
Gleiche Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich, wenn dieses nicht anders angezeigt ist, auf gleiche Teile.

GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 ist ein Querschnitt einer ersten bevorzugten Ausführungsform eines ein geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärkers für Hochleistungsbildsensoren. Die Vorrichtung wird als Ladungsdetektor im Volumeninneren (englisch: bulk charge detector (BCD)) bezeichnet, da die Ladungserfassung bei dieser Vorrichtung als Erfassung der in dem Volumeninneren des Siliziums unter der P-Kanal-MOS-Struktur vorhandenen Ladung angesehen werden kann. Die Struktur der Fig. 1 umfaßt ein P-Typ-Sliziumsubstrat 20, eine N-Typ-Schicht 22 in dem Substrat 20, "P+"- Phasen 24 und 26 virtueller Phase, die in dem oberen Bereich der N-Typ-Schicht 22 gebildet sind, eine "P+"-Source 32, die in dem oberen Teil der N-Typ-Schicht 22 gebildet ist, eine Gateisolationsschicht 34, ein Transfergate 36, ein Transistorgate 40, Donatorenimplantierungen 42 in der N-Typ-Schicht 22, Donatorenimplantierungen 43 unter der Zone 26 virtueller Phase und eine "N+"-Drain 28. Die Drain 28 kann durch ein anderes Transfergate in Entsprechung zum Gate 36 in der Fig. 1 oder eine andere CCD-Struktur ersetzt werden.
Die Arbeitsweise der Vorrichtung der Fig. 1 wird unten beschrieben und wird durch das in der Fig. 2 dargestellte Potentialprofil illustriert, direkt und den entsprechenden Zonen der Vorrichtung der Fig. 1. Diese Zonen werden folgendermaßen bezeichnet: "P+"-Zonen 24 und 26 werden virtuelle Gates (oder virtuelle Elektroden) genannt und dienen auch als Drain für den aktiven Transistor, die Zone unter dem virtuellen Gate 24 wird als eine virtuelle Barriere bezeichnet, die Zone unter dem virtuellen Gate 26 wird als eine virtuelle Wanne bezeichnet, die Zone unter dem Transfergate 36 und unter der Donatorenimplantierung 42 wird als eine getaktete Wanne bezeichnet, die Zone unter dem Transfergate 36 und nicht unterhalb der Donatorenimplantierung 42 wird als eine getaktete Barriere bezeichnet, und die Zone unter dem Transistorgate 40 ist die Transistorgatewanne.
Die Fig. 3-5 zeigen aufeinanderfolgende Schritte in einem Prozeß zur Herstellung eines geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärkerelements gemäß der bevorzugten Ausführungsform, die in der Fig. 1 dargestellt ist. In der Fig. 3 ist zu erkennen, daß eine N-Typ-Schicht 22 in einem P-Typ-Halbleitersubstrat 20 gebildet ist. Die N-Typ-Schicht 22 kann durch Ionenimplantation erzeugt werden. Es kann ein Dotierstoff wie Phosphor als Implantierungsdotierstoff verwendet werden. Dann wird eine Gateisolationsschicht 34 auf der Oberfläche der Vorrichtung gebildet. Die Gateisolationsschicht 34 besteht vorzugsweise aus Oxid und kann auf dem Substrat aufgewachsen werden. Als nächstes wird eine Photoresistschicht verwendet, um eine in die N-Typ-Schicht 22 gerichtete Implantierung zu strukturieren, um die in der Fig. 3 dargestellten Donatorenimplantierungen 42 zu erzeugen. Diese Implantierung wird mit einem N-Typ-Dotierstoff wie Arsen oder Phosphor bewirkt. Nachdem die Photoresistschicht abgelöst ist, wird eine weitere Photoresistschicht verwendet, um eine in die N-Typ-Schicht 22 gerichtete Implantierung zu strukturieren, um die in der Fig. 3 dargestellte "N+"-Drain 28 zu bilden. Diese Implantierung wird auch mit einem N-Typ-Dotierstoff wie Phosphor oder Arsen bewirkt. Im Falle eines nichtzerstörenden Auslesens wird die Drain durch eine weitere CCD-Struktur ersetzt, wobei dieses jedoch nicht einen Teil der beanspruchten Erfindung bildet.
Nachdem die Photoresistschicht abgelöst worden ist, werden das Transistorgate 40 und das Transfergate 36 abgeschieden, dotiert, damit sie leitfähig sind, strukturiert und geätzt, wie das in der Fig. 4 dargestellt ist. Das Transistorgate 40 und das Transfergate 36 können aus Polysilizium bestehen, wobei sie in diesem Fall alternativ durch einen Dotierstoff wie Phosphoroxytrichlorid (POCl&sub3;) dotiert werden können. Als nächstes werden das Transistorgate 40 und das Transfergate 36 für einen selbstausrichtenden Implantierungsschritt verwendet, um die "P+"-Source 32 und "P+"-Drain-Zonen (Zonen virtueller Phase) 24 und 26, dargestellt in der Fig. 5, zu bilden. Diese Implantierung wird mit einem P-Typ-Dotierstoff wie Bor ausgeführt. Die Zone 32 kann getrennt von den Zonen 24 und 26 dotiert werden. Dann kann eine Photoresistschicht verwendet werden, um eine Implantierung zu strukturieren, um die Donatorenimplantierungen 43, dargestellt in der Fig. 1, zu erzeugen. Alternativ dazu können die Donatorenimplantierungen 43 auch in einer selbstausrichtenden Weise gebildet werden. Diese Implantierung wird mit einem N-Typ-Dotierstoff wie Phosphor bewirkt.
Die in der Fig. 1 dargestellte Erfassungsstruktur ist ein P-Kanal-MOS-Transistor mit umschlossenem Gate. Der Löcherstrom wird von der Source 32 injiziert und fließt in die "P+ "-Drainbereiche 24 und 26. Das Gate 40 der Vorrichtung wird auf einem geeigneten Potential gehalten, um eine Wanne 60, dargestellt in der Fig. 2, für die Sammlung von untenliegenden Ladungen zu bilden. Wenn Ladung in diese Wanne 60 übertragen wird, wird die Transistorschwelle verändert und dieses wird an der Source 32 erfaßt. Nachdem die Erfassung abgeschlossen ist, wird Signalladung aus der Transistorgatewanne 60 heraus übertragen, indem das Transistorgate 40 negativ gepulst wird. Die Ladung wird aus der Transistorgatewanne 60 über die virtuelle Wanne 62 und in die Aufladungs-Drain 28, oder, in dem Falle von kontinuierlichen CCD-Strukturen, in die getaktete Barriere und die getaktete Wanne der nächsten CCD-Stufe übertragen.
Die Arbeitsweise der in der Fig. 1 dargestellten Vorrichtung wird unter Bezug auf das in der Fig. 2 dargestellte Potentialprofil erläutert. Die Energieniveaus für ein Elektron in dem vergrabenen Kanal (Leitungsbandminimum) sind für die verschiedenen Zonen des Bauelements und die verschiedenen Vorspannungspegel des Transfergates 36 und die verschiedenen Vorspannungspegel des Transistorgates 40 dargestellt. Ausgehend von einem Elektron in der getakteten Barriere 50 beim Pegel 51 unter dem Transfergate 36 und mit einer Transfergatevorspannung, die ungefähr der Subtratvorspannung entspricht, läuft die Operation folgendermaßen ab. Zunächst fällt das Elektron in die getaktete Wanne 54 beim Pegel 55. Dieses Elektron wird solange in der getakteten Wanne 54 bleiben, wie die Transfergatevorspannung ungefähr der Substratvorspannung entspricht, da die Potentialwannen beider aneinander angrenzender Zonen auf einem niedrigeren Potential liegen. Wenn das Transfergate 36 auf eine negative Vorspannung in bezug auf das Substrat 20 geschaltet wird, verändert sich der Potentialpegel der getakteten Wanne 54 auf den Pegel 57, und der Potentialpegel der getakteten Barriere 50 verändert sich auf den Pegel 53. Als Ergebnis davon läuft das Elektron von der getakteten Wanne 54 zur virtuellen Barriere 58. Das Elektron bewegt sich dann von der virtuellen Barriere 58 in die Transistorgatewanne 60 beim Pegel 63, wo das Vorhandensein von Ladung durch Abtasten des Potentials der Source 32 erfaßt wird.
Zum Rücksetzen kehrt die Transistorgatevorspannung auf eine negativere Spannung zurück, die den Potentialpegel der Transistorgatewanne 60 vom Pegel 63 auf den Pegel 61 ändert. Als Folge davon läuft das Elektron von der Transistorgatewanne 60 zur virtuellen Wanne 64. Das Elektron bewegt sich dann in die Aufladungsdrain 28, wo es entfernt wird. Das Elektron kann auch weiter in ein weiteres Gate entsprechend dem Gate 36 für nichtdestruktives Erfassen weiterlaufen. Die Ladungsentfernung von der Wanne 60 wird als Rücksetzung bezeichnet. Dieser Rücksetzprozeß liefert eine komplette Entfernung der Ladung von der Struktur, da keine Ladung in der Transistorwanne 60 übrig bleibt, nachdem die Ladung zur Aufladungsdrain 28 oder zur nächsten CCD-Stufe übertragen wurde.
Ein vereinfachter Schaltplan der ersten bevorzugten Ausführungsform des ein geringes Rauschen und eine große Empfindlichkeit aufweisenden Ladungserfassungsverstärkers ist in der Fig. 6 dargestellt und umfaßt die Struktur der Fig. 1. Die Schaltung umfaßt Transfergates 80, 82, 84 und 86, den aktiven Transistor 88, die Transistordrain 90, das Transistorgate 92, die Transistorsource 94, die Stromquelle 96 und die Aufladungsdrain 98. Die Stromquelle 96 liefert Strom zur Source 94, der zur Drain 90 fließt.
Der Transistor ist ein P-Kanal-MOS-Bauelement mit einer Source 32 und einer Drain, die die Zonen 24 und 26 virtueller Phase gemeinsam aufweisen. Wenn die Source 32 durch eine einen konstanten Strom liefernde Quelle 96 von einer Stromversorgung vorgespannt wird, stellt sich das Potential der Source 32 selbständig auf einen Pegel ein, der für Ladung in der Transistorzone empfindlich ist. Das entspricht der Arbeitsweise einer Bulk-Ladungs-Modulationsvorrichtung (BCMD), die in Hynecek, J., "Bulk Charge Modulated Transistor Threshold Image Sensor Elements and Method of Making", US-Patent 4,901,129, erteilt am 13. Februar 1990, beschrieben ist. Der P-Kanal-Transistor arbeitet in einem Source-Folger-Modus, wobei die Gate-Source- Schwelle durch die Dotierstoffprofile der Struktur und die Menge an Elektronen unter dem Transistorgate bestimmt wird.
Die Transfergates 80, 82, 84 und 86 bilden einen Teil eines CCD-Schieberegisters. Der restliche Teil des CCD-Schieberegisters ist nicht dargestellt. Das CCD-Schieberegister überträgt Ladungen zum Ladungsdetektorverstärker. Die Struktur der Transfergates wird durch das in der Fig. 1 dargestellte Transfergate 36 gezeigt. Es wird Ladung durch das Schieberegister zum Ladungserfassungknoten durch Takten der Spannungen an den Transfergates und dem Transistorgate übertragen. Ist die Ladung in die Transistorgatewanne übertragen, so wird die Ladung durch Erfassen der Spannung an der Source 94 des Transistors 98 erfaßt.
Fig. 7 ist ein Schaltplan einer Mitkopplungsschaltung für den BCD-Detektor der Fig. 1 gemäß einer bevorzugten Ausführungsform. Die Schaltung umfaßt den aktiven BCD-Transistor Q&sub5; und die Transistoren Q&sub1;, Q&sub2;, Q&sub3;, Q&sub4; und Q&sub5;. Bei der Schaltung der Fig. 7 liefert der Transistor Q&sub5; eine positive Rückführung von dem Ausgang auf der Leitung 110 zum Gate 112 des BCD- Detektors Q&sub6;. Diese Rückführung erhöht die Empfindlichkeit des Erfassungsknotens um ein Vielfaches (3- bis 5-mal). Der Transistor Q&sub1; ist eine Stromquelle für die Vorspannung des BCD- Transistors Q&sub6;. Der Transistor Q&sub1; ist zwischen eine Spannungsquelle VDD und die Source 114 des BCD-Transistors Q&sub6; geschaltet. Q&sub2; ist ein Source-Folger, der das Ausgangssignal auf der Leitung 110 liefert. Der Gateanschluß 118 des Source- Folger-Transistors Q&sub2; ist mit der Source 114 des BCD- Transistors Q&sub6; verbunden. Q&sub4; dient als ein Schalter, um die Rücksetzung zu erreichen. Ein Rücksetzimpuls wird an das Gate des Transistors Q&sub4; gekoppelt.
Es können zusätzliche Schaltungen, wie die, die in der Fig. 9 dargestellt ist, zum Verstärker der Fig. 7 hinzugefügt werden, um den Rücksetzimpuls automatisch von dem Serienregister-Taktsignal abzuleiten. Die Schaltung der Fig. 9 umfaßt den Transistor Q&sub7; und den Kondensator 120. Die Schaltung der Fig. 9 erzeugt den Rücksetzimpuls von der führenden Flanke des Schieberegister-Taktsignals. Die Amplitude des Rücksetzimpulses hängt von der Schwelle des Transistors Q&sub7; und dem Gleichspannungspegel des Schieberegister-Taktsignals φSR ab.
Die Fig. 8 ist ein Zeitdiagramm, das die Eingangssignale in der Vorrichtung der Fig. 7 darstellt. φRS ist das Serienregister-Taktsignal, das die CCD-Schieberegister steuert. φRS ist das Eingangssignal zum Gate 116 des Transistors Q&sub4;. V&sub0; ist das Ausgangssignal auf der Leitung 110 in der Fig. 7.
Der Zeitzyklus beginnt mit einer Rücksetzperiode, um die Ladung aus der BCD-Transistorwanne 60 zu entfernen. Während der Rücksetzperiode wird das Rücksetzsignal φRS von niedrig auf hoch geschaltet. Das H-Rücksetzsignal φRS schaltet den Transistor Q&sub4; durch, was die Spannung an dem Gate 112 des BCD-Transistors Q&sub6; erniedrigt. Die niedrigere Gatespannung an Q&sub6; bringt die Transistorgatewanne 60 dazu, ihr Potentialniveau 61, dargestellt in der Fig. 2, zu ändern. Das bringt Ladung dazu, sich von der Transistorwanne 60 zu der Aufladungsdrain 28 zu bewegen. Während der Rücksetzperiode befindet sich φRg auf einer hohen Spannung, so daß die Transferwanne 54 sich auf dem Potentialniveau 55 befindet. Die Transferwanne hält Ladung, während die Transferwanne 60 von Ladung befreit wird.
Nach der Rücksetzperiode wird das Rücksetzsignal auf eine kleinere Spannung geschaltet. Das sperrt den Transistor Q&sub4; und ermöglicht es, daß die Gatespannung an dem BCD-Transistor Q&sub6; steigt. Die größere Gatespannung an Q&sub6; erzeugt den Pegel 63 an der Potentialwanne 60, dargestellt in der Fig. 2. Dann ist der BCD-Transistor Q&sub6; dazu bereit, Ladung von dem Schieberegister zu empfangen. Das Serienregister-Taktsignal φRS wird dann auf eine niedrige Spannung geschaltet, die das Potential der Transferwanne 54 vom Pegel 55 auf den Pegel 57 ändert. Das bringt Ladung in der letzten Transferwanne 54, dargestellt in der Fig. 2, dazu, sich in die Transistorwanne 60 zu bewegen. Wenn sich Ladung in die Transistorwanne 60 bewegt, wird das Potentialniveau der Transistorwanne 60 verändert. Das Potentialniveau der Transistorwanne hängt von der Menge an Ladung ab, die von der letzten Transferwanne des Serienregisters übertragen wird. Diese Veränderung des Potentialniveaus wird an der Source 114 des BCD-Transistors Q&sub6; erfaßt. Die Abhängigkeit von der Ladungsmenge wird durch den variablen Ausgangsspannungspegel 130, dargestellt in der Fig. 8, gezeigt.
Nachdem die Ladung durch die Source des Transistors Q&sub6; erfaßt wurde, erhöht die Rückführung der Verstärkerschaltung der Fig. 7 die Empfindlichkeit des Ladungsdetektors durch Verändern der Gatespannung an dem BCD-Transistor Q&sub6; entsprechend der Veränderung der Sourcespannung durch den durch den Transistor Q&sub5; gelieferten Rückführungspfad. Es ist auch möglich, den Transistor Q&sub5; mit einer intelligenteren Schaltung 119 zu ersetzen, dargestellt in der Fig. 10, die eine nichtlineare Übertragungscharakteristik aufweist. Dieses Merkmal kann verwendet werden, um den Dynamikbereich des Detektors durch nichtlineare Signalpressung zu vergrößern. Wenn die Übertragungscharakteristik des Rückführungspfades in geeigneter Weise ausgewählt wird, ist es möglich, die TV-Gammakorrektur direkt an dem Ladungserfassungsknoten zu erhalten.
Wegen des kompletten Ladungslöschungsrücksetzungsprozesses des BCD-Detektors besitzt das Bauelement kein kTC-Rauschen. Das führt zu einem geringeren Rauschen und zu einer einfacheren Signalverarbeitung. Das Rauschen des BCD-Detektors kann durch die untenstehenden Gleichungen abgeschätzt werden. Die folgen den Gleichungen stammen von einem einfachen Modell eines MOS- Transistors:
wobei
u = Majoritätsladungsträgermobilität
COX = Gatekapazität pro Flächeneinheit
W = Kanalweite
L = Kanallänge
gm - Transkonduktanz
Das Rauschen ist durch die folgende bekannte Gleichung gegeben:
Setzt man den Wert für gm aus dem obigen Transistormodell hier ein, so ergibt sich die folgende Gleichung für das Rauschen:
wobei
kT die thermische Energie ist;
fb die Frequenzbandbreite ist; und
α ein Faktor ≤ 2 ist, der verwendet wird, um das Rauschen der Vorspannungsschaltung zu erfassen.
Typische Werte der Parameter sind folgende:
VG - VT = 1 V
α = 2
fb = 10 MHz
I = 20 uA
Setzt man die typischen Werte in die Gleichung für vn ein, so ergibt sich ein Rauschen von vn = 90 uV.
Die typische Ladungswandlungsempfindlichkeit, die mit diesem Aufbau erreicht werden kann, beträgt 10 uV/e. Dies führt zu Rauschen entsprechend Elektronen von Nee = 9e, was ein respektabler Wert für eine Bandbreite für 10 MHz ist.
Bei einer anderen Ausführungsform, die in der Fig. 11 dargestellt ist, kann ein weiteres Gate 140 der Schaltung hinzugefügt werden. Das Gate 140 ermöglicht eine größere Flexibilität für die Ladungsübertragung von der Transistorwanne 60. Darüber hinaus kann auch eine weitere komplette CCD-Struktur der Schaltung der Fig. 1 anstelle der Aufladungslöschungsdrain 28 hinzugefügt werden, um das nichtdestruktive Auslesen zu erleichtern.
Diese Erfindung bietet mehrere Vorteile. Ein Vorteil besteht darin, daß eine vollständige Rücksetzung der Struktur erzielt werden kann. Es bleibt keine Ladung in der Erfassungswanne nach dem Zurücksetzen zurück. Ein weiterer Vorteil besteht darin, daß die vollständige Rücksetzung bedeutet, daß kein kTC-Rauschen auftritt. Das führt zu einem Betrieb mit geringerem Rauschen und zu einer vereinfachten Signalverarbeitung. Ein weiterer Vorteil ist die Fähigkeit zum nichtdestruktiven Auslesen. Ein weiterer Vorteil dieser Erfindung besteht darin, daß sie im Vergleich zu vorhergehenden Strukturen eine kleinere Struktur aufweist, da der MOS-Transistor und die Erfassungswanne in einem Bauelement integriert sind. Die kleinere Struktur führt zu einer höheren Empfindlichkeit, was ebenfalls wünschenswert ist. Ein weiterer Vorteil besteht darin, daß sich zusätzliche interne oder externe Schaltungen leicht mit diesem Detektorverstärker verbinden lassen, um die Verstärkung zu erhöhen, eine Gammakorrektur zu erzielen oder um eine nichtlineare Signalpressung zu erzielen, die den Dynamikbereich erweitert.

Claims

1. Ladungsdetektorvorrichtung mit aktivem Transistor mit

einem Halbleitersubstrat (20), das einen ersten Leitungstyp aufweist;

einer in dem Substrat (20) angeordneten Halbleiterschicht (22), die einen zweiten Leitungstyp aufweist;

zwei zugeordneten Zonen virtueller Phase (24, 26), die den ersten Leitungstyp aufweisen und in der Halbleiterschicht (22) gebildet sind, wobei die Zonen (24, 26) virtueller Phase zugeordnete Potentialbereiche virtueller Phase für Ladungsträger des zweiten Leitungstyps bilden;

einer Transistorsourcezone (32), die den ersten Leitungstyp aufweist, in der Halbleiterschicht (22) gebildet ist und in einem Abstand zu Zonen (24, 26) virtueller Phase angeordnet ist, wobei die Zonen virtueller Phase eine Transistordrain bilden;

einer Aufladungsdrainzone (28), die den zweiten Leitungstyp aufweist, in der Halbleiterschicht (22) angeordnet ist und in einem Abstand zu den Zonen (24, 26) virtueller Phase angeordnet ist;

einer isolierenden Schicht (34) auf der Halbleiterschicht (22);

einer Transistorgateelektrode (40), die auf der isolierenden Schicht (34) gebildet ist und über einem die Transistorsourcezone (32) umgebenden Teil der Halbleiterschicht (22) und zwischen den zwei Zonen (24, 26) virtueller Phase liegt, wobei eine erste (26) der zwei Zonen virtueller Phase zwischen der Transistorgateelektrode (40) und der Aufladungsdrainzone (28) liegt und die Transistorgateelektrode (40) in Abhängigkeit von einer Spannung eine Transistorpotentialwanne für Ladungsträger des zweiten Ladungstyps bildet;

einer Transfergateelektrode (36), die auf der isolierenden Schicht (34) angeordnet ist und von der Transistorgateelektrode (40) getrennt liegt, wobei eine zweite (24) der zwei Zonen virtueller Phase zwischen der Transistorgateelektrode (40) und der Transfergateelektrode (36) liegt, die Transistorgateelektrode (40) zwischen der Transfergateelektrode (36) und der Aufladungsdrain (28) liegt und die Transfergateelektrode (36) in Abhängigkeit von einer Spannung einen Übertragungspotentialbereich für Ladungsträger des zweiten Leitungstyps bildet, wobei durch Veränderung der Spannung an der Transfergateelektrode (36) und der Spannung an der Transistorgateelektrode (40) Ladungen übertragen werden;

den zweiten Leitungstyp aufweisenden Implantationen (43) für eine virtuelle Wanne, die in der ersten (26) der zwei Zonen virtueller Phase gebildet sind;

den zweiten Leitungstyp aufweisenden Implantationen (42) für eine getaktete Wanne, die unter einem Teil der Transfergateelektrode (36) und neben den Zonen virtueller Phase gebildet sind.

2. Vorrichtung nach Anspruch 1, bei der der Ladungspegel in der Transistorpotentialwanne (63) unter der Transistorgateelektrode von der Transistorsourcezone (32) abgetastet wird.

3. Vorrichtung nach Anspruch 1, die darüber hinaus eine Rücksetzschaltungsanordnung, die mit der Transistorgateelektrode (40) verbunden ist;

eine Verstärkerschaltungsanordnung, die mit der Transistorsourcezone (32) verbunden ist; und

eine Mitkopplungsschaltungsanordnung, die zwischen einen Ausgang der Verstärkerschaltungsanordnung und die Transistorgateelektrode (40) geschaltet ist, um die Sourceempfindlichkeit zu erhöhen, umfaßt.

4. Vorrichtung nach Anspruch 3, bei der die Rücksetzschaltungsanordnung aus einem Transistor (Q4) besteht.

5. Vorrichtung nach Anspruch 3 oder Anspruch 4, bei der die Verstärkerschaltungsanordnung

einen ersten Transistor (Q1) mit einer ersten Source und einem ersten Gate, die beide mit der Transistorsourcezone verbunden sind;

einen zweiten Transistor (Q2) mit einer zweiten Source und einem zweiten Gate, das mit der Transistorsourcezone verbunden ist;

einen dritten Transistor (Q3), dessen Drain mit der zweiten Soruce verbunden ist; und

einer Ausgangsleitung (110), die mit der zweiten Source verbunden ist, umfaßt.

6. Vorrichtung nach einem der Ansprüche 3 bis 5, bei der die Mitkopplungsschaltungsanordnung aus einem Transistor (Q5) besteht.

7. Vorrichtung nach einem der Ansprüche 3 bis 5, bei der die Mitkopplungsschaltungsanordnung aus einer Schaltung (119) besteht, die nichtlineare Übertragungseigenschaften besitzt.

8. Verfahren zur Herstellung eines ladungsgekoppelten Bausteins (CCD) mit einem Ladungserfassungsknoten mit aktivem Transistor, bei dem

eine einen zweiten Leitungstyp aufweisende erste Halbleiterschicht (22) in einem einen ersten Leitungstyp aufweisenden Halbleitersubstrat (20) gebildet wird;

eine Isolationsschicht (34) über der Halbleiterschicht (22) gebildet wird;

den zweiten Leitungstyp aufweisende erste Implantierungen (42) in einem Teil der zweiten Halbleiterschicht (22) gebildet werden;

eine den zweiten Leitungstyp aufweisende Aufladungsdrainzone (28) in der Halbleiterschicht (22) in einem Abstand zu den ersten Implantierungen (42) gebildet wird;

ein Transistorgate (40) und ein Transfergate (36) über der Isolationsschicht (34) gebildet werden, wobei das Transistorgate (40) zwischen dem Transfergate (36) und der Aufladungs drainzone (28) liegt, und ein neben dem Transistorgate liegender Randbereich des Transfergates (36) über den ersten Implantierungen (42) liegt;

eine den ersten Leitungstyp aufweisende Sourcezone (32) und den ersten Leitungstyp aufweisende Zonen virtueller Phase, die eine Transistordrainzone (24, 26) bilden, gebildet werden, wobei die Zonen virtueller Phase Potentialwannen virtueller Phase für Ladungsträger des zweiten Leitungstyps bilden, die Sourcezone (32) von dem Transistorgate (40) umgeben ist und die Transistordrainzone (24, 26) das Transistorgate (40) umgibt; und

den zweiten Leitungstyp aufweisende zweite Implantierungen (43) unter dem Teil der Transistordrainzone (24, 26) zwischen dem Transistorgate (40) und der Aufladungsdrainzone (28) gebildet werden.

9. Verfahren nach Anspruch 8, bei dem darüber hinaus ein Aufladungsdraingate (140) auf der Isolationsschicht (34) zwischen der Aufladungsdrainzone (28) und der Transistordrainzone (24, 26) gebildet wird.

10. Verfahren nach Anspruch 8 oder Anspruch 9, bei dem das Halbleitersubstrat (20) vom P-Typ und die Halbleiterschicht (22) vom N-Typ ist.

11. Verfahren nach einem der Ansprüche 8 bis 10, bei die Sourcezone (32) und die Transistordrainzone (24, 26) vom "P+"- Typ sind und die Aufladungsdrainzone (28) vom "N+"-Typ ist.

12. Verfahren nach einem der Ansprüche 8 bis 11, bei dem die ersten Implantierungen (42) Donatorenimplantierungen sind.

13. Verfahren nach einem der Ansprüche 8 bis 12, bei dem die zweiten Implantierungen (43) Donatorenimplantierungen sind.