DE69231032T2 - Zeitmultiplex-Chip in einem Sprachverarbeitungssystem - Google Patents

Description

• Es sind digitale Sprachverarbeitungssysteme bekannt, die mit Telefonsystemen in Verbindung stehen und Funktionen, wie z. B. Sprachsignalkomprimierung, Speicherung und Wiedergewinnung, automatische Verstärkungsregelung, sprachaktivierte Operationen, Telefonfunktionen und dergleichen ausführen. Diese Funktionen werden von solchen Systemen in einer Hardware durchgeführt, die kostspielig und unflexibel ist. Außerdem war die Erweiterung eines sprachverarbeitenden Systems des Standes der Technik aufgrund der Notwendigkeit von zusätzlicher Hardware schwierig, und zwar nicht nur wegen der hiermit verbundenen Unkosten, sondern ebenso wegen des geografischen Faktors, d. h. eine größere Basisfläche wurde benötigt.
• Mit stets anwachsenden Veränderungen in der Technologie, insbesondere der Software, wäre es vorteilhaft, ein Software basiertes digitales Sprachverarbeitungssystem zur Verfügung stellen zu können, das schnell, bequem und preisgünstig erweitert werden kann. Zusätzlich wäre es vorteilhaft, ein digitales Sprachverarbeitungssystem zur Verfügung zu stellen, das mit einer großen Menge von Daten umgehen kann und zu dem so viel Kapazität zugefügt werden kann, wie erforderlich ist.
• Ein Nachteil beim Bereitstellen solch eines sprachverarbeitenden Systems war die Nichtverfügbarkeit eines verarbeitenden Chips, der Daten zu und von einem Zeitmultiplexchipbus und zu und von einer Vielzahl von Prozessoren leiten konnte und der eine kleine Größe hat.
• Ein Zeitmultiplex (TDM)-Chip für allgemeine Zwecke wurde ausgedacht und entwickelt, der insbesondere Verwendung in einem modularen digitalen System hat, worin sprachverarbeitende Funktionen mit Software ausgeführt werden. Dieser TDM-Chip kann in einer modularen Struktur verwendet werden, in der Einheiten leicht zugefügt oder entfernt werden können. Solch eine modulare Struktur kann ein sprachverarbeitendes System sein, indem Anwendungssoftware in Schaltkarten gespeichert ist, die mit einem Hostcomputer verbunden sind, so daß die Software so verändert werden kann, wie es die Anwendungen erfordern, und die Anzahl von Schaltkarten leicht für größere Kapazitäten erhöht werden kann. Der Hostcomputer ist mit einem oder mehreren sprachverarbeitenden Schaltkarten verbunden, die digitale Sprachverarbeitung, Telefonsignalverarbeitung und Anwendungsverarbeitung durchführen. Die sprachverarbeitenden Schaltkarten sind in Verbindung mit einem oder mehreren Audioschaltkarten über einen Zeitmultiplex (TDM)-Bus verbunden. Jede Audioschaltkarte beinhaltet eine analoge Einheit, die analoge Signale von direkt angeschlossenen und Schleifen startenden Telefonen, PBX's, PWN's und dergleichen empfängt, die die analogen Signale in digitale wandelt und die digitalen Daten zu einem signalverarbeitenden Chip sendet, der als Hochgeschwindigkeitsmultiplexer verwendet wird. Der signalverarbeitende Chip sendet dann die Signale durch einen TDM-Chip, der Gegenstand der vorliegenden Erfindung ist, zu dem TDM- Bus, und sie werden im folgenden von der sprachverarbeitenden Schaltkarte empfangen. In der sprachverarbeitenden Schaltkarte finden Signalkomprimierung, automatische Verstärkungsregelung, sprachaktivierte Operationen und Anwendungsverarbeitung statt. Daten werden auf die stattfindende Anwendungsverarbeitung folgend von der sprachverarbeitenden Schaltkarte zu dem Hostcomputer zur weiteren Verarbeitung und Speicherung übermittelt.
• Die TDM-Chips in den sprachverarbeitenden Schaltkarten und den Audioschaltkarten sind identisch, außer daß die TDM-Chips der Audioschaltkarten wegen der geringeren Anzahl von Komponenten in jeder Audioschaltkarte weniger angeschlossene Elemente haben. Das Herzstück des TDM-Chip besteht aus einem RAM-Paar, das in Halb-Duplex-Art funktioniert, und den Elementen, die solch eine Operation herbeiführen. Dies erlaubt Prozessoren, in jeder Schaltkarte von einem RAM zu lesen und zu schreiben, während ein Datenaustausch des anderen RAMs mit dem TDM-Bus stattfindet. Nach einer ausgewählten Periode werden die Verbindungen der RAMs in den beiden Schaltkarten betreffend die RAMs, die mit dem Bus und den jeweiligen Prozessoren kommunizieren, umgekehrt. Jeder TDM-Chip beinhaltet mindestens eine Interface-Einheit, die die Kommunikation in den RAMs und dem Prozessor/den Prozessoren zur Verfügung stellt, der/die Zugriff auf die RAMs sucht/suchen.
• Die EP 0,323,248 beschreibt ein Zeitmultiplexverfahren, das für Multikanalaufrufe schaltet, die einen Frameausrichter verwenden, der zwei Zeitschaltspeicher aufweist. Signale werden in Übereinstimmung mit einer Phasendifferenz zwischen eingehenden und ausgehenden Nachrichtenrahmen (Frames) und einer Zeitschlitzvertauschungsbeziehung zwischen Signalen auf dem ankommenden Übertragungsweg und den entsprechenden Signalen auf dem ausgehenden Übertragungsweg in einen der Speicher geschrieben und aus dem anderen ausgelesen.
• In Übereinstimmung mit der Erfindung wird ein Zeitmultiplexchip für die Verwendung in einem Sprachverarbeitungssystem zur Verfügung gestellt, wobei der Chip gekennzeichnet ist durch: ein erstes Paar von ersten Schnittstellen,
• ein Paar von RAMs, die abwechselnd für sich in einer ausgewählten Verbindung mit dem ersten Paar der ersten Schnittstellen stehen,
• eine Vermittlungseinheit, die in Verbindung mit dem ersten Paar erster Schnittstellen steht, um zu steuern bzw. zu kontrollieren, welche der Schnittstellen mit den RAMs in Kommunikationsverbindung stehen soll,
• eine zweite Schnittstelle, die abwechselnd für sich in ausgewählter Verbindung mit dem Paar von RAMs steht,
• eine Bankauswahleinheit, die in Verbindung mit dem Paar von RAMs für die Schaltverbindung von jeder der RAMs zwischen dem ersten Paar erster Schnittstellen und der zweiten Schnittstelle steht,
• einen Taktgeber, der in Kommunikationsverbindung mit der Vermittlungseinheit und mit der Bankauswahleinheit steht, um ein Taktsignal für eine Synchronisierung des Nachrichtenrahmens für die Bankauswahleinheit bereitzustellen, wodurch an jeder Grenze eines Nachrichtenrahmens das Paar von RAMs in der Lage ist, die Kommunikationsverbindung zwischen dem ersten Paar von ersten Schnittstellen und der zweiten Schnittstelle, sowie zwischen einem zweiten Paar der ersten Schnittstellen umzuschalten, von denen jede für sich in einer ausgewählten Kommunikationsverbindung mit dem Paar von RAMs und der zweiten Schnittstelle ist,
• und eine zweite Vermittlungseinheit, die in Kommunikationsverbindung mit dem Taktgeber und mit dem zweiten Paar von ersten Schnittstellen ist, um zu steuern bzw. zu kontrollieren, welche von dem zweiten Paar erster Schnittstellen in Kommunikationsverbindung mit einem der anderen der RAMs und der zweiten Schnittstelle stehen soll.
• Die Erfindung kann durch die folgende nicht beschränkende Beschreibung eines Beispieles besser verstanden werden, das unter Bezug auf die begleitenden Zeichnungen gegeben wird, in denen:
• Fig. 1 ein Blockdiagramm eines Systems ist, in dem ein Beispiel eines Zeitmultiplexchips in Übereinstimmung mit der Erfindung verwendet werden kann,
• Fig. 2 eine Draufsicht auf das in Fig. 1 gezeigte System ist,
• Fig. 3 ein Blockdiagramm einer Ausführungsform des TDM-Chips gemäß der Erfindung ist,
• Fig. 4 ein Zeitdiagramm für das in Fig. 1 gezeigte System ist,
• Fig. 5A bis 5H eine Mehrzahl von Speicheradressen in den RAMs der Fig. 3 und 4 mit den darin enthaltenen Daten zeigt,
• Fig. 6A bis 6F gemeinsam ein Flußdiagramm zeigen, das die Funktionsweise der TDM-Chips, die in Fig. 1 gezeigt sind, beschreibt,
• Fig. 7A bis 7F einen einzelnen Ort in allen vier RAMs der TDM-Chips, die in Fig. 1 gezeigt sind, zeigen und zu den Fig. 6A bis 6F korrespondieren und
• Fig. 8A bis 8C eine Datendarstellung in den RAM-Speicheradressen entsprechend der Fig. 6B bis 6F ist.
• In Fig. 1 ist ein Blockdiagramm, das allgemein mit 10 bezeichnet ist, eines digitalen sprachverarbeitenden Systems gezeigt, in dem ein TDM-Chip gemäß der Erfindung verwendet werden kann. Es versteht sich, daß dies lediglich für illustrative Zwecke ist, da der TDM-Chip der Erfindung ein Vielzweck-Vielfachprozessor ist, der in der Lage ist, mit einem TDM-Bus zu kommunizieren. Das System 10 weist einen Hostcomputer 12, eine Mehrzahl von sprachverarbeitenden Schaltkarten 14, wobei nur eine in Fig. 1 gezeigt ist, und einen Bus 16 auf, der die sprachverarbeitende Schaltkarte mit einer Mehrzahl von Audioschaltkarten 18a, 18b ... 18n verbindet. Aus Zwecken der Bequemlichkeit werden die Schaltkarten 14 und 18 auch als "Karten" bezeichnet. Jede Audiokarte 18a, 18b ... 18n hat vier Anschlüsse 20, über die mit einer Vielzahl von Einrichtungen kommuniziert werden kann, wie z. B. direkt angeschlossenen und Schleifen startenden Telefonen 22a, 22b ... 22n, über Telefonleitungen 23 durch die Funktionen wie Telefonkommunikation, Diktate, Anrufbeantworter und dergleichen durchgeführt werden können.
• Der Hostcomputer 12, der irgendeiner einer Anzahl von kommerziell erhältlichen Computern, wie z. B. ein IEEE 996 Standard PC/AT, sein kann, beinhaltet einen Prozessor 24, der mit einer Festplatte 26 und einem Speicher 28 verbunden ist. Der Hostprozessor 24 ist ebenso mit einem Bus-Interface 30 in Verbindung. Der Festplattenspeicher 26 fungiert als ein Speichermedium für Eingabeaufforderungen, Steuerdaten, Basisverzeichnisinformationen und andere Daten. Eingabeaufforderungen sind aufgezeichnete Meldungen, Anweisungen und Menüs, die zum Zwecke der Assistierung eines Teilnehmers bei der Verwendung des sprachverarbeitenden Systems 10 sind. Der Festplattenspeicher liefert außerdem Datenspeicherkapazität, wenn die Kapazität der anderen Speicher in dem System überschritten wird. Der Speicher 28 ist ein flüchtiger Speicher, der den Arbeitscode des Systems 10 von dem Festplattenspeicher 26 beim Starten wiederherstellt. Der Speicher 28 speichert ebenso diagnostische Informationen und dient als ein Pufferspeicher. Das Bus-Interface 30 liefert eine Kommunikationsverbindung zwischen dem Hostprozessor 24 und der sprachverarbeitenden Karte 14 über eine Bus-Leitung 32. Die sprachverarbeitende Karte 14 ist in der gleichzeitig eingereichten europäischen Patentanmeldung Nr. 0 550 273 mit dem Titel "Digital Signal Processor Circuit Board Having Use For Voice Processing System" gezeigt und in größerem Detail beschrieben.
• Die Sprachverarbeitungskarte 14 hat darin im wesentlichen zwei unabhängige Schaltkreise, die gleichzeitig beschrieben werden sollen. Jeder Kreis hat einen Hostcomputer- Interface (PCI)-Chip 40a, 40b, mit dem ein RAM 42a bzw. 42b verbunden ist, um zeitweise Daten zu speichern und zeitweise den Arbeitscode der sprachverarbeitenden Karte 14 zu speichern. Details dieses PCI-Chips 40a, 40b sind in der britischen Patentanmeldung GB 2 263 047 mit dem Titel "Interface Chip for a Voice Processing System" gegeben. Jedes PCI-Interface 40a, 40b ist mit einem Anwendungsprozessor 38a bzw. 38b in Verbindung, wie z. B. ein Intel 80C186. Die Anwendungsprozessoren 38a, 38b lassen die Anwendungsprogrammierung und das Datenbankmanagement laufen. Jeder Anwendungsprozessor 38a, 38b ist verbunden mit bzw. kontrolliert ein Paar von Signalprozessoren 36a bzw. 36b bzw. 36c bzw. 36d, wobei jeder einen Algorithmus für die Sprachkomprimierung und -expansion, abhängig von der Richtung des Datenflusses, für die Erfassung des Frequenzspektrums und für die sprachaktivierte Operation beinhaltet. Die Signalprozessoren können TMS 320C25-Prozessoren von Texas Instruments sein. Alle Signalprozessoren 36a-36d sind mit einem TDM-Chip 44 in Verbindung, der Gegenstand der vorliegenden Erfindung ist.
• Jede Audiokarte 18a, 18b ... 18n ist in Kommunikationsverbindung mit der Leitung 16 und beinhaltet einen weiteren Zeitmultiplex (TDM)-Chip 46, der gleich dem TDM-Chip 44 der sprachverarbeitenden Karte 14 ist, außer daß er weniger angeschlossene Komponenten hat, wie im folgenden erklärt wird. Der TDM-Chip 46 ist in Verbindung mit der Leitung 16 und mit einem Hochgeschwindigkeitsaudioprozessor 48, wie z. B. ein TMS 320C10, der von Texas Instruments erhältlich ist, wobei der letztere in Kommunikationsverbindung mit einem analogen Interface 50 ist, das über die Anschlüsse 20 Kontakt mit einer Mehrzahl von Telefonen 22a, 22b ... 22n herstellt. Die Audiokarten 18a-18n dieser Ausführungsfarm haben jeweils vier Anschlüsse 20. Das analoge Interface 50 kann ebenso über deren Anschlüsse 20 mit Nebenstellenanlagen (PBX), Meßleitungsnetzwerken (PWN) und dergleichen kommunizieren. Die Audiokarte 18 ist gezeigt und beschrieben in der gleichzeitig eingereichten europäischen Patentanmeldung No. 0 550 275 mit dem Titel "Audio Circuit Board For a Modular Digital Voice Processing System".
• In Fig. 2 ist das Layout des digitalen sprachverarbeitenden Systems 10 in einer Draufsicht gezeigt. Das System 10 beinhaltet ein Gehäuse 52 mit einem Sockel 54, auf den die sprachverarbeitenden Karten 14 und die Audiokarten 18 physisch in Paaren angebracht sind, ohne daß sie notwendigerweise logisch verknüpft sind, so daß die Karten 14, 18 logisch untereinander vertauscht werden können. Genauer gesagt und als ein Beispiel kann die sprachverarbeitende Karte 14b physikalisch mit der Audiokarte 18b verbunden sein, jedoch logisch mit der Audiokarte 18a verbunden sein. Die sprachverarbeitenden Karten 14a, 14b ... 14h liefern physischen Halt und elektrische Verbindungen zu den Audiokarten 18a, 18b ... 18h. Wie in Fig. 2 gezeigt ist, ist das System 10 aus acht Paaren von Sprachkarten 14 und Audiokarten 18 aufgebaut, wobei aber abhängig von dem Bedarf weniger oder mehrere solcher Karten aufgenommen werden können. Manche der sprachverarbeitenden Karten 14 können durch Attrappenkarten 57 ersetzt werden, die nur den physischen Halt und die elektrischen Verbindungen zu den Audiokarten 18 ohne Logik liefern. Ebenso beinhaltet ist eine optionale 16- Anschluß Audiokarte 56, die eine erweiterte Kapazität liefert, ein Taktpufferspeicher 58, eine Karte 60 für ein lokales Netzwerk (LAN), die ein lokales Netzwerk zur Verfügung stellt, ein Hostcomputer 12, ein Plattenspeicher 26 und ein Plattenspeicherlaufwerk 62. Die sprachverarbeitenden Karten 14 haben die Kapazität, mehr als eine der Audiokarten 18 zu versorgen und versorgen ebenso 16-Anschluß Audiokarten 56, die zu dem System 10 hinzugefügt werden können, sofern benötigt. Die 16-Anschluß Audiokarte wird von einer Attrappenkarte 57 gehalten. Eine Bus-Leitung 41 liefert die Verbindung zwischen dem Hostcomputer 12 und den Audiokarten 18, 56 zum Zwecke des Anweisens der Speicheradresse in dem Speicher, auf den zugegriffen werden soll, wie im folgenden beschrieben werden wird.
• Der TDM-Chip 44 der sprachverarbeitenden Karte 14 ist in Fig. 3 im Detail gezeigt. Der TDM-Chip 44 hat nur die Maße 314" · 314". Wie bereits festgestellt, ist der TDM-Chip 46 der Audiokarte 18 der gleiche, hat jedoch weniger verbundene Komponenten. Der TDM-Chip 44 beinhaltet vier Interfaces 80a-80d, wobei jedes einzeln in Verbindung mit einem Signalprozessor 36a, 36b, 36c bzw. 36d (Fig. 1) ist. Ein Paar von Vermittlungseinheiten 82a und 82b ist in Verbindung mit den Interfaces 80a-80d, um den Zugriff der Interfaces auf ein RAM in einem Vermittlungsmodus zu steuern, wie im folgenden beschrieben wird. Jede Vermittlungseinheit 82a, 82b ist in Verbindung mit einem Paar von Interfaces 80a, 80b bzw. 80c, 80d.
• Die Interfaces 80a-80d sind ebenso in Verbindung mit einem Paar von SRAMs 84a und 84b über Adreßpufferspeicher 81a-81d, Kontrollpufferspeicher 83a-83d und Datenpufferspeicher 87a-87d. Alle Pufferspeicher 81a-81d, 83a-83d und 87a-87d sind in Verbindung mit einer Bankauswahleinheit 86. Die Bankauswahleinheit 86 erhält eine Framesynchronisierung, die im folgenden beschrieben wird. Ein Zeitschlitzspeicheradreßgenerator 88, der die Zählfunktion liefert, erhält ein Taktsignal und ist in Verbindung mit einem Interrupt 96 mit den Signalprozessoren 36a-36d. Ein Bus-Interface 92 ist in Verbindung mit dem Bus 16 (Fig. 1) und mit den Datenpufferspeichern 87c und 87d für die Datenübertragung zwischen den SRAMs 84a, 84b und der Leitung 16. Ein Taktfehlerdetektor 93 wird zur Verfügung gestellt, um zu bestimmen, ob ein Taktfehler auftritt. Eine Fehlerdetektoreinheit 94 ist in Verbindung mit dem Interface 92 und der Leitung 16. Diese Fehlerdetektoreinheit 94 ist ein selbsthaltender Schalter, der die Daten hält, die auf der Leitung 16 durch das Interface 92 geschrieben worden sind, und diese gehaltenen Daten mit den Daten vergleicht, die auf der Leitung geschrieben werden. Wenn der Vergleich zeigt, daß die gehaltenen Daten nicht mit den geschriebenen Daten übereinstimmen, wird ein Leitungsfehler von der Einheit 94 ausgegeben, der von dem Hostcomputer 12 empfangen wird.
• Der Interrupt 96 ist in Verbindung mit den Signalprozessoren 36a-36d (Fig. 1) und mit dem Zeitschlitzspeicheradreßgenerator 88. Die Interrupt-Einheit 96 erzeugt vier Interrupts je Frame. Eine logische Regeleinheit 89 ist in Verbindung mit den Kontrollpufferspeichern 83c und 83d und der Taktausfalleinheit 93 und erhält ein Taktsignal. Der TDM-Chip 46 der Audiokarten 18a-18n ist der gleiche wie der TDM-Chip 44, der gerade beschrieben wurde, außer daß nur ein Interface 80a benötigt wird, da nur ein Audioprozessor 48 vorhanden ist, mit dem er kommuniziert. Es wird aufgrund des einzigen Interface 80a keine Vermittlungseinheit benötigt. Ansonsten sind alle anderen Komponenten die Gleichen.
• Der TDM-Chip 44 beinhaltet weiter unter Bezugnahme auf Fig. 3 ein Paar von RAMs 84, 84b, vorzugsweise SRAMs, die mit den Adreßpufferspeichern 81a-81d, den Kontrollpufferspeichern 83a-83d und den Datenpufferspeichern 87a-87d verbunden sind. Jeder der SRAMs 84a, 84b hat 256 Speicherstellen 91a, 91b, die eine Breite von 12 Bit haben. Der TDM-Bus 16 hat 256 Zeitschlitze und 12 Bits mit Informationen, so daß eine Korrelation zwischen den SRAMs 84a, 84b und dem Bus existiert. Genauer gesagt wird auf alle 256 Speicheradressen in den SRAMs 84a, 84b während eines Nachrichtenrahmens zugegriffen.
• Eine Beschreibung des Timings des TDM-Chips wird unter Bezug auf Fig. 4 gegeben. Eine Synchronisierung des Nachrichtenrahmens wiederholt sich mit einer 8 kHz-Rate alle 125 Mikrosekunden, wobei jedes RAM-Array, d. h. 256 Speicheradressen 91, innerhalb der 51 Mikrosekunden adressiert werden müssen. Jede Speicheradresse 91 stellt einen Zeitschlitz dar, wobei der Zeitschlitz 0 in allen SRAMs 84a, 84b sowohl der Sprachanwendungskarte 14 als auch der Audiokarte 18 die Speicheradresse 0 ist. Zeitschlitz 1 ist die Speicheradresse 1, wobei es eine direkte Korrelation von der SRAM-Speicheradresse 91 mit dem Zeitschlitz gibt. Wenn ein Prozessor 36, 48 auf ein SRAM 84 zugreift, hat er zur gleichen Zeit Zugriff auf zwei Speicheradressen, d. h. Speicheradressen 0 und 1. Die zwei RAMs 84a, 84b unter Steuerung der Bankauswahleinheit 86 arbeiten in einer Halb-Duplex-Art auf den Framegrenzen, wobei ein Frame 126 Mikrosekunden ist, wie festgestellt, und die Grenzen der Beginn eines Nachrichtenrahmens sind. Während ein RAM 84a auf den TDM-Bus 16 zugreift, wird zu jeder gegebenen Zeit auf den anderen RAM 84b von dem Signalprozessor 36 zugegriffen, der auf den Interfaces 80 befestigt ist. Am Ende eines Frames werden die Verbindungen der RAMs 84a, 84b so geschaltet, daß SRAM 84b nun Zugriff auf den TDM-Bus hat und auf den SRAM 84a nun von den Prozessoren 36 zugegriffen wird, die mit den Interfaces 80a-80d verbunden ist. Dies wird von der Bankaiswahleinheit 86 über die Adreßpufferspeicher 81a-81d, Kontrollpufferspeicher 83a-83d und Datenpufferspeicher 87a-87d verwirklicht. Der Bankschalter hat zwei Pufferspeicherkontrollausgänge #1 und #2, die über Pufferspeicherleitungen übertragen werden, wie in Fig. 3 markiert. Wenn die #1-Pufferspeicherleitung die Adreßpufferspeicher 81b, 81c, die Kontrollpufferspeicher 83b, 83c und die Datenpufferspeicher 87b, 87c freigibt, wird der SRAM 84b mit dem Bus 16 in Verbindung sein. Zur gleichen Zeit sendet der Bankschalter 86 ein Signal über die #2-Pufferspeicherleitung zu den Adreßpufferspeichern 81a, 81d, Kontrollpufferspeichern 83a, 83d und den Datenpufferspeichern 87ä, 87d, und SRAM 84a wird in Verbindung mit den Interfaces 80a-80b sein. Wenn ein Frame wechselt, wird die Bankauswahleinheit 86 ein #2- Signal zu den Adreßpufferspeichern 81b, 81c, den Kontrollpufferspeichern 83b, 83c und den Datenpufferspeichern 87b, 87c und ein #1-Signal zu den anderen Pufferspeichern 81b, 81d; 83b, 83d und 87b, 87d ausgeben, so daß SRAM 84b nun mit dem Bus 16 und SRAM 84a mit den Interfaces 80a-80d verbunden ist.
• Die Synchronisierung der obigen Prozedur wird durch den Taktpufferspeicher 58, siehe Fig. 2, der eine Nachrichtenrahmensynchronisation mit einer Rate von 8 kHz ausgibt, durchgeführt. Der Taktpufferspeicher 58 erzeugt zwei 4 kHz-Takte. Ein Takt ist der um 90º phasenverschobene des anderen; er ist nämlich um 90º außer Phase, was vier Megahertz erzeugt, 4 Quadraturen. Dies liefert Schaltflanken, die zu 8 Megahertz äquivalent sind. Der Taktpufferspeicher 58 ist zentral innerhalb des Chassis 52 angeordnet, so daß nur eine Taktquelle für alle Karten in dem System vorhanden ist. Der Taktpufferspeicher 90 ist redundant, d. h. es gibt zwei getrennte Taktschaltkreise in dem Taktpufferspeicher 58, so daß, wenn der erste Takt verlorengeht, eine Reserve vorhanden ist, wobei es jedoch nur eine Taktquelle in dem System gibt. Eine Frame- bzw. Datenübertragungsblocksynchronisation von 8 kHz wurde ausgewählt, da ein Sprachsystemdienstprogramm diese Frequenz verwendet. Für andere Anwendungen können unterschiedliche Frequenzen und Perioden ausgewählt werden. Die Datenübertragungsblocksynchronisation kommt von dem Taktpufferspeicher 58 und synchronisiert alle TDM-Chips 44 in dem System 10 mit den Taktsignalen.
• Datenübertragungsblocksynchronisation wiederholt sich mit einer 8 kHz-Rate alle 125 Mikrosekunden, so daß die Logik in dem TDM-Bus 16 den gesamten SRAM 84-Array von beiden Karten 16, 18 gleichzeitig innerhalb von 125 Mikrosekunden adressieren muß. Am Ende der 125 Mikrosekunden wirkt eine Datenübertragungsblocksynchronisierung auf den Bankschalter 86, um die Verbindung der RAMs 84a-84b zu schalten. Zusätzlich haben die Prozessoren 36a-36d nur 62 1/2 Mikrosekunden, wenn sie in dem Vermittlungsmodus sind, und 31 1/4 Sekunden, wenn sie in dem Interrupt-Modus sind, in denen auf ein SRAM 84 zugegriffen werden muß, mit dem sie über die Interfaces 80a-80d verbunden sind. Der Interrupt-Modus und der Vermittlungsmodus werden im folgenden ausführlicher beschrieben.
• Es muß nicht auf jede Speicheradresse 91 eines SRAM 84 zugegriffen werden. Der Hostcomputer 12 bestimmt, basierend auf den stattfindenden Aktivitäten, auf welche Speicheradressen in den SRAMs zugegriffen wird. Es könnten beispielsweise 8 bis 16 Speicheradressen 91a sein, auf die von dem RAM 84a zugegriffen werden müßte, was einem Signalprozessor 36a, 36b (Fig. 1) mehr als genug Zeit läßt, um auf den SRAM zuzugreifen. Auf der anderen Seite könnte in dem RAM 84b auf jede Speicheradresse 91b zugegriffen werden müssen, aber dies ist sehr unwahrscheinlich.
• Die Halb-Duplex-Operation der SRAMs 84a, 84b erlaubt den Prozessoren, von einem SRAM zu lesen und zu schreiben, während der TDM-Bus 16 mit dem anderen SRAM verbunden ist. Dies ist der "Echtzeit"-Aspekt der Erfindung. Auf der anderen Seite des Busses 16 sind ähnliche TDM-Chips 46, die Teil der Audiokarten 18 sind. Lesen von und Schreiben auf einen der SRAMs 84a, 84b des TDM-Chips 44 von einem Audioprozessor 48 findet statt, während Daten über den Bus 16 durch den anderen SRAM übertragen werden. Dies erzeugt einen Echtzeittransfer über den TDM-Bus 16.
• In den Fig. 5A-5H sind eine Anzahl von Speicheradressen 91 von SRAMs 84a, 84b gezeigt, wobei jede Speicherstelle zwölf Bits groß ist. Fig. 5A kann entweder von der Audiokarte 18 oder von der signalverarbeitenden Karte 14 sein und stellt die Speicheradresse "0" eines SRAM 84 dar. Jede der Fig. 5A-5H stellt eine von 256 Speicheradressen eines SRAMs 84 dar. Die ersten zwei Bits der Speicherstelle 91 stellen Kontroll- oder Statusbits dar, wie in Fig. 5A zu sehen ist. Jedes Kontroll- und Statuswort besteht aus acht Bits, so daß vier Datenübertragungsblöcke benötigt werden, um ein Kontroll- oder Statuswort zu übertragen. Ein Kontrollwort zeigt an, daß Daten zu einer Audiokarte von einem Signalprozessor 36 übertragen werden sollen, der die Audiokarte zur Durchführung einer spezifischen Aufgabe anweist. Die Audiokarte 18 kann beispielsweise angewiesen werden, auf Leitung zu gehen, wenn ein Telefon 22 einen Service anfordert. Ein Statuswort verläuft von der Audiokarte 18 zu einem Signalprozessor 36, um den Status der Audiokarte 18 anzuzeigen. Beispielsweise könnte jemand warten, um ein Gespräch durch eine der Telefonleitungen 23 zu führen. Das Statuswort würde die Notwendigkeit des Service anzeigen und würde sehr wahrscheinlich von einem Befehlswort von dem Signalprozessor gefolgt, um den Service zur Verfügung zu stellen. Das dritte Bit ist ein Gatebit, das anzeigt, ob das Kontroll-/Statusbit gültig ist. Das vierte Bit ist ein Richtungsbit, das einen zuständigen Prozessor 36, 48 informiert, daß Daten in eine SRAM Speicheradresse geschrieben werden können, wenn das Richtungsbit "low" ist, wobei jedoch, wenn das Richtungsbit "high" ist, Daten nur von der Speicheradresse gelesen werden können. Die fünften bis zwölften Bits stellen die Sprachdaten dar, die gesendet oder empfangen werden. Wenn Daten von dem angezeigten Prozessor 36 zu einer Audiokarte 18 übertragen werden, sind die Bits Control, Control und Richtung "0", wie in den Fig. 5B, 5D gesehen werden kann. Das Gatebit ist "low", siehe Fig. 5B, wenn das Richtungsbit wahr ist, jedoch "high" wenn falsch, siehe Fig. 5C. Wenn die Daten von einer Audiokarte 18 gelesen werden, sind die Bits Status, Status, Gate "low" und Richtung "1", wie in den Fig. 5E und 5I gezeigt ist, wobei die vier Speicherstellen das Statuswort liefern.
• Betreffend die Festsetzung der Speicheradressen in dem SRAM würde mit kleineren Systemen jeder Anschluß 20 einer Audiokarte 18 eine spezifische Speicheradresse festsetzen. Genau diese Speicheradresse würde für die Daten zu und von einem spezifischen Anschluß 30 adressiert. In größeren Systemen 10, d. h. in Systemen mit einer größeren Anzahl von 4- Anschluß-Audiokarten 18 und 16-Anschluß-Audiokarten 56, würden die SRAM Speicheradressen, auf die durch die Daten zu und von den Anschlüssen 30 zugegriffen werden kann, von dem Hostcomputer 12 festgesetzt, der mit den Anwendungsprozessoren 38 über die Leitung 32 und mit den Audioprozessoren 48 über die Leitungen 41 kommunizieren würde.
• Wenn ein Prozessor 36, 48 in eine gegebene Speicheradresse eines SRAMs 84 schreibt, müssen alle anderen Prozessoren auf dem TDM-Bus 16 auf allen anderen SRAMs 84 für diese spezielle Speicheradresse im Lesemodus sein, was bedeutet, daß ihre jeweiligen Prozessoren eine "1" auf das Richtungsbit geschrieben haben. Es ist möglich, daß das Richtungsbit für die gleiche Speicheradresse auf "wahr" gesetzt ist. Dies bedeutet, daß z. B., wenn SRAM 84a das Richtungsbit "low" im Zeitschlitz 0 hat und ein anderer TDM-Chip 44 das Richtungsbit des Zeitschlitz 0 "low" hat, dann, wenn die TDM-Bus 16 Interfacelogik es feststellt, beide Prozessoren versuchen würden, in die gleiche Speicheradresse zu schreiben. Dieser Umstand würde erfaßt und als Fehler markiert, und der Fehler würde zurück zu dem Anwendungsprozess 38 übertragen. Ein Anwendungsprozessor 38 würde eine Routine ablaufen lassen, um zu entscheiden, was mit dem fehlerhaften Eintrag geschehen soll.
• Ein SRAM 84 wird für jede Speicheradresse in einem Datenübertragungsblock erneuert. Dies erlaubt jedem der Signalprozessoren 36a-36d und Audioprozessoren 48, die Daten auf dem SRAM 84 in einem Datenübertragungsblock zu lesen. Selbst wenn eine Speicherstelle 91 hierin eingeschriebene Daten hat, wird diese Speicherstelle ebenfalls während eines Datenübertragungsblocks ausgelesen.
• Mit diesem System sind geschaltete Zeitschlitze auf RAMs erzielbar. Beispielsweise kann ein Zeitschlitz von 0 gelesen werden und dann in den Zeitschlitz 28 geschrieben werden. Dies ermöglicht, die Information von Speicherstelle 0 in eine unterschiedliche Speicherstelle zu plazieren, so daß jemand anderes ebenfalls die Daten lesen kann. Dies stellt die Möglichkeit eines Konferenzgespräches zur Verfügung.
• Zwei Signalprozessoren 36a-36d können nicht zur gleichen Zeit über ihre Interfaces 80a -80d auf ein SRAM 84a, 84b zugreifen, da anderenfalls Konkurrenz auftreten würde. Daher werden zwei Operationsmodi für die TDM-Chips zur Verfügung gestellt: Ein Interrupt-Modus und ein Vermittlungsmodus, die von der Interrupt-Einheit 96 und den Vermittlungseinheiten 82a-82b gesteuert werden.
• In dem Interrupt-Modus wird die Interrupt-Einheit 96 einen Signalprozessor 36 über ein Interface 80a-80d unterbrechen, um ihm anzuzeigen, daß er Zugriff auf ein SRAM 84 hat. Dieser Interrupt tritt in Synchronisation mit der Framesynchronisation auf, siehe Fig. 4. Daher wird der Signalprozessor 36 am Zeitschlitz 0, dies ist dort, wo die Framesynchronisierung auftritt, von der Interrupt-Einheit 96, die mit dem Interrupt 80a verbunden ist, einen Interrupt erhalten, der ihm sagt, daß er Zugriff auf einen der SRAMs hat und daß Prozessor 36a 31 1/4 Mikrosekunden zur Verfügung hat, um auf alle 256 Speicheradressen 91 des SRAMs zuzugreifen. Dann, ein Viertel des Weges innerhalb des Datenübertragungsblocks, was 31 1/4 Mikrosekunden später ist, wird der Prozessor 36b, der mit dem Interface 80b verbunden ist, einen Interrupt erhalten, genauso wie 31 1/4 Mikrosekunden später der Prozessor, der mit dem Interface 80d verbunden ist, einen dritten Interrupt erhält, und ebenso 31 1/4 Mikrosekunden später der vierte Signalprozessor 36d einen Interrupt erhalten wird. Der Datenübertragungsblock von 125 Mikrosekunden ist in vier Teile aufgesplittet, wodurch jedem Signalprozessor 36a-36d erlaubt wird, 31 1/4 Mikrosekunden mit einem der SRAMs in dem Interrupt-Modus zu kommunizieren.
• Der Interrupt 96 fügt einige Beschränkungen in das System ein, indem jeder Signalprozessor 36a-36b sich anzumelden und abzumelden hat und seine Kommunikation mit einem SRAM 84 innerhalb von 31 1/4 Mikrosekunden zu beenden hat. Wenn er dies nicht tut, wird sich ein anderer Signalprozessor 36 anmelden.
• In dem Vermittlungsmodus bestimmen die Vermittlungseinheiten 82a, 82b, ob eines der RAMs 84a, 84b mit einem Signalprozessor 36 belegt ist. Wenn beispielsweise der Signalprozessor 36a, der mit dem Interface 80a verbunden ist, belegt ist, wird der andere Signalprozessor 36b, der mit dem Interface 80b verbunden ist, während der Zeit, die der SRAM belegt ist, aufgehalten. Nach Erledigung der ersten Transaktion durch den ersten Signalprozessor 36a erlaubt die Vermittlungseinheit 81a den Zugriff durch den zweiten Signalprozessor 36b für den Rest der 62,5 Mikrosekunden. Die Signalprozessoren 36a, 36b, die mit den beiden Interfaces 80a, 80b verbunden sind, können Zugriff zu einem SRAM 84 erlangen, so daß diese zwischen diesen beiden Signalprozessoren Zugriff auf den SRAM für eine gemeinsam genutzte Periode von 62 1/2 Mikrosekunden haben. Wenn der Signalprozessor 36a keine Aktivität hat und der andere Signalprozessor 36 viel von jeder Aktivität hat, kann letzterer die vollen 62 1/2 Mikrosekunden verwenden.
• Dies geschieht in Zweiergruppen, so daß 62 1/2 Mikrosekunden später dem zweiten Satz von Signalprozessoren 36c, 36d, der mit den Interfaces 80c, 80d gekoppelt ist, vermittelten Zugriff in der gleichen Weise gewährt wird.
• Unter Bezug auf Fig. 6 wird die Funktionsweise der TDM-Chips 44 und 46 bezüglich der Art und Weise beschrieben, in der Daten ausgelesen werden von und geschrieben werden in eine Speicherstelle, und zwar die Speicheradresse 128 der SRAMs 84a, 84b, mit einer kurzen Erklärung der bei 126 gegebenen Parameter. M-RAM1 kennzeichnet RAM 84a und M- RAM2 kennzeichnet RAM 84b der sprachverarbeitenden Karte 14. A-RAM1 kennzeichnet RAM 84a und A-RAM2 kennzeichnet RAM 84b einer Audiokarte 18. Die Nummer des Datenübertragungsblocks ist an dem linken Rand angegeben. Es ist zu beachten, daß die Audiokarte 18 nur ein Interface 80 hat, wie vorher diskutiert. Die Fig. 7A und 7B entsprechen der Fig. 6a und zeigen, welche Speicheradresse Daten während eines gegebenen Nachrichtenrahmens aufweist, z. B. stellt 011H Daten dar, die während des ersten Nachrichtenrahmens in M-RAM1 erhalten wurden. Die Fig. 7C-7E entsprechen den Fig. 7B, 7C bzw. 7D. Die Fig. 8A-8D zeigen den von dem Prozessor in den RAMs gelesenen Wert. Die Fig. 8A-8D entsprechen den Fig. 6B, 6C, 6D bzw. 6E.
• Im Nachrichtenrahmen 1 werden Daten in die Speicheradresse 128 des M-RAM1 durch einen Signalprozessor 36a geschrieben bei 128, und die SRAMs werden geschaltet bei 130. Die ankommenden Daten sind in digitaler Form, und ihr Richtungsbit wird untersucht bei 132. Eine Abfrage wird durchgeführt, ob das Bit "low" ist bei 134. Wenn das Richtungsbit "low" ist, werden Daten in den M-RAM1 Speicherplatz 128 geschrieben bei 135, und weiterhin werden Daten in M- RAM2 bei 136 geschrieben. Wenn er nicht "low" ist, wird ein Fehler angezeigt. Gleichzeitig wird das Richtungsbit von A-RAM 1 überprüft bei 133, und eine Abfrage wird durchgeführt bei 134a, ob es "low" ist. Falls nein, werden Daten von dem Bus 16 eingelesen und in die Speicheradresse 128 des A-RAM1 geschrieben bei 137. Falls aber ja, wird ein Fehler angezeigt. Die RAMs auf beiden TDM-Chips 44, 46 werden geschaltet bei 138. Das Richtungsbit an Speicheradresse 128 von M-RAM2 wird überprüft bei 140, und eine Abfrage wird durchgeführt bei 142, ob das Bit "low" ist. Falls nein, wird ein Fehlerzustand eingestellt, falls aber ja, werden Daten auf die Leitung 16 von der Speicheradresse 128 M-RAM2 geschrieben bei 144. Gleichzeitig wird das Richtungsbit an Speicheradresse 128 von A-RAM2 überprüft bei 148, und eine Abfrage wird durchgeführt betreffend das Richtungsbit an Speicheradresse 128 des A-RAM2 bei 150. Falls es "high" ist, wird ein Fehler angezeigt, falls es aber "low" ist, werden Daten in die Speicheradresse 128 von A-RAM2 geschrieben bei 152. Die Daten an Speicheradresse A-RAM1 werden dann von dem Audioprozessor 48 gelesen bei 154.
• Die RAMs auf beiden Karten 14, 18 werden an den Grenzen des Nachrichtenrahmens 4 geschaltet bei 156, und das Richtungsbit an der Speicheradresse 128 M- RAM1 wird überprüft bei 158. Eine Abfrage wird durchgeführt bei 160, ob das Richtungsbit "low" ist bei 160. Falls nicht, wird ein Fehlerzustand eingestellt. Falls "ja", werden Daten auf den TDM- Bus 16 von der Speicheradresse 128 des M-RAM1 geschrieben bei 162, und Daten werden in die Speicheradresse 128 des M-RAM2 von einem Signalprozessor 36 geschrieben bei 164. Innerhalb des selben Nachrichtenrahmens wird das Richtungsbit der Speicheradresse 128 A- RAM1 überprüft bei 166, und eine Abfrage wird durchgeführt bei 168, ob das Bit "low" ist. Falls "ja", wird eine Fehlerbedingung gesetzt, falls aber "nein", werden Daten von dem TDM-Bus gelesen und in die Speicheradresse 128 A-RAM1 geschrieben bei 170, und die Daten an der Speicheradresse 128 A-RAM2 werden von dem Audioprozessor 48 gelesen bei 172.
• Die RAM-Funktionen werden dann an der Nachrichtenrahmengrenze von Nachrichtenrahmen 5 geschaltet bei 174. Das Richtungsbit für die Adresse 128 M-RAM2 wird überprüft bei 176, und eine Abfrage wird dann durchgeführt bei 178, ob das Richtungsbit in M- RAM2 "low" ist. Falls nicht, wird eine Fehlerbedingung gesetzt, falls aber "ja", werden Daten in die Speicheradresse 128 des M-RAM2 geschrieben bei 180, und Daten von einem Prozessor 38 werden in die Speicheradresse 128 von M-RAM1 geschrieben bei 181. Das Richtungsbit an Speicheradresse 128 A-RAM2 wird überprüft bei 182. Eine Abfrage wird durchgeführt, ob das Bit "low" ist bei 184. Falls "ja", wird ein Fehler angezeigt, falls aber "nein", werden Daten von Leitung 16 gelesen und in die Speicheradresse 128 A-RAM2 geschrieben. Die Daten von A-RAM1 werden von dem Audioprozessor 48 ausgelesen bei 190.
• Die Funktionen der RAMs werden geschaltet bei 192. Das Richtungsbit von Adresse 128 M-RAM1 wird überprüft bei 194, und eine Abfrage wird durchgeführt bei 196, ob das Richtungsbit "low" ist. Falls "nein", liegt ein Fehler vor, falls aber "ja", werden Daten auf die Leitung 16 von der Speicheradresse 128 M-RAM1 geschrieben bei 198. Das Richtungsbit an der Speicheradresse 128 A-RAM1 wird überprüft bei 200, und eine Abfrage wird durchgeführt bei 202, ob das Richtungsbit "low" ist bei 202. Falls "nein", liest der Audioprozessor 48 Daten bei 204 von dem Bus 16 und schreibt sie in die Speicheradresse 128 A-RAM1, und Daten werden von der Speicheradresse A-RAM2 von dem Prozessor 48 gelesen bei 206. Falls die Abfrage 202 "ja" ist, wird ein Fehler angezeigt.
• Die RAMs werden an den Grenzen des Nachrichtenrahmens 7 geschaltet bei 208, und das Richtungsbit von Nachrichtenadresse 128 M-RAM2 wird überprüft bei 210. Eine Abfrage wird durchgeführt, ob das Richtungsbit "low" ist bei 212. Falls "ja", wird eine Fehlerbedingung gesetzt, falls aber "nein", gibt es eine Voreinstellung, von der Bus-Leitung 16 den Freizustand zu lesen bei 214. Gleichzeitig wird das Richtungsbit der Speicheradresse 128 A-RAM2 überprüft bei 216. Eine Abfrage wird durchgeführt, ob das Richtungsbit "low" ist bei 218. Falls "ja", wird eine Fehlerbedingung gesetzt, falls aber "nein", werden Daten von der Speicheradresse 128 A-RAM1 von dem Audioprozessor 48 gelesen bei 210. Danach ist die Übertragung abgeschlossen bei 222.
• Das, was gezeigt wurde und beschrieben wurde, ist somit ein TDM-Chip, der eine optimale Kommunikation und Verwendung von Komponenten liefert. Durch das Vorhandensein von zwei RAMs, deren Kommunikation mit assoziierten Komponenten, wie beschrieben, alterniert, erreicht man einen zweifachen Zuwachs ohne die Notwendigkeit eines größeren Speichers mit der doppelten Kapazität. Durch das Vorhandensein von zwei RAMs, die jeweils zu jeder Zeit arbeiten, wird die für einen Zyklus benötigte Zeit um die Hälfte reduziert. Genauer gesagt überprüft das System den Status der Speicheradressen auf beiden RAMs und reagiert entsprechend anstatt den Status von nur einer Speicheradresse in der gleichen Periode zu überprüfen.

Claims (4)

1. Zeitmultiplexchip (44) für die Verwendung in einem Sprachverarbeitungssystem, wobei der Chip gekennzeichnet ist durch:

ein erstes Paar von ersten Schnittstellen (80a, 80b),

ein Paar von RAMs (84a, 84b), die abwechselnd für sich in einer ausgewählten Verbindung mit dem ersten Paar der ersten Schnittstellen (80a, 80b) stehen,

eine Vermittlungseinheit (82a), die in Verbindung mit dem ersten Paar erster Schnittstellen steht, um zu steuern bzw. zu kontrollieren, welche der Schnittstellen mit den RAMs in Kommunikationsverbindung stehen soll,

eine zweite Schnittstelle (92), die abwechselnd für sich in ausgewählter Verbindung mit dem Paar von RAMs (91a, 91b) steht,

eine Bankauswahleinheit (86), die in Verbindung mit dem Paar von RAMs für die Schaltverbindung von jedem der RAMs zwischen dem ersten Paar erster Schnittstellen und der zweiten Schnittstelle steht,

einen Taktgeber (CLK), der in Kommunikationsverbindung mit der Auswahleinheit und mit der Bankauswahleinheit steht, um ein Taktsignal für eine Rahmensynchronisierung für die Bankauswahleinheit bereitzustellen, wodurch bei jeder Rahmengrenze das Paar von RAMs in der Lage ist, die Kommunikationsverbindung zwischen dem ersten Paar von ersten Schnittstellen (80a, 80b) und der zweiten Schnittstelle (92), sowie zwischen einem zweiten Paar der ersten Schnittstellen (80c, 80d) umzuschalten, von denen jede für sich in einer ausgewählten Kommunikationsverbindung mit dem Paar von RAMs und der zweiten Schnittstelle ist,

und eine zweite Vermittlungseinheit (82b) in Kommunikationsverbindung mit dem Taktgeber und mit dem zweiten Paar von ersten Schnittstellen (80c, 80d), um zu steuern bzw. zu kontrollieren, welche von dem zweiten Paar erster Schnittstellen in Kommunikationsverbindung mit einem der anderen der RAMs stehen soll.

2. Zeitmultiplexchip nach Anspruch 1, welcher einen Zeitschlitzspeicheradreßgenerator (88) aufweist, der in Verbindung mit dem Paar von RAMs (84a, 84b) und mit dem Taktgeber steht.

3. Zeitmultiplexchip nach Anspruch 1 oder 2, mit einer Interrupt-Einheit (96) in Verbindung mit dem Zeitschlitzspeicheradreßgenerator.

4. Zeitmultiplexchip nach einem der Ansprüche 2, 3 oder 4, mit einem Fehlerdetektor (94), der in Verbindung mit der zweiten Schnittstelle (92) steht, um festzustellen, ob Daten, die von der zweiten Schnittstelle gesendet wurden, dieselben sind, die von dem zweiten Interface von einem der RAMs empfangen wurden.