DE69220337T2

DE69220337T2 - Einrichtung zur Umsetzung eines digitalen Videosignals

Info

Publication number: DE69220337T2
Application number: DE69220337T
Authority: DE
Inventors: Tetsujiro Kondo
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-12-13
Filing date: 1992-12-11
Publication date: 1997-11-20
Anticipated expiration: 2012-12-12
Also published as: KR930015857A; EP0546845A3; KR100254958B1; EP0546845A2; JPH05167993A; JP3278881B2; DE69220337D1; EP0546845B1; US5379072A

Description

Die vorliegende Erfindung bezieht sich auf eine Umsetzungsvorrichtung für digitale Videosignale, welche bezüglich Auflösung kompensieren kann und welche z. B. bei einer aufwärts gerichteten Umsetzung zur Umsetzung eines Fernsehsignals mit einer Standardauflösung in ein Fernsehsignal mit einer hohen Auflösung angewendet werden kann.
Entsprechend früherer Vorschläge werden bei einer aufwärts gerichteten Umsetzung zur Umsetzung eines Bildes mit einer Standardauflösung oder einer niedrigen Auflösung (abgekürzt SD) in ein Bild mit einer hohen Auflösung (abgekürzt HD), bei einem elektronischen Zoom oder bei einer Vergrößerung eines Bildes Daten von fehlenden Pixeln mittels eines Interpolationsfilter ersetzt.
Jedoch tritt dabei das Problem auf, daß die Auflösung des Ausgangsbildes, welches mittels des Interpolationsfilters hergeleitet wird, schlechter wird. Z. B. ist ein in Fig. 1 gezeig ter schraffierter Anteil der Bereich eines SD-Videosignals. Selbst wenn ein HD-Fernsehsignal durch Interpolation des Videosignals mittels des Filters gebildet wird, wird eine HD- Komponente (Hochfrequenzkomponente), welche in dem SD-Eingangssignal nicht existiert, nicht rekonstruiert. Entsprechend verschlechtert sich die Auflösung des Ausgangsbildes.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Umsetzungsvorrichtung für digitale Videosignale zur Umsetzung eines ersten digitalen Videosignals mit einer ersten Auflösung in ein zweites digitales Videosignal mit einer zweiten Auflösung, welche höher als die erste Auflösung ist, vorgesehen, welche umfaßt:
eine Blocksegmentierungseinrichtung zum Umsetzen des ersten digitalen Videosignal in ein Blockformat,
eine Speichereinrichtung mit einer darin gespeicherten Abbildungstabelle und mit Adressenanschlüssen, welchen das erste digitale Videosignal in einem Blockformat zugeführt wird, und Ausgangsanschlüssen, an welchen das zweite digitale Videosignal im Blockformat ausgegeben wird, und
eine Blocktrennungseinrichtung zum Umsetzen des zweiten digitalen Videosignals im Blockformat in ein digitales Videosignal in einer Rasterabtastordnung,
bei welcher die Abbildungstabelle in der Speichereinrichtung mittels eines Trainings unter Verwendung einer Vielzahl von Bildern erzeugt wird, wobei das Training durch Erzeugen erster und zweiter digitaler Videosignale entsprechend jedem der Vielzahl von Bildern, Umsetzen von jedem der ersten und zweiten digitalen Videosignale in ein Blockformat und Auswählen des ersten digitalen Videosignals in einem Blockformat als eine Adresse für die Abbildungstabelle und Eingeben des zweiten digitalen Videosignals in einem Blockformat in einen Speicherbereich entsprechend der Adresse und Erzeugen von Daten der Abbildungstabelle aus dem in dem Speicherbereich gespei cherten Signal durchgeführt wird.
Ausführungsformen der Erfindung stellen eine Bildumsetzungs Vorrichtung bereit, welche eine hochauflösende Komponente rekonstruieren kann und eine Auflösung ersetzen kann.
Die Abbildungstabelle kann ausgebildet sein, um die Korrelation zwischen zwei Bildsignalen bei Verwendung von Originalbildem von unterschiedlichen Bildmustern für das Training anzuzeigen. Daher kann eine hochauflösende Komponente, welche nicht in dem Eingangsbildsignal enthalten ist, durch die Abbildungstabelle rekonstruiert werden. Es werden nun Ausführungsformen der Erfindung anhand eines Beispiels im Zusammenhang mit den beigefügten Zeichnungen beschrieben, in welchen: Fig. 1 eine schematische Darstellung ist, um einen früheren Vorschlag zu erklären;
Fig. 2 ein Blockschaltbild ist, welches einen Aufbau einer Ausführungsform der Erfindung zeigt;
Fig. 3 eine schematische Darstellung ist, um einen Blockaufbau zu erklären;
Fig. 4 ein Blockschaltbild eines Aufbaubeispiels ist, um eine Abbildungstabelle zu bilden;
Fig. 5 eine schematische Darstellung ist, um einen Blockaufbau einer anderen Ausführungsform der Erfindung zu erklären;
Fig. 6 ein Blockschaltbild eines Aufbaubeispiels ist, um eine Abbildungstabelle einer anderen Ausführungsform der Erfindung auszubilden;
Fig. 7 ein Blockschaltbild ist, welches einen Aufbau einer weiteren Ausführungsform der Erfindung zeigt;
Fig. 8 ein Blockschaltbild eines Aufbaubeispiels ist, um eine Abbildungstabelle der Ausführungsform von Fig. 7 zu bilden; und
Fig. 9 ein Blockschaltbild eines Aufbaubeispiels ist, um Daten zu interpolieren, wenn eine Abbildungstabelle gebildet wird.
Nachstehend wird eine Ausführungsform der Erfindung erklärt.
Die Ausführungsform bezieht sich auf ein Beispiel, bei welchem ein SD-Videosignal in ein HD-Videosignal hinaufgesetzt wird. In Fig. 2 wird ein digitales SD-Videosignal einem Eingangsanschluß zugeführt, welcher durch ein Bezugszeichen 1 gekennzeichnet ist. Das SD-Videosignal ist beispielsweise ein Wiedergabesignal eines SD-VTR, ein Rundfunksignal, oder dergl. Das SD-Videosignal wird mittels einer Blocksegmentierungsschaltung 2 aus einer gewöhnlichen Rasterabtastordnung in eine Blockordnung umgesetzt.
Wie in Fig. 3 gezeigt ist&sub1; wird als Ausgangssignal der Blocksegmentierungsschaltung 2 ein Videosignal, welches in einen Block 55 von (2x2x8 Bits = 32 Bits) umgesetzt worden ist, erzeugt. Das Signal von 32 Bits wird einem Speicher 3 als Adresse zugeführt. In dem Speicher 3 ist eine Abbildungstabelle auf der Grundlage der Korrelation zwischen dem SD-Bild und dem HD- Bild abgespeichert worden, wie es später erklärt werden wird. Der Speicher 3 ist z. B. als ein nichtflüchtiger RAM aufge baut.
Aus dem Speicher 3 wird, wie in Fig. 3 gezeigt ist, ein Videosignal aus einem Block 5h von (4x4x8 Bits) ausgelesen. Die Lage, welche der Block 5h in einer Bildebene einnimmt (ein Teilbild oder ein Einzelbild) ist gleich jenem des Blocks 55 des Eingangsbildes. Praktischer ausgedrückt, da das Höhe- Breite-Verhältnis eines Monitors für HD, welchem ein Ausgangsbild zugeführt wird, auf 16:9 eingestellt ist, wird der Ausgangsblock 5h, welcher z. B. dem Block 5s in der linken oberen Ecke des Eingangsbildes entspricht, als ein oberer Bildblock auf der inneren Seite der linken oberen Ecke benutzt. Selbst wenn das Ausgangsbild, welches aus dem SD-Bild mit einem Höhe- Breite-Verhältnis von 4:3 hergeleitet worden ist, dem Monitor für HD zugeführt wird, sind daher die Informationen auf beiden Seiten der Bildebene des Monitors nicht vorhanden. Das Fehlen von Information sowohl auf den rechten als auch den linken Seiten kann mit leeren Bereichen ausgefüllt werden oder es kann ebenfalls interpoliert werden. Da die zu beschreibenden Ausführungsformen sich nicht direkt mit dem oben angesprochenen Verfahren beschäftigen, wird auf dessen detaillierte Beschreibung verzichtet.
Die aus dem Speicher 3 ausgelesenen Ausgangsbilddaten werden einer Blockseparationsschaltung 4 zugeführt, und die Ordnung der Daten wird in eine Rasterabtastordnung umgesetzt. Die Ausgangsbilddaten der Blockseparationsschaltung 4 werden einem Ausgangsanschluß 5 zugeführt. Der HD-Monitor ist mit dem Ausgangsanschluß 5 über einen D/A-Umsetzer (nicht gezeigt) verbunden. Die Anzahl der Pixel des Ausgangsbildes beträgt das Vierfache der Anzahl der Pixel des SD-Videoeingangssignal und das HD-Bild kann mittels des HD-Monitors wiedergegeben werden.
Ein beispielhafter Aufbau, um die Abbildungstabelle zu erstellen, welche in dem Speicher 3 abgespeichert ist, ist in Fig. 4 gezeigt. In Fig. 4 wird ein digitales HD-Videosignal einem Eingangsanschluß zugeführt, welcher mit dem Bezugszeichen 11 bezeichnet ist. Es ist erwünscht, daß das HD-Videosignal in Anbetracht der Formation der Abbildungstabelle ein Standardsignal ist. Es kann z. B. ein Signal, welches Standbilder von verschiedenen Bildmustern umfaßt, verwendet werden. Das HD- Videosignal kann konkret durch Fotografieren eines Standardbildes mittels einer HD-Videokamera oder durch Aufzeichnung eines Bildaufnahmesignals in einem HD-VTR erhalten werden. Darüber hinaus ist, wenn das HD-Videosignal, welches als ein Umsetzungsausgangssignal hergeleitet werden soll, vorher bekannt gewesen ist, eine allgemeine Regel nicht erforderlich. Daher wird die Abbildungstabelle durch Verwendung eines Original-HD-Videosignals gebildet.
Das HD-Videosignal wird einer Blocksegmentierungsschaltung 12 zugeführt. Die Blocksegmentierungsschaltung 12 setzt das Videosignal aus der Rasterabtastordnung in die Blockstruktur von (4x4x8 Bits) um. Aus einem Ausgangssignal der Blocksegmentierungsschaltung 12 werden zwei Signale mit unterschiedlicher Auflösung gebildet. Eines dieser zwei Signale ist ein Signal mit der gleichen Auflösung wie jenes des Original-HD-Video signals und wird als Ausgangssignal der Verzögerungsschaltung 13 erhalten. Das andere Signal ist ein SD-Videosignal und wird mittels eines Tiefpaßfilters 14 und einer Unterabtastschaltung gebildet. Das Tiefpaßfilter 14 ist ein zweidimensionales digitales Filter und führt eine Bandbegrenzung in horizontaler und vertikaler Richtung aus, um Störungen durch Alias-Effekte zu verhindern. Die Unterabtastschaltung 15 führt die Abtastung derart durch, daß die Anzahl der Pixel in horizontaler und vertikaler Richtung jeweils auf die Hälfte reduziert wird. Daher entspricht ein Block des SD-Videosignals der Unterabtastschaltung 15 den Daten von (2x2x8 Bits = 32 Bits)
Das SD-Videosignal der Unterabtastschaltung 15 wird einem Speicher 20 und einem Frequenzspeicher 21 als ihre Adressen zugeführt. Der Speicher 20 besitzt Adressenräume von 2 und es werden Daten von (4x4x8 Bit = 128 Bits) in diese Adressen geschrieben. Obwohl der Frequenzspeicher 21 ebenfalls den gleichen Adressenraum wie jener des Speichers 20 besitzt, wird eine Frequenz in Form von Daten in die jeweilige Adresse geschrieben. D. h., das ausgelesene Ausgangssignal des Speichers 21 wird einem Addierer 22 zugeführt und um +1 vergrößert, und ein Ausgangssignal des Addierers 22 wird in dieselbe Adresse in dem Speicher 21 eingeschrieben. Die Inhalte der Adressen in den Speichern 20 und 21 werden als Anfangszustände auf 0 zurückgesetzt
Die aus dem Speicher 20 ausgelesenen Daten von 128 Bits werden einem Multiplizierer 23 zugeführt und mit einer Frequenz multipliziert, welche aus dem Frequenzspeicher 21 ausgelesen worden ist. Ein Ausgangssignal des Multiplizierers 23 wird einem Addierer 24 zugeführt und wird durch den Addierer 24 den Eingangsdaten der Verzögerungsschaltung 13 hinzugefügt. Ein Ausgangssignal des Addierers 24 wird einem Teiler 25 als Dividend zugeführt. Das Ausgangssignal des Addierers 22 wird dem Teiler als Divisor zugeführt. Ausgangsdaten (Quotient) des Teilers werden als Eingangsdaten des Speichers 20 benutzt.
Bei dem oben beschriebenen Aufbau von Fig. 4 werden, wenn zuerst auf eine bestimmte Adresse Ai, welche einem Block des SD- Videosignals entspricht, zugegriffen wird, da die ausgelesenen Ausgangssignale der Speicher 20 und 21 gleich 0 sind, die Daten X1 eines Blocks des HD-Videosignals direkt in den Speicher 20 geschrieben und ein Wert in der entsprechenden Adresse in dem Speicher 21 wird auf 1 gesetzt. Wenn danach wieder auf diese Adresse zugegriffen wird, ist das Ausgangssignal des Addierers 22 gleich 2 und das Ausgangssignal des Addierers 24 ist gleich (X1 + X2) (X2 ist das Ausgangssignal der Verzögerungsschaltung 13). Daher ist das Ausgangssignal des Teilers gleich (X1 + X2)/2, und es wird in den Speicher 20 eingeschrieben. Andererseits wird eine Frequenz 2 in den Frequenzspeicher 21 eingeschrieben. Weiterhin werden, wenn danach auf die oben genannte Adresse zugegriffen wird, die Daten in dem Speicher 20 auf den neuesten Stand von (X1 + X2 +X3)/3 gebracht, und außerdem wird mittels Operationen, welche ähnlich den oben angeführten sind, die Frequenz auf den neuesten Stand von 3 gebracht.
Bei Durchführung der oben erwähnten Operationen für eine vorgegebene Zeitperiode wird eine Abbildungstabelle, welche kennzeichnend ist für die Korrelation zwischen dem Block des HD- Videosignals und dem Block des SD-Videosignals, welche aus dem gleichen Videosignal gebildet wurden, in dem Speicher 20 gespeichert. Mit anderen Worten, wenn ein Datenmuster des Blocks des SD-Videosignals gegeben ist, kann eine Abbildungstabelle, welche das Muster des Blocks des HD-Videosignals erzeugt, welches einem derartigen Muster als Mittelwert entsprechen kann, gebildet werden. Diese Abbildungstabelle wird im Speicher 3 des Aufbaus von Fig. 2 gespeichert.
Als nächstes wird nun die zweite Ausführungsform der Erfindung erklärt. Die Ausführungsform betrifft ein Beispiel, bei welchem ein Videosignal aus 25 Einzelbilder pro Sekunde, wie beim PAL-System, z. B. ein Videosignal mit niedriger Auflösung in der Zeitbasis-Richtung (nachstehend als ein SD-Videosignal bezeichnet) in ein Videosignal aus 30 Einzelbilder pro Sekunde, wie beim NTSC-System, z. B. ein Videosignal mit hoher Auflösung in der Zeitbasis-Richtung (nachfolgend als ein HD- Videosignal bezeichnet) umgesetzt wird. Im Falle dieses Beispiels wird in der oben erwähnten Fig. 2 ein digitales SD- Videosignal einem Eingangsanschluß zugeführt, welcher die Bezugszahl 1 zeigt. Ein Beispiel für das SD-Videosignal ist ein Wiedergabesignal eines SD-VTR, ein Rundfunksignal oder dergl. Das SD-Videosignal wird mittels einer Blocksegmentierungsschaltung 2 aus einer gewöhnlichen Rasterabtastordnung in eine Blockordnung umgesetzt.
Wie in Fig. 5 gezeigt ist, wird ein Videosignal, welches in einen dreidimensionalen Block umgesetzt worden ist, welcher die Bereiche P1 bis P5 umfaßt, welche durch Extrahierung derselben Teile aus aufeinanderfolgenden fünf Einzelbildern hergeleitet worden ist, wobei jeder Bereich (2x2x8 Bits = 32 Bits) enthält, als Ausgangssignal der Blocksegmentierungsschaltung 2 erzeugt. Das Signal aus (32 x 5 = 160 Bits) wird einem Speicher 3 als Adresse zugeführt. Eine Abbildungstabelle auf der Grundlage der Korrelation zwischen dem SD-Bild und dem HD-Bild ist in dem Speicher 3 gespeichert worden, wie nachstehend erklärt werden wird.
Aus dem Speicher 3 wird, wie in Fig. 5 gezeigt ist, ein Videosignal ausgelesen, welches Bereiche Q1 bis Q6 von (2x2x8 Bits) enthält, wobei jeder Bereich die gleichen Teile in aufeinanderfolgenden sechs Einzelbildern belegt. Mit anderen Worten, es wird ein Eingangssignal aus fünf Einzelbildern in ein Ausgangssignal aus sechs Einzelbildern umgesetzt. Die Position von jedem Bereich der dreidimensionalen Blöcke des Ausgangsbildes ist gleich jener von jedem Bereich der dreidimensionalen Blöcke des Eingangsbildes.
Die aus dem Speicher 3 ausgelesenen Ausgangsbilddaten werden einer Blockseparationsschaltung 4 zugeführt und die Ordnung der Daten wird in die Rasterabtastordnung umgesetzt. Ausgangsbilddaten von der Blockseparationsschaltung 4 werden einem Ausgangsanschluß 5 zugeführt. Der Monitor ist mit dem Ausgangsanschluß 6 über einen D/A-Umsetzer (nicht gezeigt) verbunden. Da das Ausgangsbild in 30 Einzelbilder pro Sekunde umgesetzt worden ist, kann das Bild durch den NTSC-Monitor wiedergegeben werden.
Ein Beispiel eines Aufbaus, um die Abbildungstabelle, welche in dem Speicher 3 abgespeichert ist, zu erstellen, ist in Fig. 6 gezeigt. In Fig. 6 wird ein digitales Videosignal mit 150 Einzelbildern pro Sekunde einem Eingangsanschluß zugeführt, welcher mit dem Bezugszeichen 11 bezeichnet ist. Die 150 Einzelbilder sind das kleinste gemeinsame Vielfache von 25 Einzelbildern und 30 Einzelbildern. Es ist wünschenswert, daß das Videoeingangssignal in Anbetracht der Formation der Abbildungstabelle ein Standardsignal ist.
Das Videoeingangssignal wird Auslichtungsschaltungen 26 und 28 zugeführt. Die Auslichtungsschaltung 26 bildet durch Auslichten des Videoeingangssignals um 1/5 in der Zeitrichtung ein Videosignal aus 30 Einzelbildern pro Sekunde. Die Auslich tungsschaltung 28 bildet ein Videosignal aus 25 Einzelbildern pro Sekunde. Die Videoausgangssignale der Auslichtungsschaltungen 26 und 28 werden jeweils Blocksegmentierungsschaltungen 27 und 29 zugeführt. Die Blocksegmentierungsschaltung 27 setzt die Rasterabtastordnung des Videosignals in die dreidimensionale Blockstruktur aus (2x2x6 Einzelbildern) um. Die Blocksegmentierungsschaltung 29 setzt die Rasterabtastordnung des Videosignals in die dreidimensionale Blockstruktur aus (2x2x5 Einzelbildern) um.
Das Videoausgangssignal von der Blocksegmentierungsschaltung 29 wird einem Speicher 20 und einem Frequenzspeicher 21 als ihre Adressen zugeführt. Der Speicher 20 besitzt Adressenräume von 2¹&sup6;&sup0; und in diese Adressen werden Daten von (2x2x6x8 Bits = 192 Bits) eingeschrieben. Obgleich der Frequenzspeicher 21 ebenfalls denselben Adressenraum wie jener des Speichers 20 besitzt, wird eine Frequenz in Form von Daten in die jeweilige Adresse eingeschrieben. D. h. das ausgelesene Ausgangssignal des Speichers 21 wird einem Addierer 22 zugeführt und um +1 vergrößert, und ein Ausgangssignal des Addierers 22 wird in dieselbe Adresse in dem Speicher 21 eingeschrieben. Die Inhalte der Adressen in dem Speicher 20 und 21 werden als Anfangszustände auf 0 zurückgesetzt.
Die aus dem Speicher 20 ausgelesenen Daten aus 192 Bits werden einem Multiplizierer 23 zugeführt und mit einer aus dem Frequenzspeicher 21 ausgelesenen Frequenz multipliziert. Ein Ausgangssignal des Multiplizierers 23 wird einem Addierer 24 zugeführt und durch den Addierer 24 den Eingangsdaten der Blocksegmentierungsschaltung 27 hinzugefügt. Ein Ausgangssignal des Addierers 24 wird einem Teiler 25 als Dividend zugeführt. Das Ausgangssignal des Addierers 22 wird dem Teiler 25 als Divisor zugeführt. Ausgangsdaten (Quotient) des Teilers 25 werden als Eingangsdaten des Speichers 20 verwendet.
Bei dem oben erwähnten Aufbau von Fig. 6 werden, wenn zuerst auf eine bestimmte Adresse Ai, welche einem Block des SD- Videosignals entspricht, zugegriffen wird, da die ausgelesenen Ausgangssignale der Speicher 20 und 21 gleich 0 sind, die Daten X1 von einem Block des HD-Videosignals direkt in den Speicher 20 eingeschrieben und ein Wert in der entsprechenden Adresse in dem Speicher 21 wird auf 1 gesetzt. Wenn danach wieder auf diese Adresse zugegriffen wird, ist das Ausgangssignal des Addierers 22 gleich 2 und das Ausgangssignal des Addierers 24 ist gleich (X1 + X2) (X2 ist das Ausgangssignal der Verzögerungsschaltung 13). Daher ist das Ausgangssignal des Teilers 25 gleich (X1 + X2)/2, und es wird in den Speicher geschrieben. Andererseits wird eine Frequenz 2 in den Frequenzspeicher 21 eingeschrieben. Darüber hinaus werden, wenn danach auf die oben genannte Adresse zugegriffen wird, die Daten in dem Speicher 20 auf auf den neuesten Stand von (X1 + X2 +X3)/3 gebracht, und außerdem wird durch Operationen, welche ähnlich den oben genannten sind, die Frequenz auf den neuesten Stand von 3 gebracht.
Bei Durchführung der oben erwähnten Operationen über eine vorgegebene Zeitperiode wird eine Abbildungstabelle, welche kennzeichnend ist für die Korrelation zwischen dem Block des HD- Videosignals und dem Block des SD-Videosignals, welche aus dem gleichen Videosignal gebildet wurden, in dem Speicher 20 gespeichert. Mit anderen Worten, wenn ein Datenmuster des Blocks des SD-Videosignals gegeben ist, kann eine Abbildungstabelle, welche das Muster des Blocks des HD-Videosignals erzeugt, welches einem derartigen Muster als Mittelwert entspricht, gebildet werden. Diese Abbildungstabelle wird im Speicher 3 des Aufbaus von Fig. 3 gespeichert.
Fig. 7 zeigt eine andere Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform bezweckt, die Speicherkapazität für die Formation und Speicherung der Abbildungstabelle zu verringern. Am Ausgang der Blocksegmentierungsschaltung 2 ist der dreidimensionale ADRC-Codierer 6 ist hinzugefügt. Die ADRC (Adaptiv Dynamic Range Coding = adaptive dynamische Bereichscodierung) wurde von der Anmelderin vorgeschlagen. Bei der ADRC wird die Bitanzahl von jedem Pixel von 8 Bits auf z. B. 4 Bits durch Verwendung der Tatsache komprimiert, daß viele Pixel in einem Block eine Zeit- und Raumkorrelation besitzen.
Der ADRC-Codierer 6 umfaßt: eine Schaltung zur Detektion eines Maximalwertes MAX, eines Minimalwertes MIN und eines dynamischen Bereichs DR, dargestellt durch (MAX-MIN=DR) der Pixeldaten eines Blocks, eine Schaltung zur Erzeugung eines Quantisierungsschrittes durch gleichmäßige Teilung des dynamischen Bereichs durch 2&sup4;, einen Subtrahierer zur Normierung der Pixeldaten eines Blocks durch Subtraktion des Minimalwertes MIN von den Pixeldaten, und eine Quantisierungsschaltung zur Teilung eines Ausgangssignals des Subtrahierers durch das Quantisierungsschrittergebnis, d. h. zur Rückquantisierung. Der dynamische Bereich DR pro Block, der Minimalwert MIN und das jedem Pixel entsprechende 4-Bit-Codesignal DT werden von dem ADRC-Codierer 6 ausgegeben.
Das Codesignal DT der Ausgangssignale von dem ADRC-Codierer 6 wird dem Speicher 3 als Adressen zugeführt. Das Videosignal, für welches die Einzelbildanzahl in Übereinstimmung mit der Abbildungstabelle umgesetzt worden ist, wird aus dem Speicher 3 ausgelesen. Der dynamische Bereich DR und der Minimalwert MIN der codierten Ausgangssignale von dem ADRC-Codierer 6 werden einer Verzögerungsschaltung 7 zugeführt. Der dynamische Bereich DR des Ausgangssignals der Verzögerungsschaltung 7 wird einem Teiler 8 zugeführt und durch 2&sup4;=16 dividiert. Auf diese Weise erhält man mittels des Teilers 8 den Quantisierungsschritt des Blocks.
Das Codesignal des Blocks des Ausgangsbildsignals, welches aus dem Speicher 3 ausgelesen worden ist, wird einem Multiplizierer 9 zugeführt. Da das Quantisierungsschrittergebnis dem Multiplizierer 9 zugeführt wird, werden die Daten nach Entfernung des Minimalwerts in dem Multiplizierer 9 wiederhergestellt. Das Ausgangssignal des Multiplizierers 9 wird einem Addierer zugeführt und der Minimalwert MIN von der Verzögerungsschaltung 7 wird hinzuaddiert. Als Ergebnis werden die wiederhergestellten Daten einer Blockseparationsschaltung 4 zugeführt, und die Ordnung der Daten wird in die Rasterabtastordnung umgesetzt. Die Bildausgangsdaten der Blockseparationsschaltung werden einem Ausgangsanschluß 5 zugeführt.
Da das in Fig. 7 gezeigte Ausführungsbeispiel die Daten pro Block mittels des ADRC komprimiert, kann die Kapazität des Speichers 3 verringert werden. Außerdem ist der Prozeß zur Bildung der Abbildungstabelle derselbe wie der oben beschriebene, mit der Ausnahme, daß die Korrelation zwischen den ADRC- codierten Signalen detektiert wird. Auf diese Weise kann die Kapazität des Speichers 3 zur Bildung der Abbildungstabelle verringert werden. Es ist unnötig festzustellen, daß die Ausführungsform von Fig. 7 ähnlich bei einer Umsetzung zur Verbesserung der räumlichen Auflösung in Fig. 3 angewendet werden kann.
Fig. 8 zeigt ein Beispiel eines Aufbaus, um die Abbildungstabelle zu bilden, welche in dem Speicher 3 in Fig. 7 abgespeichert ist, wenn die Ausführungsform von Fig. 7 zur Verbesserung der räumlichen Auflösung verwendet wird. In Fig. 8 wird ein digitales HD-Videosignal einem Eingangsanschluß zugeführt, welcher die Bezugsziffer 11 zeigt. Es ist wünschenswert, daß das HD-Videosignal in Anbetracht der Formation der Abbildungstabelle ein Standardsignal ist. Z. B. kann ein Signal, welches Standbilder von verschiedenen Bildmustern umfaßt, verwendet werden. Das HD-Videosignal kann konkret durch Fotografieren eines Standardbildes mittels einer HD-Videokamera oder durch Aufzeichnung eines Bildabtastsignals in einem HD-VTR erhalten werden. Darüber hinaus ist, wenn das HD-Videosignal, welches als ein Umsetzungsausgangssignal abgeleitet werden soll, vorher bekannt gewesen ist, eine allgemeine Regel nicht erforderlich. Daher wird die Abbildungstabelle unter Verwendung eines Original-HD-Videosignals gebildet.
Das HD-Videosignal wird einer Blocksegmentierungsschaltung 12 zugeführt. Die Blocksegmentierungsschaltung 12 setzt das Videosignal von der Rasterabtastordnung in die Blockstruktur von (4x4x8 Bits) um. Aus einem Ausgangssignal der Blocksegmentierungsschaltung 12 werden zwei mittels ADRC codierte Signale mit unterschiedlicher Auflösung gebildet. Eines der zwei Signale ist ein Signal, welches die gleiche Auflösung wie jene des Original-HD-Videosignals entfernt und zurückquantisiert, und es wird durch die Verzögerungsschaltung 13, den Subtrahierer 17, die Teiler 18 und 19 gebildet. Der Minimalwert MIN wird von dem ADRC-Codierer 16 dem Subtrahierer 17 zugeführt. Ein Quantisierungsschrittergebnis, welches in dem Teiler 18 gebildet worden ist, wird dem Teiler 19 zugeführt. Als Ergebnis werden Daten von einem Pixel, welche auf vier Bit komprimiert sind, erhalten.
Das andere Signal ist ein SD-Videosignal und wird mittels eines Tiefpaßfilters 14 und einer Unterabtastschaltung 15 gebildet, und das Signal wird im ADRC-Codierer 16 codiert. Das Tiefpaßfilter 14 ist ein zweidimensionales digitales Filter und führt eine Bandbegrenzung in horizontaler und vertikaler Richtung durch, um eine Verschlechterung durch Alias-Effekte zu verhindern. Die Unterabtastschaltung 15 führt die Abtastung derart durch, daß die Anzahl der Pixel in der horizontalen und der vertikalen Richtung jeweils auf die Hälfte verringert wird. Daher entspricht ein Block des SD-Videosignals der Unterabtastschaltung 15 den Daten von (2x2x8 Bits = 32 Bits) Die Daten werden in dem ADRC-Codierer 16 auf (2x2x4 Bits = 16 Bits) komprimiert.
Das Codesignal DT von dem ADRC-Codierer 16 wird einem Speicher und einem Frequenzspeicher 21 als ihre Adressen zugeführt. Der Speicher 20 besitzt Adressenräume von 216 und in diese Adressen werden Daten von (4x4x4 Bits = 64 Bits) geschrieben. Obwohl der Frequenzspeicher 21 ebenfalls den gleichen Adressenraum wie jener des Speichers 20 besitzt, wird eine Frequenz in Form von Daten in die jeweilige Adresse eingeschrieben. D. h., das ausgelesene Ausgangssignal des Speichers 21 wird einem Addierer 22 zugeführt und um +1 vergrößert, und ein Ausgangssignal des Addierers 22 wird in dieselbe Adresse in dem Speicher 21 geschrieben. Die Inhalte der Adressen in den Speichern und 21 werden als Anfangszustände auf 0 zurückgesetzt.
Die aus dem Speicher 20 ausgelesenen Daten von 128 Bits werden einem Multiplizierer 23 zugeführt und mit einer aus dem Frequenzspeicher 21 ausgelesenen Frequenz multipliziert. Ein Ausgangssignal des Multiplizierer 23 wird einem Addierer 24 zugeführt und mittels des Addierers 24 den Eingangsdaten der Verzögerungsschaltung 13 hinzuaddiert. Ein Ausgangssignal des Addierers 24 wird einem Teiler 25 als Dividend zugeführt. Das Ausgangssignal des Addierers 22 wird dem Teiler 25 als Divisor zugeführt. Ausgangsdaten (Quotient) des Teilers 25 werden als Eingangsdaten des Speichers 20 benutzt.
Bei dem oben erwähnten Aufbau von Fig. 8 werden, wenn zuerst auf eine bestimmte Adresse Ai, welche einem Block des SD- Videosignals entspricht, zugegriffen wird, da die ausgelesenen Ausgangssignale der Speicher 20 und 21 gleich 0 sind, die Daten X1 von einem Block des HD-Videosignals direkt in den Speicher 20 eingeschrieben und ein Wert in der entsprechenden Adresse in dem Speicher 21 wird auf 1 gesetzt. Wenn danach wieder auf diese Adresse zugegriffen wird, ist das Ausgangssignal des Addierers 22 gleich 2 und das Ausgangssignal des Addierers 24 ist gleich (X1 + X2) (X2 ist das Ausgangssignal der Verzögerungsschaltung 13). Daher ist das Ausgangssignal des Teilers 25 gleich (X1 + X2)/2, und es wird in den Speicher geschrieben. Andererseits wird eine Frequenz 2 in den Frequenzspeicher 21 geschrieben. Darüber hinaus werden, wenn danach auf die oben genannte Adresse zugegriffen wird, die Daten in dem Speicher 20 auf den neuesten Stand (X1 + X2 + X3)/3 gebracht, und außerdem wird durch Operationen, welche den oben genannten ähnlich sind, die Frequenz auf den neuesten Stand von 3 gebracht.
Durch Ausführung der oben erwähnten Operationen für eine vorgegebene Zeitperiode wird eine Abbildungstabelle, welche kennzeichnend ist für die Korrelation zwischen dem Block des HD Videosignals und dem Block des SD-Videosignals, welche aus demselben Videosignal gebildet wurden, in dem Speicher 20 gespeichert. Mit anderen Worten, wenn ein Muster des Codesignals des Blocks des SD-Videosignals gegeben ist, kann eine Abbildungstabelle, welche das Muster des Codesignals des Blocks des HD-Videosignals erzeugt, welches einem derartigen Muster als Mittelwert entsprechen kann, gebildet werden. Diese Abbildungstabelle wird im Speicher 3 des Aufbaus von Fig. 7 gespeichert.
Bei dem oben erwähnten Prozeß zur Ausbildung der Abbildungstabelle können die Daten nicht tatsächlich in alle Adressen in dem Speicher 20 eingeschrieben werden und es können Adressen, in welchen die Daten gleich 0 sind, auftreten. In einem derartigen Fall wird die Interpolation mittels der Daten, welche aus den Daten in den peripheren Adressen, welche nicht gleich 0 sind, vorhergesagt werden, durchgeführt. Ein Beispiel eines Aufbaus für eine derartige Interpolation ist in Fig. 9 gezeigt.
In Fig. 9 ist ein Speicher 30 ein Speicher, in welchem, wie oben erwähnt, die ausgebildete Abbildungstabelle abgespeichert worden ist. Eine der Adressen aus 32 Bits von den Zählern 31 und 32 wird selektiv über eine Umschalteschaltung 33 dem Speicher 30 als Adresseneingangssignal zugeführt. Ein Takt CK von einem Eingangsanschluß 34 wird über eine Gatterschaltung 35 einem Takteingang des Zählers 31 zugeführt. Die Adresse des Zählers 31 wird der Umschalteschaltung 33, einem Adressenspeicher 36 und einer Vergleichsschaltung 37 zugeführt. Der Takt CK von einem Eingangsanschluß 38 wird dem Zähler 32 zugeführt und dessen Ausgangssignal wird der Umschalteschaltung 33 und der Vergleichsschaltung 37 zugeführt. Ein Ausgangssignal des Adressenspeichers 36 wird dem Zähler 32 als ein laufendes Eingangssignal zugeführt.
Die Ausgangsdaten des Speichers 30 werden einer Ungleich-Null- Detektionsschaltung 39 und einem Pufferspeicher 40 zugeführt, und sie werden außerdem über eine Gatterschaltung 41 einer Interpolationsdaten-Ausbildungsschaltung 42 zugeführt. Die Interpolationsdaten-Ausbildungsschaltung 42 empfängt ein Ausgangssignal des Pufferspeichers 40, ein Ausgangssignal der Gatterschaltung 41, ein Ausgangssignal des Zählers 31 und ein Ausgangssignal des Adressenspeichers 36 und bildet anstelle der Null-Daten die Interpolationsdaten. Die Interpolationsdaten werden einem Dateneingang des Speichers 30 zugeführt.
Ein Detektionssignal der Ungleich-Null-Detektionsschaltung 39 wird einem Flipflop 43 als Setz-Eingangssignal zugeführt. Das Detektionssignal wird weiterhin verwendet, um die Ein-/Aus- Operationen der Gatterschaltung 41, die Schreib-/Lese- Operationen des Pufferspeichers 40 und des Adressenspeichers 36 und um den Zähler 32 zu steuern.
Ein Ausgangssignal der Vergleichsschaltung 37 zum Vergleich der Ausgangssignale der Zähler 31 und 32 wird einem Löscheingang des Zählers 32 und einem Rücksetzeingang des Flipflops 43 zugeführt. Die Ein-/Aus-Operationen der Gatterschaltung 35, die Umschalteoperation der Umschalteschaltung 33 und die Schreiboperation des Speichers 30 werden durch ein Ausgangssignal des Flipflops 43 gesteuert.
Es wird angenommen, daß ein Teil der in dem Speicher 30 gespeicherten Daten von der Art ist, wie sie in der folgenden Tabelle 1 gezeigt sind, um die Wirkungsweise des Aufbaus der oben erwähnten Interpolationsdatenausbildung in Fig. 9 zu erklären. [Tabelle 1]
Zuerst wird ein Zählwert des Zählers 31 durch den Takt CK erhöht und Adressensignale, welche aufeinanderfolgend erzeugt werden, werden dem Speicher 30 über die Umschalteschaltung 33 zugeführt. Die aus dem Speicher 30 ausgelesenen Daten werden der Ungleich-Null-Detektionsschaltung 39 zugeführt. In dem Fall, in dem die ausgelesenen Daten nicht gleich Null sind, nämlich dann, wenn die Daten mittels eines Trainingsbildes erhalten worden sind, wird der Inhalt des Pufferspeichers 40 ausgelesen und das Ausgangssignal des Speichers 30 wird von neuem in den Pufferspeicher 40 geschrieben. Außerdem wird das Gatter 41 durchgeschaltet, und das Ausgangssignal des Speichers 30 wird der Interpolationsdaten-Ausbildungsschaltung 42 zugeführt.
Betrachtet man den Zeitpunkt, zu welchem die Daten D5 in einer Adresse A5 im Speicher 30 wie in dem oben erwähnten Beispiel ausgelesen worden sind, werden, da diese nicht gleich Null sind, die vorhergehenden Ungleich-Null-Daten D2 aus dem Pufferspeicher 40 mittels des Detektionssignals der Ungleich- Null-Detektionsschaltung 39 ausgelesen. Die Daten D5 werden in den Pufferspeicher 40 eingeschrieben. Die Daten D5 werden der Interpolationsdaten-Ausbildungsschaltung 42 über die Gatterschaltung 41 zugeführt. Außerdem werden die Daten D2 der Interpolationsdaten-Ausbildungsschaltung 42 zugeführt.
Andererseits, da das Adresseneingangssignal für den Speicher in diesem Fall gleich AS ist, wird es mittels des Ungleich- Null-Detektionssignals in den Adressenspeicher 36 eingeschrieben. Eine Adresse A2, welche schon vorher gespeichert worden ist, wird aus dem Adressenspeicher 36 ausgelesen. Diese Adressen A2 und A5 werden der Interpolationsdaten-Ausbildungsschaltung 42 zugeführt. Die Interpolationsdaten, welche anstelle der Null-Daten in den Adressen A3 und A4 zwischen den Daten D2 und D5 verwendet werden sollen, werden bezüglich der Adressen A2 und A3 aus den Daten D2 und D5 gebildet.
Als Interpolationsdatenwert wird in diesem Beispiel ein Gewichtungsmittelwert gebildet, welcher einem Abstand entspricht. D. h., der Abstand zwischen den Adressen A2 und A5 wird auf 3 gesetzt und die Interpolationsdaten in der Adresse A3 werden erhalten als (2D2 + D5)/3. Die Interpolationsdaten in der Adresse A4 werden hergeleitet als (D2 + 2D5)/3. Als Verfahren zur Ausbildung der Interpolationsdaten kann zusätzlich zu dem oben genannten Verfahren eine Kurvenanpassung, eine Interpolation hoher Ordnung oder dergl. angewendet werden.
Die Adresse A2 aus dem Adressenspeicher 36 wird mittels des Ungleich-Null-Detektionssignals in den Zähler 32 geladen. Das Ausgangssignal des Zählers 32 erzeugt mittels des Takts CK aufeinanderfolgend die Adressen A3 und A4. Wenn das Ausgangs signal des Zählers 32 A5 erreicht, erzeugt die Vergleichsschaltung 37 ein Koinzidenz-Ausgangssignal. Der Zähler 32 wird gelöscht und außerdem wird das Flipflop 43 mittels des Koinzidenz-Ausgangssignals zurückgesetzt.
Die Umschalteschaltung 33 wählt die Adressen A3, A4 aus dem Zähler 32 aus und der Speicher 30 wird für eine Zeitperiode, während der das Flipflop 43 gesetzt ist, in den Schreibmodus gesetzt. Daher werden jeweils die Informationsdaten (2D2 + D5)/3 und (D2 + 2D5)/3 in die Adressen A3 und A4 in dem Speicher 30 geschrieben. Die Gatterschaltung 35 wird gesperrt und das Erhöhen des Zählers 31 wird für diese Zeitperiode gestoppt.
Fur eine Zeitperiode, während der das Flipflop 43 zurückgesetzt ist, wird die Gatterschaltung 35 durchgeschaltet, die Umschalteschaltung wählt die Adresse von dem Zähler 31, und der Speicher 30 wird in den Lesemodus gesetzt. Operationen, welche jenen oben erwähnten ähnlich sind, werden hintereinander ausgeführt.
Obwohl die oben erwähnte Ausführungsform sich auf das Beispiel bezieht, in welchem das SD-Videosignal in ein HD-Videosignal hinaufgesetzt wird, kann die Erfindung auf ähnliche Weise außerdem zusätzlich zu dem oben angeführten Beispiel bei der Vergrößerung eines Bildes angewendet werden.
Es ist einzusehen, daß, obwohl oben eine Anzahl von Ausführungsformen beschrieben worden sind, bei diesen von einem auf diesem Gebiet tätigen Fachmann verschiedene Änderungen und Modifikationen herbeigeführt werden können, ohne den Erfindungsumfang zu verlassen.
Aus den obigen Ausführungen ist zu erkennen, daß, da die hochauflösende Komponente durch Verwendung der Korrelation zwischen dem Bild niedriger Auflösung und dem Bild hoher Auflösung rekonstruiert wird, das Videostandardsignal in das Bild hoher Auflösung umgesetzt wird und auf dem HD-Monitor angezeigt werden kann. Das Bild kann außerdem ohne Verschlechterung der Auflösung auf eine beliebige Größe vergrößert werden. Das Bild kann darüberhinaus ohne eine Verschlechterung der Auflösung ausgelichtet und komprimiert werden.

Claims

1. Umsetzungsvorrichtung für digitale Videosignale zum Umsetzen eines ersten Videosignals mit einer ersten Auflösung in ein zweites digitales Videosignal mit einer zweiten Auflösung, welche höher als die erste Auflösung ist, umfassend:

eine Blocksegmentierungseinrichtung zum Umsetzen des ersten digitalen Videosignal in ein Blockformat,

eine Speichereinrichtung mit einer darin gespeicherten Abbildungstabelle und mit Adressenanschlüssen, welchen das erste digitale Videosignal in einem Blockformat zugeführt wird, und Ausgangsanschlüssen, an welchen das zweite digitale Videosignal im Blockformat ausgegeben wird, und

eine Blocktrennungseinrichtung zum Umsetzen des zweiten digitalen Videosignals im Blockformat in ein digitales Videosignal in einer Rasterabtastordnung,

bei welcher die Abbildungstabelle in der Speichereinrichtung mittels eines Trainings unter Verwendung einer Vielzahl von Bildern erzeugt wird, wobei das Training durch Erzeugen erster und zweiter digitaler Videosignale entsprechend jedem der Vielzahl von Bildern, Umsetzen von jedem der ersten und zweiten digitalen Videosignale in ein Blockformat und Auswählen des ersten digitalen Videosignals in einem Blockformat als eine Adresse für die Abbildungstabelle und Eingeben des zweiten digitalen Videosignals in einem Blockformat in einen Speicherbereich entsprechend der Adresse und Erzeugen von Daten der Abbildungstabelle aus dem in dem Speicherbereich gespeicherten Signal durchgeführt wird.

2. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 1, bei welcher die erste und zweite Auflösung eine räumliche Auflösung ist.

3. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 2, bei welcher das erste digitale Videosignal ein Signal entsprechend dem NTSC-Standard und das zweite digitale Videosignal ein Signal entsprechend dem HD-Standard ist.

4. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 1, bei welcher die erste und zweite Auflösung eine zeitliche Auflösung ist.

5. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 41 bei welcher das erste digitale Videosignal ein Signal entsprechend dem PAL-Standard und das zweite digitale Videosignal ein Signal entsprechend dem NTSC-Standard ist.

6. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 1, bei welcher die Blocksegmentierungseinrichtung eine Blockkomprimierungs-Codiereinrichtung und die Blocktrennungseinrichtung eine Block-Decodierungseinrichtung enthält.

7. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 6, bei welcher die Blockkomprimierungs-Codiereinrichtung ein ADRC-Codierer ist.

8. Umsetzungsvorrichtung für digitale Videosignale nach Anspruch 1, bei welcher das Training einen Schritt zur Interpolation von Daten für Adressenbereiche der Abbildungstabelle, welche keine Daten aufweisen, enthält.