DE69032490T2

DE69032490T2 - Datenspeichersystem und dessen Betriebsverfahren

Info

Publication number: DE69032490T2
Application number: DE69032490T
Authority: DE
Inventors: James C. Jr. Lexington South Carolina 29072 Curry
Original assignee: NCR International Inc
Current assignee: NCR International Inc
Priority date: 1989-03-27
Filing date: 1990-03-01
Publication date: 1999-04-15
Anticipated expiration: 2010-03-02
Also published as: CA1322613C; EP0390340B1; JPH02292645A; DE69032490D1; EP0390340A3; US5214777A; EP0390340A2

Description

Diese Erfindung bezieht sich auf ein Datenverarbeitungssystem, in dem ein Speicher aufgenommen ist, und auf ein Verfahren zum Betreiben eines Speichers, der in einem Datenverarbeitungssystem eingeschlossen ist.
Auf Speicher, die bei Datenverarbeitungssystemen verwendet werden, wird sowohl für Lese- als auch für Schreiboperationen zugegriffen. Jedes Datenelement, das im Speicher abgespeichert ist, weist eine einmalige Adresse auf, die dazu zugeordnet ist. Die Größe oder Länge des adressierbaren Datenelementes kann von einem einzelnen Bit (bitadressierbar) bis zu mehreren Byte variieren. Bei bitadressierbaren Speichern kann irgendein einzelnes Bit aus dem Speicher gelesen und/oder in diesen geschrieben werden. Bei den meisten Speichersystemen sind jedoch ein oder mehrere Byte bei jeder Adresse gespeichert, und auf diese wird für jede Lese-/Schreiboperation zugegriffen.
Datenelemente, auf die zugegriffen wird, weisen nicht stets eine Länge auf, die mit der Leistungsfähigkeit verschiedener anderer Einrichtungen und Operationen innerhalb des Datenverarbeitungssystems konsistent ist. Zum Beispiel können Datenvariablen und Datenanweisungen mehrere benachbarte Speicherstellen umfassen oder alternativ weniger Bit als in einem vollen Datenelement erforderlich machen. Ein anderes Beispiel umfaßt das Zugreifen auf einen Speicher, wo die Bitanzahl an einem Bus geringer als die Datenelementlänge ist. Ein Datenbus kann eine Breite von einem Byte (acht Bit) haben, wohingegen das Datenelement in dem Speicher eine Breite von vier Byte (32 Bit) aufweisen kann.
Die US 3 781 812 A offenbart ein Speichersystem, bei dem eines oder mehrere Ein-Bit-Worte, die bei einer gemeinsamen Speicherstelle abgespeichert sind, mittels einer Lese-, einer Modifizier- und einer Neuspeicheroperation modifiziert werden können, die in einer Abfolge durchgeführt werden, so daß ein Teil eines Mehrwort-Datenelementes im Speicher überschrieben werden kann.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Datenverarbeitungssystem und -verfahren zu schaffen, wobei ein Datenwort in einem Speicher mit adressierbaren Datenelementen von mehr als einem Wort mit einer hohen Geschwindigkeit überschrieben werden kann.
Daher wird gemäß einem Aspekt der vorliegenden Erfindung ein Datenverarbeitungssystem bereitgestellt, das einen Speicher, der zum Speichern von Datenelementen ausgelegt ist, wobei jedes Datenelement eine einmalige Adresse aufweist und N Datenworte umfaßt, ein erstes Cache-Register, das mit dem Speicher verbunden und zum Empfangen eines einzelnen zu modifizierenden Datenelementes von dem Speicher ausgelegt ist, ein zweites Cache-Register, das zum Empfangen eines oder mehrerer Datenworte zum Austauschen entsprechender Datenworte in dem einzelnen Datenelement ausgelegt ist, und eine Übertragungssteuereinrichtung umfaßt, die zum Steuern der Übertragung der Datenworte von dem zweiten Cache-Register zusammen mit nicht entsprechenden Datenworten von dem ersten Cache-Register zu dem Speicher ausgelegt ist, dadurch gekennzeichnet, daß das zweite Cache-Register das erste der Austausch-Datenworte gleichzeitig mit dem ersten Cache-Register empfängt, das das einzelne Datenelement vom Speicher empfängt, und daß jede Zelle in dem zweiten Cache-Register ein Merker-Bit umfaßt, das zum Identifizieren des Vorliegens eines Austausch- Datenworts in der zugehörigen Zelle ausgelegt ist.
Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betreiben eines Speichers bereitgestellt, der in einem Datenverarbeitungssystem eingeschlossen ist, wobei der Speicher zum Speichern eines Datenelementes mit N Datenworten bei jeder adressierbaren Stelle von diesem ausgelegt ist, wobei das Verfahren die Schritte aufweist: (a) Lesen eines Datenelementes, das ein erstes Datenwort von dem Speicher umfaßt, in ein erstes Cache-Register; (b) Schreiben eines zweiten Datenwortes in ein zweites Cache-Register, das zum Speichern von einem oder mehreren Datenworten zum Austauschen zugehöriger Datenworte in dem Datenelement ausgelegt ist; und (c) Schreiben des zweiten Datenwortes zusammen mit allen der Worte des Datenelementes in dem ersten Cache-Register, außer dem ersten Wort, in den Speicher, dadurch gekennzeichnet, daß Schritt (b) gleichzeitig mit Schritt (a) ausgeführt wird und durch den Schritt, daß gleichzeitig mit den Schritten (a) und (b) ein Merker-Bit in dem zweiten Cache-Register gesetzt wird, das zu dem zweiten Datenwort gehört.
Ausführungsbeispiele der vorliegenden Erfindung werden nun beispielsweise unter Bezug auf die beiliegende Zeichnung beschrieben, bei der die einzige Figur ein Hochgeschwindigkeitsspeichersystem verdeutlicht, das in einem Datenverarbeitungssystem eingeschlossen ist.
Unter Bezugnahme auf die Figur ist ein Speichersystem 10 für ein Datenverarbeitungssystem dargestellt. Ein Speicher 12 speichert Datenelemente 14. Für die Zwecke der Erfindung kann der Speicher 12 ein Cache-Speicher oder ein langsamerer Hauptspeicher sein. Jedes Datenelement 14 weist eine einzigartige bzw. einmalige Adresse auf und besteht aus N Datenworten. Der Ausdruck "Datenwort", wie er hier verwendet wird, soll eines oder mehrere Datenbit umfassen, wobei die Bitanzahl in dem Wort geringer als die Bitanzahl in einem Datenelement ist. Das Adressieren eines bestimmten Datenelementes 14 im Speicher 12 wird mittels eines Adreßbusses 16 durchgeführt.
Ein Cache-Register 18 zum Halten eines einzelnen Datenelementes 14 ist durch N Leiterbahnen bzw. Verbindungsleitungen 20 mit dem Speicher 12 verbunden. Das Cache-Register 18 weist N Speicherzellen auf, die mit 1, 2, ..., N bezeichnet sind. Jede Zelle speichert entsprechende Worte eines Datenelementes 14. Jede Zelle im Register 18 weist darin eine Stelle auf, die zu der relativen Lage von Datenworten von Element 14 gehört, wie dies in dem Speicher 12 gespeichert ist. Anders ausgedrückt, es gibt eine Eins-zu-eins- Beziehung zwischen Datenworten 1, 2, ..., N von jedem Datenelement 14, das im Speicher 12 abgespeichert ist, und Datenzellen 1, 2, ..., N im Cache-Register 18. Die Anzahl physikalischer Leiter in jeder Leitung 20 hängt von der Anzahl von Bit in jedem Datenwort des Datenelementes 14 ab. Falls z. B. jedes Wort aus bloß einem Bit besteht, wird jede Verbindungsleitung 20 einen Leiter umfassen. Falls jedes Wort aus einem Byte besteht (acht Bit), wird jede Verbindungsleitung 20 zumindest acht Leiter aufweisen.
Ein Cache-Register 22 ist parallel zum Register 18 geschaltet. Das Cache-Register 22 weist zum Speichern von Datenworten N Speicherzellen auf, die mit 1, 2, ..., N bezeichnet sind. Jede Zelle gehört zu einer entsprechenden Zelle im Register 18. N Verbindungsleitungen 24 verbinden das Register 22 mit entsprechenden der Verbindungsleitungen 20. Jede Verbindungsleitung 24 wird die gleiche Anzahl von physikalischen Leitern wie die entsprechenden Verbindungsleitungen 20 haben. Bei einem bevorzugten Ausführungsbeispiel umfaßt jede Speicherzelle in den Registern 18 und 22 die gleiche Datenbit-Anzahl.
Ein Multiplexer 26 leitet Datenworte zum Speicher 12 und von diesem. Der Multiplexer 26 ist zwischen einem Datenbus 28 und Cache-Registern 18 und 22 angeordnet. N Verbindungsleitungen 30 verbinden den Multiplexer 26 mit dem Register 22. Andere N Verbindungsleitungen 32 verbinden das Register 18 mit entsprechenden der Verbindungsleitungen 30. Jede Verbindungsleitung 30 und 32 weist genügend Leiter auf, um die Anzahl von Datenbit in einem Datenwort handhaben zu können. Obwohl die Erfindung mit einem Datenbus 28 mit irgendeiner Anzahl von Leitern arbeiten wird, ist sie bei einem bevorzugten Ausführungsbeispiel insbesondere ausgelegt, mit einem Datenbus 28 mit einer Breite eines einzelnen Datenwortes zu arbeiten.
Steuerleitungen 34 und 36 sind mit jedem Register 18 bzw. 22 verbunden. Diese tragen Steuersignale, um den Ausgang bestimmter Zellen in jedem Register durch Auswählen und Aktivieren von Verbindungsleitungen freizuschalten. Jede Zelle im Cache-Register 22 umfaßt ein Flag- bzw. Merker-Bit, das das Vorliegen eines Datenwortes in dieser besonderen Zelle anzeigt. Wie nachfolgend vollständiger erörtert wird, antwortet die Steuerleitung 36 auf das Vorliegen eines Merker-Bit, um den Ausgang dieser Zelle freizugeben. Die Steuerleitung 34 antwortet auf das Vorliegen von Merker-Bit im Register 22 durch Freigeben des Ausgangs der nicht zugehörigen Zellen im Register 18.
Um die Spur der Adresse des Datenelementes im Register 18 zu halten, sind ein Latch bzw. Signalspeicher 38 und ein Vergleicher 40 bereitgestellt. Das Latch 38 ist zwischen den Adreßbus 16 und den Speicher 12 geschaltet. Bei einem bevorzugten Ausführungsbeispiel umfaßt das Latch 38 eine Vielzahl getakteter Flipflops, eines für jede Leitung im Adreßbus 16. Ein Steuersignal zum Eintakten einer Adresse am Bus 16 wird an den CK-Eingängen zu den Flipflops von einer Steuerleitung 42 empfangen. Der Vergleicher 40 empfängt die Adresse, die im Latch 38 gespeichert ist, und die Adresse am Bus 16 und liefert ein Ausgangssteuersignal, das anzeigt, ob eine Übereinstimmung zwischen den Adressen vorliegt oder nicht.
Beim Betrieb ermöglicht die vorliegende Erfindung einzelne Datenworte im Speicher 12 mit Datenworten, die vom Datenbus 28 empfangen werden, mit minimalen Verzögerungen zu überschreiben. Kurz gesagt, wenn ein Datenwort (hier nachfolgend als das zweite Datenwort bezeichnet) in den Speicher 12 zu schreiben ist, wird das Datenelement 14, welches das zu überschreibende Datenwort (nachfolgend als das erste Datenwort bezeichnet) umfaßt, aus dem Speicher 12 in das Cache-Register 18 gelesen.
Zu diesem Zeitpunkt wird das zweite Datenwort aus dem Datenbus 28 in das Cache-Register 22 geschrieben. Das zweite Datenwort wird zu der Zelle im Register 22 gerichtet, die der Zelle im Register 18 entspricht, die das erste Datenwort empfängt. Durch gleichzeitiges Lesen des Datenelementes 14 in das Register 18 mit dem Schreiben des zweiten Datenwortes in das Register 22 wird die "Leselatenz" beseitigt, die Lese-/ Modifizier-/Schreib-Speichersystemen des Standes der Technik eigen ist. Ein einzelner Schreibvorgang in den Speicher 12 kann dann durch Schreiben des zweiten Datenwortes aus dem Register 22 zusammen mit allen Worten des Datenelementes im Register 18 durchgeführt werden, ausgenommen das erste Datenwort. Mit anderen Worten, das Datenelement wird durch das Ersetzen eines Datenwortes gegen ein anderes modifiziert.
Aufeinanderfolgende Datenworte, die in den Speicher 12 geschrieben sind, werden häufig bei benachbarten Speicherstellen angeordnet. Falls z. B. ein zweites Datenwort das Datenwort 1 im Datenelement 14 überschreiben soll, ist es wahrscheinlich, daß das nächste Datenwort das Datenwort 2 im Element 14 überschreiben wird. Daher wird gemäß einer Ausführungsform der vorliegenden Erfindung das Datenelement im Register 18 mit dem Austausch-Datenwort im Register 22 nicht unmittelbar zum Speicher 12 zurückgeschrieben, nachdem das zweite Datenwort ins Register 22 geschrieben wurde. Vielmehr muß das System warten, bis ein nächstes Datenwort in den Speicher 12 zu schreiben ist. Zu einem solchen Zeitpunkt wird das Cache-Register 18 zuerst hinsichtlich des Vorliegens des Datenelementes geprüft, das zu modifizieren ist. Im einzelnen wird das Register 18 hinsichtlich des Datenelementes geprüft, das ein erstes Datenwort aufweist, das dem nächsten Datenwort entspricht (die gleiche Adresse wie dieses aufweist). Das Datenregister 18 wird mit Hilfe eines Vergleichers 40 geprüft. Wenn die Adresse des nächsten Datenwortes, das in den Speicher 12 zu schreiben ist, auf den Adreßbus 16 gesetzt wird, wird sie mit der Adresse verglichen, die im Latch 38 gespeichert ist (die Adresse des Datenelementes, das momentan im Register 18 ist). Falls bestimmt wird, daß das gewünschte Datenelement bereits im Register 18 ist, und zwar durch das Anzeigen eines "Treffers", wird auf Leitung 36 ein Steuersignal zum Register 22 gesendet, um das nächste Datenwort freizugeben, das ins Register 22 zu schreiben ist. Für jedes aufeinanderfolgende Wort, das in den Speicher zu schreiben ist, wird das Register 18 zuerst mit Hilfe des Vergleichers 40 geprüft, um das Vorliegen des Datenelementes zu prüfen, das zu modifizieren ist. Da es häufig vorkommt, daß aufeinanderfolgend dargebotene Datenworte in benachbarten Speicherstellen gespeichert werden, werden dadurch viele Schreib- und Lesevorgänge hinsichtlich des Speichers 12 beseitigt.
Der Vergleicher 40 zeigt an, wenn die Adressen auf dem Bus 16 und im Latch 38 nicht die gleichen sind. Zu einem solchen Zeitpunkt müssen nun irgendwelche zweiten Datenworte im Register 22 in den Speicher 12 geschrieben werden, da sich das korrekte Datenelement nicht im Register 18 befindet. Wie vorstehend angemerkt, weist jede Zelle im Register 22 ein Merker-Bit auf, das dazu gehört, wobei dieses gesetzt wird, wenn ein Wort in diese geschrieben wird. Diese Merker-Bit werden geprüft, und die zugehörige Verbindungsleitung 24 wird für jede Zelle freigegeben, die einen solchen Merker aufweist. Zum gleichen Zeitpunkt werden die Verbindungsleitungen 20 für nicht zugehörige Worte im Register 18 freigegeben. Auf diese Art und Weise wird das Datenelement im Register 18 in den Speicher 12 zurückgeschrieben, abgesehen vom Überschreiben der zweiten Datenworte. Das Cache-Register 22 wird nach dem Schreibvorgang zurückgesetzt, um es zum Empfangen des nächsten Datenwortes vorzubereiten.
Sobald irgendwelche zweiten Datenworte im Register 22 zum Speicher 12 geschrieben worden sind, wird das Latch 38 freigegeben, um darin die Adresse zu speichern, die sich auf dem Bus 16 befindet. Der Speicher 12 wird dann adressiert und das Datenelement mit dem korrekten Datenwort, das dem nächsten Datenwort entspricht, das in den Speicher 12 zu schreiben ist, wird zum Register 18 übertragen. Gleichzeitig damit wird das nächste zweite Datenwort ins Register 22 eingeschrieben. Der Prozeß kann für aufeinanderfolgend dargebotene zweite Datenworte wiederholt werden. Solange das Register 18 das korrekte Datenelement enthält, wird das zweite Datenwort direkt ins Register 22 geschrieben. Wenn sich das korrekte Datenelement nicht im Register 18 befindet, werden die Inhalte des Registers 22 zusammen mit nicht zugehörigen Worten im Register 18 in den Speicher 12 geschrieben, und das korrekte Datenelement wird abgerufen.
Ein Ausführungsbeispiel des Gegenstands der Erfindung kann auch ausgelegt sein zu ermöglichen, daß Lesevorgänge aus dem Speicher 12 auftreten. Wie beim vorstehend beschriebenen Lese-/ Modifizier-/Schreibvorgang wird das Cache-Register 18 zuerst mittels des Vergleichers 40 hinsichtlich des Vorliegens von dem zu lesenden Datenelement geprüft. Falls das Datenelement vorliegt, werden Register 18 und 22 gleichzeitig gelesen, wobei Merker-Bit im Register 22 jene Verbindungsleitungen 30 und 32 anzeigen, die freizuschalten sind. Falls sich das Datenelement nicht im Register 18 befindet, muß ein Räumen bzw. Freimachen des Registers erfolgen, wobei Datenworte im Register 22 und nicht zugehörige Worte im Register 18 in den Speicher 12 geschrieben werden. Diesem Schreiben wird ein Speicherlesevorgang folgen, wobei das Datenelement mittels des Registers 18 auf seinem Weg zum Datenbus 28 zwischengespeichert wird.

Claims

1. Datenverarbeitungssystem einschließlich eines Speichers (12), der zum Speichern von Datenelementen (14) ausgelegt ist, wobei jedes Datenelement (14) eine einmalige Adresse aufweist und N Datenworte umfaßt, eines ersten Cache- Registers (18), das mit dem Speicher (12) verbunden und zum Empfangen eines einzelnen, zu modifizierenden Datenelementes (14) von dem Speicher (12) ausgelegt ist, eines zweiten Cache-Registers (22), das zum Empfangen eines oder mehrerer Datenworte zum Austauschen entsprechender Datenworte in dem einzelnen Datenelement (14) ausgelegt ist, und einer Übertragungssteuereinrichtung (34, 36), die zum Steuern der Übertragung der Datenworte von dem zweiten Cache-Register (22) zusammen mit nicht entsprechenden Datenworten aus dem ersten Cache-Register (18) zum Speicher (12) ausgelegt ist, dadurch gekennzeichnet, daß das zweite Cache-Register das erste der Austausch- Datenworte gleichzeitig mit dem ersten Cache-Register empfängt, das das einzelne Datenelement von dem Speicher empfängt, und daß jede Zelle in dem zweiten Cache-Register (22) ein Merker-Bit aufweist, das zum Identifizieren des Vorliegens eines Austausch-Datenwortes in der zugehörigen Zelle ausgelegt ist.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß das erste Cache-Register (18) N Speicherzellen aufweist, die zum Speichern entsprechender Worte eines Datenelementes (14) ausgelegt sind, und das zweite Cache-Register (22) N Speicherzellen aufweist, die entsprechenden Zellen des ersten Cache-Registers (18) entsprechen und jeweils ein Austausch-Wort speichern können.

3. Datenverarbeitungssystem nach entweder Anspruch 1 oder Anspruch 2, gekennzeichnet durch eine Vielzahl erster Verbindungsleitungen (20), die den Speicher (12) mit dem ersten Cache-Register (18) verbinden, und eine Vielzahl zweiter Verbindungsleitungen (24), die das zweite Cache- Register (22) mit entsprechenden der ersten Verbindungsleitungen (20) verbinden, und dadurch, daß die Übertragungssteuereinrichtung (34, 36) zum Bewirken der Auswahl und Aktivierung zweiter Verbindungsleitungen (24), die gesetzten Merker-Bit entsprechen, und zur Aktivierung nicht zugehöriger erster Verbindungsleitungen (20) wirksam ist.

4. Datenverarbeitungssystem nach Anspruch 3, gekennzeichnet durch eine Vielzahl dritter Verbindungsleitungen (30), die das zweite Cache-Register (22) mit einem Datenbus (28) des Datenverarbeitungssystems verbinden, und eine Vielzahl vierter Verbindungsleitungen (32), die das erste Cache- Register (18) mit entsprechenden der dritten Verbindungsleitungen (30) verbinden.

5. Datenverarbeitungssystem nach Anspruch 4, gekennzeichnet durch einen Multiplexer (26), der zwischen dem Datenbus (28) und den dritten Verbindungsleitungen (30) angeordnet ist.

6. Verfahren zum Betreiben eines Speichers (12), der in einem Datenverarbeitungssystem aufgenommen ist, wobei der Speicher (12) zum Speichern eines Datenelementes (14) mit N Datenworten bei jeder adressierbaren Stelle von diesem ausgelegt ist, wobei das Verfahren die Schritte aufweist:

(a) Lesen eines Datenelementes (14), das ein erstes Datenwort umfaßt, aus dem Speicher (12) in ein erstes Cache-Register (18);

(b) Schreiben eines zweiten Datenwortes in ein zweites Cache-Register (22), das zum Speichern eines oder mehrerer Datenworte zum Austauschen entsprechender Datenworte in dem Datenelement ausgelegt ist; und

(c) Schreiben des zweiten Datenwortes zusammen mit allen der Worte des Datenelementes (14) in dem ersten Cache- Register (18), außer dem ersten Wort, in den Speicher (12),

gekennzeichnet dadurch, daß Schritt (b) gleichzeitig mit Schritt (a) durchgeführt wird und durch den Schritt des Setzens eines Merker-Bit in dem zweiten Cache-Register (22), das zum zweiten Datenwort gehört, gleichzeitig mit den Schritten (a) und (b).