DE69012020T2

DE69012020T2 - Synchroner digitaler Sender.

Info

Publication number: DE69012020T2
Application number: DE69012020T
Authority: DE
Inventors: Thierry Filoux; Jacques Lemaistre; Gerard Pezy
Original assignee: Alcatel Business Systemes SA
Current assignee: ALE International SAS
Priority date: 1989-08-02
Filing date: 1990-07-30
Publication date: 1994-12-22
Anticipated expiration: 2010-07-31
Also published as: FR2650717A1; FR2650717B1; US5124976A; EP0411529A1; ES2059927T3; DE69012020D1; EP0411529B1; ATE110905T1

Description

Die vorliegende Erfindung bezieht sich auf digitale Datenübertrager, die eine Datenübertragung zwischen Datenendgeräten über eine dienstintegrierte digitale Nebenstellen-Vermittlungsanlage gewährleistet. Diese Vermittlungsanlage hat Zugang zu den öffentlichen Diensten und Netzen, insbesondere zum öffentlichen Telefonvermittlungsnetz, mit einem Durchsatz von 64 kbit/s und ist in diesem Fall mit dem öffentlichen Vermittlungsnetz synchronisiert.
Es sind bereits asynchrone Digitalübertrager in Benutzung, die über eine V24-Schnittstelle an ein Endgerät angeschlossen sind und einen normalisierten Datendurchsatz von bis zu 19200 bit/s besitzen. Ein solcher digitaler Übertrager gewährleistet eine Datenübertragung über eine digitale Verbindung, die ihn mit einer Vermittlungsanlage gemäß einem asynchronen Wechselsprechbetrieb verbindet. Diese Lösung wird in dem Aufsatz "L'autocommutateur multiservice OPUS 4000" von M. Baudoin, L. Le, J.R. Mejane, F. Seveque und P. Anizan beschrieben, der in der Zeitschrift "Commutation et Transmission" Nº 4, 1985, Seiten 25 bis 40 veröffentlicht ist. Der Datenaustausch zwischen dem Übertrager und der Vermittlungsanlage erfolgt in Form aufeinanderfolgender Rahmen von 125 us Dauer. Jeder Rahmen besteht aus zwei Nachrichten, von denen die eine zum Übertrager hin und die andere vom Übertrager weg gerichtet ist. Die Nachrichten bestehen identisch aus Binärelementen (eb), die folgendermaßen aufgeteilt sind:
- 1 Startbit,
- 1 Signalisationsbit für einen Signalisationskanal von 8 kbit/s,
- 1 Datenbit für einen Datenkanal von 8 kbit/s,
- 8 Gesprächsbits für einen Gesprächskanal von 64 kbit/s,
- 1 Paritätsbit zur Äquilibrierung der Leitung.
Jeder Nachricht folgt eine Pause bestehend aus binären Stoppelementen, und zwar 8 derartigen Elementen für die beiden Nachrichten eines Rahmens.
Dieser Nachrichtenaufbau erlaubt eine gleichzeitige Daten- und Sprachübertragung im Fall eines Endgeräts für Sprache und Daten. Da ein asynchroner digitaler Übertrager keine Sprachsignale aussendet, verwendet er den Sprachkanal mit 64 kbit/s für die Datenübertragung und den Signalisationskanal für den Dialog zwischen der Vermittlungsanlage und dem Endgerät. Das Startbit der von der Vermittlungsanlage ausgesendeten Nachricht erlaubt es, den Takt von 8 kHz des Systems im Übertrager wiederzugewinnen.
Die Daten der Nachrichten unterliegen einer Geschwindigkeitsänderung, durch die der Standarddurchsatz des Endgeräts an den Leitungsdurchsatz angepaßt wird, um den Datenfluß in beiden Richtungen bis zum Anschlußkreis des Endgeräts zu bewältigen. Diese Geschwindigkeitsanpassung erfolgt durch Verwendung des Sendekanals mit 64 kbit/s der Leitung unterhalb seiner Möglichkeiten und durch Verwendung einer Rahmenordnung gemäß der Norm V110 des CCITT (die der Norm ECMA 102 der Gerätehersteller äquivalent ist). Diese Rahmenbildung erfolgt in Höhe der Vermittlungsanlage für die Übertragung von Nachrichten zum entfernten Endgerät über das geschaltete Telefonnetz.
Für die Übertragung über die Leitung sind die Nachrichten so moduliert, daß die Gleichstromkomponente zu Null wird: Die Werte logisch "1" sind nicht moduliert, aber die Werte logisch "0" sind abwechselnd mit einem positiven und einem negativen Pegel (+ 3V, -3V) moduliert.
Ziel der vorliegenden Erfindung ist es, einen synchronen digitalen Übertrager anzugeben, der an die synchrone Datenübertragung zwischen einer dienstintegrierten digitalen Nebenstellen-Vermittlungsanlage und verschiedenen möglichen Typen von Endgeräten mit variablen Standarddurchsätzen angepaßt ist, wobei diese Durchsätze bis 64 kbit/s gehen können.
Gegenstand der Erfindung ist ein synchroner digitaler Übertrager für die Übertragung von Daten zwischen einem Endgerät, das einen genormten Schnittstellenkreis enthält, und einer dienstintegrierten digitalen Nebenstellen-Vermittlungsanlage über eine digitale Übertragungsleitung, wobei die Vermittlungsanlage ihrerseits zu einem öffentlichen Netz Zugang hat und der digitale Übertrager enthält:
- einen Leitungsschnittstellenkreis, der die Modulation und Demodulation von auf der Leitung übertragenen digitalen Signale gewährleistet,
- einen Multiplexierkreis, der mit dem Leitungsschnittstellenkreis gekoppelt ist und die Multiplexierung sowie Demultiplexierung der Signale in verschiedenen Kanälen der Leitung für einen Nachrichtenaustausch im Wechselbetrieb und in einem Rahmen von 125 us gewährleistet, wobei einer der Kanäle ein Signalisationskanal und einer der anderen Kanäle ein Kanal mit 64 kbit/s für die Datenübertragung ist,
- Mittel, um einen Rahmentakt (HT) zu erarbeiten, der den Kanal mit 64 kbit/s der Leitung definiert,
- Mittel zur Verarbeitung der Daten und von Signalisationssignalen im Hinblick auf ihre Übertragung in einer oder der anderen Richtung zur Vermittlungsanlage, über die digitale Leitung und zum Endgerät,
dadurch gekennzeichnet, daß der Übertrager mindestens einen ersten Anschluß zum selektiven Anschluß eines der Schnittstellenkreise V24, V35/V24, X21 von Endgeräten verschiedener Normdurchsätze an den Übertrager besitzt, und daß weiter:
- Mittel zur Erzeugung eines Bittakts (HB) vorgesehen sind, dessen Frequenz abgesehen von einer geringfügigen Geschwindigkeitserhöhung der der Daten des an den Übertrager angeschlossenen Endgeräts entspricht und dessen Vorderflanken (R HB) die Datenübertragung in einer Richtung und deren Rückflanken (X HB) die Datenübertragung in der anderen Richtung zwischen dem digitalen Übertrager und dem Endgerät kontrollieren,
- sowie Synchronisiermittel zur Synchronisierung des Bittakts (HB) auf den Rahmentakt (HT) vorgesehen sind, wobei die Synchronisierperiode des Bittakts ausgehend vom Durchsatz des angeschlossenen Endgeräts bezüglich der Frequenz des Rahmentakts (HT) erarbeitet wird, wodurch in jeder Synchronisierperiode die entsprechende Flanke des Bittakts (HB) bezüglich des Rahmentakts (HT) ausgerichtet wird.
Die Merkmale und Vorteile der vorliegenden Erfindung gehen aus der nachfolgenden Beschreibung eines Ausführungsbeispiels anhand der beiliegenden Zeichnungen hervor.
Figuren 1 und 2 zeigen Rückseite und Vorderseite eines synchronen digitalen Übertragergeräts gemäß der Erfindung.
Figur 3 ist ein Übersichtsschaltbild des erfindungsgemäßen synchronen digitalen Übertragers in einer Teilnehmeranlage.
Figur 4 zeigt die allgemeine Organisation des Verarbeitungsprogramms des digitalen Übertragers gemäß der Erfindung bestehend aus der Aneinanderreihung von Hauptprogrammen.
Figur 5 zeigt das Flußdiagramm eines Initialisierungsprogramms INIT des Verarbeitungsprogramms im digitalen Übertrager.
Figur 6 zeigt das Flußdiagramm eines der Hauptprogramnie, Hintergrundaufgabe T FOND genannt, wenn der digitale Übertrager nicht angeschlossen ist.
Figur 7 zeigt das Flußdiagramm eines weiteren Hauptprogramms, Hintergrundaufgabe für geringe Geschwindigkeiten des Durchsatzes im Endgerät T FOND BV, wenn der digitale Übertrager angeschlossen ist.
Figur 8 zeigt die Kopplung zwischen Zugängen auf der Seite des Endgeräts und auf der Seite der digitalen Leitung im digitalen Übertrager.
Figur 9 zeigt das Flußdiagramm eines Programms SER BV zur Unterbrechung des erwähnten Programms T FOND BV gemäß Figur 7.
Die Figuren 10A und 10B zeigen Flußdiagramme zweier weiterer Programme XHB BV und RHB BV, die abwechselnd das erwähnte Programm T FOND BV unterbrechen.
Figur 11 zeigt das Flußdiagramm eines weiteren Hauptprogramms, genannt Hintergrundaufgabe für einen ersten Wert der hohen Durchsatzgeschwindigkeiten des Endgeräts T FOND HV 48, wenn der digitale Übertrager angeschlossen ist.
Figur 12 zeigt das Flußdiagramm eines Programms SER HV 48 zur Unterbrechung des Programms T FOND HV 48.
Die Figuren 13 und 14 sind Flußdiagramme der Programme entsprechend denen der Figuren 11 und 12 für einen zweiten Wert der hohen Durchsatzgeschwindigkeiten des Endgeräts.
Die Figuren 15 und 16 zeigen Flußdiagramme der Programme entsprechend denen der Figuren 11 und 12 für einen dritten Wert der hohen Durchsatzgeschwindigkeiten des Endgeräts.
Figur 17 ist ein Diagramm, das Programme entsprechend denen der Figuren 10A und 10B erläutert, aber für die drei Werte der hohen Durchsatzgeschwindigkeiten des Endgeräts.
In den Figuren 1 und 2 sind die Vorder- und die Rückseite eines erfindungsgemäßen synchronen digitalen Übertragergeräts gezeigt.
An der Rückseite besitzt das synchrone digitalen Übertragergerät eine Anschlußstelle 1 für die digitale Übertragungsleitung, zwei unterschiedliche Anschlüsse 2 und 3 für den Anschluß an einen Schnittstellenkreis des Endgeräts, die den CCITT-Normen entsprechen, wobei der Anschluß 2 als V24-Anschluß und der Anschluß 3 als X21-Anschluß bezeichnet ist, und einen Stromversorgungsanschluß 4.
Der Anschluß 1 ermöglicht die Verbindung über eine digitale Übertragungsleitung mit einer dienstintegrierten privaten Vermittlungsanlage, wie z.B. der Nebenstellenvermittlungsanlage mit der Bezeichnung OPUS 300 oder OPUS 4000. Die Anschlüsse 2 und 3 ermöglichen einen selektiven Anschluß an ein Endgerät mit einer entsprechenden Schnittstelle V24 oder X21 oder mit einer Schnittstelle V35 über einen Schnittstellenkonverter V35/V24 bekannter Art. Der Anschluß 4 ermöglicht die Stromversorgung von außen.
An der Vorderseite enthält das synchrone digitale Übertragergerät vier Überwachungseinheiten 5, 6, 7 und 8 mit Elektrolumineszenzdioden. Diese Dioden wurden einfach durch das allgemeine Symbol einer Lampe angedeutet, aber nicht mit Bezugszeichen versehen.
Die Einheit 5 dient der Anzeige des Typs der an einen der Anschlüsse 2 und 3 angeschlossenen Schnittstellen. Diese Einheit wurde mit "INTERFACE" bezeichnet und enthält drei Dioden für die drei Typen möglicher Schnittstellen V24, V35 und X21, die in dieser Einheit bezeichnet sind.
Die Einheit 6 dient der Signalisierung einer zwischen diesem synchronen Digitalübertrager und einem entsprechenden anderen synchronen Digitalübertrager über die Vermittlungsanlage aufgebauten Verbindung. Diese Einheit ist mit "CONNECT" bezeichnet. Sie enthält eine einzige Elektrolumineszenzdiode und einen Verbindungsunterbrechungsschalter 6A, der für die Schnittstellenkreise V24 und V35 verwendet werden kann.
Die Einheit 7 dient der Signalisierung verschiedener möglicher Schleifen zum Endgerät oder zur Vermittlungsanlage, Sie ist mit "TEST" bezeichnet und enthält vier Dioden für die Überwachung dreier lokaler Schleifen auf verschiedenen Ebenen in Richtung auf das Endgerät, die mit 3c, 3T und 3b bezeichnet sind, sowie für die Überwachung von einer Streckenschleife zur Vermittlungsanlage, die in Höhe nur eines Schnittstellenkreises V24 erfolgt und mit 2b bezeichnet ist. Eine Testschalttaste 7A ist dieser Einheit zugeordnet. Mit dieser Taste kann man von Hand örtliche Schleifen bilden und wieder auflösen, indem nacheinander auf die Taste 7A gedrückt wird, wenn der Übertrager sich im nichtangeschlossenen Modus befindet (die Diode der Einheit 6 leuchtet nicht auf). Außerdem kann man so von Hand die ferne Schleife 2b mit einem Schnittstellenkreis V24 schließen und wieder öffnen, wenn der Übertrager sich im angeschlossenen Modus befindet. Manche dieser Schleifen können auch automatisch mit Hilfe gewisser Anschlußkreise des Schnittstellenkreises V24 erzeugt werden.
Die Einheit 8 ist eine Einheit zur Überwachung der Zustände verschiedener Anschlußkreise der verschiedenen Schnittstellenkreise V24, V35 und X21. Diese Anschlußkreise, deren elektrische Kennwerte den Spezifikationen der CCITT- Normen gemäß Avis V28, V28 und V35 oder V11, je nach dem betroffenen Schnittstellenkreis, entsprechen, sind mit ihren in diesem Avis gewählten Bezugszeichen notiert. Den Kreisen mit der Bezeichnung T, C, R, I entsprechen die gleichen Signalbezeichnungen für den Schnittstellenkreis X21. Den Kreisen 103 bis 109 entsprechen die Signale gleicher Bezeichnungen für die Schnittstellenkreise V24 und V35.
Diese Signalbezeichnungen werden nun in Verbindung mit der Signalrichtung aufgelistet:
C: Steuerung vom Endgerät zum Übertrager,
I: Anzeige vom Übertrager zum Endgerät,
T oder TD: Datensendung vom Endgerät zum Übertrager,
RTS: Sendewunsch vom Endgerät zum Übertrager,
R oder RD: Datenempfang vom Übertrager zum Endgerät,
DCD: Erfassung des empfangenen Leitungssignals, vom Übertrager zum Endgerät,
CTS: Bereit zur Datenaussendung, vom digitalen Übertrager zum Endgerät,
DSR: Datenstation bereit zum Betrieb, vom Übertrager zum Endgerät
DTR: Datenendgerät bereit, vom Endgerät zum Übertrager.
Die Einheit 8 enthält sieben Elektrolumineszenzdioden, von denen vier für die Anschlußkreise T, C, R, I und für die Anschlußkreise 103, 105, 104 und 109 gemeinsam verwendet werden.
In Figur 3 wird das Übersichtsschaltbild des erfindungsgemäßen synchronen digitalen Übertragers gezeigt. Der Übertrager ist hier an einen V24-Schnittstellenkreis 10 des Endgeräts oder an einen X21-Schnittstellenkreis 11 eines Endgeräts angeschlossen. Der Kreis 10 ist mit durchgezogenen Strichen und der Kreis 11 mit unterbrochenen Strichen dargestellt, um diesen selektiven Anschluß über die Anschlußstelle 2 oder 3 des Übertragers darzustellen. Der Übertrager ist auch mit einer dienstintegrierten digitalen Nebenstellen-Vermittlungsanlage 12 über eine digitale Übertragungsleitung 13 verbunden, die an den Anschluß 1 angelegt ist.
Es sei bemerkt, daß der Anschluß 2 ebenso die Verbindung eines V35-Schnittstellenkreises eines Endgeräts über einen bekannten Wandler V24/V35 ermöglicht.
Die an den digitalen Übertrager angeschlossene synchrone Vermittlungsanlage 12 ist eine dienstintegrierte digitale Nebenstellenvermittlungsanlage, wie z.B. eine Vermittlungsanlage vom Typ OPUS 300 oder OPUS 4000 der Anmelderin, die Zugang zu den Diensten und öffentlichen Netzen für den Anschluß von Endgeräten besitzt. Sie ist mit dem öffentlichen Netz mit 64 kbit/s synchronisiert.
Der synchrone digitale Übertrager enthält:
- einen Leitungsschnittstellenkreis 14, der am Anschluß 1 endet und die Modulation sowie die Demodulation von in einer der beiden Richtungen auf der Leitung 13 übertragenen digitalen Signalen auf eine Frequenz von 256 kHz mit einer Gleichstromkomponente Null bewirkt,
- einen Vorverteilungskreis 15, der an den Leitungsschnittstellenkreis 14 angeschlossen ist und die Multiplexierung und Demultiplexierung der auf der Leitung 13 in den verschiedenen digitalen Übertragungskanälen übertragenen digitalen Daten bewirkt,
- einen Signalverarbeitungsprozessor 16, der die Bezeichnung DSP trägt und mit dem Vorverteilungskreis 15 verbunden ist, um die Verwaltung der Signalisationsbits (TDS1) zu gewährleisten, wenn der digitale Übertrager sich im Ruhezustand oder nicht angeschlossenen Modus befindet, sowie die Erzeugung eines Taktsignals HB für Senden und Empfang von Daten vom Endgerät, die Synchronisierung dieses Taktes mit dem 8 kHz-Takt des Systems, der von der Vermittlungsanlage geliefert wird und die Rahmenbildung gemäß der Norm V110 des CCITT,
- einen maskierten Mikrokontroller 17, der ebenfalls an den Vorverteilungskreis 15 angeschlossen ist und im Verarbeitungsprozessor 16 enthalten sein kann, sowie die Signalisationsbits TDS2 verwaltet, wenn der Übertrager Daten transferiert oder sich im angeschlossenen Modus befindet,
- Programmspeicher 18, die mit den Verarbeitungsprozessor 16 verbunden sind,
- zwei Pegelanpassungskreise 10' und 11' für die Schnittstellenkreise 10 bzw. 11, die mit den Anschlüssen 2 und 3 verbunden sind,
- einen Multiplexierkreis 20, der selektiv mit einem der Pegelanpassungskreise 10' oder 11', je nach dem an den betreffenden Anschluß angeschlossenen Schnittstellenkreis 10 oder 11, angeschlossen ist und die vom Endgerät ausgesendeten oder empfangenen Daten TD oder RD weiterleitet,
- einen Signaleingangskreis 21 und einen Signalausgangskreis 22, die vom Verarbeitungsprozessor gesteuert werden und die Übertragung der Datensignale RD, TD zwischen dem Endgerät und dem Verarbeitungsprozessor, aber auch die Anschlußzustände und die Schleifensteuerungen sowie die Signalisationssignale in Sende- und Empfangsrichtung sowie die von den Tasten 6A und 7A kommenden Steuerungen überträgt.
Eine äußere Stromversorgung 24, die an den Anschluß 4 (Figur 1) angeschlossen ist, liefert die für die verschiedenen Schaltkreise des Übertragers geeigneten Spannungspegel.
In dieser Figur 3 erkennt man weiter Schleifenkreise 25 und 26 zwischen den Multiplexerkreisen 20 und den Eingangs- bzw. Ausgangskreisen 21 und 22 zur Bildung der erwähnten Schleifen 3c und 2b gemäß den eingezeichneten Pfeilen, sowie den Schleifenkreis 27 zwischen dem Leitungsvorverteilungskreis 15 und dem Verarbeitungsprozessor 16, um die Schleife 3T gemäß dem eingetragenen Pfeil zu bilden. Lediglich durch die entsprechenden Pfeile wurden die Schleife 3b in Höhe der Vermittlungsanlage und eine sogenannte PCM-Schleife zur Vermittlungsanlage angedeutet, die im Vorverteilungskreis 15 gebildet und von der Vermittlungsanlage gesteuert wird.
Im Verarbeitungsprozessor 16 wurden weiter eingezeichnet
- die beiden Serienanschlüsse DX zum Aus senden von Daten und DR zum Empfang von Daten, die an den Vorverteilungskreis 15 gekoppelt sind,
- die Zugänge D zur Aussendung und zum Empfang von Daten, die mit den Ein- und Ausgangskreisen 21 und 22 gekoppelt sind,
- der Taktzugang HT für die auf die Leitung 13 zu sendenden Daten, wobei dieser Takt HT aus dem Vorverteilungskreis 15 stammt und von einem logischen UND-Kreis 19 geliefert wird,
- den Taktzugang HB für die vom Endgerät ausgesendeten und empfangene Daten, wobei dieser Takt HB vom Verarbeitungsprozessor erzeugt und an die Kreise 10' und 11' angelegt wird, um den am Endgerät ankommenden Datenfluß zu kontrollieren.
Der Takt HT wird durch eine Kombination von zwei aus dem Vorverteilungskreis kommenden Signalen erzeugt, von denen das eine TGK ein Takt mit 256 kHz und das andere SYC ein Synchronisationsimpuls ist, der bei Erfassung des Startbits jedes von der Leitung empfangenen Rahmens erzeugt wird und eine Dauer von 8 Perioden des vorerwähnten Taktes mit 256 kHz besitzt. Dieser Takt HT, bestehend aus einem Impuls einer Dauer von 8 Bits jedes auf der Leitung übertragenen Rahmens von 125 Ps, definiert den 64 kbit/s-Übertragungskanal, der mit den Serienzugängen DX und DR des Verarbeitungsprozessors verbunden ist. Er synchronisiert diesen Serienzugang des Verarbeitungsprozessors mit dem 8 kHz-Takt des Systems. Er wird als Rahmentakt bezeichnet. Dieser Takt HT wird weiter im Verarbeitungsprozessor 16 verwendet, um eine erste nachfolgend mit INT SER bezeichnete Serienunterbrechung nach jedem Empfang der 8 Perioden zu erzeugen, die die Unterbrechung definieren und dem 64 kbit/s-Kanal entsprechen. Die Verarbeitung dieser Unterbrechungen TNT SER wird nachfolgend beschrieben.
Der Takt HB wird im Verarbeitungsprozessor 16 aus dem internen Takt H mit 40 MHz abgeleitet.
Der Mikroprozessor erzeugt aus diesem internen Takt H zweite Unterbrechungen, die mit Timerunterbrechungen INT TIM bezeichnet werden und eine doppelt so hohe Frequenz wie die Datenübertragungsfrequenz des Endgeräts besitzen. Die Verarbeitung dieser Timerunterbrechungen erzeugt abwechselnd ansteigende und abfallende Flanken eines Taktsignals, das das Taktsignal HB ist. Dieser Takt HB wird periodisch mit dem Takt HT durch Synchronisierung der Timerunterbrechungen mit den Serienunterbrechungen synchronisiert, wie nachfolgend im einzelnen genauer erläutert wird.
Der Verarbeitungsprozessor 16 bildet auch die Datenrahmen gemäß der Norm V110 des CCITT oder der äquivalenten Herstellernorm ECMA 102. Diese Rahmenbildung wird abhängig vom Standarddurchsatz des Endgeräts definiert, das dann mit dem Übertrager verbunden ist. Sie erfolgt während des Datentransfers von den Anschlüssen D zum Serienanschluß DX, während eine inverse Zerlegung des Rahmens während des Datentransfers vom Serienanschluß DR zu den Anschlüssen D erfolgt. Auch dies wird nachfolgend genauer erläutert.
Das Programm des Verarbeitungsprozessors wird anhand der Figuren 4 bis 17 beschrieben.
Figur 4 zeigt, daß dieses Programm aus drei Hauptprogrammen, die mit Grundaufgaben T FOND in einem Modul 30, T FOND HV in einem Modul 31 und T FOND BV in einem Modul 32 bezeichnet sind, und aus einem Initialisierungsprogramm INIT in einem Modul 33 besteht.
Das Programm T FOND ist aktiv, wenn der synchrone Digitalübertrager sich im Ruhezustand oder im nicht angeschlossenen Modus befindet.
Das Programm T FOND BV ist aktiv, wenn der synchrone digitale Übertrager Daten transferiert oder sich im angeschlossenen Zustand befindet, und zwar für einen Datendurchsatz geringer Geschwindigkeit des Endgeräts, d.h. für einen Standarddurchsatz an der V24-Schnittstelle mit 600, 1200, 2400, 4800, 9600 oder 19200 bit/s. Das Programm T FOND HV ist ebenfalls aktiv, wenn der Digitalübertrager sich im angeschlossenen Zustand befindet, aber für einen Hochgeschwindigkeitsdurchsatz des Endgeräts, d.h. für eine Standarddurchsatz an der Schnittstelle V35 oder X21 mit 48, 56, 64 kbit/s.
Diese Figur 4 zeigt die Verkettung der Moduln und die verschiedenen Ausgänge der Hauptprogramme.
Der Ausgang des INIT-Moduls 33 startet den T FOND- Modul 30. Die Moduln T FOND HV und T FOND BV 31 bzw. 32 sind selektiv mit dem Modul T FOND 30 verbunden. Ein erster Ausgang 34 des Moduls 30 startet den Modul 31, wenn eine Anschlußinformation für großen Durchsatz (CNX + HV) an diesem Ausgang 34 erfaßt wurde. Ein zweiter Ausgang 35 des Moduls 30 startet den Modul 32, wenn eine Anschlußinformation geringen Durchsatzes (CNX + BV) an diesem Ausgang 35 erfaßt wurde. Ein dritter Ausgang 36 des Modu1s 30 erlaubt die Rückkehr zum INIT-Modul 33, wenn eine Information über neue Programmierparameter des Anschlusses ( MOD PROG) an diesem Ausgang vorliegt.
Ein Ausgang 37 an jedem der Moduln 31 und 32 erlaubt den Start des Moduls 30, wenn auf diesem Ausgang eine Anschlußauflösungsinformation (DCNX) erfaßt wird.
Die drei Hauptprogramme der drei Moduln 30, 31 und 32 werden weiter durch die von den Serienunterbrechungen INIT SER und Timerunterbrechungen INT TIM aufgerufenen Routinen unterbrochen. Diese Routinen sind in anderen weiter unten beschriebenen Moduln enthalten.
In den Flußdiagrammen der nachfolgenden Figuren wurden die wesentlichen von dem betreffenden Programm durchgeführten Aktionen sowie die wesentlichen Entscheidungsoperationen dargestellt, die die Abfolge der verschiedenen Aktionen kontrollieren. Bei jeder Entscheidungsoperation gibt es einen negativen und einen positiven Ausgang, wobei der negative Ausgang das Symbol 0 einer logischen Inversion trägt.
Figur 5 zeigt das Flußdiagramm des INIT-Moduls 33.
Dieses Programm INIT bewirkt die Initialisierung der Variablen, die Synchronisierung der Serienzugänge DX, DR des Verarbeitungsprozessors mit den serienzugängen des Leitungsschnittstellenkreises und die Erzeugung des Taktes HB. Die aufeinanderfolgenden Schritte dieses Programms und die sie kontrollierenden Entscheidungsoperationen sind folgende:
- Initialisierung der Datenserienzugänge DX, DR (Aktion 40 mit der Bezeichnung INIT DX DR), um den Datenaustauschmodus mittels Oktetten an diesen Zugängen zu definieren,
- Überprüfung, ob der Takt von 8 kHz des Systems erfaßt wurde (SYNC 8 kHz - Aktion 41), wobei dieser Takt von der Vermittlungsanlage kommt und ausgehend vom Startbit jeder von der Vermittlungsanlage ausgesendeten Nachricht erfaßt wird; wenn dieser Takt nicht erfaßt wurde, wird dieser Schritt wiederholt, was durch eine Rückschleifung des negativen Ausgangs an den Eingang dargestellt ist. Wenn dagegen der Takt erfaßt wurde, erfolgt ein Übergang zur nächsten Aktion 42.
- Synchronisierung der Serienzugänge DX, DR auf den Serienzugang der Leitungsschnittstelle (Aktion 42 mit der Bezeichnung HT), damit die 8 Perioden bei 256 kHz des Rahmentakts HT dem 64 kbit/s-Kanal der Leitung entsprechen, worauf eine Unterbrechung der Serienzugänge DX und DR alle 125 us nach Empfang der 8 Perioden dieses Taktes HT bei 256 kHz erzeugt wird,
- Vektorisierung der Serienunterbrechungen gemäß einer Aktion 43 mit der Bezeichnung VECT INT SER für die Verarbeitung jeder Serienunterbrechung an einer in einer Variablen enthaltenen Adresse, wobei diese Variable ursprünglich von dieser Aktion für die Verarbeitung der ersten Unterbrechung initialisiert und anschließend gemäß der laufenden Verarbeitung modifiziert wird,
- Validierung der Serienunterbrechungen gemäß einer Aktion 44, die mit VAL INT SER bezeichnet ist,
- Verarbeitung der Signalisierungskodes in Sende- und Empfangsrichtung gemäß einer Aktion 45, die mit RDS TDS1 bezeichnet ist, gemäß dem Typ der Schnittstelle, die mit dem Übertrager verbunden ist und von der Vermittlungsanlage erklärt wird, wobei diese Verarbeitung auf den Serienunterbrechungen erfolgt und die Erfassung der Parameter des Anschlusses erlaubt, d.h. im wesentlichen des Typs der angeschlossenen Schnittstelle und der Geschwindigkeit des angeschlossenen Endgeräts in Sende- und Empfangsrichtung,
- Überprüfung, ob der Anschluß programmiert ist, gemäß einer Aktion 46 mit der Bezeichnung PROG JONCT, um zu bestimmen, ob die Parameter der Verbindung empfangen worden sind, wobei die Aktion 45 wiederholt wird, wenn diese Parameter nicht empfangen wurden, was durch die Rückschleifung des nächstliegenden Ausgangs dieser Aktion 46 auf den Eingang der Aktion 45 dargestellt ist, während ein Übergang zur nächstfolgenden Aktion (Aktion 46) erfolgt, wenn diese Parameter empfangen wurden,
- Initialisierung der Timerunterbrechungsperiode gemäß einer Aktion 47, die mit N TIM bezeichnet ist, wobei die Frequenz der Timerunterbrechungen dem Doppelten der Sende/Empfangsfrequenz des Endgeräts entspricht,
- Vektorisierung der Timerunterbrechungen gemäß einer Aktion 48, die mit HB bezeichnet ist, für die Verarbeitung jeder der aufeinanderfolgenden Timerunterbrechungen an einer in einer Variablen enthaltenen Adresse, wobei diese Variable ursprünglich durch diese Aktion initialisiert wurde und dann aufeinanderfolgend bei der Verarbeitungsadresse jeder laufenden Timerunterbrechung definiert wird, so daß abwechselnd die ansteigenden und die abfallenden Flanken des Takts HB erzeugt werden, wobei jede Timerunterbrechung so eine Flanke des Takts HB erzeugt und auch die Timerunterbrechung kontrolliert, die danach kommt und die entgegengesetzte Flanke erzeugt,
- Autorisierung der Timerunterbrechungen gemäß einer Aktion 49 mit der Bezeichnung VAL INT TIM, um den Takt HB zu validieren und
- Übergang auf das Programm T FOND des Moduls 30.
Figur 6 zeigt das Flußdiagramm des Programms T FOND des Moduls 30 in Figur 4.
Dieses Programm T FOND kontrolliert die im Signalisationskanal mit 8 kbit/s übertragenen Signalkodes und die Anschlußkreise des Schnittstellenkreises und erfaßt die Stellungen der Tasten 6A und 7A (Figur 2) und die Verbindung des Leitungsendgeräts.
Die aufeinanderfolgenden Schritte und Entscheidungsoperationen sind folgende:
- Sendung und Empfang der Signalisationskodes werden in der Aktion 50 mit der Bezeichnung SIGNAL verarbeitet, um der Vermittlungsanlage die Zustände der Anschlußkreise und der Tasten zu übertragen und die davon abgeleiteten Steuerbefehle sowie spezifische PCM-Schleifenbildungsbefehle und Befehle zur erneuten Programmierung des Anschlusses zu empfangen;
- es wird überprüft, ob die PCM-Schleifenbildung gerade vorliegt (Aktion 51 mit dem Namen PCM), wobei eine Rückschleifung an den Eingang des vorhergehenden Schritts 30 erfolgt, wenn die PCM-Rückschleifung stattfindet, während ansonsten in einem Schritt 52 mit dem Namen REPROG JONCT eine erneute Programmierung des Anschlusses für eine eventuelle neue Definierung der Parameter des Anschlusses überprüft wird, wobei die Erfassung einer erneuten Programmierung des Anschlusses aus diesem Programm T FOND gemäß dem Ausgang 36 in Figur 4 heraus führt und zum Schritt 47 mit dem Namen N TIM des Programms INIT in Figur 5 zurückführt;
- wenn eine erneute Programmierung nicht erfaßt wird, erfolgt ein Übergang zum nächsten Schritt (Schritt 53);
- die Verwendung des Schnittstellenkreises X21 wird überprüft (die Operation 53 heißt X21);
- wird der Schnittstellenkreis X21 verwendet, dann erfolgt die Verarbeitung der Zustände X21 gemäß dem Avis X21 des CCITT in einem Schritt 54 mit der Bezeichnung TRAIT X21, worauf ein Übergang zur nächsten Operation 55 erfolgt;
- wenn dagegen der Schnittstellenkreis X21 nicht verwendet wird, dann erfolgt unmittelbar der Übergang auf den nächsten Schritt (Operation 55);
- die Zustandsänderungen der Anschlußkreise und/oder der Tasten wird in der Operation 55 mit der Bezeichnung MOD SIGNAL überprüft,
- wenn diese Zustände verändert wurden, wird die Übertragung der Kodes vorbereitet und die Kodes werden als Signalisation im Schritt 56 mit der Bezeichnung RDS TDS1 übertragen;
- ihre Übertragung wird in der Operation 57 mit der Bezeichnung X JONCT überprüft;
- wenn diese Veränderungen nicht übertragen wurden, erfolgt eine Rückkehr an den Eingang von T FOND für die erneute Ausführung des Schritts 52;
- wenn diese Zustände während der Operation 55 nicht verändert wurden oder wenn die Zustandsveränderungen während der Operation 57 übertragen wurden, wird die Einspeicherung einer Verbindungsinformation überprüft, die aus den Signalisationskodes stammt (Operation 58 mit der Bezeichnung CNX);
- wenn eine Verbindungsinformation nicht vorliegt, beginnt das Programm T FOND von neuem, was durch die Rückschleifung des negativen Ausgangs der Operation 58 an den Eingang des Schritts 50 implementiert ist;
- wenn die Verbindungsinformation gespeichert ist, erfolgt eine Überprüfung, ob die Sende/Empfangsgeschwindigkeit des Endgeräts zu den niedrigen Frequenzen gehört (Operation 59 mit der Bezeichnung BV);
- wenn die Geschwindigkeit zu den niedrigen Geschwindigkeiten gehört, erfolgt eine Auswahl des Programms T FOND BV des Moduls 32 und die Serienunterbrechungen und die Timerunterbrechungen werden für die betreffende niedrige Geschwindigkeit vektorisiert, damit die Verarbeitungen in den Programmen SER BV und HB BV erfolgen können;
- wenn die Geschwindigkeit nicht zu den niedrigen Geschwindigkeiten gehört, wird das Programm T FOND HV des Moduls 32 ausgewählt, und die Serienunterbrechungen und Timerunterbrechungen werden für die betreffende hohe Geschwindigkeit vektorisiert, damit die Verarbeitung durch die Programme SER HV und HB HV erfolgen kann.
Figur 7 zeigt das Flußdiagramm des Programms T FOND BV des Moduls 32 aus Figur 4. Dieses Flußdiagramm wird in Verbindung mit Figur 8 beschrieben, die die Kopplungsart, insbesondere für diese niederen Geschwindigkeiten, zwischen den Anschlüssen D und den Anschlüssen DX und DR des Verarbeitungsprozessors (Figur 3) schematisch zeigt.
Dieses Programm T FOND BV bewirkt den Datentransfer zwischen den Zugängen D und den Zugängen DX und DR unter Verwendung von vier Speichern M1 bis M4 vom FIFO-Typ (first-in, first-out) und unter Bildung von Rahmen aus den vom Endgerät empfangenen und auf die Leitung zu übertragenden Daten sowie zur umgekehrten Rahmenentflechtung in der anderen Übertragungsrichtung gemäß der Norm V110 des CCITT oder der äquivalenten Herstellernorm ECMA 102.
Die Rahmenbildung erfolgt während des Transfers der Daten aus dem Speicher M1, der mit den Zugängen D gekoppelt ist, zum Speicher M2, der mit dem Zugang DX gekoppelt ist. Diese Rahmenbildung wird symbolisch durch einen Modul 38 mit der Bezeichnung TRAM zwischen diesen Speichern der Figur 8 dargestellt. Die Entflechtung der Rahmen erfolgt beim Transfer der Daten von dem mit dem Zugang DR gekoppelten Speicher M3 zum mit den Zugängen D gekoppelten Speicher M4. Sie wird durch einen Modul 39 mit der Bezeichnung DETRAM symbolisch dargestellt, der sich zwischen den beiden Speichern der Figur 8 befindet. Die Speicher M1 bis M4 haben eine Kapazität von 16 Bits.
Die Rahmenbildung gemäß der Norm V110 erfolgt für Datendurchsätze geringer Geschwindigkeit bis zu 19200 bit/s in 10 Oktetten. Das erste und das sechste Oktett kennzeichnen den Rahmen V110 zusammen mit dem ersten Bit jedes der acht anderen Oktette, während das letzte Bit jedes dieser acht anderen Oktette seinerseits im allgemeinen den Zustand gewisser Anschlußkreise wiedergibt. Diese Rahmenbildung definiert daher 48 Positionen von Binärelementen in den 10 Oktetten, die den Daten des Endgeräts zugewiesen sind, indem eine Anpassung des Nutzdurchsatzes des Endgeräts an den Leitungsdurchsatz von 64 kbit/s erfolgt.
Die aufeinanderfolgenden Schritte und Operationen des Programms T FOND BV sind folgende:
- Es wird überprüft, ob der Speicher M3 leer ist (Operation 60 mit der Bezeichnung M3 = Φ), wobei dieser Speicher vorher unter Kontrolle durch das Programm zur Verarbeitung der Serienunterbrechungen SER BV gefüllt wurde;
- wenn der Speicher M3 nicht leer ist, erfolgt die Rahmenentflechtung gemäß der Norm V110, und das Ergebnis wird in den Speicher M4 gemäß einem Schritt 61 eingeschrieben, der die Bezeichnung M3 T M4 trägt;
- wenn der Speicher M3 leer ist, erfolgt ein Übergang zur nächsten Operation (Operation 62);
- es wird überprüft, ob der Speicher M1 leer ist (Operation 62 mit der Bezeichnung M1 = Φ), wobei dieser Speicher vorher unter Kontrolle durch das Programm zur Verarbeitung der Timerunterbrechungen HB BV gefüllt wurde;
- wenn der Speicher M1 nicht leer ist, erfolgt die Rahmenbildung gemäß der Norm V110, und das Ergebnis der Rahmenbildung wird in dem Speicher M2 eingeschrieben (Schritt 63 mit der Bezeichnung M1 T M2);
- wenn der Speicher M1 leer ist, erfolgt ein Übergang zur nächsten Operation (Operation 64);
- es wird überprüft, ob eine Verbindungsauflösungsprozedur gerade abläuft (Operation 64 mit der Bezeichnung DCNX), die durch eine Zustandsänderung des Anschlußkreises oder der Tasten eingeleitet wird;
- wenn eine Prozedur zur Verbindungsauflösung gerade stattfindet, wird überprüft, ob die Auflösung erfolgt ist (Operation 65 mit der Bezeichnung C DCNX), indem die Antwort oder Bestätigung des fernen Endgeräts über die Vermittlungsanlage oder der Ablauf einer Zeitdauer erfaßt wird;
- wenn die Verbindungsauflösungsprozedur während der Operation 64 nicht erfaßt wurde, wird das Vorliegen eines Verbindungsauflösungskodes bei der Signalisierung überprüft (Operation 66 mit der Bezeichnung RDS TDS2),
- wenn der Verbindungsauflösungskode durch die Operation 66 als nicht vorliegend erfaßt wird, überprüft man erneut die Zustände der Anschlußkreise und der Tasten in der Operation 67 mit der Bezeichnung X DCNX, um einen eventuellen Verbindungsauflösungswunsch vom Endgerät über einen der entsprechenden Anschlußkreise oder vom Benutzer über die Tasten zu erfassen;
- wenn diese Zustände immer noch keine gerade ablaufende Verbindungsauflösungsprozedur anzeigen, dann erfolgt eine Rückkehr zum Eingang des Programms T FOND BV, wie dies durch die Rückschleifung des negativen Ausgangs der Operation 67 an den Eingang der Operation 60 angedeutet ist, um das Programm T FOND BV fortzusetzen;
- wenn diese Zustände dagegen eine gerade ablaufende Verbindungsauflösungsprozedur anzeigen, wird eine Verbindungsauflösungsflagge im Schritt 68 mit der Bezeichnung FL DCNX gesetzt, wobei dieser Schritt seinerseits an den Eingang des Programms T FOND BV zurück führt und wobei diese Verbindungsauflösungsflagge die Erfassung einer während des Schritts 64 ablaufenden Verbindungsauflösung zu erfassen erlaubt und die Prozedur bei der Verbindungsauflösung gemäß der Norm V110 respektiert;
- wenn der Verbindungsauflösungskode in der Operation 66 als vorliegend erfaßt wird oder wenn die Verbindungsauflösung in der Operation 65 als beendet erfaßt wird, dann wird die durchgeführte Verbindungsauflösung im Schritt 69 mit der Bezeichnung VECT INT SER-VECT INT TIM verwaltet, indem die Serienunterbrechungen und die Timerunterbrechungen vektorisiert werden, um erneut in das Programm T FOND einzusteigen;
- dann wird das Programm T FOND des Moduls 30 ausgeführt.
Figur 9 zeigt das Flußdiagramm des Programms SER BV zur Verarbeitung der Serienunterbrechungen INTER SER für die Durchsätze geringer Geschwindigkeit des mit dem synchronen digitalen Übertrager verbundenen Endgeräts.
Dieses Programm SER BV bewirkt periodisch die erneute Synchronisierung des Takts HB auf den Takt HT und verwaltet die Serienzugänge DX und DR.
Die Periode für die erneute Synchronisierung von HB/HT wird vorher im Programm INIT ausgehend von der Periode der Timerunterbrechungen (Schritt 47, Figur 5) erarbeitet. Dies ergibt die Mindestanzahl M von Serienunterbrechungen, die einer Zahl P von Timerunterbrechungen entspricht. Diese erneute Synchronisierung nach je M Serienunterbrechungen erfolgt beim Nulldurchgang eines Serienunterbrechungszählers. Dieser Zähler mit der Bezeichnung DEC im Flußdiagramm wird bei jedem Nulldurchgang seines Zustands auf den Wert M gesetzt und dann bei jeder weiteren Serienunterbrechung um eine Einheit rückwärtsgezählt. Er bewirkt weiter bei seinem Nulldurchgang das Setzen eines Zählers zur Erzeugung von Timerunterbrechungen mit der Bezeichnung G TIM auf den Wert N, wobei dieser Zähler mit dem schnellen Takt H des ihn steuernden Prozessors gekoppelt ist. Diese Zähler DEC und G TIM sind interne Zähler des Verarbeitungsprozessors, aber sie wurden in Figur 3 nicht dargestellt. Der Zähler DEC wird vom Programm verwaltet, der Zähler G TIM wird automatisch vom Takt H rückwärtsgezählt und bei jedem Nulldurchgang auf seine Zählperiode geladen. Die Zahl M gibt die Periode für die erneute Synchronisierung des Zählers DEC und die Zahl N die Periode für den Zähler G TIM an.
Die nacheinander ablaufenden Schritte und Entscheidungsoperationen des Programms SER BV sind folgende:
- Es wird überprüft, ob eine erneute Synchronisierung erforderlich ist (Operation 70 mit der Bezeichnung DEC = 0), wobei der Zustand Null des Serienunterbrechungszählers DEC erfaßt wird;
- wenn der Zähler DEC nicht auf Null steht, wird sein Zustand bei jeder Serienunterbrechung um eine Einheit verringert (Schritt 73 mit der Bezeichnung -1 T DEC), worauf ein Übergang zum nächsten Schritt 74 erfolgt;
- wenn der Zähler DEC beim Zustand Null angekommen ist, wird der Zähler G TIM auf seine Periode N erneut geladen (Schritt 71 mit der Bezeichnung N T G TIM);
- der Zähler DEC wird auf seine Periode M geladen (Schritt 72 mit der Bezeichnung M T DEC);
- eine Serienunterbrechungsflagge wird gesetzt (Schritt 74 mit der Bezeichnung F INT SER), wobei das Setzen dieser Flagge einer Verarbeitung der Signalisationskodes entspricht;
- Sendung und Empfang von Daten über die Zugänge DX, DR wird bewirkt (Schritt 75 mit der Bezeichnung DX, DR), wobei dieser Schritt hinsichtlich Figur 8 einer Entnahme von Daten in Rahmenform aus dem Speicher M2 für deren Aussendung auf der Leitung und dem Einspeichern der von der Leitung empfangenen Daten in Rahmenform in den Speicher M3 entspricht, die im Takt der abfallenden Flanken der acht Taktimpulse des 256-kHz-Takts HT beim Aus lesen aus dem Speicher M2 und im Takt der ansteigenden Flanken beim Einspeichern in den Speicher M3 übertragen werden.
Das Ende der Verarbeitung jeder Serienunterbrechung führt zu einer Rückkehr in das Programm T FOND BV.
Hinsichtlich dieses Flußdiagramms SER BV und als Beispiel für ein Endgerät mit 19200 bit/s, für das die Frequenz der Timerunterbrechungen 38400 Hz beträgt, sei angemerkt, daß fünf Serienunterbrechungen 24 Timerunterbrechungen entsprechen, d.h. M = 5 und P = 24.
Die Figuren 10A und 10B zeigen die Flußdiagramme von zwei Programmen, die abwechselnd aufgerufen werden und Routinen zur Verarbeitung der aufeinanderfolgenden Timerunterbrechungen genannt werden. Diese beiden Programme mit dem Namen X HB BV bzw. R HB BV werden abwechselnd durchgeführt und bilden gemeinsam das Timertaktprogramm für niedere Frequenzen HB BV.
Dieses resultierende Programm HB BV erlaubt mittels seiner beiden Programme oder Routinen die Erzeugung der aufeinanderfolgenden Flanken des Taktes HB auf den Timerunterbrechungen sowie die Übertragung der Daten TD, RD zwischen dem Verarbeitungsprozessor und dem Endgerät in der einen oder der anderen Richtung. Dieses Programm wird nun unter Bezugnahme auf Figur 8 mit den beiden Speichern M1 und M4 beschrieben, die für die Wiedergewinnung der vom Endgerät ausgesendeten Daten TD, die in den Speicher M1 eingeschrieben wurden, und für die Aussendung der aus dem Speicher M4 ausgelesenen Daten RD zum Endgerät verwendet werden. Es sei bemerkt, daß der Speicher M1 mit Wörtern zu je 10 Bits D0 bis D9 geladen wird, die je von einem Oktett D0 bis D7 von Daten TD und von zwei Zuständen von Anschlußkreisen gebildet werden (Kreise 108 und 105 - Figur 2), die von der Tastung der Sendekreise an den Zugängen D stammen, und daß der Speicher M4 in Wörtern von je 11 Bits D0 bis D10 ausgelesen wird, die von einem Oktett von Daten RD und drei Zuständen von Anschlußkreisen gebildet werden (Kreise 106, 107 und 109), die über die Empfangskreise an die Zugänge D und über die Anschlußkreise ausgesendet werden.
Die aufeinanderfolgenden Schritte und Entscheidungsoperationen des Programms X HB BV in Figur 10A, das eine Timerunterbrechung verarbeitet und zu einer abfallenden Flanke des Taktes HB führt, sind folgende:
- die abfallende Flanke des Takts HB wird im Schritt 80 mit der Bezeichnung O HB erzeugt, wobei die Erzeugung dieser Flanke des Takts für die erste Timerunterbrechung aus der Vektorisierung der Timerunterbrechungen, die im Programm T FOND durchgeführt wurde (Figur 6, Schritt 32) und für die nachfolgenden Timerunterbrechungen aus der Vektorisierung stammt, die vom Programm R HB BV in Figur 10B stammt;
- der Sendekreis wird an den Zugängen D auf diese Taktflanke getastet (Schritt 81 mit der Bezeichnung TD);
- es wird überprüft, ob das getastete Bit das achte Bit eines sich in Bildung befindlichen Oktetts D0 bis D7 ist (Operation 82 mit der Bezeichnung TD = D7);
- handelt es sich um das achte Bit, dann wird das vorbereitete Oktett D0 bis D7 zusammen mit zwei Zustandsbits für den Anschlußzustand in den Speicher M1 eingeschrieben (Schritt 83 mit der Bezeichnung D0 - D9 T M1);
- handelt es sich nicht um das achte Bit oder erfolgte gerade ein Einschreiben in den Speicher M1, dann wird die Verarbeitung der nächst folgenden Timerunterbrechung auf R HB BV vektorisiert (Schritt 84 mit der Bezeichnung R HB BV).
Das Ende der Verarbeitung dieser Timerunterbrechung, die das Programm X HB BV ausgelöst hat, führt zur Rückkehr in das Programm T FOND BV.
Die aufeinanderfolgenden Schritte und Entscheidungsoperationen des Programms R HB BV in Figur 10B, das die Timerunterbrechung verarbeitet, die der vom Programm X HB BV verarbeiteten Unterbrechung folgt und zu einer Anstiegsflanke des Taktes HB führt, sind folgende:
- Die Anstiegsflanke des Takts HB wird erzeugt (Schritt 90 mit der Bezeichnung I HB), wobei dieser Schritt aus dem Schritt 80 in Figur 10A hinsichtlich der Vektorisierung der Timerunterbrechungen resultiert, die im Programm X HB BV erfolgt;
- es wird überprüft, ob das auszusendende Bit RD das erste Bit eines neuen Datenoktetts ist, das zum Endgerät übermittelt werden soll (Operation 91 mit der Bezeichnung RD = D0);
- wenn das Bit das erste eines neu auszusendenden Oktetts ist, wird das dieses Bit enthaltende Wort aus dem Speicher M4 ausgelesen (Schritt 92 mit der Bezeichnung D0 - D10 E M4);
- ein Bit wird ausgesendet (Schritt 93 mit der Bezeichnung RD);
- wenn dieses ausgesendete Bit nicht das erste Bit eines neuen auszusendenden Bits ist, dann wird dieses Bit des ausgelesenen Worts ausgesendet (Schritt 93 mit der Bezeichnung RD), wie dies durch den negativen Ausgang der Operation 91 angedeutet ist, der an den Eingang des Schritts 93 führt;
- es wird überprüft, ob das ausgesendete Bit das achte Bit des zum Endgerät auszusendenden Oktetts ist (Operation 94 mit der Bezeichnung RD = D7);
- wenn dieses Bit das achte Bit des Datenoktetts ist, werden die Zustände der Anschlußkreise ausgesendet (Schritt 95 mit der Bezeichnung RDD);
- wenn dieses ausgesendete Bit nicht das achte Bit ist oder wenn der Schritt 95 durchgeführt wurde, dann wird die Verarbeitung der nächst folgenden Timerunterbrechung bei X HB BV vektorisiert (Schritt 96 mit der Bezeichnung X HB BV).
Das Ende der Verarbeitung dieser Timerunterbrechung, die dieses Programm R HB BV ausgelöst hat, führt zur Rückkehr in das Programm T FOND BV.
Figur 11 zeigt das Flußdiagramm des Programms T FOND HV 48 des Moduls 31 in Figur 4.
Dieses Programm bereitet die Transfers zwischen den Zugängen D und den Zugängen DX und DR vor, indem die Daten in Rahmen gefügt und umgekehrt aus den Rahmen gemäß der Norm V110 für den Durchsatz mit 48 kbit/s des an den digitalen Übertrager angeschlossenen Endgeräts entnommen werden.
Diese Rahmenbildung gemäß der Norm V110 für den Durch-Satz von 48 kbit/s erfolgt in aufeinanderfolgenden Oktetten D0 bis D7, die je aus sechs Datenbits und einem Vorbit PB zur Synchronisierung und Kennzeichnung der Rahmenbildung und einem Nach-Bit SB gebildet werden, das für die Rahmenbildung und/oder den Zustand der Verbindung (Kreis 103) charakteristisch ist. So wird eine Anpassung des Nutzdurchsatzes des Endgeräts von 48 kbit/s an den Leitungsdurchsatz von 64 kbit/s für eine transparente Übertragung der Daten RD TD erreicht.
Die aufeinanderfolgenden Schritte und Entscheidungsoperationen dieses Programms T FOND HV 48 sind folgende:
- Es wird überprüft, ob die Verarbeitung der ersten Timerunterbrechung erfolgt ist (Operation 110 mit der Bezeichnung R HBO), die auf die Serienunterbrechung folgt und die Vorderflanke des Takts HB HV der Aussendung eines Bits zum Endgerät erzeugt, wobei der negative Ausgang dieser Operation an den Eingang rückgeschleift ist, um eine erneute Durchführung dieser Operation zu veranlassen, wobei das Programm R HB HV nachfolgend erläutert wird;
- wenn diese erste Timerunterbrechung verarbeitet wurde, wird überprüft, ob die Verarbeitung der Serienunterbrechung erfolgt ist (Operation 111 mit der Bezeichnung SER HV 48), wobei diese Verarbeitung durch das nachfolgend beschriebene Programm SER HV 48 erfolgt, wobei die Abwesenheit einer solchen Serienunterbrechung, die die entsprechende Verarbeitung nicht ausgelöst hat, anzeigt, daß das entfernte Endgerät die Verbindung aufgelöst hat;
- wenn diese Serienunterbrechung nicht verarbeitet wurde, dann wird das Endgerät nach Ablauf einer Verzögerungszeit abgetrennt (Schritt 112 mit der Bezeichnung DCNX);
- wenn diese Serienunterbrechung verarbeitet wurde, wird das achte Bit des gerade gebildeten Oktetts vorbereitet (Schritt 113 mit der Bezeichnung SB), wobei das Bit SB von den Zuständen der Anschlußkreise abhängt und von einer Tastung des Zustands des Anschlußkreises 105 oder 108 (Figur 2) stammt;
- das erste Bit des auf das gerade gebildete Oktett folgenden Oktetts wird vorbereitet (Schritt 114 mit der Bezeichnung PB), wobei dieses Bit für die Rahmenbildung charakteristisch ist;
- das während der Serienunterbrechung empfangene Oktett wird verarbeitet (Schritt 115 mit der Bezeichnung D0 - D7), um das Vorliegen des Bits PB zur Rahmensynchronisierung V110 und den Wert des Bits SB zu überprüfen;
- die aufeinanderfolgenden Phasen der Rahmenbildung und Rahmenzerlegung gemäß der genormten Prozedur V110 für den Durchsatz von 48 kbit/s werden abgewickelt (Schritt 116 mit der Bezeichnung TRAM-DETRAM);
- die Zustände der Tasten 6A, 7A und der Anschlußkreise werden für ihre spätere Übertragung verwaltet (Schritt 117 mit der Bezeichnung RDS TDS2).
Dieses Programm T FOND HV 48 ist auf sich selbst wegen der Kontinuität rückgeschleift.
Figur 12 zeigt das Flußdiagramm des Programms SER HV 48 zur Verarbeitung der Serienunterbrechungen bei einem Durchsatz von 48 kbit/s. Dieses Programm bewirkt die erneute Synchronisierung des Taktes HB auf den Takt HT durch Erzeugung einer abfallenden Flanke des Taktes HB, die Rahmenbildung gemäß der Norm V110 für den Durchsatz von 48 kbit/s und die Verwaltung der Serienzugänge DX, DR zur Übertragung auf der digitalen Leitung.
Die erneute Synchronisierung des Taktes HB findet bei jeder Serienunterbrechung statt, wobei das Zeitintervall zwischen zwei Serienunterbrechungen 12 Timerunterbrechungen einer Frequenz gleich 96000 Hz entspricht. Die Unterbrechung erfolgt mittels Ersatz der zwölften Timerunterbrechung durch die ankommende Serienunterbrechung und verwendet einen Zähler, der die Timerunterbrechungen der Frequenz 96000 Hz innerhalb des Verarbeitungsprozessors erzeugt und G TIM genannt wird, indem eine Anzahl von N48 schnellen Taktimpulsen H des Prozessors gezählt wird. Die Anzahl N48 heißt Zählperiode dieses Zählers.
Die aufeinanderfolgenden Schritte des Programms SER HV 48 sind folgende:
- Eine abfallende Flanke des Taktes HB wird erzeugt (Schritt 120 mit der Bezeichnung X HB7);
- der Zähler G TIM wird zur theoretischen Erzeugung von zwölf Timerunterbrechungen auf seine Periodenzahl N48 gesetzt (Schritt 121 mit der Bezeichnung N48 T G TIM), wie dies nachfolgend anhand der Figur 17 erläutert wird;
- das achte Bit SB wird dem gerade gebildeten Oktett hinzugefügt (Schritt 122 mit der Bezeichnung SB = D7);
- dieses Oktett D0 bis D7 wird zum Serienzugang DX gesendet und das vom Serienzugang DR kommende Oktett wird empfangen (Schritt 123 mit der Bezeichnung D0 bis D7 T DX);
- die Zugänge D werden getastet, um das Bit TD wiederzugewinnen (Schritt 124 mit der Bezeichnung D);
- die Bits PB und TD werden an den Positionen D0 bzw. D1 des neu zu bildenden Oktetts eingefügt (Schritt 125 mit der Bezeichnung D0, D1);
- die erste auf ein Programm R HBO folgende Timerunterbrechung wird vektorisiert, wobei dieses Programm seinerseits die Vektorvariable der nächst folgenden Timerunterbrechung für dieses Programm SER HV 48 enthält (Schritt 126 mit der Bezeichnung R HB0), wie dies anhand des Diagramms von Figur 17 erläutert wird.
Das Ende dieser Verarbeitung führt zur Rückkehr zum Programm T FOND HV 48.
Figur 13 zeigt das Flußdiagramm des Programms T FOND HV 56 des Moduls 31 in Figur 4 für den Durchsatz von 56 kHz des an den synchronen Digitalübertrager angeschlossenen Endgeräts.
Dieses Programm T FOND HV 56 beobachtet einfach die Zustände der Tasten und Anschlußkreise, um den Zustand des Anschlusses zu definieren, d.h. die eventuellen Wünsche nach Auflösung des Anschlusses und nach Schleifenbildungen. Außerdem überwacht dieses Programm das Vorliegen eines nachfolgend erläuterten Synchronisationsbits SB.
Die Durchsatzanpassung erfolgt durch das Programm SER HV 56 in Form aufeinanderfolgender Oktette D0 bis D7, die je aus sieben Datenbits und einem Nachbit SB bestehen, das Synchronisationsbit heißt und das für eine transparente Datenübertragung den Wert 1 hat.
Die Schritte und Entscheidungsoperationen dieses Programms T FOND HV 56 sind folgende:
- Es wird überprüft, ob die Verarbeitung der ersten Timerunterbrechung nach der Serienunterbrechung und nach Erzeugung der Vorderfront des Takts HB HV der Aussendung der Bits zum Endgerät erfolgt ist (Operation 130 mit der Bezeichnung R HB0), wobei der negative Ausgang dieses Schritts an den Eingang angeschlossen ist, um anzugeben, daß diese Operation erneut durchgeführt wird;
- wenn die erste Timerunterbrechung verarbeitet wurde, wird überprüft, ob die Serienunterbrechung verarbeitet wurde (Operation 131 mit der Bezeichnung SER HV 56), was später anhand der Figur 14 erläutert wird;
- wenn diese Serienunterbrechung nicht verarbeitet wurde, wird die Verbindung gemäß einem Schritt 132 mit der Bezeichnung DCNX entsprechend dem Schritt 112 in Figur 11 aufgelöst;
- wenn die Serienunterbrechung verarbeitet wurde, wird überprüft, ob das angehängte Bit eines empfangenen Oktetts für den synchronen Rahmenaufbau gemäß der Norm V110 mit 56 kbit/s signifikant ist (Schritt 133 mit der Bezeichnung SB = 1);
- im Fall von SB ≠ 1 wird der Ablauf einer von jeder Serienunterbrechung ausgelösten Zeitdauer überprüft (Schritt 134 mit der Bezeichnung TEMPO), wobei diese Zeitdauer in der Größenordnung von 3 ins liegt und für die Abtrennung des entfernten Endgeräts bezeichnend ist;
- nach Ablauf dieser Zeitdauer wird die Verbindung aufgelöst gemäß Schritt 135, der dem Schritt 132 mit der Bezeichnung DCNX entspricht;
- im Fall von SB = 1 werden die Zustände der Tasten und Anschlußkreise für die Übertragung im Signalisationsmodus verwaltet (Schritt 136 mit der Bezeichnung RDS TDS2).
Dieses Programm T FOND HV 56 ist wegen der Kontinuität auf sich selbst rückgeschleift.
Figur 14 zeigt das Flußdiagramm des Programms SER HV 56 für die Verarbeitung der Serienunterbrechungen bei einem Nutzdurchsatz von 56 kbit/s des Endgeräts. Dieses Programm bewirkt die erneute Synchronisierung des Takts HB auf den Takt HT, die Rahmenbildung gemäß der Norm V110 für den Durchsatz von 56 kbit/s und die Verwaltung der Serienzugänge DX und DR für Sendung und Empfang über die digitale Leitung.
Die erneute Synchronisierung des Takts HB erfolgt bei jeder Serienunterbrechung, wobei das Zeitintervall zwischen zwei Serienunterbrechungen von 125 us in diesem Fall 14 Timerunterbrechungen einer Frequenz gleich 112 kHz entspricht. Die erneute Synchronisierung erfolgt mittels Ersatz der vierzehnten Timerunterbrechung durch die ankommende Serienunterbrechung. Das Programm verwendet einen Zähler, der die Timerunterbrechungen im Verarbeitungsprozessor erzeugt und mit G TIM bezeichnet ist, indem er eine Zahl von N56 Impulsen des schnellen Takts H des Verarbeitungsprozessors zählt. Diese Zahl N56 heißt die Periode des Zählers G TIM für dieses Programm.
Die aufeinander folgenden Schritte dieses Programms SER HV 56 sind folgende:
- Eine abfallende Flanke des Taktes HB wird erzeugt (Schritt 140 mit der Bezeichnung X HB7);
- der Zähler G TIM wird auf seine Periode N56 gesetzt (Schritt 141 mit der Bezeichnung N56 T G TIM) für die theoretische Erzeugung von 14 Timerunterbrechungen, wie dies anhand der Figur 17 erläutert wird;
- das zusätzliche Bit SB wird an das gerade gebildete Oktette angehängt (Schritt 142 mit der Bezeichnung SB = D7);
- das Oktett wird zum Serienzugang DX gesendet und das vom Serienzugang DR kommende Oktett wird gewonnen (Schritt 143 mit der Bezeichnung D0 - D7 DX);
- die Zugänge D werden getastet, um das erste Bit TD eines neuen Oktetts zu gewinnen (Schritt 144 mit der Bezeichnung D);
- die erste auf ein Programm R HB0, das seinerseits die Vektorvariable der nächst folgenden Timerunterbrechung für dieses Programm SER HV 56 enthält, folgende Timerunterbrechung wird vektorisiert (Schritt 145 mit der Bezeichnung R HB0), wie dies anhand der Figur 17 erläutert wird.
Das Ende dieser Verarbeitung führt zur Rückkehr in das Programm T FOND HV 56.
Figur 15 zeigt das Flußdiagramm des Programms T FOND HV 64 des Moduls 31 in Figur 4 für den Datendurchsatz des Endgeräts von 64 kbit/s. Dieses Programm hat nur die Aufgabe, die Zustände der Anschlußkreise und Tasten zu beobachten.
Die Schritte und Entscheidungsoperationen des Programms T FOND HV 64 sind folgende:
- Es wird überprüft, ob die Verarbeitung der ersten Timerunterbrechung erfolgt ist, die auf die Serienunterbrechung folgt und die die Vorderfront entsprechend des Takts HB HV der Aussendung der Bits zum Endgerät erzeugt (Operation 150 mit der Bezeichnung R HB0), wobei der negative Ausgang dieser Operation auf den Eingang zurückgeschleift ist und damit angibt, daß die Operation solange wiederholt wird, bis diese Timerunterbrechung verarbeitet ist;
- wenn diese Timerunterbrechung verarbeitet wurde, wird überprüft, ob die Serienunterbrechung verarbeitet worden ist (Operation 151 mit der Bezeichnung SER HV 64), wobei diese Verarbeitung durch das anhand von Figur 16 erläuterte Programm SER HV 64 erfolgt;
- wenn diese Serienunterbrechung nicht verarbeitet wurde, wird die Verbindung aufgelöst (Schritt 152 mit der Bezeichnung DCNX);
- wenn diese Serienunterbrechung verarbeitet wurde, werden die Zustände der Tasten und der Anschlußkreise verwaltet (Schritt 153 mit der Bezeichnung RDS TDS2), um sie im Signalisationsmodus zu übertragen, wenn eine Änderung für einen Verbindungsauflösungswunsch signifikant ist.
Das Programm T FOND 64 ist auf sich selbst wegen der Kontinuität zurückgeschleift.
Figur 16 zeigt das Flußdiagramm des Programms SER HV 64 zur Verarbeitung der Serienunterbrechungen für den Nutzdurchsatz von 64 kbit/s. Es bewirkt die erneute Synchronisierung des Taktes HB auf den Takt HT und die transparente Übertragung der Daten vom Endgerät auf die Leitung.
Die Synchronisierung des Taktes HB findet bei jeder Serienunterbrechung statt, wobei das Intervall zwischen zwei Serienunterbrechungen 16 aufeinanderfolgenden Timerunterbrechungen entspricht. Die Synchronisierung erfolgt, indem die sechzehnte Timerunterbrechung durch die ankommende Serienunterbrechung ersetzt wird. Das Programm verwendet einen Zähler G TIM, der die Timerunterbrechungen durch Zählen einer Anzahl von N64 schnellen Taktimpulsen H des Verarbeitungsprozessors erzeugt.
Die aufeinanderfolgenden Schritte des Programms SER HV 64 sind folgende:
- Eine abfallende Flanke des Taktes HB wird erzeugt (Schritt 154 mit der Bezeichnung X HB7);
- der Zähler G TIM wird auf seine Periode N64 gesetzt (Schritt 155 mit der Bezeichnung N64 T G TIM) für die theoretische Erzeugung der 16 Timerunterbrechungen in 125 us;
- das Oktett D0 bis D7 wird auf den Zugängen DX ausgesendet und das von den Zugängen DR kommende Oktett wird erfaßt (Schritt 156 mit der Bezeichnung D0 bis D7 DX);
- die Zugänge D werden getastet, um das erste Bit TD eines neuen Oktetts zu gewinnen (Schritt 157 mit der Bezeichnung D);
- die erste auf ein Programm R HB0 folgende Timerunterbrechung für dieses Programm SER HV 64 wird vektorisiert (Schritt 158 mit der Bezeichnung R HB0) und nachfolgend anhand von Figur 17 erläutert.
Das Ende dieser Verarbeitung führt zur Rückkehr zum Programm T FOND HV 64.
Die Zeitdiagramme in Figur 17 wurden vorzugsweise für die verschiedenen Verarbeitungsprogramme der Timerunterbrechungen angegeben, um die Verarbeitungen bei einem Durchsatz von 64 kbit/s zu zeigen. Die Verarbeitungen bei den Durchsätzen von 48 kbit/s und 56 kbit/s werden ebenfalls anhand dieser Diagramme erläutert.
Diese Diagramme zeigen:
- bei a) die Erzeugung der Serienunterbrechungen INT SER, die mit einer Periode von T = 125 us erfolgen,
- bei b) die Erzeugung der aufeinanderfolgenden Timerunterbrechungen INT TIM durch den Zähler G TIM, die mit der Periode N64 für die fünfzehn Timerunterbrechungen 1 bis 15 stattfinden, die jeder Serienunterbrechung folgen, sowie mit der Periode N'64 für die sechzehnte Timerunterbrechung stattfinden, wobei N64 = T/16 gilt und n'64 geringfügig größer als T/16 ist,
- bei c) und d) die abwechselnde Erzeugung der acht Vorderflanken R HB und der sieben abfallenden Flanken X HB auf den aufeinanderfolgenden Timerunterbrechungen, wobei diese Flanken mit R HB 0 bis 7 und X HB 0 bis 7 für die Rahmenoktette bezeichnet sind, die in der einen oder anderen Richtung zwischen dem Endgerät und dem Verarbeitungsprozessor übertragen werden, während die achte Rückflanke X HB7 von der Serienunterbrechung erzeugt wird,
- bei e) den entsprechenden Takt HB HV 64.
Die abfallende Flanke X HB7 stammt aus der Serienunterbrechung, die die verzögerte sechzehnte Timerunterbrechung ersetzt. Sie ist auf die Serienunterbrechung für die erneute Synchronisierung des Takts HB auf die Serienunterbrechungen und damit auf den Takt HT synchronisiert.
Diese Zeitdiagramme machen klar, daß der Takt HB HV 64 von den Programmen R HB und X HB stammt, die abwechselnd aufgerufen werden, um die aufeinanderfolgenden Timerunterbrechungen zu verarbeiten. Jedes dieser Programme erzeugt eine Vorder- und eine Rückflanke des Taktes HB und sendet oder tastet das entsprechende Datenbit in jedem Oktett. Die Abfolge der Verarbeitungsprogramme für die Timerunterbrechungen resultiert aus der Vektorisierung der Timerunterbrechungen für den betrachteten Durchsatz.
Die Verarbeitungsprogramme R HB beim Aus senden von Daten zum Endgerät sind folgende:
- ein Programm R HB0, das durch die ursprünglich bei der Vektorisierung der Timerunterbrechungen für den betrachteten Durchsatz definierte Variable gerufen wird. Dieses Programm ist spezifisch für jeden möglichen Datendurchsatz von 64, 56, 46 kbit/s. Es vektorisiert die auf das Programm X HB0 für 64 kbit/s, das Programm X HB1 für 56 kbit/s und auf das Programm X HB2 für 48 kbit/s folgenden Timerunterbrechung, wie dies durch die Pfeile in strichpunktierten Linien zwischen den Zeilen c) und d) angedeutet ist,
- ein Programm R HBn, das Verarbeitungsroutine genannt wird und in dem n eine Variable von 0, 1 oder 2 ist, je nach den drei Werten der möglichen Durchsätze, bis zu 6, wobei dieses Programm die Verarbeitung der auf das Programm X HBn folgenden Timerunterbrechung vektorisiert,
- ein Programm R HB7, das die theoretische Periode N64, N56 oder N48 des Zählers G TIM für dessen Verlängerung verändert.
Die Verarbeitungsprogramme X HB beim Empfang von vom Endgerät ausgesendeten Daten sind folgende:
- ein Programm X HBn, das als Routineprogramm bezeichnet wird und vom Programm R HB0 als erstes aufgerufen wird, nämlich X HB0 oder X HB1 oder X HB2, je nach den Durchsätzen, und das die Verarbeitung der auf R HB n+1 folgenden Timerunterbrechung, also R HB1 oder R HB2 oder R HB3 bis R HB7 vektorisiert.
Man versteht auch anhand dieser Zeitdiagramme und angesichts der Tatsache, daß die Serienunterbrechung die letzte Timerunterbrechung ersetzt, daß der Schritt des Setzens des Zählers G TIM auf seine theoretische Periode N64, N56 oder N48 je nach dem Fall durch die vorhergehende vom Programm R HB7 durchgeführte Veränderung erforderlich wird.
Aus den Zeitdiagrammen der Figur 127 erkennt man auch, daß der Takt HB HV 48 aus der Verarbeitung von elf Timerunterbrechungen und der Serienunterbrechung stammt, die die zwölfte Timerunterbrechung ersetzt, und daß der Takt HB HV 56 aus der Verarbeitung von 13 Timerunterbrechungen und der Serienunterbrechung stammt, die die vierzehnte Timerunterbrechung ersetzt.

Claims

1. Synchroner digitaler Übertrager für die Übertragung von Daten zwischen einem Endgerät (10, 11), das einen genormten Schnittstellenkreis enthält, und einer dienstintegrierten digitalen Nebenstellen-Vermittlungsanlage (12) über eine digitale Übertragungsleitung, wobei die Vermittlungsanlage ihrerseits zu einem öffentlichen Netz Zugang hat und der digitale Übertrager enthält:

- einen Leitungsschnittstellenkreis (14), der die Modulation und Demodulation von auf der Leitung übertragenen digitalen Signale gewährleistet,

- einen Multiplexierkreis (15), der mit dem Leitungsschnittstellenkreis gekoppelt ist und die Multiplexierung sowie Demultiplexierung der Signale in verschiedenen Kanälen der Leitung für einen Nachrichtenaustausch im Wechselbetrieb und in einem Rahmen von 125 us gewährleistet, wobei einer der Kanäle ein Signalisationskanal und einer der anderen Kanäle ein Kanal mit 64 kbit/s für die Datenübertragung ist,

- Mittel (15, 18), um einen Rahmentakt (HT) zu erarbeiten, der den Kanal mit 64 kbit/s der Leitung definiert,

- Mittel zur Verarbeitung der Daten und von Signalisationssignalen im Hinblick auf ihre Übertragung in einer oder der anderen Richtung zur Vermittlungsanlage, über die digitale Leitung und zum Endgerät,

dadurch gekennzeichnet, daß der Übertrager mindestens einen ersten Anschluß (2, 3) zum selektiven Anschluß eines der Schnittstellenkreise V24, V35/V24, X21 von Endgeräten verschiedener Normdurchsätze an den Übertrager besitzt, und daß weiter:

- Mittel (16) zur Erzeugung eines Takts (HB) vorgesehen sind, dessen Frequenz abgesehen von einer geringfügigen Geschwindigkeitserhöhung der der Daten des an den Übertrager angeschlossenen Endgeräts entspricht und dessen Vorderflanken (R HB) die Datenübertragung in einer Richtung und deren Rückflanken (X HB) die Datenübertragung in der anderen Richtung zwischen dem digitalen Übertrager und dem Endgerät kontrollieren,

- sowie Synchronisiermittel (16) zur Synchronisierung des Bittakts (HB) auf den Rahmentakt (HT) vorgesehen sind, wobei die Synchronisierperiode des Bittakts ausgehend vom Durchsatz des angeschlossenen Endgeräts bezüglich der Frequenz des Rahmentakts (HT) erarbeitet wird, wodurch in jeder Synchronisierperiode die entsprechende Flanke des Bittakts (HB) bezüglich des Rahmentakts (HT) ausgerichtet wird.

2. Digitaler synchroner Übertrager nach Anspruch 1, dadurch gekennzeichnet, daß er zwei Anschlüsse besitzt, von denen der eine ein Anschluß der Norm V24 (2) und der andere ein Anschluß der Norm X21 (53) ist.

3. Digitaler synchroner Übertrager nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß die Mittel zur Erzeugung des Bittakts (HB) aufweisen:

- erste Mittel (47), die erste Unterbrechungen erzeugen, Timerunterbrechungen (INT TIN) genannt, deren Frequenz abgesehen von einer geringfügig höheren Geschwindigkeit dem Doppelten der Frequenz der Daten des angeschlossenen Endgeräts entspricht,

- und zweite Verarbeitungsmittel (48, HB BV, HB HV) der Timerunterbrechungen INT TIM, die die aufeinanderfolgenden entgegengerichteten Flanken des Bittakts (HB) an den aufeinanderfolgenden Timerunterbrechungen erzeugen, wobei eine der Timerunterbrechungen so verarbeitet wird, daß eine der Flanken des Bittakts (HB) erzeugt wird und die Verarbeitung der nachfolgenden Timerunterbrechung kontrolliert wird, die die entgegengesetzte nachfolgende Flanke des Bittakts (HB) erzeugt, und daß die Mittel zur Synchronisierung des Bittakts (HB) auf den Rahmentakt (HT) aufweisen:

- dritte Mittel (42, die zweite Unterbrechungen erzeugen, Serienunterbrechungen INT SER genannt, und zwar jeweils nach jedem den Kanal mit 64 kbit/s des Rahmentakts (HT) definierenden Impuls, wobei die Serienunterbrechungen eine Periode T von 125 us besitzen,

- und vierte Verarbeitungsmittel (43, SER BV, SER HV) der Serienunterbrechungen INT SER, die bei der ersten zwischen einer der Serienunterbrechungen INT SER und einer der Timerunterbrechungen INT TIM vorgesehenen Koinzidenz die Erzeugung der entsprechenden Flanke des Bittakts (HB) erzwingt.

4. Digitaler synchroner Übertrager nach Anspruch 3, dadurch gekennzeichnet, daß die ersten, zweiten, dritten und vierten Mittel in einem Verarbeitungsprozessor (16) definiert sind, der einerseits Serienzugänge (DX, DR), die über Multiplexierkreise (15) und den Leitungsschnittstellenkreis (14) an die Leitung gekoppelt sind und von den vierten Verarbeitungsmitteln der Serienunterbrechungen (SER BV, SER HV) so verwaltet werden, daß die Daten und Signalisationskodes auf der Leitung übertragen werden, und der andererseits Zugänge (D) enthält, die mit dem angeschlossenen Endgerät und seinem Schnittstellenkreis gekoppelt sind- und von den zweiten Mitteln zur Verarbeitung der Timerunterbrechungen (HB BV, HB HV) für die Übertragung der Daten und der Zustände der Anschlußkreise des Schnittstellenkreises in der einen oder anderen Richtung zwischen dem Endgerät und dem Verarbeitungsprozessor verwaltet werden.

5. Digitaler synchroner Übertrager nach Anspruch 4, dadurch gekennzeichnet, daß er weiter fünfte Mittel (T FOND BV, T FOND HV) besitzt, die den zweiten und vierten Mitteln (SER BV, SER HV; HB BV, HB HV) zugeordnet sind und den Datentransfer zwischen den Zugängen (D) und den Serienzugängen (Dx, DR) gewährleisten, indem sie eine Rahmenbildung und eine inverse Rahmenzerlegung je nach der Transferrichtung durchführen, um die verschiedenen genormten Datendurchsätze an den Datendurchsatz der Leitung mit 64 kbit/s anzupassen, wenn diese Durchsätze unter 64 kbit/s liegen.

6. Digitaler synchroner Übertrager nach Anspruch 5, dadurch gekennzeichnet, daß er außerdem sechste Mittel (T FOND) enthält, um die Kontrolle der Signalisierkodes und der Zustände der Anschlußkreise und Tasten (6A, 7A) zur Steuerung spezieller Schleifen und des Verbindungsauf- und abbaus zu gewährleisten, wobei die sechsten Mittel mit den fünften Mitteln (T FOND BV, T FOND HV) gekoppelt sind und sie bei der Erfassung einer Verbindungsaufbauinformation in den von ihnen kontrollierten Kodes und Zuständen steuern.

7. Digitaler synchroner Übertrager nach Anspruch 6, dadurch gekennzeichnet, daß die vierten Mittel zur Verarbeitung der Serienunterbrechungen (SER BV, SER HV) und die zweiten Mittel zur Verarbeitung der Timerunterbrechungen (HB BV, HB HV) für verschiedene Bereiche von vorbestimmten Durchsatzbereichen spezifisch sind und gemäß einer in den sechsten Mitteln (T FOND) verwirklichten Auswahloperation (59) ausgewählt werden.

8. Digitaler synchroner Übertrager nach Anspruch 7, dadurch gekennzeichnet, daß die vierten Mittel zur Verarbeitung der Serienunterbrechungen (SER BV), die für einen unteren Geschwindigkeitsbereich der Durchsätze spezifisch sind, einen ersten Serienunterbrechungszähler (DEC) mit einer Zählperiode M und einen zweiten Zähler aufweisen, der Timerunterbrechungen (G TIM) erzeugt, mit einem schnellen Takt (H) gekoppelt ist und eine Zählperiode N besitzt, wobei M die Mindestanzahl von Serienunterbrechungen ist, der P Timerunterbrechungen im wesentlichen mit der Periode N entsprechen, wobei diese vierten Mittel die Synchronisierperiode des Bittakts (HB) auf den Rahmentakt (HT) definieren und der erste Zähler die Erzeugung der P-ten Timerunterbrechung bei Erfassung der M-ten Serienunterbrechung kontrolliert.

9. Digitaler synchroner Übertrager nach Anspruch 7, dadurch gekennzeichnet, daß die vierten Mittel zur Verarbeitung der Serienunterbrechungen (SER HV), die für einen hohen Geschwindigkeitsbereich des genormten Datendurchsatzes spezifisch sind, für den die Serienunterbrechungsperiode einem ganzzahligen Wert von Timerunterbrechungen entspricht, einen Zähler enthalten und der die Timerunterbrechungen (G TIM) erzeugt, mit einem schnellen Takt (H) zum Zählen der Impulse des schnellen Takts gekoppelt ist und dessen Zählperiode bei jeder Serienunterbrechung auf eine definierten Wert (N48, N56, N64) gesetzt wird, der der Erzeugung der ganzen Zahl von Timerunterbrechungen in jeder Serienunterbrechungsperiode entspricht, wobei dieser Wert für seine Verlängerung durch die zweiten Mittel zur Verarbeitung der Timerunterbrechungen (HB HV) bei der Verarbeitung der vorletzten Timerunterbrechung jeder Serienunterbrechungsperiode verändert wird.