DE68926094T2

DE68926094T2 - Hochgeschwindigkeits-Verarbeitungssystem für Rechnergraphik

Info

Publication number: DE68926094T2
Application number: DE68926094T
Authority: DE
Inventors: David K Blair; Philip H Lucht; Scott K Pritchett; Leland K Putnam
Original assignee: BTS Broadcast Television Systems GmbH
Current assignee: Philips GmbH
Priority date: 1988-10-31
Filing date: 1989-10-30
Publication date: 1996-10-17
Anticipated expiration: 2009-10-31
Also published as: EP0367183A3; EP0367183A2; DE68926094D1; US5262965A; EP0367183B1

Description

Die Erfindung bezieht sich auf ein Hochgeschwindigkeits- Verarbeitungssystem für Rechnergraphiken, bestehend aus einem ersten in einer Richtung verlaufenden Ring von Verarbeitungs-Untersystemen, die über jeweilige Digitalprozessoren und Eingang-Ausgang-Anschlüsse zur Verbindung des ersten in einer Richtung verlaufenden Rings an einen externen Rechner verfügen.
Ein System dieser Art wurde im EP-A-0 236 762 enthüllt. Diese vorliegende Erfindung ist für die Hochgeschwindigkeits-Rechnergraphik-Bildberechnung bestimmt und weist eine Architektur auf, die auf zwei in einer Richtung verlaufenden Ringe basiert. Diese Referenz erreicht jedoch mit einem einzigen, mit Bedarfsschaltern zur Synchronisation zwischen den Prozessoren versehenen Ring mit Verarbeitungs- Untersystemen eine gesteigerte Leistung. Eines der Ziele der vorliegenden Erfindung ist es folglich u.a., die Ringarchitektur wie in Anspruch 1 dargelegt auf vorteilhaftere Art vorzunehmen.
Zahlreiche weitere vorteilhafte Aspekte werden in untergeordneten Ansprüchen dargelegt.

Technischer Hintergrund

Der Verwendung von Rechnergraphiken erfährt in allen Bereichen der modernen Gesellschaft ein schnelles Wachstum, einschließlich bei Anwendungen für Unterhaltung, Wissenschaft, Industrie und Militär. Da die Leistung und Verfügbarkeit digitaler Rechner steigt, steigt auch die Vielzahl spezifischer Anwendungen, die Rechnergraphiken verwenden. Der hier verwendete Ausdruck "Rechnergraphik" sollte in breitem Sinne alle Anwendungen beinhalten, in denen digitale Daten zur Schaffung visuell erkennbarer Bilder erzeugt oder bearbeitet werden. Rechnergraphiken können z.B. die Digitalisierung eines originalen, realen Bildes und die Veränderung oder Bearbeitung der erhaltenen digitalen Daten beinhalten, um ein generiertes, von dem originalen realen unterschiedliches Bild zu erzeugen. Es kann dagegen auch sein, daß das generierte und einem Anwender präsentierte Bild zuvor nur als Rechnermodell aus Daten bestand, die modelliert, animiert und wiedergegeben wurden, um die zuletzt generierten Bilder zu erzeugen.
Im allgemeinen, und insbesondere bei rechnermodellierten, animierten und wiedergegebenen Bildern übersteigt die Anzahl durchzuführender Berechnungen, um nur ein Bild einer hochaufgelösten Sequenz zu erzeugen, beiweitem die Kapazität der meisten verwendeten Rechner für allgemeine Zwecke, wie z.B. in einer Firmenniederlassung. Dazu ist es bei gewerblichen Anwendungen von Rechnergraphiken, und insbesondere im Unterhaltungs- und Massenmediengewerbe erforderlich, enge Zeitpläne und kurze Termine einzuhalten, was die sehr schnelle Erstellung komplexer Rechnergraphiksequenzen erforderlich macht. Die Einhaltung dieser engen Zeitpläne und kurzen Termine ist beim Streben nach kommerziellen Erfolg von grundlegender Bedeutung.
Für die Herstellung von Rechnersystemen, die Graphikbilder innerhalb akzeptabler Zeiträume aufbauen, stellen Lieferanten solcher Systeme hochspezialisierte Hardware her, die ausschließlich der Erzeugung von Rechnergraphiken dient. Unglücklicherweise ist die derart spezialisierte Hardware nicht kompatibel mit der Hardware anderer Hersteller oder nicht dazu in der Lage, die Systeme oder den Bildaufbau anderer Hersteller zu emulieren.
Dazu waren herkömmliche für die Verarbeitung von Rechnergraphiken bestimmte Systeme infiexibel und konnten bestimmten Anforderungen von Anwendern oder der gegebenen Aufgabe nicht angepaßt werden. Derartige Rechnergraphik- Hardware muß z.B. ein Viertel seiner Ressourcen fest für der Durchführung von Modellierungsaufgaben, die Hälfte seiner Ressourcen Animationsaufgaben und die restlichen Ressourcen Vervollständigungsaufgaben zuteilen. Es ist eindeutig, daß eine derartige Zuteilung von Systemressourcen oft nicht den Anwenderanforderungen entspricht. Dazu wird die spezifische Hardware in herkömmlich erhältlichen Systemen oft aufgrund technischer Fortschritte schon kurz nach dem Erscheinen obsolet.
Hinsichtlich der bei der herkömmlichen Technik befundenen Beeinträchtigungen und Nachteile würde ein technischer Vorteil darin bestehen, ein Rechnersystem bereitzustellen, das für die Erzeugung graphischer Bilder geeignet und konfigurierbar ist, um zu ermöglichen, die Hardware-Ressourcen falls erforderlich verschiedenen Aufgaben zuzuteilen. Ein weiterer technischer Fortschritt wäre die Bereitstellung eines Rechnergraphik-Bildverarbeitungssystems, das angepaßt werden könnte, um Videomformationen verschiedener Peripheriegeräte zu empfangen und an sie abzugeben und das die Aufgaben der Modellierung, Animation und Bildvervollständigung wirksam durchführen kann.
Ein weiterer technischer Fortschritt wäre die Bereitstellung eines Rechnergraphik-Bildverarbeitungssystems, das es ermöglicht, die gespeicherten oder berechneten Bilder schnell an verschiedene Bereiche innerhalb des Systems zuzuführen oder an externe Videogeräte zu übertragen. Auch wäre es ein technischer Fortschritt, ein Rechnergraphik-Bildverarbeitungssystem bereitzustellen, das ein genormtes digitales Videosignal zum Bewegen von Bilddaten innerhalb des Systems verwendet, wie dies bereits bei externen Videosystemen möglich ist. Auch wäre es ein technischer Fortschritt, ein Rechnergraphik-Bildverarbeitungssystem bereitzustellen, in dem die Anzahl der eingebauter Elemente erhöht werden kann, um wechselnden Anforderungen des Anwenders zu entsprechen.

ZIELE UND ZUSAMMENFASSENDE BESCHREIBUNG DER ERFINDUNG

Hinsichtlich des Vorganannten ist ein vorrangiges Ziel der Erfindung, ein Hochgeschwindigkeits-Bildverarbeitungssystem und eine Verarbeitungsmethode für Rechnergraphik bereitzustellen.
Ein anderes Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rechnergraphik-Bildverarbeitungssystems und einer Methode, das bzw. die wirksam Modellierungs-, Vervollständigungs- und Animationsaufgaben durchführen kann und es ermöglicht, die Hardware-Ressourcen variabel den verschiedenen Aufgaben zuzuteilen.
Ein weiteres Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rechnergraphik-Bildverarbeitungssystems und einer Methode, das bzw. die über einen Parallelweg zur Hochgeschwindigkeitsübertragung digital codierter Videobilder verfügt.
Und ein anderes Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rechnergraphik-Bildverarbeitungssystems und einer Methode, das bzw. die es ermöglicht, eine Vielzahl an Videoprozessoren synchron miteinander zu verbinden.
Und ein weiteres Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rechnergraphik-Bildverarbeitungssystems und einer Methode, das bzw. die Bilder erzeugt, die von anderen Rechnergraphik-Systemen erzeugte Bilder emulieren.
Die vorliegende Erfindung verwendet einen neuen Systemaufbau und eine Software-Anordnung zur Erfüllung der obengenannten Ziele, wie weiter unten kurz zusammengefaßt wird.
Das Rechnergraphik-Bildverarbeitungssystem der vorliegenden Erfindung verwendet Hardware-Strukturen, die hier als Prozessor-Ring (weiterhin P-Ring genannt) und Video-Ring (weiterhin V-Ring genannt) bezeichnet werden und eine Vielzahl an lokalen Anschlüssen, die direkt mindestens einen der Rechnerprozessoren oder Verarbeitungs-Untersysteme, die den Prozessor-Ring bilden, zu mindestens einem der Videoprozessoren verbinden, die den Videoring bilden. Unter Verwendung dieses Aufbaus können Daten schnell auf den P-Ring, den V-Ring und zwischen dem V-Ring und dem P-Ring übertragen werden.
Wichtig ist, daß der Aufbau des Prozessorrings diesen eng mit einer Vielzahl an leistungsstarken Verarbeitungs-Untersystemen verbindet. Der P-Ring ergibt durch die Verbindung mit dem V-Ring ein neues, flexibles und leistungsstarkes Rechnergraphik-Bildverarbeitungssystem.
Der neue Aufbau des Videorings enthält eine Vielzahl an Video- Prozessoren, die synchron in Echtzeit arbeiten, um digitale Videodaten schnell um den V-Ring zu befördern. Der Aufbau des V-Rings und des dazugehörenden Verfahrens steigert die Graphikbild-Verarbeitungsleistung des Verarbeitungs-Untersystems auf dem P-Ring durch die Bereitstellung einer speziell angepaßten Struktur zur Beförderung von großen Datenmengen in der Form von Videobildern von einer Stelle des Systems zur anderen. Die Verbindung in der vorliegenden Erfmdung von digitaler, auf dem P-Ring durchgeführten Berechnung mit digitaler, auf dem V-Ring durchgeführter Videoverarbeitung bildet ein System, das Rechnergraphikaufgaben besser als alle bisher erhältlichen Systeme durchführen kann.
Die hohe Leistung des P-Rings macht es besonders geeignet zur Durchführung von Rechnergraphik-Bildverarbeitungsaufgaben. Der Aufbau und die Software-Systeme des P-Rings ermöglichen es den Verarbeitungs-Untersystemen des P- Rings, als eines oder mehrere logische Geräte konfiguriert zu werden, die mit einer bestimmten Graphik-Berechnungsaufgabe betraut sind. Es können z.B. alle Verarbeitungs-Untersysteme mit einer einzigen Aufgabe betraut werden, z.B. der Modeffierung, der Animation oder der Vervollständigung.
Eine andere Möglichkeit ist die Unterteilung der Verarbeitungs- Untersysteme auf dem P-Ring in eine Vielzahl logischer Geräte, und jedem dieser logischen Geräte wird eine Rechnergraphik-Bildverarbeitungsaufgabe zugeteilt. Die Ring-Architektur des P-Rings ermöglicht die sehr schnelle Zuführung digitaler Informationen zu den Prozessoren.
Jeder der Prozessoren oder Verarbeitungs-Untersysteme auf dem P-Ring arbeitet asynchron zu den anderen Prozessoren auf dem Ring. Wenn also ein Prozessor seine Aufgabe beendet hat, kann er die Ergebnisse seiner Arbeit dem P-Ring zuführen und weitere Instruktionen und Daten erhalten, ohne zu warten, bis ein anderer Prozessor seine derzeitige Aufgabe erfüllt hat.
Vollständige Informationen in bezug auf den P-Ring können in dem europäischen Patent mit dem Titel "High Speed Digital Computing System" gefunden werden, das hier als europäische Patentanmeldung Nr. EP-A4-0 367 182 bezeichnet wird.
Im Gegensatz zum P-Ring hat der V-Ring die Aufgabe, synchron Zeilen und Bilder digitaler Videosignale zu Videofrequenzen und in digitalem Videoformat zwischen den Prozessoren zu befördern. Wie bereits bemerkt benötigen digitale Videosignale die Verarbeitung großer Datenmengen, besonders wenn zur Bildung einer animierten Sequenz eine Vielzahl an Bildern verarbeitet werden muß.
Um derart große Datenbeträge zu verarbeiten werden die digitalen Videosignale vom ersten Video-Prozessor des V-Rings synchron in Echtzeit zum letzten Video-Prozessor geleitet, was es ermöglicht, digital übertragene Videobilder einer externen Quelle, wie einem Video-Kassetten- oder Discrecorder, einem oder mehreren Video-Prozessoren des V-Rings zuzuführen. Da Daten auf dem V-Ring nur in einer Richtung, z.B. "stromabwärts" oder "stromaufwärts" fließen können, wird der Datenfluß bewirkt, indem die Daten durch den letzten unterstromigen Prozessor geleitet, zeilenweise in einem Zeilenspeicher gespeichert und dann die gespeicherten Daten in den Video-Signalzug des ersten Prozessors rückgeführt werden. So wird ein Ring gebildet, von dem aus digitale Videosignale in Echtzeit befördert werden können.
Bei der Beförderung von Daten stromabwärts wird ein digitales, für ein gesamtes Bild stehendes Videosignal in der Zeit über den V-Ring befördert, die zur Vollendung eines Videobilds erforderlich ist. Bei der Beförderung von Daten stromaufwärts wird ein digitales, für ein gesamtes Bild stehendes Videosignal in der Zeit über den V-Ring befördert, die zur Vollendung von zwei Videobildern oder zwei "Bildzeiten" erforderlich ist. Bildzeit bedeutet hier, daß wenn der Ausgang eines Video- Prozessors auf dem Monitor betrachtet werden wurde, ein normales Videobild erscheinen würde, ungeachtet dessen, ob die verwendete Videonorm NTSC, PAL oder eine andere Norm ist.
Die zusätzliche Bildzeit ist erforderlich, da jede Zeile eines Videosignals mit einer "Zeilenzeit" in den Zeilenspeicher befördert wird und dann die Inhalte des Zeilenspeichers in einer erneuten Zeilenzeit zum nächsten Video-Prozessor befördert werden. Es sind also insgesamt zwei Zeilenzeiträume und insgesamt zwei Bildzeiträume erforderlich, um jeweils eine Zeile und ein Bild stromaufwärts auf dem Videoring zu befördern.
Die Video-Prozessoren können aus digitalen Bildpuffern bestehen, die verwendet werden, um nur ein digitales Videobild zu speichern. Eine andere Möglichkeit ist, daß der Video-Prozessor aus aktiven Verarbeitungsvorrichtungen bestehen kann, wie Vorrichtungen, die für digitale Filterung, digitale Videoeffekte, Raster-Verarbeitung und andere digitale "Echtzeit"-Videovorrichtungen verwendet werden. Die digitalen Videosignale werden auf dem V-Ring stromabwärts in "digitalen Videosignalfolgen" geleitet, die aus Steuerdaten und den die Daten für das Videobild enthaltenden Pixeldaten enthalten.
Eine V-Ring-Steuerung ist Teil des Videorings und eine Vorrichtung mit der Funktion, Videobilder auf dem V-Ring einzufügen und zu entfernen. Die V-Ring- Steuerung ist dazu eine Vorrichtung mit der Funktion, Steuerbefehle zu erzeugen, die auf dem Videoring zu den Video-Prozessoren geleitet werden. Die V-Ring-Steuerung und die Video-Prozessoren erhalten die Steuerbefehle direkt von einem Verarbeitungs- Untersystem auf dem P-Ring über ihre jeweiligen Anschlüsse.
Durch die Verbindung des P-Rings und des Videorings zu einem Rechnergraphik-Bildverarbeitungssystem mit einer Vielzahl an lokalen Kommunikationswegen zwischen dem P-Ring und dem Videoring wird es den Verarbeitungsprozessoren und den Video-Prozessoren ermöglicht, schnell und zuverlässig Daten auszutauschen. Wie bereits erwähnt kann durch die Ermöglichung schnellen Informationsaustauschs höchste Leistung des Komponente- Verarbeitungsaufbaus auf dem P-Ring erreicht werden. Dazu ist der beschriebene Aufbau konfigurierbar, d.h., daß der Hardware durch dementsprechende Programmierung von verschiedenen Graphik-Bildverarbeitungsaufgaben eine beliebige Verarbeitungsaufgabe zugeteilt werden kann.
Bei der Arbeit steuert der Anwender von einer von vermutlich vielen Arbeitsstationen die Arbeitsgestaltung der vorliegenden Eifindung. Ein Anwender kann z.B. Modellobjekte aus breiten Speicherbereichen aufrufen, und die Aufgabe der Änderung, Animation und Vervollständigung der Modelle kann auf die Verarbeitungs- Untersysteme auf dem P-Ring aufgeteilt werden. Da jeder der Video-Prozessoren auf dem Videoring über seinen lokalen Anschluß an ein Verarbeitungs-Untersystem angeschlossen ist, ist die Verwendung aller Kombinationen zwischen Verarbeitungs- Untersystemen und Video-Prozessoren als Modellierungs-Arbeitsstation, Vervollständigungs-Arbeitsstation und für alle anderen Aufgaben möglich.
Bei einer derartigen Anordnung können ein oder mehrere Verarbeitungs- Untersysteme verarbeitungsintensive Aufgaben übernehmen, wobei der Anwender die Ergebnisse über das Videosignal des Video-Prozessors überwacht. Auf diese Art arbeiten die Komponente auf dem Videoring als Schnittstelle für die digitale Hochgeschwindigkeits-Komponenteverarbeitung auf dem P-Ring mit der Videobild- Komponenteverarbeitung auf dem Videoring. Der Videoring befördert die unter der Anleitung des Anwenders erstellten oder bearbeiteten Videobilder zu Bereichen innerhalb des Systems oder zu einer externen Videovorrichtung wie einem Video- Kassettenrecorder. Die Durchführungsformen der Erfindung sind nicht an einen bestimmten Algorithmus gebunden und können daher von anderen Hardware- oder Software-Schemen erzeugte Graphikbilder emulieren. Dazu können die Durchführungsformen der Erfindung leichter Schnittstellen zu anderen (Digitalverarbeitungs- und Video-)Systemen aufweisen und schnell an Software- und Hardware-Änderungen angepaßt werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

In der folgenden Beschreibung und den begleitenden Zeichnungen wurden viele Abbildungen in zwei Teile aufgeteilt, um sie deutlicher zu gestalten. Bei Abbildungen, die in zwei Teile aufgeteilt wurden und die Bezeichnung "-N" als Zusatz zur Abbildungsnummer aufweisen, bedeutet "N" den Teil, in den die Abbildung aufgeteilt wurde. In dem in Abbildung 1C dargestellten Hochleistungs-Blockschaltplan z.B. wurde die Abbildung in zwei als "Abb. 1C-1" und "Abb. 1C-2" bezeichnete Teile aufgeteilt. Abbildungen, die in zwei Teile aufgeteilt wurden, können insgesamt betrachtet werden, indem der erste Teil links und der zweite Teil rechts aneinandergelegt wird. Dazu bezeichnen die numerierten Einrahmungen Verbindungen zwischen verschiedenen Teilen derselben Abbildung.
In der folgenden Beschreibung sowie in den Glossaren, Tabellen und Zeichnungen bedeuten die Zeichen "!" oder "*" in Verbindung mit dem mnemonischen Namen eines Signals immer die "NICHT"-Bedingung eines Signals.
Um ein besseres Verständnis der Art zu gewähren, auf die wie die weiter oben aufgeführten die Vorteile und Ziele der Erfindung erhalten werden, wird eine detailliertere Beschreibung der Erfindung in bezug auf bevorzugte Durchführungsformen gegeben, die in den im Anhang beigefügten Zeichnungen abgebildet sind, von denen:
Abbildung 1A einen Blockschaltplan des Aufbaus einer bevorzugten Durchführungsform darstellt;
die Abbildungen 1B-1 und 1B-2 einen Blockschaltplan der vorliegenden Erfindung mit dem Aufbau von Abbildung 1A darstellen, konfiguriert, um eine bestimmte Rechnergraphikverarbeitung durchzuführen;
die Abbildungen 1C-1 und 1C-2 einen Blockschaltplan laut Abbildung 1B, doch mit einer unterschiedlichen Konfiguration darstellen, um andere Rechnergraphik- Bildverarbeitungen durchzuführen;
Abbildung 2A einen Blockschaltplan mit den hauptsächlichen Funktionsstrukturen der Videoring-Steuerung von Abbildung 1A darstellt;
Abbildung 2B einen Blockschaltplan mit den hauptsächlichen Funktionsstrukturen des in Abbildung 1A dargestellten Video-Prozessors (Bild- Pufferspeicher) darstellt;
die Abbildungen 3-1 und 3-2 ein Hochleistungs-Blockschaltplan eines Rechnergraphik-Bildverarbeitungssystems mit dementsprechenden Peripherievorrichtungen darstellen;
Abbildung 4 einen Blockschaltplan der Anordnung eines Sofiware- Anwendungsprogramms zur Verwendung in den hier vorgezogenen Durchführungsformen darstellt;
Abbildung 5 einen Blockschaltplan der Anordnung eines Software- Anwendungsprogramms darstellt, das für die Vervollständigung von Rechnerbildern nach den hier vorgezogenen Durchführungsformen geeignet ist;
Abbildung 6 einen Blockschaltplan der in Abbildung 5 abgebildeten Bildkachel-Prozessoren darstellt;
die Abbildungen 7-1 und 7-2 einen Blockschaltplan einer charakteristischen Durchführungsform der in Abbildung 2A abgebildeten Videoring- Steuerung darstellen;
die Abbildungen 8A-8I die Anordnung der in der hier vorgezogenen Durchführungsform des Videorings vorhandenen Videosignale und Steuerungen darstellen;
die Abbildungen 9A-9D Hocmeistungs-Blockschaltpläne darstellen, auf denen die von den Videosignalen durch die Strukturen der in Abbildung 7 dargestellten Videoring-Steuerung abgebildet sind;
die Abbildungen 10A-1 und 10A-2 einen Blockschaltplan mit der Struktur des Sammelsteuerbefems der in Abbildung 7 abgebildeten Videoring-Steuerung darstellen;
Abbildung 10B einen Lageschaltplan des in Abbildung 10A dargestellten Geräts zur Bestimmung des Steuerbefehlstapels darstellt;
die Abbildungen 11A-1 und 11A-2 einen Blockschaltplan der Struktur des in Abbildung 7 dargestellten Zeilenspeicherblocks darstellen;
die Abbildungen 11B-11C einen I-ageschaltplan des Geräts zur jeweihgen Bestimmung der in Abbildung 11A dargestellten ZE und des Geräts zur Bestimmung der Zeilenspeicherung darstellen;
die Abbildungen 12A einen Blockschaltplan der in Abbildung 7 dargestellten Struktur des Videoring-Eingangs darstellen;
Abbildung 12B einen Blockschaltplan der in Abbildung 12A dargestellten Struktur des Steuerprozessors darstellt;
Abbildung 13 einen Blockschaltplan der in Abbildung 7 dargestellten Anordnung des Ring-Ausgangs darstellt;
Abbildung 14 einen Blockschaltplan der in Abbildung 7 dargestellten Struktur des Matrixmoduls darstellt;
Abbildung 15 einen Blockschaltplan der in Abbildung 2B dargestellten Durchführungsform des Bild-Pufferspeichers darstellt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN DURCHFÜHRUNGSFORM

A. Allgemeine Übersicht über das in den Systemen und Methoden der vorliegenden Erfindung vorhandene grundlegende Konzept der Erfindung: Abbildungen 1A, 1B und 1C.

Hiernach werden gleiche Strukturen mit denselben Referenznummern versehen. Diese Beschreibung steht nur für mögliche Durchführungsformen der Erfindung und hat nicht zum Ziel, den in den Ansprüchen definierten Anwendungsbereich der Erfindung zu begrenzen.
Abbildung 1A stellt einen Blockschaltplan des Aufbaus einer bevorzugten Durchführungsform der Erfindung dar. Die Darstellung ist stark vereinfacht, um eine eindeutige Beschreibung zu ermöglichen.
Wie in Abbildung 1A ersichtlich, enthält die Durchführungsform einen (hier als P-Ring bezeichneten) Prozessorring 12 mit einer Vielzahl an Verarbeitungs- Untersystemen 20A-20B und einer P-Ring-Steuerung 18. Jedes Verart)eitungs- Untersystem 20A-20B kann über einen einzigen Mikroprozessor oder über ein leistungsstärkeres digitales Verarbeitungssystem verfügen.
Jedes Verarbeitungs-Untersystem und die P-Ring-Steuerung können auf einer in einem Gehäuse montierten individuellen Schaltplatte vorgesehen werden, die mit Anschlüssen an der Rückwandplatine verbunden werden.
Die Komponente des P-Rings sind über ein Ethernet- (NFS-)Kommunikationsnetzwerk 16 mit einem externen Rechner 10 verbunden. Dieses Netzwerk 16 wird zur Übertragung relativ kleiner Datenmengen verwendet. Es können andere Methoden zur Herstellung der Kommunikation zwischen dem externen Rechner 10 und dem P-Ring 12 vorgesehen werden. So wird die Vielseitigkeit der Durchführungsform erhöht.
In Abbildung 1A werden die Anschlüsse 24 I/O der P-Ring-Steuerung mit einem Zeitimpuls-Eingang wie für einen SMPTE-Zeitimpulsgeber und einem Anschluß zur Gerätesteuerung gezeigt, der die Steuerung des Zusammenwirkens mit anderen Geräten wie Video-Aufnahmevorrichtungen auch während der Arbeit ermöglicht. Diese Vorrichtungen ermöglichen den Datenaustausch un die Steuerung mit "externen" peripheren Rechnem und Videovorrichtungen.
Der P-Ring enthält eine Vielzahl an in den Veraabeitungs-Untersystemen 20A-20B enthaltenen digitalen Prozessoren. Die Verarbeitungs-Untersysteme 20A-20B sind eng mit den zwischen allen Verarbeitungs-Untersystemen vorhandenen Kommunikationswegen 22A-22C verbunden. Jeder Kommunikationsweg zwischen den Verarbeitungs-Untersystemen ist ein paralleler Hochgeschwindigkeits-Datenweg.
In Abbildung 1A sind auch die Komponente dargestellt, die in dem mit Klammer 14 gekennzeichneten Videoring enthalten sind. Der Videoring 14 enthält eine Videoring-Steuerung 26 und eine Vielzahl an Video-Prozessoren 28A-28B und die dazwischenliegenden Kommunikationswege 30A-30C. Es ist vorteilhaft, daß die Videoring-Steuerung 26 und die Video-Prozessoren 28A-28B zum Einbau in ein Gehäuse und den Anschluß an die entsprechenden Anscmüsse der Rückwandplatine jeweils an ihren individuellen Schaltplatten vorgesehen sind.
Die Videoring-Steuerung 26 kann die Eingänge und Ausgänge der komponenten digitalen und analogen Videosignale mit Peripherievorrichtungen wie bei 32 dargestellt übertragen. Die Videoring-Steuerung 26 dient dem Ein- und Ausgang von Videosignalen zwischen den verschiedenen externen Peripherie-Videovorrichtungen und dem Videoring 14. Sie dient auch der Eingabe eines Videosignals in den Videoring 14.
Der Videoring 14 ist besonders für die Hochgeschwindigkeitsübertragung großer Datenmengen in einem digitalen Videosignalformat geeignet, die einen dort vorgesehenen P-Ring normalerweise überlasten wurden. Der Videoring wird folglich verwendet, um großvolumige Datenblöcke zwischen den Verarbeitungs-Untersystemen auf dem P-Ring hin- und herzubefördern.
Die Kommunikationswege 30A-30C zwischen jedem Video-Prozessor 28A-28B auf dem Videoring 14 und der Videoring-Steuerung 26 sind parallele Kommunikationswege, die Hochgeschwindigkeitsübertragung von Daten von einem Bereich auf dem Videoring 14 zu einem anderen Bereich auf dem Videoring 14 ermöglichen. Um hohe Datenübertragungsfrequenzen zur erreichen, ist die Arbeit auf dem Videoring synchron und in Echtzeit. Das bedeutet, daß die Videosignale über einen Video-Prozessor stromabwärts zu einem angrenzenden Video-Prozessor in Echtzeit und schrittweise mit einem an allen Bereichen auf dem Videoring 14 abgegebenen Zeitimpuls übertragen werden.
Wichtig ist, daß der P-Ring 12 und der Videoring 14 erweiterbar sind. Denn die Struktur des P-Rings 12 und des Videorings 14 ermöglichen es, eine große Anzahl von Verarbeitungs-Untersystemen 20A-20B oder Video-Prozessoren 28A-28B jeweils zum P-Ring oder dem Videoring hinzuzufügen.
Es ist wichtig, daß wie in Abbildung 1A gezeigt eine Vielzahl lokaler Anschlüsse 34A-34C vorgesehen sind, die das Verarbeitungs-Untersystem 20A-20B auf dem P-Ring 12 mit den Vorrichtungen auf dem Videoring 14 verbinden. Diese lokalen Anschlüsse oder lokale Kommunikationswege 34A-34C sind, ähnlich wie die parallelen, den Videoring 14 und den P-Ring 12 bildenden Kommunikationswege Anschlüsse mit vielen parallelen Daten- oder Adressierleitungen. So können über die lokalen Anschlüsse 34A-34C digitale Videosignale, die sich auf dem Videoring 14 bewegen, von allen Verarbeitungs-Untersystemen 20A-20B auf dem P-Ring 12 aufgenommen und die von den Verarbeitungs-Untersystemen 20A-20B verarbeiteten Rechnergraphikbilder zu einem beliebigen der Video-Prozessoren 28A-28B übertragen werden.
Es ist wichtig, daß der hier verwendete Ausdruck Videoprozessoren für eine beliebige Anzahl Videovorrichtungen steht, die Videosignale in Echtzeit verarbeiten. Ein sogenannter "Videoprozessor" z.B. soll hier einen Bildpufferspeicher enthalten, dessen Hauptfünktion vor allem in der Speicherung digitaler Videosignale und deren Abruf auf Befehl besteht, sowie zahreiche digitale Videoeffekt-Vorrichtungen, die dazu fähig sind, komplexe Verarbeitungen digitaler Videobilder in Echtzeit vorzunehmen.
Wie bereits gesagt arbeitet der Videoring, um schnell große, in den Videosignalen enthaltene Datenmengen transportieren zu können, synchron und, wie hier bezeichnet, in "Bildzeit". Mit anderen Worten durchläuft bei der Verarbeitung eines NTSC-Videosignals der einem Videlobild entsprechende Wert in einer dreißigstel Sekunde durch jeden Video-Prozessor 28A-28B. Genauso durchläuft bei der Verarbeitung eines PAL-Videosignals der einem Videlobild entsprechende Wert in einer fünfundzwanzigstel Sekunde durch einen Bildpufferspeicher. Es ist wichtig, wie später erklärt wird, daß die Video-Prozessoren 28A-28B auf dem Videoring 14 entweder im Genlock-Betrieb zu einem internen Zeitimpulssignal oder zu einem dem Videoring 14 eigenen Ring-Zeitimpulssignal arbeiten. Die Bedeutung dieser jeweiligen Zeitimpulssignale wird etwas weiter unten detaillierter beschrieben.
Um Durchführungsformen zu ermöglichen, die wirkungsvoll für eine Vielzahl an Rechnergraphik-Verarbeitungsaufgaben eingesetzt werden können, können die Durchführungsformen der vorliegenden Erfindung zu einem oder mehreren logischen Geräten konfiguriert werden, denen jeweils eine bestimmte Aufgabe zugeteilt wird. Die Abbildungen 1B und 1C stellen verschiedene Konfigurationen von Durchführungsformen der vorliegenden Erfindung dar.
Abbildung 1B zeigt die Darstellung einer Durchführungsform der vorliegenden Erfindung mit einer P-Ring-Steuerung 18 und sieben Verarbeitungs- Untersystemen 20A-20G zur Bildung eines P-Rings 12, jeweils mit parallelen Kommunikationswegen 22A-22H verbunden. Auch die Durchführungsform von Abbildung 1B enthält eine Videoring-Steuerung 26 und fünf Video-Prozessoren (Bildpufferspeicher) 28A-28E. Jeder Video-Prozessor 28A-28E hat einen parallelen Kommunikationsweg 30A-30C zu einem angrenzenden Video-Prozessor 28A-28E zur Bildung des Videorings 14.
Zu jedem Video-Prozessor 28A-28E ist eine Arbeitsstation 38A-38E mit einem Videomonitor 40A-40E verbunden. Jede Arbeitsstation 38A-38E steht mit einer seriellen Steuerleitung 42A-42E mit einem Verarbeitungs-Untersystem 20A-20G in Verbindung. Die Anwender jeder Arbeitsstation 38A-38E können die Komponenten auf dem P-Ring 12 und dem Videoring 14 steuern, um Daten zu verarbeiten und zu verschieben und die Ergebnisse auf den Videomonitoren 40A-40E zu beobachten.
Die in Abbildung 1B dargestellte Durchführungsform ist mit vier logischen Geräten konfiguriert. Jedes logische Gerät führt eine bestimmte Rechnergraphik-Verarbeitungsaufgabe aus. In der Einrahmung 44 sind ein Verarbeitungs-Untersystem 20A, ein Video-Prozessor 28A und eine Arbeitsstation 38A für die Durchführung einer Graphikbildaufgabe zu einem logischen Gerät zusammengestellt. Diese Graphikbildaufgaben können eine "Paint"-Aufgabe beinhalten. In anderen Worten gibt ein Anwender an der Arbeitsstation 38A den Befehl ein, das verarbeitete Bild mit Farbe zu füllen.
Die Verbindung eines in der Einrahmung 44 dargestellten Verarbeitungs- Untersystems 20A, eines Video-Prozessors 28A und einer Arbeitsstation 38A kann zur Vereinfachung als "Anwenderscheibe" bezeichnet werden. Jede Anwenderscheibe enthält die erforderlichen Komponente, um einem Anwender die Verarbeitung einiger Aspekte eines Graphikbilds und die Ansicht oder die Speicherung der Ergebnisse zu ermöglichen. Im Gegensatz zu einer "Anwenderscheibe" ist eine "Rechnerscheibe" ausschließlich ein Verarbeitungs-Untersystem, das im allgemeinen in Verbindung mit anderen Verarbeitungs-Untersystemen für verarbeitungsintensive Aufgaben wie die Vervollständigung und Filterung von Bildern, die Verarbeitung von Bildausschnitten mit geometrischen Objekten, die Zusammenstellung von Bildschichten, der Analyse und der Änderung von Daten usw. verwendet wird.
Eine andere Anwenderscheibe der in Einrahmung 46 der Abbildung 1B dargestellten Durchführungsform ist z.B. ein lokales Gerät, programmiert, um die Aufgabe der Bildmodellierung durchzuführen. Dazu sind, wie in dem mit 48 bezeichneten Block dargestellt, zwei Verarbeitungs-Untersysteme 20C-20D, ein Video- Prozessor 28C und eine Arbeitsstation 38C als logisches Gerät konfiguriert, um eine Aufgabe wie die Animation durchzuführen. Und weiterhin sind, wie in Block 40 dargestellt, drei Verarbeitungs-Untersysteme 20E-20F, ein Video-Prozessor 28E und eine Anwender-Arbeitsstation 38E als logisches Gerät konfiguriert, um eine Aufgabe wie die Vervollständigung von Graphikbildern durchzuführen.
Folglich sind die Strukturen des P-Ring 12 und des Videoring 14 nicht einer bestimmten Funktion zugeteilt, sondern können wie unterschiedliche logische Geräte konfiguriert werden, um die Graphikbild-Verarbeitungsaufgaben direkt auszuführen. Wichtig ist, daß einige Verarbeitungsaufgaben wie die Vervollständigung komplexer Bilder mehr verarbeitungsintensiv sind als andere Aufgaben. Somit kann, wie im Rahmen 50 der Abbildung 1B dargestellt, die Aufgabe der Vervollständigung eines Graphikbilds drei Verarbeitungs-Untersystemen 20E-20G mit zusätzlich bereitgestelltem Video-Prozessor 28E sowie einer Arbeitsstation 38E zugeteilt werden, um es dem Anwender zu ermöglichen, den Vervollständigungsvorgang zu steuern.
Die Konfigurierbarkeit und vielseitige Verwendungsmöglichkeit der in Abbildung 1B dargestellten Durchführungsform wird mit der Konfiguration der in Abbildung 1C dargestellten Durchführungsform weiter verdeutlicht. Bei der in Abbildung 1C dargestellten Durchführungsform wurden, wie in der Einrahmung mit der Nummer 52 dargestellt, alle sieben Verarbeitungs-Untersysteme 20A-20G zu einem logischen Gerät mit der Aufgabenzuteilung zusammengestellt, Graphikbilder zu vervollständigen. Diese Vielseitigkeit ermöglicht es für die Durchführungsformen der vorliegenden Erfindung, äußerst kostenwirksam für Graphikbild-Verarbeitungsaufgaben verwendet zu werden. Wenn z.B. eine bestimmte Zuteilung komplexe Modellierung und Vervollständigung erfordert, die Animation jedoch relativ einfach ist, wird eine Durchführungsform der vorliegenden Erfindung zuerst als großes Modellierungsgerät und dann als große Vervollständigungsvorrichtung konfiguriert.
Die Durchführungsformen der vorliegenden Erfindung können eine kosteneffektive Verwendung bieten. Einem einzelnen Anwender kann z.B. die Durchführung komplexer Vervollständigungsaufgaben über Nacht zugeteilt werden. Während der normalen Geschäftszeiten kann die Durchführungsform in verschiedene logische Geräte aufgeteilt werden, um weniger komplexe Aufgaben durchzuführen, die von einem jeweiligen Anwender von einer Arbeitsstation aus gesteuert werden.
Es folgt eine detailliertere Beschreibung der Anordnung des Videorings, die Struktur des P-Rings wird in der weiter oben genannten europäischen Patentanmeldung beschrieben. B. Allgemeine Beschreibung der Komponente auf dem Videoring: Abbildungen 2A und 2B.
Der Videoring ermöglicht die Übermittlung digitaler Videosignale an unter- und oberstromig gelegene Video-Prozessoren in Echtzeit sowie den Erhalt von Daten vom P-Ring und die Übermittlung von Daten an ihn. Der Videoring ergänzt somit den P-Ring.
Um die beschriebenen Durchführungsform mit größtmöglicher Kompatibilität und vielseitiger Verwendungsmöglichkeit zu versehen, haben die Daten auf dem Videoring die Form eines genormten parallelen digitalen Videosignals. In der beschriebenen Durchführungsform ist das parallele digitale Videosignal kompatibel mit der CCIR-Empfehlung 601, weist ein Farbsignal-Leuchtdichtenverhältnis von 4:4:4:4 und einen Schlüsselkanal auf. Dieses Format erleichtert die Einfügung externer Videovorrichtungen in die vorliegende Erfindung beträchtlich.
Die Hauptkomponente des Videorings sind die Videoring-Steuerung und eine Vielzahl an Video-Prozessoren und Bildpufferspeicher, die für die Übertragung von Daten zwischen den Verarbeitungs-Untersystemen und dem Videoring und deren Konvertierung in digitale Videosignale vorgesehen sind. Das digitale Videosignal kann vom Anwender betrachtet werden, um den Videoring verschoben oder aus dem Videoring auf eine externe Videovorrichtung gebracht werden. Die Videoring-Steuerung dient außer der Betriebssteuerung des Video-Prozessors auf dem Videoring als Vorrichtung für die Einfügung eines Videosignals auf dem Videoring und als Vorrichtung für die Entnahme eines Videlobilds, das sich auf dem Videoring befindet.
Abbildung 2A zeigt Blockschaltplan mit den hauptsächlichen Funktionsblöcken der Videoring-Steuerung. Es wird angenommen, daß bei der hier verwendeten Definition die V-Ring-Steuerung als ein Video-Prozessor eines spezifischen Typs betrachtet werden kann. Ähnlich zeigt Abbildung 2B einen Blockschaltplan mit den hauptsächlichen Funktionsblöcken des in der vorliegend vorgezogenen Durchführungsform verwendeten Bildpufferspeichers und die von dem Bildpufferspeicher durchgeführten Hochleistungsfunktionen.
Wie in Abbildung 2A dargestellt ist die V-Ring-Steuerung mit dem lokalen Anschluß 140, dem V-Ring-Paralleleingang 130 und dem V-Ring- Parallelausgang 156 verbunden. Die lokale Anschlußverbindung 140 bildet einen direkten Weg zur Datenübertragung zwischen der V-Ring-Steuerung und der P-Ring- Steuerung, wie in Abbildung 1A gezeigt.
Der paralele V-Ring-Eingang 130 und der paallele V-Ring-Ausgang 156 sind jeweils zweiunddreißig Bits-I-eiter, die insgesamt vier Bytes für Pixeldaten zusätzlich zu einer Steuerbit-Zeile und einer (nicht ausdrücklich in den Abbildungen 2A und 2B dargestellten) horizontalen Synchronisierimpulszeile bereitstellen. Die vier Pixeldatenbytes des V-Rings werden A, B, C und D bezeichnet und enthalten die vier Komponente (R, G, B und K) eines parallelen digitalen Videosignals CCIR 601. Das parallele digitale Videosignal kann unverändert über die V-Ring-Steuerung zum parallelen V-Ring-Ausgang 156 geleitet oder es kann auf gewisse Weise verändert werden.
Es ist vorzuziehen, daß die auf dem V-Ring vorhandenen Videosignale die Form eines parallelen digitalen Videosignals aufweisen, das mit der CCIR-Empfehlung 601 oder der dementsprechenden der Vereinigten Staaten RP-125 kompatibel ist. Es liegt jedoch innerhalb des Anwendungsbereichs der Erfindung, ein digitales Video- Signalgemisch zu verwenden. Ja es wird sogar vorausgesetzt, auf dem V-Ring ein nichtgenormtes oder patentiertes Videosignal-Codierschema zu verwenden.
Die in Abbildung 2A dargestellte Durchführungsform verfügt über zwei Videosignal-Eingänge 132 und 136 und einen Videosignal-Ausgang 154. Der analoge Ausgang 132 ist mit einem analogen Eingangsmodus 134 verbunden, das die erforderlichen Komponente zur Erzeugung des parallelen digitalen Videosignals verfügt und das parallele digitale Videosignal in der richtigen Sequenz auf den V-Ring bringt.
Ähnlich ist der CDV-Eingang (paralleles digitales Video) 136 mit dem CDV-Eingangsmodul 138 verbunden, das über die erforderlichen Komponente verfügt, um ein paralleles digitales Videosignal richtig auf den V-Ring zu bringen. Es ist zu beachten, daß das analoge Eingangsmodul 134 und das CDV-Eingangsmodul beide als Vorrichtung für die Einfügung eines Videosignals auf den V-Ring arbeiten. Diese Funktion kann jedoch auch von anderen oder zusätzlichen Komponenten durchgeführt werden. Das analoge Eingangsmodul kann der Funktion einer Vorrichtung zur Erzeugung eines parallelen digitalen Videosignals dienen, das für die Einfügung auf den V-Ring geeignet ist. Es können jedoch auch andere Strukturen diese Funktion erfüllen.
Der CDV-Ausgang 154 erhält das Videosignal vom CDV-Ausgangsmodul 152. Das CDV-Ausgangsmodul 152 enthält die erforderlichen Komponente zur Entnahme eines parallelen digitales Videosignals vom V-Ring, um es über den Ausgang zu einer externen Videovorrichtung zu leiten. Das CDV-Ausgangsmodul 152 weist eine Struktur auf, die der Funktion von Vorrichtungen für die Abgabe eines auf dem V-Ring- Eingang 130 erhaltenen Videosignals dient. Es ist zu beachten, daß zwischen die Anschlüsse des analogen Eingangs 132, des CDV-Eingangs 138 und des CDV-Ausgangs 154 jeweils verschiedene marktübliche Videovorrichtungen zwischengeschaltet werden können.
Das Matrix-Modul 144 bildet einen Teil des V-Rings und konvertiert ein paralleles digitales Videosignal eines Formats in ein entsprechendes paralleles digitales Videosignal eines anderen Formats, z.B. RGB-Format oder CRYCB-Format. Der Pseudo-CDV-Multiplexer (Pseudo-CDV-MUX) 148 erzeugt pseudo-parallele digitale Videosignale und bringt diese in den richtigen Bytes auf den V-Ring.
Der in Abbildung 2A dargestellte Taktgeber 146 erzeugt Synchronisierungssignale, die für die richtige Funktion des V-Rings und der damit verbundenen Komponente erforderlich sind. Der Taktgeber 146 synchronisiert die Video-Prozessoren auf dem V-Ring. Es werden, obwohl nicht in Abbildung 2A dargestellt, zahlreiche andere Zeit- und Synchronisierungssignale an die Komponente des V-Rings vergeben.
Daten können in einer Richtung um den V-Ring kreisen. Um den Transport eines Videosignals zu einer oberstromig auf dem V-Ring vorgesehenen Stelle zu erleichtern, ist der Zeilenspeicher 142 mit einer Vorrichtung zur Speicherung eines Videosignals versehen.
Die beschriebenen Durchführungsformen auf dem V-Ring organisieren und verarbeiten Videosignale in längen, die denen von Video-Abtastzeilen entsprechen. Wenn also ein Videosignal von einem Bildpufferspeicher zu einem oberstromigen Bildpufferspeicher geleitet werden soll, wird das Videosignal zuerst zeilenweise stromabwärts zur V-Ring-Steuerung geleitet und die Zeilen in den Zeilenspeicher 142 gebracht. Nach der Einbringung in den Zeilenspeicher 142 müssen die Zeilen des Videosignals warten, bis sie an der Reihe sind, um als Videosignalfolge mit entsprechenden, von der V-Ring-Steuerung vergebenen Befehls- und Steuersignalen richtig auf den V-Ring gebracht zu werden. Der Zeilenspeicher 142 ermöglicht somit ein neues Verfahren, um einen effektiven Transfer von Videosignalen an oberstromige Video-Prozessoren auf dem V-Ring zu ermöglichen.
In Abbildung 2A ist zusätzlich der Steuerbefehlstapel 150 dargestellt. Der Steuerbefehlstapel 150 arbeitet wie eine Vorrichtung zur Erzeugung von Befehlen für den V-Ring. Der Steuerbefehistapel 150 fügt in den Befehlsteil der Videosignalfolge die richtigen Befehl- und Adressierbits ein, damit die unterstromigen Bildpufferspeicher die gewunschten Vorgänge durchführen. Auf diese Art ist die V-Ring-Steuerung dazu in der Lage, den Vorgang jedes Bildpufferspeichers oder Video-Prozessors zu steuern. Es ist zu beachten, daß alle die hier beschriebenen Strukturen, die Pixeldaten auf den V-Ring bringen können, in Verbindung mit dem Steuerbefehlstapel wie eine Vorrichtung zur Erzeugung einer Videosignalfolge arbeiten, die einen Steuerteil und einen Pixeldatenteil enthält. Mehr Informationen in bezug auf die Merkmale einer Durchführungsform einer V-Ring-Steuerung werden später in dieser Enthüllung gegeben.
Abbildung 2B zeigt einen Hochleistungs-Blockschaltplan mit den Komponenten jedes Bildpufferspeichers, der die anderen Hauptkomponente des V-Rings enthält. Wie weiter oben bemerkt ist der Bildpufferspeicher nur eine Art Video- Prozessor, der auf dem V-Ring enthalten sein kann. Es können z.B. komplexe digitale Echtzeit-Videoeffekterzeuger auf dem V-Ring enthalten sein, um bestimmte besondere Effekte bewirken zu können.
Wichtig ist, daß solche digitalen Video-Prozessoren in Echtzeit arbeiten müssen, da der Betrieb auf dem V-Ring synchron verläuft.
Abbildung 2B zeigt die Anschlüsse des Bildpufferspeichers an den lokalen Anschluß 164, den Eingang des parallelen V-Ring-Eingangs 160 und den parallelen V- Ring-Ausgang 162. Ähnlich zu der in Abbildung 2A gezeigten V-Ring-Steuerung verfügen der V-Ring-Eingang 160 und der V-Ring-Ausgang 162 jeweils über 34 Parallelleiter (32 Datenbits und 2 Steuerbits).
Der in Abbildung 2B dargestellte Bildpufferspeicher wird mit einem Ring- Befehlprozessor 166 versehen, der als Vorrichtung für den Erhalt von Befehlen arbeitet und der die durch den Steuerbefehlstapel (150 in Abbildung 2A) an die Spitze des Video-Signalzugs gebrachten Befehle interpretiert und ausführt. Im Bildpufferspeicher wird ein Multiplexsystem (MUX-System) 168 verwendet, um die vom V-Ring erhaltenen digitale Videosignale zur Speicherung zu den Video-RAM-Modulen 170 zu leiten, oder um die digitalen Videosignale zum analogen Ausgang 172 zu leiten. Das Multiplexsystem 168 verfügt dazu über die erforderlichen Komponente, um ein vom lokalen Anschluß 164 oder in den Video-RAM-Modulen 170 gespeichertes, erhaltenes Videosignal auf den V-Ring zu bringen. Das Multiplexsystem 168 stellt folglich nur eine Struktur dar, die als Vorrichtung zur Einfügung eines Videosignals auf den V-Ring verwendet werden kann.
Es ist zu beachten, daß ein Verarbeitungs-Untersystem auf dem P-Ring zu den über den lokalen Anschluß 164 in die Video-RAM-Module 170 gebrachten Videosignale Zugang hat. Daher kann das Verarbeitungs-Untersystem den V-Ring für den internen Datentransfer zum System und zum externen Transfer verwenden.
In Abbildung 28 erzeugt der Ausgang 172 ein analoges RGB-Videosignal, das vom Anwender betrachtet werden kann. Der analoge Ausgang erhält ein analoges Signal von einem Digital-Analog-Wandler (D/A) 171 und dient als Vorrichtung zur Vergabe eines Videobilds, das am V-Ring 160 oder dem lokalen Anschluß 164 erhalten wurde.
C. Charakteristische Systeme und Anwendungen, die in der vorliegenden Erfmdung enthalten sind : Abbildung 3.
Das System in Abbildung 3 zeigt den Aufbau eines Gesamt- Rechnergraphiksystems, das in der vorliegenden Erfindung enthalten ist.
In Abbildung 3 enthält der P-Ring eine P-Ring-Steuerung 18 und fünf Verarbeitungs-Untersysteme 20A-20E. Der V-Ring enthält eine V-Ring-Steuerung 26 und fünf Bildpufferspeicher 28A-28E. Die Konfiguration der Durchführungsform von Abbildung 3 setzt voraus, daß höchstens drei Verarbeitungs-Untersystem und drei Video-Bildpufferspeicher in ein Gehäuse montiert werden können. Die Gehäuse sind in den Einrahmungen 198 und 200 in Abbildung 3 dargestellt. Es werden folglich zwei Gehäuse 198 und 200 mit Anschlüssen und den in Klammern 186 gekennzeichneten Expansionskabel miteinander verbunden. Es werden an jeden lokalen Anschluß 72A-72F dynamische DRAM-Direktzugriffsspeicher 70A-70E angeschlossen, um dem MC 68020- Prozessor und dem programmierbaren Hardware-Booster (die sich beide in den Verarbeitungs-Untersystemen befinden) den Zugang zu den DRAM-Speichern 70A-70E zu ermöglichen.
Dazu wird in Abbildung 3 eine Arbeitsstation 10 gezeigt, vorzugsweise eine Sun Microsystems 3/110-Arbeitsstation, die mit zwei zusätzlichen 140 Mbyte Direktzugriffsspeicher-Vorrichtungen versehen ist, die zusammen als externer Rechner arbeiten. Die Arbeitsstation 10 ist über ein Ethernet-Netzwerk 16, einen seriellen Anschluß 180 und ein Terminal-Kabel 182 zur P-Ring-Steuerung verbunden. Es ist zu beachten, daß wenn die Anwendung dies gewährt, zusätzliche Arbeitsstationen zum Ethernet-Netzwerk als Schnittstelle zur Durchführungsform der vorliegenden Erfindung oder anderen Arbeitsstationen zugefügt werden könnten.
Wie bei Videoanwendungen allgemein üblich, wird ein externer Taktbeber 184 vorgesehen, um interne Taktsignale an verschiedene Stellen der Videosausrüstung zu senden, insbesondere zur Verwendung durch den V-Ring der Durchführungsform
In Abbildung 3 ist zusätzlich eine Video-Disc-Vorrichtung 188 dargestellt, wobei es sich vorzugsweise um eine Video-Disc-Vorrichtung von Abekas, Modell A-60 handelt. Die Video-Disc-Vorrichtung 188 ist so angeschlossen, um Videosignale in die V-Ring-Steuerung 26 zu leiten, und zugleich um Videosignale aus der V-Ring-Steuerung 26 zu erhalten. Wie bereits erwähnt ist die P-Ring-Steuerung 18 mit Ein- und Ausgängen zur Gerätesteuerung versehen. Bei der in Abbildung 3 dargestellten Durchführungsform sind die mit 202 gekennzeichneten Ein- und Ausgänge zur Gerätesteuerung an eine Video-Disc-Vorrichtung 188 angeschlossen, was folglich die Steuerung des Betriebs der Video-Disc-Vorrichtung 188 ermöglicht.
In Abbildung 3 ist zusätzlich eine Video-Quelle 194 dargestellt, die eine Vielzahl an Videovorrichtungen darstellen kann, die zur Bereitstellung eines Videoeingangs zum V-Ring verwendet werden kann. Die Video-Quelle kann z.B. eine Videokamera sein (nicht abgebildet). Der Ausgang der Video-Quelle, vorzugsweise in RGB-Format, wird zum Eingang eines 601-Codierers 190 geleitet, der ein paralleles digitales, der CCIR-Empfehlung 601 entsprechendes Videosignal abgibt. Das Ausgangssignal des 601-Codierers 190 wird zur V-Ring-Steuerung 26 geführt. Ähnlich erhält ein 601-Decodierer das Ausgangssignal der V-Ring-Steuerung 26. Der 601- Decodierer 192 liefert wie gezeigt ein RGB-Videosignal an einen hochaufgelösten Videomonitor 196.
Zusätzlich sind in der Durchführungsform der Abbildung 3 vier Farbmonitore 204A-204D dargestellt, die jeweils zu den vier Bildpufferspeicher 28A-28D verbunden sind. Jeder erhält ein RGB-Ausgangssignal von einem der jeweiligen Bildpufferspeicher 28A-28D. Dazu sind ein Terminal und ein Dateneingangstablett vorgesehen, dargestellt bei 38A-38D, die beide über die seriellen Kommunikationsleitungen 206A-206D an die jeweiligen Verarbeitungs-Untersysteme angeschlossen sind. Wie bereits erklärt ermöglicht diese Durchführungsform dem Anwender die Steuerung und Überwachung der von den jeweiligen Verarbeitungs- Untersystemen durchgeführten Aufgaben.
Die in Abbildung 3 dargestellte Durchführungsform kann, mit der geeigneten Software, zu einem oder mehreren logischen Geräten konfiguriert werden, dazu programmiert, eine bestimmte Bildverarbeitung durchzuführen. Die Fähigkeit der Durchführungsform, Informationen auf dem V-Ring und auf dem P-Ring sowie zwischen dem V-Ring und dem P-Ring zu transferieren, ermöglicht eine maaimale Verwendung der Verarbeitungsleistung der Verarbeitungs-Untersysteme, die den P-Ring bilden.

D. Charakteristische Software-Organisation zur Verwendung mit der vorliegenden Erfindung : Abbildungen 4-6.

Vorzugsweise sollte die mit der vorliegenden Erfindung verwendete System-Software die Hardware als eine Reihe Verarbeitungs-Untersysteme betrachten, die untereinander aufzuteilen sind. Die Verarbeitungs-Untersysteme jeder Aufteilung werden vereint, um ein einziges logisches Gerät zu bilden. Die System-Software sollte die Anwendungs-Software als ein Aufgabennetzwerk betrachten, das im logischen Gerät über die Verarbeitungs-Untersysteme verteilt ist.
Wenn ein Anwendungs-Software-System geschrieben wird, wird es als Prozeß-Netzwerk aufgebaut, das zugleich an verschiedenen Verarbeitungs-Untersystem wirken kann. Der erhaltene Aufbau dieser Aufgaben in einem Aufgabennetzwerk wird als logische Aufgabennetzwerk-Schaltung bezeichnet. Ein logisches Aufgabennetzwerk enthält (vom Programmierer eingegebene) Informationen, die die Aufgaben im Netzwerk untereinander verbinden, wie den Verarbeitungsumfang in bezug auf andere Aufgaben usw.
Mit einer logischen Aufgabennetzwerk-Schaltung und einem logischen Gerät ist es möglich, eine vorgezogene physische Aufgabengestaltung abzuleiten. Die physikalische Aufgabengestaltung gibt genau an, welchem Verarbeitungs-Untersystem jede Aufgabe zugeteilt wird. Daher kann das System, wenn die Durchführungsform erweitert wird und mehr Verarbeitungs-Untersysteme zur Verfügung stehen, die physikalische Aufgabengestaltung anpassen, um die Anzahl verfügbarer Verarbeitungs- Untersysteme bestmöglich zu nutzen.
Da ein Gesamtüberblick des Aufbaus für die Gestaltung der vorliegenden Erfindung gegeben wurde, können der für die Durchführungsform der vorliegenden Erfindung vorgezogene Aufbau und die Normen des Anwendungs-Software-Systems allgemein erklärt werden. Anwendungs-Software sollte immer gesondert geschrieben werden, um den Hardware-Aufbau der Durchführungsform bestmöglich nutzen zu können. Im allgemeinen ist die meistgefragte Verwendung für die hier vorgezogenen Durchführungsformen der vorliegenden Erfindung die Erzeugung dreidimensionaler Rechneranimationen zusammen mit Live-Handlungen. Die vorliegende Erfindung ermöglicht es dabei, derartige Anwendungen wirkungsvoller zu verarbeiten als zuvor möglich.
Die Anordnung der Anwendungs-Software wird allgemein in Abbildung 4 dargestellt. Die Anwendungs-Software besteht aus einer Datenbank 212, die Informationen zur Rechneranimation (Modelle, Attribute, Schlüsselbilder usw.), eine Beschreibung der erforderlichen Filterung und Mischung und der erforderlichen Geräte- Steuerbefehle enthält.
Wie bei allen komplexen Software-Systemen ist es erforderlich, einige interne Normen zu setzen. Nachstehend werden einige der wichtigsten, vorgezogenen Normen gegeben:
1. Die Zeit sollte in Gleitkommalsekunde berechnet werden, damit pro Bild eine beliebige Zeit angewandt werden kann. Dazu ermöglicht die Zeitberechnung in Gleitkommalsekunde das Verwischen von Bewegungen, was zeitlich dichter aneinanderliegende Muster für die Erzeugung eines einzigen Bildes erfordert.
2. Pixeldateien werden zur Speicherung von Dateien verwendet. Sie bestehen aus Acht-Bit-Komponente oder aus Sechzehn-Bit-Komponente. Alle vier Komponente R, G, B und K werden gespeichert.
3. Matrize-Dateien werden zur Speicherung von Matrizen verwendet. Sie bestehen aus Acht-Bit-Komponente oder aus Sechzehn-Bit-Komponente. Nur die K- Komponente wird gespeichert.
4. Texturkarten werden zum Füllen von Objektoberflächen verwendet. Alle vier Komponente R, G, B und K werden gespeichert. Texturkarten werden in Seiten mit 64 Pixeln zu 64 Abtastzeilen angeordnet.
Wie in Abbildung 4 dargestellt müßte die Anwendungs-Software geeignete Wandler und Aufbereiter usw. enthalten, wie bei 210 dargestellt. Der Fachmann wird bei der Verwendung der hier vorliegenden Enthüllung in der Lage sein, zusätzliche Normen vorzusehen und eine entsprechende Software für die Verwendung mit der Durchführungsform der vorliegenden Erfindung zu erstellen.
Der Teil Gerätesteuerung und Bildverarbeitungssystem der Anwendungs- Software ist für die Kommunikation mit der Peripherie zuständig. Er übernimmt Aufgaben wie Bilderfässung, Einzelbilder, Aufbau von Texturkarten usw. Der Teil Gerätesteuerung besteht aus (speziellen Software-Modul-)Treibern für jeden Gerätetyp, wie eine Video-Disc-Vorrichtung.
Es besteht eine Basis-Befehisreihe, die jede Vorrichtung unterstützen müssen kann. Basisbefehle sind "Bild speichern" (Zeit, Pixel-Dateiname) und "Bild öffnen" (Zeit, Pixel-Dateiname). Jede Vorrichtung muß fähig sein, Sekundenzeit in beliebige, für die Vorrichtung geeignete Einheiten hin- und rückzukonvertieren. Dazu muß die Vorrichtung Pixeldateien in das für die Vorrichtung erforderliche Format hin- und rückkonvertieren können. Jeder Gerätetreiber muß von anderen Gerätetreibern unabhängig sein. So werden Wartungskosten weitgehend gering gehalten und der Zusatz neuer Treiber vereinfacht.
Das in Abbildung 4 dargestellte Bildverarbeitungssystem 214 ist für die Erzeugung von Matrize-Dateien, Textur-Matrize-Dateien usw. aus Pixeldateien zuständig. Es wird auch zum Speichern, Kopieren und Löschen von im System gespeicherten Bild-Dateien verwendet.
Der Hauptaufgabenbereich des Misch- und Bildverarbeitungssystems 216 ist die Zusammensetzung und Filterung bestehender Bildschichten in fertige Bilder. Diese Bilder werden dann entweder als Pixel-Dateien gespeichert oder an eine externe Vorrichtung wie einen Video-Kasettenrecorder (VTR) übertragen.
Das Misch- und Bildverarbeitungssystem 216 arbeitet mit Pixel- und Matrize-Dateien. Der Ausdruck "Datei" muß nicht als plattenbedingtes Speichern und Öffnen verstanden werden, kann dies jedoch beinhalten. Das Dateiverarbeitungssystem für diese Dateitypen und für alle Bilddateien sollte so gestaltet werden, daß ein größtmöglicher Teil der Datei im RAM-Speicher beibehalten wird. Denn das System stellt den Zugang zu Magnetspeicherplatten nur her, wenn erforderlich. So entstehen Systeme mit unterschiedliche großem physischem RAM ähnlicher Kapazität, doch unterschiedlicher Leistung.
Die Filter- und Mischoperatoren werden als Reihe kleiner Codemodule angeordnet. Vorzugsweise ist jedes Codemodul völlig unabhängig. Das Codemodul nimmt das Eingangssignal einer oder mehrerer Pixel- oder Matrize-Dateien und liefert ein Ausgangssignal einer oder mehrerer Pixel- oder Matrize-Dateien. In der Software sollten Mittel für den Import anderer Parameter zu den Operatoren vorgesehen werden. Die Operatoren können zu Beginn in einer höheren Programmiersprache geschrieben werden, und sie werden mit wenig Mühe zum programmierbaren Hardware-Booster des Verarbeitungs-Untersystems übertragen werden können. Dies erleichtert die Einfügung neuer Operatoren oder die Steigerung der Leistung des Systems.
In Abbildung 4 ist zusätzlich der Vervollständigungs-Systemteil der Anwendungs-Software dargestellt. Der Hauptaufgabenbereich des Vervollständigungssystems 218 ist die Erzeugung einer Bilddatei (z.B. eine Pixeldatei), die vom Misch- und Bildverarbeitungssystem 216 zur Bildung des fertigen Bildes verwendet wird. Wie in Abbildung 5 dargestellt besteht das Vervollständigungssystem 218 aus drei Hauptteilen: die Steuerung 220, die Bildkachel-Prozessoren 222A-222C und der Pixel-Kollektor 224. Jeder dieser Teile des Vervollständigungssystems 218 wird weiter unten erläutert.
Für jedes in der Durchführungsform der vorliegenden Erfindung unterteilte Logiggerät besteht eine gesonderte Kopie der Steuerung 220 und des Pixel- Kollektors 224. Dazu ist in jedem Verarbeitungs-Untersystem ein Bildkachel-Prozessor 222A-222C gegenwärtig. Dies vereinfacht es dem Vervollständigungssystem, beim Vervollständigungsvorgang alle Verarbeitungs-Untersysteme zu verwenden.
In Abbildung 5 ist im unteren, mit der Klammer 226 bezeichneten Teil der Abbildung eine mögliche Aufteilung des Bildschirms in Kacheln dargestellt, die jeweils einen Teil des Abstrakten Bildes enthalten.
Die Steuerung 220 Steuert den Vervollständigungsvorgang. Die Hauptaufgabe der Steuerung besteht in der Bestimmung, wie der Bildschirm in Kacheln aufzuteilen ist, die von den Bildkachel-Prozessoren 222A-222C zu verabeiten sind. Eine Kachel ist ein rechteckiger Teil des Bildschirms. Ein Bildkachel-Prozessor kann ausfallen, wenn die Komplexität der Bildkacheln die Ressourcen übersteigt, wie z.B. der verfügbare Speicherplatz. Wenn ein Bildkachel-Prozessor 222A-222C ausfällt, wird dies der Steuerung 220 gemeldet, die die mißlungene Kachel in kleinere Kacheln unterteilt.
Wenn ein Bildkachel-Prozessor 222A-222C Erfolg hat, meldet er der Steuerung 220 die zur Verarbeitung erforderliche Zeit und die Komplexität der Kachel. Wenn die Komplexität im Verhältnis zu den dem Bildkachel-Prozessor verfügbaren Ressourcen einfach ist, vereint die Steuerung 220 angrenzende Kacheln in eine einzlge Kachel, wenn ihre Gesamtkomplexität von einem einzigen Bildkachel-Prozessor verarbeitet werden kann.
Diese dynamische Neuzuteilung von Kacheln auf dem Bildschirm gewährt eine wirksame Methode des Belastungsausgleichs und der "Umrahmung" der Bildkomplexität auf dem Bildschirm. Im Gegensatz dazu mangelt eine statische Prozessorzuteilung zu Bildschirmkacheln trotz der gleichmäßigen Verteilung der Komplexität über den Bildschirm an Leistung. Außerdem muß bei einer statischen Zuteilung jeder Bildkachel-Prozessor 222A-222C dazu fähig sein, extreme Situationen zu verarbeiten, was die Bereitstellung aller Bildkachel-Prozessoren 222A-222C zur Verarbeitung der komplexesten Kachel erfordert. Die dynamische Neuzuteilung von Kacheln vermeidet dieses Problem durch die Angleichung der Kacheln, damit die Komplexität der Kacheln der Kapazität des Bildkachel-Prozessors entspricht. Bei der Vervollständigung einer animierten Bildsequenz ist es vorzuziehen, die letzte Bildschirmkachel als Startpunkt für das nächste Bild zu verwenden.
Wie in Abbildung 5 dargestellt wird eine Vielzahl an Bildkachel- Prozessoren 222A-222C bereitgestellt. Der Bildkachel-Prozessor hat die Aufgabe, die Werte R, G, B und K für jedes Plxel in der ihm aktuell zugeteilten Kachel zu verarbeiten. Wie in Abbildung 6 dargestellt ist jeder Bildkachel-Prozessor außerdem in fünf Hauptabschnitte unterteilt: (1) den Objekt-Prozessor 228; (2) den Geometrie- Modifizierer 230; (3) den Splitter/Schattierer 232; (4) den Abtast-Wandler 234 und (5) den Strahlen-I/Oberflächenaufteiler 236.
Der Objekt-Prozessor 228 wählt Objekte aus den Bildschirmkacheln aus. Von den Teilen jedes Objekts, die nicht entfernt werden können, werden die Attribute (Geometrieattribute und Schattierungsattribute) jedes Teils gesammelt. Jeder Teil des Objekts, das geometrische Grundelemente enthält, wird dann dem Geometrie- Modifizierer 230 zugeleitet.
Der Geometrie-Modifizierer 230 teilt jedem auftretenden geometrischen Teil das geometrische Attribut zu und bildet Vervollständigungs-Grundelemente. Das geometrische Attribut ist ein Codemodul. Es arbeitet nach einer Regel, z.B. der stochastischen Unterteilung, und bildet die entsprechenden Vervollständigungs- Grundelemente. Wie bei den Misch- und Filteroperatoren sind vorzugsweise alle geometrischen Attribute unabhängige Codemodule, die leicht verändert und von denen neue hinzugefügt werden können.
Wie in Abbildung 6 dargestellt hat der Splitter/Stechattierer 232 die Funktion, jedes des Vervollständigungs-Grundelemente zu erkennen. Der Splitter/Schattierer 232 schattiert jeden Scheitelpunkt des Grundelements in einem ersten Schritt. Nach der Schattierung jedes Scheitelpunkts des Grundelements werden nur die neuen, beim Unterteilungsvorgang geschaffenen Punkte schattiert. Die Grundelemente werden unterteilt, bis ihre Bildschirrnprojektion klein ist.
Während dem Schattierungsvorgang können Strahlen gebildet werden. Wenn dies der Fall ist, werden die Strahlen zum Strahlen-/Oberflächenaufteiler 236 geleitet. Der Strahlen/Oberflächenaufteiler 236 gibt die Farbe des Strahls zurück, die in dem Schattierungsvorgang verwendet wird. Wenn die Bildprojektion klein genug ist, werden die Grundelemente zu Tropfen umgeformt (optionale Füllmustertropfen), die dem Abtastwandler 234 zugeführt werden. Es ist vorzuziehen, daß auch das Schattier Modell ein Codemodul ist. Dies ermöglicht den leichten Einbau verschiedener Schattier- Modelle und Techniken. Es können auch Techniken wie die Festtextur verwendet werden, die mit dem Software-System der Vorliegenden Erfindung sehr effekt- und wirkungsvoll sind.
Es ist vorzuziehen, die Schattierungsberechnung vor der Bestimmung versteckter Oberflächen vorzunehmen. Der hauptsächlich für diesen Vorzug ausschlaggebende Faktor ist; (1) daß die Transparenz gemeinsam mit anderen Attributen wie Farb- und Oberflächennormale) sich aufgrund der Schattierungsberechnung ändern kann; (2) die Abtastwandlung wesentlich einfacher ist, da die Schattier-Modelle nicht mit jedem Vervollständigungs-Grundelement geführt werden müssen und (3) der Zugang zu Texturkarten und anderen großen Tabellen weitaus wirksamer ist, da jeweils nur die Information eines einzigen Oberflächenelements benötigt wird. Dazu wird vorzugsweise auch Licht in dem System als Codemodul behandelt. Dies ermöglicht die einfache virtuelle Hinzufügung jeder Art von Licht.
Wie in Abbildung 6 dargestellt ist die Hauptaufgabe des Abtastwandlers 234 des Anwendungs-Software-Systems, Berechnungen versteckter Oberflächen durchzuführen, einschließlich der richtigen Verarbeitung der Transparenz und der Verarbeitung der richtigen Muster und der Filterung zur Erzeugung von Pixeln. Die fertigen Pixel werden dann zum Pixel-Kollektor 224 geleitet (Abbildung 5).
Der Strahlen/Oberflächenaufteiler 236 des Anwendungs-Software- Systems erhält nur die Objekte, die als Blockstrahlen bestimmt werden. Während dem Schattierungsvorgang geschaffene Strahlen werden zum Strahlen-/Oberflächenaufteiler geleitet. Der Schnittstellenpunkt, der im bezug zum Ursprung des Strahls am nächsten ist, wird gesucht und schattiert.
Es ist wichtig, zu bemerken, daß das Schattieren eines Oberflächenpunkts die Erzeugung anderer Strahlen verursachen kann, die wiederum vom Strahlen/Oberflächenaufteiler 236 verarbeitet werden. Schattierungsmodelle, die bei den Schattierungsberechnungen Strahlen hervorrufen, werden durch die Objekte schattiert und/oder weisen deren Reflektierungen auf, die dem Strahlen-/Oberflächenaufteiler zugeführt wurden. Die Verwendung dieser Technik wird bevorzugt, da sie eine verbesserte Möglichkeit der Strahlenverfolgung bietet, d.h., daß z.B. nur die ausgewählten Objekte strahlenverfolgt werden, die anderen Objekte des Bildes werden auf herkömmlichere Art vervollständigt.
Wie in Abbildung 5 dargestellt erhält der Pixel-Kollektor 224 nach der Durchführung der vorhergehenden Teile des Anwendungs-Software-Systems die Pixel jedes Bildkachel-Prozessors 222A-222C, um die vollendete Bildschicht zu bilden, z.B. die Pixeldatei. Dann meldet der Pixel-Kollektor 224 den Zustand der jeweiligen Bildkacheln zurück an die Steuerung 220.

E. Vorgezogene Durchführungsform der V-Ring-Steuerung: Abbildungen 7- 14.

Die V-Ring-Steuerung 26 erteilt den anderen Video-Prozessoren auf dem V-Ring Befehle, fügt Videosignale ein und entfernt sie und ermöglicht es V-Ringen, Daten zu oberstromigen Video-Prozessoren über den V-Ring zu senden.
Abbildung 7 zeigt die Hauptfunktionsblöcke der V-Ring-Steuerung. Viele ihrer Blöcke werden in einer späteren Abbildung detaillierter dargestellt.
Die Größe des V-Ring-Kommunikationswegs beträgt 34 Bits und enthält die Ring-Bytes A, B, C und D, ein Steuer-Bit (am Eingang CBI-Steuer-Bit dargestellt) und ein Ringreferenz-Bit (am Eingang der RRI-Ringreferenz dargestellt). Das Ringreferenz-Bit oder Signal enthält horizontale Zeitreferenz-Bits (wie horizontale Startimpulse (HSP), die weiter unten beschrieben werden) und vertikale Zeitreferenz- Bits. Das um den V-Ring geleitete Basis-Datenelement wird als digitaler Signalzug bezeichnet. Die ersten 90 "Waggons" des Signalzugs sind für Ringbefehle reserviert, die letzten 768 "Waggons" (in einem NTSC-kompatiblen Signal) sind für Pixeldaten reserviert. Die in einem Zug vorhandenen Pixeldaten entsprechen einer Abtasttzeile. Der horizontale Startimpuls des Ring-Referenzsignals kennzeichnet den Anfang jedes Zugs.
Über jede "Ring-Zeit"-Abtastzeile wird ein Zug von der V-Ring-Steuerung auf den V-Ring geleitet. Der Verkehr der Züge auf dem V-Ring ist beständig. Der Zweck dieser Züge ist die Beförderung von Pixeldaten-Abtastzeilen von einer zu einer anderen Stelle auf dem V-Ring. In der folgenden Beschreibung sind alle der Videoprozessoren auf dem V-Ring Bildpufferspeicher eines später in dieser Enthüllung beschriebenen Typs.
Der V-Ring dient mehreren Zwecken, worunter folgende:
1. Der Ermöglichung von Echtzeit-Bilderfassung durch die V-Ring-Steuerung jedes Bildpufferspeichers auf dem V-Ring;
2. der Ermöglichung von Echtzeit-Übermittlung von Bildern beliebiger Bildpufferspeicher zur V-Ring-Steuerung;
3. der Ermöglichung von Echtzeit-Übermittlung von Bildinformationen einer Gruppe Bildpufferspeicher zu einem für den Ausgang bestimmten Bildpufferspeicher, z.B. für den Videoausgang, und
4. der Ermöglichung von der Hochgeschwindigkeitsübertragung allgemeiner Daten von einem Bildpufferspeicher zu einem anderen Bildpufferspeicher, insbesondere von Datenvolumen, die eine Stauung auf dem P-Ring verursachen könnten.
Das allgemeine Konzept der V-Ring-Verwendung ist wie folgt. Jeder Bildpufferspeicher im V-Ring ist normalerweise mit einer art lokalen Aufgabe betraut, wie der Musterfüllung. In diesem Modus ist der Bildpufferspeicher im Genlock-Betrieb zur internen Zeitgebung, und der den Ausgang eines Bildpufferspeichers betrachtende Anwender kann beobachten, daß sich das Bild bei der Verarbeitung der Bilddaten verändert.
Wenn ein Anwender nicht Gefahr laufen will, durch mögliche V-Ring- Aktivitäten gestört zu werden, kann er das Ring-Freigabe-Bit im V-Ring-Steueranschluß des Bildpufferspeichers aufheben. Dadurch werden die V-Ring-Befehle vom Bildpufferspeicher unterbrochen, und die Signale auf dem V-Ring verlaufen unverändert durch den Bildpufferspeicher.
Wenn der Anwender selbst die V-Ring-Aktivität auslösen will, muß er einen Steuerstapel zusammensetzen, ihn an die V-Ring-Steuerung senden, den Ring des Bildpufferspeichers freigeben und warten, bis die V-Ring-Steuerung seinen angeforderten Ring-Vorgang einbaut. Die Kommunikation, mit der der Anwender eine Video-Ring-Aktivität vornimmt, verläuft auf dem P-Ring.
Wenn ein Anwender in seinem Bildpufferspeicher Daten enthält, die für andere Anwender mit einem anderen Bildpufferspeicher von Nutzen sein können, hat der Anwender die Möglichkeit, seinen Bildpufferspeicher-Ring aktiviert zu lassen. So können andere Anwender über die Vorrichtung des V-Rings auf Daten im Bildpufferspeicher zugreifen. Dieser Zugang kann in der Form einer vollstandigen Bildentnahme aus dem Bildpufferspeicher oder dem gelegentlichen Zugang zu einer Texturkarte vorgenommen werden.
Wenn andere Anwender auf Daten in einem Bildpufferspeicher zugreifen, wird es - über den der Unge des Ringzugangs entsprechenden Zeitraum - eine vorübergehende Verfälschung bei der lokalen Videoauslesung des Bildpufferspeichers geben. Dies kann nur für ein paar Abtastzeilen zutreffen und unbemerkt bleiben, oder es kann für ein gesamtes Bild zutreffen, und der analoge Ausgang des Bildpufferspeichers kann dann merkbar gestört werden. Wenn der Anwender den Bildpufferspeicher-Ring in einem großen System aktiviert läßt, besteht selbstverständlich die Möglichkeit, daß ein anderer Anwender über den V-Ring Daten auf seinem Bildpufferspeicher zerstört.

1. Aufbau eines Videosignalzugs

Vorausgesetzt, Abbildung 8A ist ein Plan, der den Aufbau eines auf den V-Ring geleiteten Videosignals darstellt. Das Videosignal wird aufgrund seiner Ähnlichkeit mit einem Zug als Videosignalzug bezeichnet, mit einer Lokomotive (der Befehlsbereich) und den Güterwagen (die Pixeldaten). Es folgt eine Erklärung der Hauptmerkmale des Videozugs.

a. Länge

Für PAL- und NTSC-kompatible Videosignale wird ein 13,5-MHz- Taktsignal verwendet, was 74,074 Nanosekunden pro Pixel entspricht. Der PAL- kompatible Zug ist 864 "Waggons" lang, entsprechend einer horizontalen Zeitlänge von 64,0 Mikrosekunden. Der NTSC-kompatible Zug ist 858 "Waggons" lang, entsprechend einer horizontalen Zeitlänge von 63,555 Mikrosekunden. Der PAL- und der NSTC- kompatible Zug weisen folglich leicht unterschiedliche Zeitlängen auf.

b. Horizontaler Startimpuls (HSP)

Dieser Hardware-Impuls kennzeichnet die Wagen-Nr. 0 jedes Zugs. Es ist naheliegend, daß der Unterschied zwischen dem PAL- und dem NTSC-kompatiblen Signal bedeutet, daß die horizontalen Startimpulse beim PAL-kompatiblen Signal weiter auseinander liegen. Der HSP ist im Ring-Referenzsignal enthalten und läuft mit den anderen Bits des Signals entlang dem V-Ring. Er wird auf dieselbe Art übertragen wie die Datenbits, und das Befehlbit werden um den V-Ring übertragen. Seine Verzögerung durch die Bildpufferspeicher verläuft genau auf dieselbe Art.

c. Befehlsbereich

Etwa die ersten 90 "Waggons" des Zuges werden Befehlsbereich genannt. Die Ringbefehle befinden sich im Befehlsbereich. Jeder Befehl besteht aus einem Befehlwort und einer variablen Anzahl Parameterwörtern. Jeder Befehl ist mit einem Befehlbit gekennzeichnet, das sich auf einer getrennten Zeile des V-Rings befindet. Bei dem in Abbildung 8A gezeigten Beispiel gibt es nur zwei Befehle, und jeder Befehl wird von einem Parameterwort gefolgt. Diese Befehlsanordnung ist typisch für die Bewegung einer Daten-Abtastzeile von einem Bildpufferspeicher zu einem anderen.

d. Anzahl möglicher Befehle

Die Anzahl möglicher Befehle, die in einen Zug gebracht werden kann, hängt von der Länge der Befehle, dem Grenzpunkt, den Befehle nicht überschreiten können (z.B. Wagen = 50) und der Gestaltung des Befehl-Steuerstapels auf dem V- Ringab, der einer kurzen Erklärung bedarf.

e. Ringmeldung (RM)

Der erste Wagen jedes Zugs enthält Ringmeldungbits (RM), die an alle Bildpufferspeicher übertragen werden. Die letzte Ringmeldung ist immer über den Ringmeldung-Zustandszugang im Bildpufferspeicher verfügbar. Genau wie die Befehle müssen natürlich auch die Ringmeldungen vom Befehlsteuerstapel der V-Ring-Steuerung erzeugt werden.

f. Ring-Bytes

Der Datenteil auf dem Video-Ring besteht aus 32 Bits, angeordnet in vier Bytes mit der Bezeichnung A, B, C und D. Die Ring-Bytes ABCD tragen im RGBK- Anzeigemodus RGBK-Daten zu jeweils 8 Bits pro Komponente. Diese Signalkonfiguration ist mit der CCIR-Empfehlung 601 kompatibel.
Im Befehlsbereich des Zugs, den ersten 90 Wagen, tragen die Ring-Bytes C und D die 16-Ringbefehl- und Parameterwörter. Im Befehlsbereich werden die Bytes A und B nicht verwendet. Im Teil der Pixel-Güterwagen, der mindestens 768 Wagen aufweist, tragen die Ring-Bytes wie eben erläutert die Pixeldaten.

g. Impulsverzögerung und lokale Zeit

Wenn ein Videozug durch einen Bildpufferspeicher fährt, erfährt er eine Verzögerung von genau zwei "Waggons". Das liegt daran, daß jeder Bildpufferspeicher zwei Impulse in Serie hat, einen am V-Ring-Eingangsanschluß, und einen am V-Ring- Ausgangsanschluß Wenn der Zug also durch viele Bildpufferspeicher fährt, wird er stufenweise in bezug auf die Zeit bei der V-Ring-Steuerung verzögert. Vom Standpunkt jedes einzelnen Bildpufferspeicher betrachtet hat diese Verzögerung jedoch keine Bedeutung. Der horizontale Startimpuls markiert für einen Video-Prozessor immer den genauen Beginn der Abtastzeile, da der HSP dieselbe Verzögerung erfährt wie das CMD und die Datenbits. Anders gesagt hat dann jeder Bildpufferspeicher das, was als "lokale Ringzeit" bezeichnet werden kann, die sich zwischen zwei angrenzenden Bildpufferspeicher um zwei Zeitimpulse unterscheidet. Diese lokale Ringzeit darf jedoch nicht mit der lokalen, internen Zeit verwechselt werden.
Abbildung 8B ist eine Darstellung eines Aufbaus eines auf dem V-Ring verwendeten Befehlsworts. V-Ring-Befehle bestehen aus einem Befehlwort, gefolgt von einer variablen Anzahl Parameterwörtern. Das Befehlwort wird immer durch die Anwesenheit eines Befehlbits (CMD) erkannt. Ungeachtet des Befehls haben die Befehlwörter immer dasselbe Format, wie weiter oben beschrieben.

h. Op-Code

Dieses 6-Bit-Feld macht den Unterschied zwischen den verschiedenen V- Ring-Befehlen aus. Von den 64 möglichen Op-Codes werden fünf von Befehlen verwendet, die in dem Bildpufferspeicher installiert sind.

i. Käfig

Damit ein Befehl von einem Bildpufferspeicher auf dem V-Ring erkannt und ausgeführt wird, muß das 6-Bit-Käfigfeld des Befehls mit den 6-Bit-Käfigbits des Käfigs (oder Gehäuses) übereinstimmen, in dem sich der Bildpufferspeicher befindet.

j. Schlitz

Damit ein Befehl von einem Bildpufferspeicher auf dem V-Ring erkannt und ausgeführt wird, muß das 4-Bit-Schlitzfeld des Befehlswortes mit der dem Bildpufferspeicher zugeteilten 4-Bit-Schlitznummer übereinstimmen.

2. Videoausgang-Ringaufbaubefehl

Abbildung 8C ist die Darstellung der Organisation des auf dem V-Ring verwendeten Videoausgang-Ringaufbaubefehls. Start in Abbildung 8C bedeutet die Zählung, bei der der Adressier-Bildpufferspeicher sein erstes Pixel in den Zug geben muß. Stopp in Abbildung 8C bedeutet die Zählung, bei der der Adressier- Bildpufferspeicher sein letztes Pixel in den Zug geben muß. Somit sind Start und Stopp Zählungen im horizontalen Zählungssystem. Bei diesem System variiert eine Abtastzeile von horizontaler Zählung (1ICNT) =0 bis HCNT = 857 für NTSC und HCNT = 863 für PAL. In beiden Fällen werden in den letzten 768 "Güterwaggons" Pixel geführt.
Abbildung 8D stellt eine weitere Organisation des Aufbaus des Videoausgang-Ringbefehls dar. In NTSC z.B. wird der Zug bei Start = 90 und Stopp = 858 alle 768 Pixel eines Bildpufferspeichers "Laden", die durch den Befehl adressiert wurden. Dagegen wird bei Start = 90 und Stopp = 94 der Signalzug nur die Pixel 0, 1, 2 und 3 des adressierten Bildpufferspeichers laden. Die Pixel 4 bis 767 werden unverändert durch den adressierten Bildpufferspeicher laufen. Im allgemeinen kann man mit der Verwendung der Start-Istopp-Nummern bewirken, beliebige, doch kontinuierliche Pixelsegmente aus dem Bildpufferspeicher zu laden.
Da jeder Bildpufferspeicher mit seinen eigenen Start-/Stopp-Nummern eingerichtet werden kann, kann man bewirken, ein einzelnes Bild aus verschiedenen horizontal getrennten, auf verschiedenen Bildpufferspeichern befindlichen Teile zusammenzusetzen. Da ein aus einem unterstromigen Bildpufferspeicher geladenes Segment das aus einem oberstromigen Bildpufferspeicher geladene dort überschreibt, wo sie ineinander übergreifen, kann man bewirken, die "Fenster" vom unterstromigen Bildpufferspeichern über die des oberstromigen Bildpufferspeicher zu legen. Wenn man jedem Zug einen Videoausgang-Aufbaubefehl geben möchte, könnte man bewirken, Fenster beliebiger Form wie z.B. einer Ellipse zu erhalten.

a. Format

Das in Abbildung 8C dargestellt Formatfeld steuert die Verteilung der Pixelbits auf dem V-Ring. Abbildung 8E zeigt, daß die Bytes des Video- Direktzugriffsspeichers (d.h. der auf den Bildpufferspeichern befindliche VRAM, wie in Abbildung 15 dargestellt) a, b, c, d, e, f, g und h bezeichnet und mit den V-Ring-Bytes A, B, C und D auf verschiedene Weise verbunden werden können. Jedes VRAM-Byte kann zwei der V-Ring-Bytes steuern. Ein Byte wird das primäre Byte, das andere das sekundäre Byte genannt. Das primäre ist immer das Byte, das auch den in Abbildung 15 dargestellten analogen RGBK-Byte-Videoausgang des Bildpufferspeicher steuert. Für das VRAM-Byte "g" z.B. ist das primäre Ring-Ausgangsbyte D, und das sekundäre B. Das Formatfeld weist die VRAM-Bytes an, welche V-Ring-Bytes zu steuern. Man kann sich das 16-Bit-Formatfeld als acht 2-Bit-Felder vorstellen, ein 2-Bit-Feld für jedes VRAM- Byte.
Wie in Abbildung 8E dargestellt haben die folgenden Werte für die SP- Bytes (primär/sekundär) folgende Funktionen:
SP = 11 VRAM-Byte soll kein V-Ring-Byte steuern
10 VRAM-Byte soll nur das primäre V-Ring-Byte steuern
01 VRAM-Byte soll nur das sekundäre V-Ring-Byte steuern
00 VRAM-Byte soll nur das primäre und das sekundäre V-Ring-Byte steuern
Wenn das Formatfeld derart ist, das ein bestimmtes V-Ring-Byte nicht von einem VRAM-Byte gesteuert wird, läuft das betreffende V-Ring-Byte einfach durch den adressierten Bildpufferspeicher, ohne verändert zu werden. Dies trifft ungeachtet der Werte der Start-/Stopp-Parameter zu. Dies ermöglicht es, Bilder von verschiedenen Video-Prozessoren falls gewünscht in Pixeltiefen zu mischen.
Es unterliegt der Verantwortung des Programmierers der V-Ring- Steuerung, zu versichern, daß kein V-Ring-Byte von mehr als einem VRAM-Byte gesteuert wird. Es wäre z.B. möglich, das Formatfeld so einzurichten, daß die VRAM- Bytes a, d, e und h alle das Ringbyte A steuern. Dies würde zu einer Stauung an der Anschlußleitung und der Erzeugung von Ausschußdaten führen. Die Stauung wurde nur über den Zeitraum der Abtastzeilen bestehen, wenn der Befehlsteuerstapel unter Verwendung des Videoausgang-Ringbefehls Pixeldaten aus dem adressierten Bildpufferspeicher entnimmt.

b. Verwendung des Ausgang-Aufbaubefehls

Normalerweise ist es wünschenswert, ein Bild aus einem Bildpufferspeicher zu entnehmen und es an die V-Ring-Steuerung zu leiten. Der Videoausgang-Aufbaubefehl muß nur einmal gegeben werden. Nach dessen Erhalt werden alle Parameter im Bildpufferspeicher gesichert. Diese gesicherten Parameter steuern dann, wenn Video-Ausgangsbefehle eingehen, die Art, wie der Ausgang stattfindet. Normalerweise werden die Start-/Stopp-Parameter auf ihre "volle Abtastzeilenaufnahme"-Werte gebracht, die Hardware-Vergrößerungsparameter werden desaktiviert, das Pinning wird im allgemeinen aktiviert und das Format eingestellt wie gewünscht. Für einen normalen RGBK-Ausgang zum Videoring z.B. wird das folgende Format verwendet:
Format (RGBK) = 01 00 01 00 01 00 01 00
a b c d e f g h
Anstatt den Ausgangs-Aufbaubefehl nur einmal zu senden ist es möglich, ihn einmal pro Bild zu senden, möglicherweise über die vertkalen Intervalle. Das ist von grundlegender Bedeutung, wenn auf dem Videoring horizontale Bildschirmverschiebung vorzunehmen ist. Für die Durchführung horizontaler Bildschirmverschiebung werden vor jedem Bild eine unterschiedliche Nummern für Show und/oder Pxstart (Abbildung 8C) geleitet. Durch die Angleichung der für jedes Bild verwendeten Start-/Stopp-Nummern könnte eine Art über den Bildschirm verlaufendes Fenster erhalten werden.
Wichtig ist, daß bei mehreren Bildpufferspeichern auf dem V-Ring zu jedem Bildpufferspeicher ein Ausgangs-Aufbaubefehl geleitet werden muß, damit jeder für den Videoausgang richtig aufgebaut wird. Auch diese Befeme können wiederum nur einmal, einmal pro Bild oder einmal pro Abtastzeile geleitet werden.
Zusammenfassend wird der Videoausgang-Aufbaubefehl zum "Aufbau" des Bildpufferspeicher für aufeinanderfolgende Video-Ausgangsbefehle auf dem V-Ring verwendet.
Der Aufbau-Befehlsschritt ist strikt allgemein, da er viele auf dem V-Ring stattfindende Ereignisse vorbereitet. Es können z.B. Pixeldaten horizontal verschoben und vergrößert werden. Die Pixeldaten können auch vertikal verschoben und versetzt werden, durch die ausdrückliche Anordnung von Befehlen in dem in der V-Ring- Steuerung zusammengestellten Befehlsteuerstapel. Die Pixeldaten können unter Verwendung der Start-/Stopp-Felder horizontal aus verschiedenen Bildpufferspeichern gemischt werden, was sowohl bereichsbezogene Abtast-Dialogsegmentierung des Bildes sowie Bildmusterfunkionen ermöglicht. Die Pixeldaten können unter Verwendung der Formatparameter aus den verschiedenen Bildpufferspeichern auch in der Pixeltiefe gemischt werden, was bei der Verwendung gewisser Standspeicher-Anwendungsarten nützlich sein kann. Auch mit einem einzigen Prozessen kann das Formatfeld, wenn es im 16-Bit-CY-Modus arbeitet, so aufgebaut werden, daß jedes beliebige gespeicherte 16-Bit-CY-Bild die jeweilige Hälfte des Videorings steuern kann.

3. Videoring-Eingangaufbaubefehl

Abbildung 8F ist die Darstellung der Organisation des auf dem V-Ring verwendeten Videoring-Eingangaufbaubefehls. Der Videoring-Eingangaufbaubefehl wird zu Aufbau eines Videoprozssors für aufeiaanderfolgende Video-Eingangsbefehle auf dem Videoring verwendet.
Das breiteste Feld im Video-Eingangaufbaubefehl ist das Schreibschutzfeld. Das Format der Schreibschutzbits ist wie folgt:
P = 1 bedeutet schreibgeschütztes Byte
P = 0 bedeutet nicht schreibgeschütztes Byte
Die VRAM-Bytes (a, b, c, d, e, f, g und h), deren entsprechendes Bit sich Acht-Bit-Schreibschutzfeld befindet, wird vom Videoring-Eingangbefehl nicht überschrieben.

4. Videoring-Ausgangbefehl

Abbildung 8G ist die Darstellung der Organisation des auf dem V-Ring verwendeten Videoring-Eingangbefehls. Dieser Ringbefehl veranlaßt den Bildpufferspeicher zur Ausgabe von Pixeln auf den Videozug, in dem dieser Befehl auftritt. Die Art, auf die die Pixel ausgebracht werden, wird größtenteils vom zuletzt erhaltenen Videoring-Ausgangaufbaubefehl gesteuert.

a. Bild

Dieses Feld sagt dem Bildpufferspeicher, von welchem Bild die Daten auf den V-Ring ausgebracht werden sollen.

b. Abtastzeile

Innerhalb des im Bildfeld spezifizierten Bildes spezifiziert das Abtastzeilenfeld, welche Abtastzeile auf den Zug ausgebracht werden soll. Normalerweise ist das sichtbare NTSC-Bild in den Abtastzeilen 0-484 enthalten und das sichtbare PAL-Bild in den Abtastzeilen 0-584. Wenn die Pixeldaten auf den Zug geladen werden, können sie verschoben und vergrößert, horizontal durch Start/Stopp segmentiert, verschiedenartige Pinnings erfahren und auf verschiedene Arten formatiert werden. Diese Datenformatierungsattribute werden alle vom zuletzt erhaltenen Videoausgangs-Aufbauringsignal gesteuert.

5. Videoring-Eingangsbefehl

Abbildung 8H ist die Darstellung der Organisation des auf dem V-Ring verwendeten Videoring-Ausgangbefehls. Dieser Ringbefehl veranlaßt den Bildpufferspeicher zum Eingang von Pixeln vom Videozug, in dem dieser Befehl auftritt. Die Bytes der Pixel, die geschrieben werden, werden vom Schreibschutzfeld des Videoring-Eingangaufbaubefehls gesteuert.

a. Bild

Dieses Feld sagt dem Bildpufferspeicher, von welchem Bilddie Daten auf den Video-Signalzug gebracht werden sollen.

b. Abtastzeile

Innerhalb des im Bildfeld spezifizierten Bildes spezifiziert das Abtastzeilenfeld, in welche Abtastzeile die Daten geschrieben werden. Die Bild- und Abtastzeilenfelder haben bei den Videoring-Eingangbefehlen dieselbe Bedeutung wie bei den Videoring-Ausgangbefehlen. Nur die Transferrichtung ist verschieden. Wenn Daten unter Verwendung dieses Befehls n einen Bildpufferspeicher geschrieben werden, verlaufen diese Daten ebenso mit der Befehlsinformation durch den Video- Ausganganschluß des Bildpufferspeichers. Daher ist es möglich, eine Abtastzeile in viele Bildpufferspeicher zu schreiben. Dies kann unter Verwendung verschiedener Video-Eingangbefehle am Start jedes Signalzugs vollbracht werden, die jeweils für verschiedene Bildpufferspeicher adressiert sind.

6. Ring-Zeitumschaltbefehl

Abbildung 81 ist die Darstellung der Organisation des auf der V-Ring- Steuerung verwendeten Ring-Zeitumschaltbefehls. Der Zweck dieses Befehls ist, ein Bildpufferspeicher zwischen lokaler Zeit und Ringzeit hin- und herzuschalten. Bei diesem Befehl bedeutet H = 1 das Umschalten auflokale Zeit und H = 0 das Umschalten auf Ringzeit. Der Bildpufferspeicher kann entweder auf Genlock-Betrieb zur lokalen internern zeitlichen Regulierung, die z.B. für den lokalen Füllmodus u.ä. geeignet ist, oder auf Genlock-Betrieb zum Videoring gebracht werden. Diese beiden Zeitregulierungssysteme können völlig asynchron sein und auf unabhängigen Kristalloszillatoren beruhen.
Da die beiden Video-Aufbaubefehle einfach nur Parameter in die Impulse auf dem Bildpufferspeicher laden, können diese Befehle bei beiden Zeitregulierungsgrundlagen mit demselben Bildpufferspeicher vorgenommen werden.
Die Video-Eingang- und Ausgangsbefehle können jedoch nur richtig vorgenommen werden, wenn der betreffende Bildpufferspeicher im Genlock-Betrieb zur Ringzeit ist. Dies ist erforderlich, da die aus dem VRAM gelesenen Pixeldaten zum V- Ring-Impuls phasenangeglichen sein müssen.
Der Befehlsteuerstapel auf der V-Ring-Steuerung ist für die Gewährleistung verantwortlich, daß sie den Bildpufferspeicher auf Ringzeit "umschaltet", bevor sie versucht, Daten ein- oder auszugeben. Dafür sendet sie den Zeitumschalt-Ringbefehl.
Wenn der Zeitumschaltbefehl verwendet wird, bestehen keine weiteren Befehle auf demselben Zug oder auf dem folgenden. Dies liegt daran daß der Zeitumschaltvorgang zwischen einer oder zwei horizontalen Impulszeiten benötigt, und der Bildpufferspeicher über diesen Zeitraum alle anderen Ringbefehle ignoriert.

7. Datenwege durch die V-Ring-Steuerung

Die Abbildungen 9A-9D sind vereinfachte Blockschaltpläne der in Abbildung 7 dargestellten V-Ring-Steuerung. Abbildung 9A stellt den Datenweg durch die V-Ring-Steuerung im komponenten digitalen Videoeingangmodus dar. Der komponente digitale Videoeingang (CDV) verläuft durch einen zweier identischer Eingänge (CDV A und CDV B) und wird zum CDV-EINGANG-MUX geleitet, wo einer der Eingänge gewählt wird. Vom CDV-Eingang-Multiplexer gehen die CDV- Daten zum CDV-DMUX, wo eine der beiden folgenden Funktionen stattfinden:
Sie werden in Komponentformen (Cr, Y, & Cb) getrennt, die auf jeweilige Bytes A, B und C auf der Matrix-Eingangsseite des V-Rings gebracht werden, oder
sie werden in Cr & Cb getrennt, auf ein Byte multiplexiert, das auf Byte A auf der Matrix-Eingangseite des V-Rings gebracht wird, und dazu getrennt in Y, das auf Byte B kommt. Diese zweite Konfiguration von Videodaten wird Pseudo-CDV bezeichnet.
Wenn die Daten in Komponente-Form sind, können sie entweder in RGB (in der Matrix) konvertiert werden oder als eine auf den V-Ring eines Bildpufferspeicher zu sendende Komponente beibehalten werden.
Wenn die Daten in Pseudo-CDV-Form sind, können sie in dieser Konfiguration in einem Bildpufferspeicher gespeichert werden. Unter Verwendung der weiter unten beschriebenen Byte-Überlagerungsfunktion kann das Pseudo-CDV-Signal auf ein Bildpufferspeicher auf die Bytes A&B oder C&D geleitet werden. Dies ermöglicht die Speicherung von zwei Bildern in einem Bildpufferspeicher, das eine auf den Bytes A & B, das andere auf den Bytes C & D.
Abbildung 9B zeigt den Datenweg durch die V-Ring-Steuerung im komponenten digitalen Videoausgangmodus. In diesem Betriebsmodus treten RGB-Daten von einem Bildpufferspeicher am V-Ring-Eingang auf die Bytes A, B und C der V- Ring-Steuerung ein. In der Matrix werden sie in komponente Form (Cb Y Cr) gewandelt, dann werden die Farbkomponente auf Byte A durch den PCDV-MUX multiplexiert. Dies ergibt ein Pseudo CDV-Video auf den Bytes A & B der Matrix- Ausgangsseite des V-Rings.
Eine andere Möglichkeit ist die Speicherung der Daten in einem Bildpufferspeicher in komponenter Form und auf Einheit gebrachter Matrix. Die Komponentedaten würden dann unverändert durch die Matrix laufen und im PCDV- MUX in Pseudo-CDV-Form gewandelt werden. Die Daten könnten auch in einem Bildpufferspeicher in Pseudo-CDV-Form auf den Bytes A und B gespeichert werden. Dann wurde die Matrix auf Einheit gebracht und der PCDV-MUX desaktiviert werden.
Die Pseudo-CDV-Daten werden durch die Daten-Steuerimpulse zu den PC- und PL-Anschlüssen, das CDV-MUX und die AUSGANG-Abschnitte geleitet. Da werden sie in CDV-Daten gewandelt und zum Ausgang einer der CDV-Ausgänge geleitet.
Abbildung 9C stellt den Datenweg durch die V-Ring-Steuerung im Schlüsselkanal-Ausgangsmodus dar. Im Schlüsselkanal-Ausgangsmodus geht der K- Kanal von einem Bildpufferspeicher in die V-Ring-Steuerung auf Byte D des Rings ein. Dann durchläuft er unverandert die Matrix und wird dem Helligkeitseingang einem der CDV-MUX zugeführt. In diesem Fall wird der Farbeingang zum CDV-MUX auf Austastung gebracht.
Der Schlüsselkanalausgang ermöglicht die Speicherung der K-Kanaldaten auf einer CDV-Speichervorrichtung wie einem Digitalspeicher. Dieser K-Kanalausgang könnte auch parallel mit den normalen, an einem CDV-Ausgang auftretenden und den an einem anderen CDV-Ausgang auftretenden Schlüsseldaten arbeiten.
Abbildung 9D zeigt den Datenwert durch die V-Ring-Steuerung im Schlüsselkanal-Ausgangsmodus. Die K-Kanaldaten werden als Helligkeit auf einer digitalen Speichervorrichtung gespeichert, das an einem der CDV-Eingänge in die V- Ring-Steuerung führt. Dann gelangen sie auf Byte D des Matrix-Einganganschlusses und verlaufen durch die Matrix, wo sie im allgemeinen nicht verändert werden. Dann gelangen sie auf Byte D des V-Rings und den adressierten Bildpufferspeicher.
8. Der Befehlsteuerstapel der V-Ring-Steuerung von Abbildung 10A ist ein detaillierter Blockschaltplan, der die Funktionsblöcke des in Abbildung 7 dargestellten Befehisteuerstapeis darstellt. Der Befehlsteuerstapel wird verwendet, um Befehle abwärts zu den Bildpufferspeichern auf dem V-Ring zu senden. Die Befehle, von denen einige zuvor zusammengefäßt werden, werden über den horizontalen Austastzeitraum des Videosignals auf den V-Ring geleitet. Die Steuerworte sind 16 Bits groß und werden wie zuvor erklärt auf den C&D-Bytes auf den V-Ring geleitet.
Nach den über den horizontalen Austastzeitraum gesandten Steuerwörtern werden Austastdaten gesandt. Die Austastdaten können programmiert werden, um jeder beliebigen auf dem V-Ring verwendeten Videonorm zu entsprechen. Der Befehlsteuerstapel kann auch programmiert werden, um die korrekte Austastung an die A&B-Bytes des V-Rings zu senden.
Eine Hauptkomponente des Steuerstapeis ist ein 16K zu 20 Bit Befehis- RAM. Der Befehls-RAM wird verwendet, um Befehle in den V-Ring zu speichern. Befehle werden in der Reihenfolge in den Befehls-RAM gegeben, in der sie um den V- Ring versandt werden. Jedes Mal, wenn ein Ringbefehl in den RAM gebracht wird, wird ein Befehl-Bit (Bit 16) gestellt. Dieses Bit bewegt sich mit dem Befehiswort um den V-Ring.
Das letzte Wort einer Gruppe von Befehlen, die alle derselben Abtastzeile gelten müßte für die C&D-Bytes auf dem V-Ring die Austastniveaus enthalten. Das Endzeilenbit (Bit 17) wird zu diesem Wort gestellt. Dieses Bit wird vom Befehisteuerstapel als Zeichen verwendet, die Erteilung von Befehlen um den Ring abzubrechen und mit dem Senden der Austastintervalle zu beginnen.
Das Austastniveau-Bit (Bit 18) wird ebenfalls im Befehl-RAM verwendet. Die mit dem Austastniveau verbundenen Daten bestimmen das Austastniveau, das auf die A&B-Daten auf dem V-Ring gesandt werden. Nach der Bestimmung dieses Niveaus wird es beibehalten, bis es durch ein neues Austastniveau ersetzt wird.

a. Videostartanschluß

Der Videostartanschluß ist ein Zeiger für den Befehl-RAM. Er wird über den lokalen Anschluß geladen und zeigt das erste Steuerwort an, das über den aktiven Videoteil des Bildes zu senden ist.

b. Videoendanschluß

Der Videoendanschluß wird über den lokalen Anschluß geladen, um das letzte Pixel der letzten Zeile anzuzeigen, das auf den V-Ring zu senden ist. wenn die Werte im Videozähler und dem Video-Endausgang gleich sind, wird der Videozähler vom Video-Startanschluß geladen.

c. Video-Versetzungsanschluß

Die Ladung des Video-Versetzungsanschlusses zur Anzeige der obersten anzuzeigenden Zeile kann zur Vornahme der Bildversetzung verwendet werden. Beim Start eines Bildes wird der Wert im Video-Versetzungsanschluß in den vertikalen Zähler geladen. Dann wird der Zähler erhöht, um die Steuerwörter anzuzeigen, die auf den zu senden V-Ring sind.

d. Vertikaler Endanschluß

Der vertikale Endanschluß wird über den lokalen Anschluß geladen, um die letzten Daten der letzten Zeile anzuzeigen, die an den V-Ring zu senden sind. Wenn sich der Video-Endanschluß und der vertikale Endanschluß gleichen, wird der vertikale Zähler erneut vom vertikalen Staranschluß geladen.

e. Befehlstapel-Steueranschluß

Der Befehlstapel-Steueranschluß (CSTACK) hat zwei Bits, die auf den Befehl-Steuerstapel wirken. Das erst ist Bit 0, das, wenn aktiv, den Lauf des Befehl- Steuerstapels aktiviert. Das zweite Bit ist das Transfermodus-Bit. Wenn das Transfermodus-Bit inaktiv ist, läuft der Befehl-Steuerstapel wie beschrieben. Wenn das Transfermodus-Bit aktiv ist, wird der vertikale Austastzeitraum ignoriert und, nur die Videoanschlüsse werden verwendet. Auch der Zwischenzeilenmodus wird ignoriert, und jede Zeile wird gesendet.

f. Ring-Taktgeber-Steueranschluß

Das Zwischenzeilenmodus-Bit kommt aus diesem Anschluß. Wenn er aktiv ist, veranlaßt der Befehl-Steuerstapel, daß alle anderen Zeilen abwärts zum V-Ring gesandt werden. Sonst sendet der Befehl-Steuerstapel die Zeilen in Reihenfolge.
Nachstehend wird in Glossar A eine Liste aller in Abbildung 10A gezeigten Mnemoniken gegeben.
Abbildung 10B ist ein Zustandsplan, der die verschiedenen Zustände des Steuerstapels zeigt. Nachstehend wird in Glossar B eine Liste der Weiteren, in Abbildung 10B aufgeführten Mnemoniken gegeben. Dazu wird in den Anhängen A-C der CUPL-Programmiercode für die in Abbildung 10A gezeigten PAL-Vorrichtungen gegeben. GLOSSAR A (Abbildung 10A) Mnemonik Funktion Framestart (Bildstart) Enable Control Stack (Aktivierung Steuerstapel) Vertical Blank (vertikale Austastung) Synchronous Board Reset (synchrone Schaltrückstellung) Enable Control Stack Reset (Aktivierung Steuerstapekückstellung) INTL Interlace (Zwischenzeile) Control Stack Horizontal Sync Pulse (Steuerstapel horizontale Taktgebung) Advanced Control Stack (vorgeschobener Steuerstapel) Horizontal Sync Pulse (horizontaler Taktgeber) Select Control Stack Memory (Auswahl Steuerstapelspeicher) WRITE Write Enable (Aktivierung Schreiben) Control Stack Control Port Read (Lesen Steuerstapel-Steueranschluß) Control Stack Control Port Write (Schreiben Steuerstapel-Steueranschluß) Transfer Mode Enable
(Aktivierung Transfermodus)
CNTEN Count Enable
(Aktivierung Zählung)
CPUIN CPU In
(ZE ein)
COMPA Compare
(Vergleich)
RD (17) ROM Data Bit 17
(ROM-Daten-Bit 17)
VERD Vertical End Read
(Lesen vertikales Ende)
Vertical Start Read
(Lesen vertitaler Start)
VSWR Vertical Start Write
(Schreiben vertikaler Start)
G Stackenablegate
(Aktivierung Stapelanschluß)
DIR Direction
(Richtung)
BLNKCLK Blanking Latch Clock
(Austastungssperrimpuls)
CMDCLK Command Clock
(Steuerimpuls)
CBCLK Command Bit Clock
(Steuer-bit-Impuls)
VEWR Vertical End Write
(Schreiben vertikales Ende)
VIDEND Video End Enable
(Aktivierung Video-Ende)
VEREND Vertical End enable
(Aktivierung vertikales Ende)
VIDSTR Video Start Enable
(Aktivierung Videostart)
VIDOFF Video Offset Enable
(Aktivierung Videoverschiebung)
VERCNT Video Count Enable
(Aktivierung Videozählung)
VERPE Vertical Parallel Enable
(Aktivierung verttal parallel)
VIDCNT Video Count
(Videozählung)
LDATA Latchdata
(Sperrdaten)
WE Write Enable
(Aktivierung Schreiben)
CE Chip Enable
(Aktivierung Chip)
LEN Latch Enable
(Aktivierung Sperre)
DSACKC Data Strobe Acknowledge Control Stack
(Bestätigung Datenabtastung Steuerstapel)
VERERD Vertical End Read
(Lesen vertikales Ende)
VEREWR Vertical End Write
(Schreiben vertikales Ende)
C74 Clock 74 (74ns)
[(Impuls 74 (74 ns)]
VORD Video Offset Read
(Schreiben Videoverschiebung)
VOWR Video Offset Write
(Schreiben Videoverschiebung)
VERSRD Vertical Start Read
(Lesen vertikaler Start)
VERSWR Vertical Start Write
(Schreiben vertikaler Start)
STKEN Control Stack Enable
(Aktivierung Steuerstapel)
VCD (16-31) Video Command Data Bits 16-31
(Video-Steuerdaten-Bits 16-31)
VCD (0-15) Video Command Data Bits 0-15
(Video-Steuerdaten-Bits 0-15)
CBS Command Bit from Control Stack
(Steuerbit von Steuerstapel)

GLOSSAR B

(Abbildung 10 B)

!SELC Not Select Control Stack
(keine Auswahl Steuerstapel)
S3#S6 State 3 or State 6
(Zustand 3 oder Zustand 6)
LDATA Latch Data
(Sperrdaten)
!DSACK Not Data Strobe Acknowledgement
(keine Bestätigung Datenaustastung)
!ACSHSP Not Advanced Control Stack
(kein vorgezogener Steuerstapel)
Horizontal Start Pulse
(horizontaler Startimpuls)
!WRITE Not Write
(nicht Schreiben)
SELC Select Control Stack
(Auswahl Steuerstapel)
EL Endline
(Ende Zeile)
ENCSG Enable Control Stack - Gated
(Aktivierung Steuerstapel - verbunden)
CSHCP Control Stack Horizontal Start Pulse
(Horizontaler Startimpuls Steuerstapel)
TRANSF Transfer
(Transfer)
Not Interlace
(keine Zwischenzeile)
Interlace
(Zwischenzeile)
!TRANSF Not Transfer
(kein Transfer)
!VBU4K Not Vertical Blankly
(keine vertikale Austastung)
9. Zeilenspeicher der V-Ring-Steuerung
Abbildung 11A zeigt einen detaillierten Blockschaltplan des in Abbildung 7 dargestellten Zeilenspeichers. Der Zeilenspeicher enthält 4 KBytes Speicher, Puffer als Schnittstelle des Speichers zum lokalen Anschluß und den V-Ring, einen Adressierzähler und vier PAL- Vorrichtungen.
Der Zeilenspeicher ist ein Dualanschlußspeicher mit 1024 x 32 Bits, dazu fähig, eine Zeile Videodaten zu speichern, z.B. bis zu 1024 Pixel. Einer der Anschlüsse des Dualanschlußspeichers verläuft über den MI-Eingang (Matrix-Eingang) zum V-Ring. Über diesen Anschluß können Daten in Echtzeit (13,5 MHZ Pixelrate) entweder auf den Ring gebracht oder von ihm entnommen werden. Der zweite Anschluß bildet eine Schnittselle vom Zeilenspeicher zum lokalen Anschluß.
Der Zeilenspeicher führt folgende Funktionen durch:
1. Er hat beim Datentransfer zwischen Bildpufferspeicher die Funktion eines Temporärpufferspeichers, erforderlich, wenn der Bestimmungs-Bildpufferspeicher auf dem V-Ring oberstromig zum Herkunfts-Bildpufferspeicher liegt.
2. Er wird für die VIRS-Einfügung in den Videozug verwendet, damit der Bestimmungs-Bildpufferspeicher im Ring-Sichtmodus eine VIR-Referenz hat.
3. Er wird zum Empfang von im Austastintervall vorhandenen Informationen verwendet, wie untergeordnete Daten an einem CDV-Eingang oder als Chrominanzreferenz an einem analogen Eingang. Diese Daten können daraufhin über den lokalen Anschluß von der P-Ring-Steuerung gelesen oder über den V-Ring über den Zeitraum des aktiven Videotransfers an einen Bildpufferspeicher gesandt werden.
4. Er wird zum Einfügen untergeordneter Daten in den horizontalen Austastungsintervall des CDV-Ausgangs verwendet.
5. Er wird zum Setzen von Testsignals auf den V-Ring verwendet.

a. Speicher

Die Zeilenspeicherung besteht vorzugsweise aus acht statischen RAM CY7C149, deren Datenzeilen zum LD-Anschluß verbunden und deren Adressierzeilen zum LA-Anschluß verbunden sind. Dabei handelt es sich um Hochgeschwindigkeits-RAM von 1K zu 4 Bit, dazu fähig, Daten zur Pixelpulsrate von 13,5 MHZ zu lesen und zu schreiben. Der LD-Anschluß ist mit einer Reihe von zwei Zweirlchtungs-Pufferspeicher verbunden, von denen einer zu lokalen Anschluß und der andere zum V-Ring führt. Der LA-Anschluß kommt vom Adressenzähler.

b. Lokale Anschlußschnittstelle

Die Schnittstelle zwischen Zeilenspeicher und lokalem Anschluß besteht aus vier oktalen Zweirichtungsspeichern 74F244, der CPUSM PAL und Teilen der LSWRC PAL und dem Adressierzähler. Die Daten des lokalen Anschlußabschnitts (D31-0) bilden die Schnittstelle zum LD-Anschluß durch die vier Zweirichtungsspeicher. Die den gemeinsamen Ausgang aktivierenden Pin-Ausgänge der Pufferspeicher werden durch die CPUSM PAL gesteuert, während die Richtungszeilen zum SWRITE*-Signal vom Schnittstellenabschnitt des lokalen Anschlusses verlaufen.
Die Adressierzeilen vom Abschnitt des lokalen Anschlusses (A 11-2) sind mit den Dateneingängen der drei Adressenzählvorrichtungen verbunden. Bei einem Zugang zum lokalen Anschluß werden die Zähler desaktiviert und der Ladeeingang zum Zähler wird nieder gehalten, wodurch die Adressen der Dateneingänge an den Zählereingängen auftreten. Dieser Ladeeingang wird durch die CPUSM PAL gesteuert. Die Schreibaktivierung und die Chipauswahl der Speicherchips werden im CPUSM PAL gebildet und dann zum LSWRC PAL gesandt, der sie über einen lokalen Zyklus auswählt.

c. CPUSM PAL

Das CPUSM PAL (ZE-Zustandsgerät) erzeugt die meisten erforderlichen Signale, um einen Zeilenspeicher-Lese- und Schreibzyklus eines lokalen Anschlusses zu vervollständigen. Abbildung 11B zeigt den ZE-Zustands-Geräteplan. In Anhang D ist der CUPL-Programmiercode für die CPUSM PAL-Vorrichtung gegeben.

d. Eingänge zum Zeilenspeicher

Der LSMQ-3-0 und die SSELS*-Eingänge des Zeilenspeichers werden zum Auslösen eines lokalen Anschlußzyklus verwendet. Der SSELS* ist ein decodiertes Signal von einem lokalen Schnittstellenanschluß und wird für die Auswahl des Zeilenspeichers verwendet, während die LSMQ-Bits den lokalen Anschlußzyklus zurückhalten, bis das Zeilenspeicher-Zustandsgerät den aktuellen Zyklus vollendet hat (kehrt z.B. auf Zustand 0 zurück).
Der SWRITE*-Eingang zeigt dem Zustandsgerät an, ober Zyklus ein Leseoder ein Schreibzyklus sein muß.
Der DS*-Eingang wird vom Schnittstellenabschnitt des lokalen Anschlusses abgeleitet und wird zur Erzeugung des DSACKL*-Signals verwendet. Das DSACKL*- Signal bestätigt der ZE die Beendigung des Zugangszyklus des lokalen Anschlusses.
Das SBRESET*-Signal versichert, daß das ZE-Zustandsgerät bei der Systeminitialisierung im Null-Zustand anläuft.

e. Ausgänge

Die im ZE-Zustandsplan von Abbildung 11B gezeigten Signale sind die an der CPUSM PAL in Abbildung 11A bezeichneten Ausgänge.
LADLD* (Zeilenspeicher-Adressenladung) ist die Ladung zu dem über den lokalen Anschlußzyklus verwendeten Adressenzähler.
LAWE* (Zeilenspeicher zu Schreibaktivierung lokaler Anschluß) bestätigt die Schreibaktivierung über den Schreibzyklus des lokalen Anschlusses.
LSAOE* (Zeilenspeicher zu Ausgangsaktivierung lokaler Anschluß) befähigt die Zweirichtungs-Pufferspeicher über den Zyklus des lokalen Anschlusses.
LCSEN (Zeilenspeicher-Chipauswahl-Aktivierung) bestätigt die Chipauswahl über den Zyklus des lokalen Anschlusses.

f. Zeilenspeicher-Zustandsgerät - LSSTM PAL

Abbildung 11C zeigt den Plan des Zeilenspeicher-Zustandsgerät der PAL- Zeilenspeichervorrichtung. Das Zeilenspeicher-Zustandsgerät ist in der in Abbildung 11A abgebildeten LSSTM PAL-Vorrichtung enthalten, wobei seine Eingänge vom Befehlsprozessorabschnitt und dem Ring-Taktgeber kommen (Abbildung 10A). In Anhang E ist der CUPL-Programmiercode für die LSSTM PAL-Vorrichtung gegeben.
Wie in Abbildung 11C gezeigt, hat das Speicherzustandsgerät vier "aktive" Zustände und sechs "Warte"-Zustände. Über die aktiven Zustände führt der Zeilenspeicher eine von vier Basisfunktionen durch, wie nachstehend zusammengefaßt:
1. Zustand 2 (S2)/Zeilenschreibzustand. Über Zustand 2, dem aktiven Videoteil, wird eine Zeile (768 Pixel) vom V-Ring-Eingang in die Zeilenspeicherung geschrieben;
2. Zustand 4 (S4)/Zeilenlesezustand. Über Zustand 4, wird eine Zeile Videodaten (768 Pixel) von der Zeilenspeicherung gelesen und am MI-Anschluß auf den V-Ring gebracht;
3. Zustand 6 (S6)/horizontaler Austastungs-Schreibzustand. Über Zustand 6, wird der horizontale Austastungsmtervall eines eingehenden Videosignals (CDV oder analoger Eingang) in die Zeilenspeicherung geschrieben, oder
4. Zustand 8 (S8)/horizontaler Lesezustand. Über Zustand 8, der über die horizontale Austastung aktiv ist, werden Daten von der Zeilenspeicherung am MI-Anschluß auf den V-Ring gebracht. Dann werden diese Daten vom CDV-Ausgangsabschnitt aufgenommen und über den Austastungsintervall ausgegeben (untergeordnete Daten).
Ein Zustand-Gerätezyklus wird durch einen Befehl vom Befehlprozessorabschnitt ausgelöst, der das Gerät in einen der Wartezustände bringt. Dort wartet das Gerät auf ein Impulssignal, das den richtigen Bezug zum Videosignal hat, und wechselt dann in einen der vier aktiven Zustände. Diese Impulssignale können vom Taktgeber abgeleitet werden oder werden von der V-Ring-Referenz am V-Ring-Eingang abgeleitet. Am Ende eines aktiven Zustands bringt ein anderes Impulssignal oder die Beendigung dieses Signals das Gerät zurück auf Zustand S0, in dem es auf den nächsten Befehl wartet.

g. Zeilenspeicherbefehle

In der untenstehenden Tabelle A wird eine Liste von Befehlen für die Zeilenspeicherung gegeben. TABELLE A COMMAND Befehl NO OPERATION Kein Betrieb, keine Anweisung. WRITE LINE COMMAND Zeilen-Schreibbefehl, schreibt einen Zeilenfolgespeicher. READ LINE COMMAND Zeilen-Lesebefehl, liest einen Zeilenfolgespeichers. WRITE HORIZONTAL BLANKING COMMAND Schreiben horizontaler Austastung, schreibt den horizontalen Austastungsintervall in den Zeilenspeicher READ HORIZONTAL BLANKING Lesen horizontaler Austastung, liest den horizontalen Austastungsintervall aus dem Zeilenspeicher. FRAME CAPTURE COMMAND Bilderfassungsbefehl, setzt die FCM- Sperre. ANCILLARY MODE COMMAND Untergeornete Modussteuerung, setzt die ANCM-Sperre. END FRAME CAFRURE COMMAND Ende Bilderfassungsbefehl, löscht die FCM- oder ANCM-Sperre.
Die RIHR* (Ringeingang-Horizontalreferenz) kommt aus dem V-Ring- Eingang und wird zur Anzeige des Endes aktiver Videos auf dem V-Ring-Eingang verwendet.
Der RICS* (Ringeingang-Startbefehl) wird vom RIHR*-Signal abgeleitet und wird zur Anzeige des Starts aktiver Videos auf dem V-Ring-Eingang verwendet.
Die ACTV1*- und ACTV2*- (aktive Video-)Signale kommen aus dem Taktgeber und werden zur Anzeige des aktiven Videobereichs auf dem V-Ring-Ausgang verwendet. Die beiden Signale sind zeitliche unterschiedlich, und eines wird abhängig davon gewählt, ob eine Matrixschaltung anwesend ist oder nicht.
Die OBLNK1*- und OBLNK2*- (Ausgangs-Austast-)Signale kommen aus dem Taktgeber und werden zur Anzeige des horizontalen Austastbereichs dem V-Ring- Ausgang verwendet. Die beiden Signale sind zeitliche unterschiedlich, und eines wird abhängig davon gewählt, ob eine Matrixschaltung anwesend ist oder nicht.
Das EEAVP* (frühendende aktive Videoimpuls-)Signal findet eirüge Zeit vor dem Ende des aktiven Videos statt. Dieses Signal wird zur Zyklusbendigung bei der Übertragung von Austast-Intervaildaten zum Bildpufferspeicher verwendet.
Die RBLNK* (Ringaustastung) zeigt den horizontalen Austastbereich beim Schreiben untergeordneter Daten oder der Chrominanz in den Zeilenspeicher an.
Die SBRESET*- und SSELS*- Eingänge zwingen das Zustandsgerät in den idealen Zustand (S0). Sie nehmen auch die Rückstellung der FCM- und ANCM-Sperrungen vor.

H. Ausgänge

Die LSMQ-3-0- (Zeilenspeicher-Zustandsgerät-Q-)Ausgänge, dargestellt in Abbildung 11A, werden in verschiedenen Schaltungen auf der V-Ring-Steuerung verwendet, um den Zugang zum V-Ring zwischen dem Zeilenspeicher und anderen Schaltungen vorzugeben. Da einige dieser Schaltungen auf dem V-Ring unterstromig zum Zeilenspeicher liegen, müssen die LSMQ-Signale verzögert werden, um mit den Datenverzögerungen übereinzustimmen. Dies geschieht im Zustandverzögerungsabschnitt. Im Zustandverzögerungsabschnitt werden die LSMQ-Signale durch die Verzögerung um einen Impuls zu DLSM-Signalen gewandelt, die dann zur Matrix der V-Ring-Steuerung gesandt werden, wo sie um dieselbe Anzahl Impulse wie die Daten verzögert werden. Vom Ausgang der Matrix werden die jetzt ILSM benannten Daten zurück zum Zustandverzögerungsabschnitt gesandt, wo sie um einen zusätzlichen Impulszeitraum verzögert und dann SLSM benannt werden.
Das FCM*-(Bildabtastmodus-)Signal ist der Ausgang einer Sperrung, die bei Chrominanzabtastungen aktiviert wird.
Das ANCM*-(untergeordnete Modus-)Signal ist der Ausgang einer Sperrung, die bei der Abtastung gewisser untergeordneter Daten aktiviert wird.

i. Adressenzähler

Wie in Abbildung 11A dargestellt besteht der Zeilen-Speicheradressenzähler vorzugsweise aus drei synchronen Zählvorrichtungen 74FR163. Die Zähl-Aktivierungs(LCNTE-) und Lösch- (ADCLR*-)Signale, die den Zähler während dem Ringzugang steuern, werden von der LSWRC PAL abgeleitet.
Während dem Ringzugang wird der Adressenzähler von LSWRC PAL und LSSTM PAL gesteuert. Während dem Wartezustand, der den Lese- und Schreibzuständen vorausgeht, wird das ADCLR*-Signal bestätigt und der Zähler auf 0 gehalten. Während dem Lese- oder Schreibzustand wird der Zähler aktiviert (Vorwärtszählen), bis das Zustandsgerät in den nächsten Zustand übergeht, wo er entweder gelöscht wird oder seine letzte Zählung (über den Zustand 0) beibehalten wird. Bei gewissen Transfers (ANCM- bestätigter) untergeordneter Daten, wird die LCNTE-Zeile umgeschaltet, damit der Zähler zur Hälfte der normalen Frequenz arbeitet.

j. LSWRC PAL (Zeilenspeicher-Schreib-/Lesesteuerung)

Die LSWRC PAL erzeugt die Steuersignale für den Adressenzähler, die Chipaktivierung und die Schreibaktivierung für die Speicherchips. In Anhang F ist der CUPL-Programmiercode für die LSWRC PAL-Vorrichtung gegeben.

k. LSRBC PAL (Zeilenspeicher zu V-Ring-Pufferspeichersteuerung)

Die LSRBC PAL steuert den Zeilenspeicher zu den V-Ring- Bildpufferspeichern. In Anhang G ist der CUPL-Programmiercode für die I-SRBC PAL- Vorrichtung gegeben.

10. Ringeingangsabschnitt und Steuerprozessor-Abschnitt

Abbildung 12A zeigt einen detaillierten Blockschaltplan des V-Ring- Eingangsabschnitts der in Abbildung 7 dargestellten V-Ring-Steuerung. Der V-Ring- Eingangsabschnitt enthält die V-Ring-Eingangsschnittstelle, die analoge Eingangssperren, die CDV-Eingangssperren, die Steuersperren und die Matrix-Umleitsperre. Wie in Abbildung 12A dargestellt ist die Eingangs-Pufferspeichersteuerung (INBUF) PAL.

a. V-Ring-Eingangsschnittstelle

Die Pufferspeicherdaten der V-Ring-Eingangsschnittstelle kommen vom V- Ring auf die V-Ring-Steuerung. Falls erforderlich nehmen die Bildpufferspeicher der V- Ring-Eingangsschnittstelle eine zeitliche Datenneubestimmung zum Haupttaktgeber (C74 bezeichnet) vor. Die eingehenden Daten werden im vorzugsweise in vier oktalen Pufferspeichern 74HC244, einen für jedes Datenbyte gepuffert. Die Datenbytes haben im Blockschaltplan der Abbildung 12A die Bezeichnung A, B, C und D und haben folgende Bit-Zuweisung:
Byte A = Bits 24 bis 31
Byte B = Bits 16 bis 23
Byte C = Bits 8 bis 15
Byte D = Bits 0 bis 7

b. Zeitsperre #1

Nach der Pufferung durch den Pufferspeicher der V-Ring- Eingangsschnittstelle werden die Daten zur ersten Zeitsperre gesandt, die aus vier oktalen Sperren 74F374 besteht. In der ersten Zeitsperre werden die Daten mit einem R74 bezeichneten Zeitimpuls von 13,5 MHZ gesperrt. Der R74-Impuls wird von einem 27-MHz- Impuls (VRCLK) abgeleitet, der sich mit den Daten um den Ring bewegt. 74 Oktalsperren. In der zweiten Zeitsperre werden die Daten mit einem weiteren, M74 bezeichneten Zeitimpuls von 13,5 MHZ gesperrt. M74 ist ein einstellbarer Impuls, dessen Impulsverhältnis in bezug auf die R74- und die C74-Impulssignale variieren kann.

c. Zeitsperre #2

Von der ersten Zeitsperre werden die Daten zu einer zweiten Reihe Zeitsperren gesandt, die aus vier oktalen Sperren 74F374 bestehen. In der zweiten Zeitsperre werden die Daten mit einem weiteren, M74 bezeichneten Zeitimpuls von 13,5 MHz gesperrt. M74 ist ein einstellbarer Impuls, dessen Impulsverhältnis in bezug auf die R74- und die C74-Impulssignale variieren kann.

d. Ringdaten und Befehlsperren

Von der zweiten Reihe Zeitsperren werden die Daten zur Ringdatensperre gesandt. Beide dieser Impulse werden vom Haupttaktgeber (C74) reguliert. Die Ringdatensperre besteht aus vier oktalen Sperren 74F374, deren Ausgangaktivierung durch die Eingangs-Pufferspeichersteuerung PAL gesteuert wird.
Die Befehlsperre besteht aus zwei oktalen Sperren 74F374 auf den V-Ring- Datenbytes C und D. Die Daten von diesen Sperren werden mit dem Steuerbit zum Steuerprozessorabschnitt gesandt.

e. Analoge Eingangssperre

Die analoge Eingangssperre besteht aus acht oktalen Sperren 74F374, die Daten vom analogen Eingang der V-Ring-Steuerung erhalten und sie auf den V-Ring leiten.

f. CDV-Datensperre

Die in Abbildung 12A gezeigte CDV-Datensperre besteht aus drei oktalen Sperren 74F374, die Daten vom CDV-Eingangsabschnitt erhalten, die sie auf den V-Ring leiten. Wie im Pufferspeicher des Ringeingangs und den analogen Eingangsperren wird die Ausgangaktivierung der CDV-Daten durch die Eingang-Pufferspeichersteuerung PAL gesteuert. Die Daten kommen von den CDV-Eingangabschnitten an die drei Anschlüsse mit der Bezeichnung YI, CBI und CRI, wie in Abbildung 12A dargestellt. Sie stehen jeweils für die Hellligkeits- und Farbunterschiedssignale Y, Cb und Cr.
Die Daten vom CDV-Eingangabschnitt können eine der beiden obengenannten Formen Y Cb Cr haben oder eine Pseudo-CDV beeeichnete Form aufweisen. Die Pseudo- CDV-Form hat die Y-Daten am YI-Anschluß und die Cr-Daten auf dem CBI-Anschluß multiplexiert. In dieser Form kann ein Bild in nur zwei Bytes auf den V-Ring transferiert und in zwei Speicherbytes im Bildpufferspeicher gespeichert werden.

g. I-Schlüssel-Sperre

Wie in Abbildung 12A dargestellt entnimmt die Eingang- Scmüsselmodussperre (IKEY LATCH) Helligkeitsdaten vom YI-Anschluß und bringt sie auf einem Byte D auf den V-Ring. Diese Sperre wird zum Auffinden von Schlüsseldaten verwendet, die zuvor in einer CDV-Vorrichtung gespeichert waren.

h. Matrix-Umleitsperre

Die in Abbildung 12A dargestellte Matrix-Umleitsperre besteht aus zwei oktalen Sperren 74F374, deren Eingänge an die YI- und CBI-Anschlüsse und deren Ausgänge über den VO-Anscmuß mit den V-Ring-Bytes A und B verbunden sind. Die Ausgangaktivierungen der Matrix-Umleitsperre werden von der Eigang- Pufferspeichersteuerung PAL abgeleitet. Die Matrix-Umleitsperre ermöglicht es, Pseudo- CDV-Daten vom CDV-Eingang direkt auf den V-Ring hinter der Matrix zu bringen. Dieser Vorgang ist für einige Standspeicherfunktionen nützlich.

i. INBUF PAL

Das in Abbildung 12A dargestellte INBUF PAL wählt aus, welche Eingangsquelle auf den V-Ring gebracht wird und versichert, daß keine Verbindung zum Zeilenspeicherabschnitt besteht, der am selben Punkt eine Schnittstelle zum Ring bildet.
Alle Eingänge der INBUF PAL kommen entweder vom Video-Steueranschluß IO oder dem Zeilenspeicher-Zustandsgerät (Abbildungen 11A-11C). Die SIN-Zeilen vom Video-Steueranschluß 10 wählen aus, welche Videoquelle einzugeben ist. In untenstehender Tabelle wird eine Liste der SIN-Zeilenwerte und der entsprechenden Video-Eingangsquellen gegeben. TABELLE B Video-Eingangquelle Keine V-RING-Eingang ROT vom analogen Eingang GRÜN Blau
Das NTXON-Bit vom Video-Steueranschluß IO bestimmt, ob die Daten durch die Matrix oder über die Matrix-Umleitsperre um die Matrix verlaufen.
Das IKEY-Bit aktiviert die IKEY-Sperre und gibt die Helligkeitsdaten vom CDV-Eingang auf Byte C auf dem V-Ring frei.
Die TRANS-Bits bringen die Schaltung in Transparent-Modus, was die V- Ring-Daten dazu veranlaßt, mit möglicher Ausnahme der Matrix unverändert durch die Schaltung zu verlaufen.
Die vier Eingänge des Zeilenspeicher-Statusgeräts (LSMQ 3- 0)(Abbildung 11C) werden zur Überlagerung des gewählten Eingangs und der Aktivierung des Zeilenspeichers zum V-Ring bei bestimmten Zeilenspeicherarbeiten verwendet.
In Anhang H ist der CUPL-Programmiercode für INBUF PAL gegeben. j. Befehlprozessor
Abbildung 12B ist ein Blockschaltplan, der die Organisation des in Abbildung 12A dargestellten Befehlprozessors zeigt.

11. Ring-Ausgangabschnitt

Abbildung 13 ist ein detaillierter Blockschaltplan des in Abbildung 7 dargestellten V-Ring-Ausgangabschnitts. Der V-Ring-Ausgangabschnitt enthält die PCDVMUX- die CDVA- und die CDVB-Ausgangsperren, die CDV-Austaststeuerungen, die Matrixausgang-Übergehungssperre, die Byte-Überlagersperren und die V-Ring- Ausgangsperren. Dazu sind die verschiedenen PAL dargestellt, die die Schaltungen in diesem Abschnitt steuern.
a. Pseudo-CDV-MUX
Das in Abbildung 13 dargestellte Pseudo-CDV-MUX besteht aus zwei oktalen Registern 74F825 und drei oktkalen Sperren 74F374, deren Eingänge vom Matrixausgang kommen. Die Ausgänge der beiden Register steuern beide das V-Ring-Byte A, wobei die Eingänge für ein Register von Byte A und für den anderen von Byte C kommen.
Im normalen, Komponente-Modus beeeichneten Betriebsmodus wird das Register, dessen Eingang von Byte A kommt, und die drei Sperren aktiviert, und die durchlaufenden Daten bleiben unverändert. Das andere Register wird desaktiviert.
Im Pseudo-CDV-Modus werden die Cr-Daten auf Byte A und die Cb-Daten auf Byte C zur Hälfte der normalen Impulsfrequenz in den Registern gesperrt. Dann aktivieren die Register abwechselnd Byte A auf dem Ring, was zur Umleitung der Cr- und Cb-Daten auf einem Byte führt. Das Helligkeitssignal (Y) geht durch die Sperre auf Byte B und bildet das andere Byte des Pseudo-CDV-Signals. Tabelle C zeigt das Verhältnis zwischen den Pseudo-CDV-MUX-Ein- und Ausgängen. TABELLE C PSEUDO-CDV-MUX-Eingänge Erstes Pixel Letztes

b. PCDVM PAL

Wie in Abbildung 13 dargestellt werden die Eingänge zu PCDVM PAL vom Video-Steueranschluß 10 und dem Ring-Taktsignal erhalten.
Die DLSM-Eingänge werden von den Zeileneingängen des Zeilenspeicher Zustandgeräts erhalten.
Die SIN-2-0- und MTXON-Eingänge werden verwendet, im Matrix- Übergehungsmodus die Sperrungen zu desaktivieren.
Das CMPT-Bit wird verwendet, um das MUX auf Komponente- oder Pseudo- CDV-Modus zu bringen, wo CMPT = komponentes digitales Video und CMPT * -pseudokomponentes digitales Video.
PSYNC* wird vom Ring-Taktgeber abgeleitet und zur Synchronisierung des PSEUDO-CDV-MUX verwendet, damit Cb immer auf dem ersten Pixel ist.
In Anhang I ist der CUPL-Programmiercode für die PCDVM PAL- Vorrichtung gegeben.

c. Byte-Überlagerung

Der Byte-Überlagerungsabschnitt in Abbildung 13 besteht aus acht Sperren 74F374 und der BYTSW PAL. Die Byte-Überlagerung hat die Aufgabe der Leitung der V-Ring-Daten in Byte-Paaren (Wörtern) zu anderen Byte-Paaren vor der Übersendung zur V-Ring-Ausgangssperre.
Diese Datenleitung wird von den beiden BSC-Bits Byte- Überlagerungssteuerung) im Video-Steueranschluß 10 gesteuert. Das Verhältnis zwischen den beiden BSC-Bits und dem Ausgang des Byte-Überlagerungsabschnitts wird in Tabelle D gezeigt. TABELLE D BSC-Bits Byte-Überlagerung ein Byte-Überlagerung aus

d. BYTSW PAL

Das in Abbildung 13 dargestellte BYTSW PAL aktiviert die geeigneten Byte- Überlagerungssperren und verhindert Konkurrenz mit dem Befehlsteuerstapel oder dem Ring-Meldungabschnitt, die den Ring am selben Punkt steuern. Die Eingänge zur BYTSW PAL kommen vom Video-Steueranschluß IO, dem Zeilenspeicher-Zustandsgerät und dem Ring-Taktgeber. Die BSC-IO-Bits werden vom Video-Steueranschluß IO abgeleitet.
Die SIN-2-0-Bits aktivieren die gewählten Byte-Überlagerungssperren, wenn ein beliebiger Eingang außer dem V-Ring gewählt ist.
Die LSMQ-3-0-Bits aktivieren die gewählten Überlagerungen, wenn der Zeilenspeicher Daten auf den V-Ring einfügt. Die CMDAA (Befehlbereichaktivierungs-) und der RMTP- (Ringmeldung-Taktimpuls-)Signale desaktivieren die Byte- Überlagerungssperren, damit der Steuerstapel oder die Ringnachrichtschaltung den V-Ring steuern kann.
Das TRANS-Signal aktiviert die Direktdurchgangssperre und überlagert alle anderen Eingänge.
In Anhang J ist der CUPL-Programrniercode für BYTSW PAL gegeben.

e. V-Ring-Ausgangsüberlagerung

Die in Abbildung 13 dargestellte V-Ring-Ausgangsüberlagerung und Matrix- Übergehungs-Ausgangsüberlagerung besteht aus vier Uberlagerungen 74HCT374, die den V-Ring-Ausgang durch 33 Ohm Widerstände lenken. Die Widerstände dienen als Quellenbeendigung, die die von unbestimmten Empfangern am Eingang der nächsten Schaltung auf dem Ring hervorgerufene Rückstrahlung aufnehmen. Die Matrixübergehungs- Ausgangssperre besteht aus einem Paar von Sperren 74F374. Diese Sperren leiten die Daten von den Bytes A und B des MI-Anschlusses direkt zum CDV-Ausgang, die folglich die Matrix und die Pseudo-CDV-MUX-Abschnitte übergehen. Die Steuerung dieser Sperren wird von den CDVOUT PAL abgeleitet. Diese Sperren werden bei gewissen Arten von Standspeichervorgängen verwendet.

f. CDV-Ausgangssperre

In Abbildung 13 sind zwei identische CDV-Ausgangssperren dargestellt, eine für jeden der beiden CDV-Ausgänge. Jede CDV-Ausgangssperre besteht aus vier Sperren 74F374 und einer Steuer-PAL. Bei normalem Betrieb benötigt der CDV-Ausgangsabschnitt Pseudo-CDV-Daten an seinem Eingang, die auf den Bytes A und B oder den Bytes C und D liegen können. Die CDV-Ausgangssperrschaltung wählt abhängig vom UWD-Bit (hohe Wortdaten) am Video-Steueranschluß IO (Abbildung 12) das Bytepaar aus. Für Ausgang A wählt das UWDA-Signal die Bytes A und B, während das UWLA*-Signal die Bytes C und D wählt.
Wenn der Schlüsselausgangmodus gewählt ist (AKEYM oder BKEYM im Video-Steueranschluß IO), wird Byte C zum Helligkeitseingang (PL) des CDV- Ausgangsabschnitts gesandt und der Farbeingang (PC) auf Austastung gesteuert, was ausschließlich zu Helligkeit am CDV-Ausgang führt.

g. CDVOUT PAL

Die Eingänge der zwei identischen Steuer-PAL, in Abbildung 13 beide CDVOUT bezeichnet, werden vom Video-Steueranschluß IO, dem Ausgangstaktgeber und dem Zeilenspeicher-Zustandsgerät erhalten
Die Bits CDVAON/CDVBON aktivieren das von den UWDA-/UWDB-Bits gewählte Sperrenpaar, während das Signal CDVAON* die Sperrungen desaktiviert und die Steuerung des Eingangs zum CDV-Ausgangabschnitt durch die CDV-Austastungstreiber ermöglicht.
Die UWDA-/UWDB-Bits wählen Daten von den Bytes A und B, während UWDA*/UWDB* Daten von den Bytes C und D wählen. Die AKEYM-/BKEYM-Daten aktivieren den Schlüssel-Ausgangsmodus. Das CCDVB*-Signal (Misch-CDV-Austastung) wird vom Takterzeuger erhalten und desaktiviert die Sperrungen bei der Austastung, damit die Eingänge zum CDV-Ausgangabschnitt auf Austastung durch die Austasttreiber gesteuert werden können. Die MTXON*- und IN1-Signale (von den SIN-Bits) aktivieren die Matrixübergehungs-Ausgangssperre. Die DLSM-3-0-Bitsvomzeilenspeicher-Zustandsgerät werden zur Einfügung untergeordneter Daten vom Zeilenspeicher in den horizontalen Austastintervall verwendet.
In Anhang K ist der CUPL-Programmiercode für die in Abbildung 13 dargestellten CDVOUT PAL-Vorrichtungen gegeben.

h. CDV-Austasttreiber

Die in Abbildung 13 dargestellten CDV-Austasttreiber bestehen aus einem Paar Pufferspeicher 74F244 für jeden der beiden CDV-Ausgänge und die CDVBLK PAL. Die Eingänge zu diesen Pufferspeichern sind fest zu den CDV-Austastniveaus verbunden, 10h für Helligkeit und 80h für Farbe, und die Ausgänge sind an die Anschlüsse PL und PC angeschlossen. Während der Austastung oder bei desaktiviertem CDV-Ausgang werden diese Speicher aktiviert und lenken die Austastniveaus an diese Anschlüsse.

i. CDVBLK PAL

Die in Abbildung 13 dargestellten Eingänge zur CDVBLK PAL kommen vom Video-Steueranschluß 10, dem Zeilenspeicher-Zustandsgerät und dem Ausgangstaktgeber. Die Signale CDVAON* UND CDVBON* aktivieren die Austasttreiber an ihrem jeweiligen CDV-Ausgangsabschnitt. Die AKEYM- und BKEYM-Signale aktivieren die Austasttreiber an ihrem jeweiligen PC-Anschluß, damit nur die Farbe ausgetastet wird.
Die HCDVB- (horizontalen CDV-Austastungs-) und VCDVB- (vertikalen CDV-Austastungs-)Signale werden zusammengefügt, um ein Misch-CDV-Austastungssignal zu bilden, das für die Aktivierung der Austasttreiber verwendet wird. Die DLSM-Bits vom Zeilenspeicher-Zustandsgerät werden während der Einfügung untergeordneter Daten zur Desaktivierung der Austasttreiber verwendet. In Anhang L ist der CUPL-Programmiercode für die dargestellte CDVBLK PAL-Vorrichtung gegeben.

12. Matrixmodul

In Abbildung 14 wird ein Blockschaltplan des in Abbildung 7 dargestellten Matrixmoduls gegeben. Sachkundige werden die Struktur des Matrixmoduls bereits erkennen. Das in Abbildung 14 dargestellte Matrixmodul kann von durchschnittlich Sachkundigen routinemäßig hergestellt werden.
Kurz, das Matrixmodul arbeitet zur Wandlung eines auf den Bytes A, B und C des V-Rings befindlichen komponenten digitalen Videosignals von einem Format in andere, z.B. von RGB-Format in CbYCr-Format. Dies wird durch die richtige Einfügung der Pixelbits in und ihre Entnahme aus den RAM-Vorrichtungen erreicht. Die Ausgänge der RAM-Vorrichtungen werden an andere Schaltungen weitergeleitet, und das entstehende Signal wird einem Pinning unterzogen, um zu versichern, daß kein Wert kleiner als Null oder größer als acht Bits auf den Bytes A, B und C bestätigt wird, was dadurch möglich wird, daß die Addierer eine Präzision von 16 Bits aufweisen.

F. Aktuell vorgezogene Durchführungsform und aktuell bester Modus für den Einbau des Bildpufferspeicher: Abbildung 15.

Abbildung 15 zeigt ein Blockdiagramm einer charakeristischen Durchführungsform des auf dem V-Ring in der aktuell vorgezogenen Durchführungsform enthaltenen Bildpufferspeichers. Jeder Bildpufferspeicher ist zur Speicherung einer Vielzahl an Bildern mit Videoauflösung fähig. Die in dem Bildpufferspeicher enthaltenen Bilder können auf einer pixeiweisen Grundlage über das Verarbeitungs-Untersystem verarbeitet werden, das über den lokalen Anschluß an den Bildpufferspeicher angeschlossen ist. Jedes der im Bildpufferspeicher gespeicherten Videobilder kann auf einem an den analogen Ausgang angeschlossenen RGB-Monitor betrachtet werden.
Allgemein dient der Bildpufferspeicher als Bild-Halteelement für Mehrzweck- Graphikverarbeitungs-"Scheiben" der Durchführungsform wie weiter oben in Verbindung mit den Abbildungen 1B und 1C erläutert. Allgemein bestehen solche Scheiben aus Verarbeitungs-Untersystemen, einer DRAM-Auswahl und dem Bildpufferspeicher.
Der Bildpufferspeicher erhält Instruktionen von einem Verarbeitungs- Untersystem über die lokalen Anschlußverbindungen und von der V-Ring-Steuerung über den V-Ring. Es ist zu beachten, daß abhängig von der Komplexität der vom Bildpufferspeicher durchzuführenden Funktionen die Struktur des lokalen Anschlusses variieren muß, um der Komplexität der vom Verarbeitungs-Untersystem an den Bildpufferspeicher gegebenen Befehle entsprechen zu können. Der Lokale Anschluß z.B. kann Schaltungen für die Bereitstellung von Anschlußdecodierungen, Farbkarten- Decodierungen und Video-RAM-Decodierungen enthalten. Dazu kann er verschiedene Zustandsanschlüsse aufweisen.
Die Datentransoeiver (DATEN-XCVRS) stellen eine Verbindung zwischen den Video-RAM-Modulen und den Datenzeilen eines lokalen Anschlusses her. Es ist vorzuziehen, daß der Daten-Transceiver-Abschnitt zwei vollständige 64-Bit-Transceiver- Vorrichtungen enthält. Eine Transeeiver-Vorrichtung leitet Daten direkt weiter, während sie die andere in einer gewissen Art durchmischt, die für Hochpräzisions-Software- Farbvorgänge nützlich ist.
Der in Abbildung 15 dargestellte Adressenabschnitt hat die Funktion, die logische Adresse (in der Form von Bildern, Abtastzeilen oder Pixeln) aufrugreifen und sie (in der Form einer Bank, eines Abschnitts, einer Reihe, einer Spalte) in eine physische Adresse oder Hardware-Adresse zu wandeln. Der Adressenabschnitt kann diese Funktionen jederzeit durchführen, wenn der Zugang zu den Video-RAM-Modulen über den lokalen Anschluß oder den V-Ring gewünscht wird, oder um die in den Video-RAM-Modulen enthaltenen Daten an den analogen Ausgang auszugeben.
Die in Abbildung 15 dargestellten Video-RAM-Module enthalten vorzugsweise für die Speicherung von Videodaten aufgebaute RAM-Vorrichtungen. Vorzugsweise haben die Videodaten die Form von R, G, B und K.
Der Ring-Befehlprozessor prüft (durch den Steuerbit-Eingang bei CMDBI bestätigte) eingehende Ringbefehle, um zu bestimmen, ob der Befehl an einen bestimmten Bildpufferspeicher adressiert ist. Dann führt der Ring-Befehlprozessor den Befehl nach den entsprechend erhaltenen Paramterwörtern aus.
Die Farbmappen und analoge Abschnitte erhalten über das Multiplexer- System (MUX-SYSTEM) Videodaten (vier Kanäle zu je zehn Bits). Jeder Datenkanal wird durch eine getrennte 10-zu-10-Bit-Farbkarten-RAM-Tabelle geleitet. Der Ausgang der Farbkarten-RAM wird in den analogen Abschnitt geleitet, der einen analogen RGB- Ausgang erzeugt. Das Taktsignal für den Bildpufferspeicher wird durch den Taktgeber erzeugt, der über die Zeitregulierungs- und Vorgabeschaltung gesteuert wird.

G. Charakteristische Software

In Anhang M wird eine charakteristische Quellencode-Liste für die Programmierung der in der beschriebenen Durchführungsform auf dem V-Ring verwendeten Vorrichtungen gegeben. Es muß bemerkt werden, daß die bereitgestellte Quellencode-Liste nur ein Beispiel unter vielen möglichen Quellencodes ist, die zur Programmierung der V-Ring-Vorrichtungen verwendet werden könnte.

H. Zusammenfassung

Aus dem Vorgenannten kann erkannt werden, daß die vorliegende Erfindung ein Hochgeschwindigkeits-Verarbeitungssystem für Rechnergraphik und eine Methode bereitstellt, die besonders für die Durchführung anspruchsvoller Rechnergrapliik- Verarbeitungsaufgaben geeignet ist. Die Komponente des Video-Verarbeitungsrings (V- Ring) arbeiten synchron, um große Mengen Daten gemeinsam mit digitalen Videosignalen an Bereiche innerhalb des Graphikbild-Verarbeitungssystems zu befördern. So steigert der V-Ring die Leistung der Verarbeitungs-Untersysteme des Prozessor-Rings (P-Ring) durch die Bereitstellung einer flexiblen, für den Transport von Datenmengen verwendeten Struktur, die anders den Betrieb auf dem P-Ring überlasten und bremsen würde.
Die Durchführungsformen der vorliegenden Erfindung können in einem oder mehreren logischen Geräten konfiguriert werden, um eine Vielhahl an Graphikbild- Verarbeitungsaufgaben am wirkungsvollsten zu bewältigen. Dazu können die Durchführungsformen der vorliegenden Erfindung leicht erweitert werden, um zusätzliche Verarbeitungs-Untersysteme auf dem P-Ring und zusätzliche Bildpufferspeicher auf dem V-Ring aufzuweisen. Die beschriebenen Durchführungsformen bilden direkte Schnittstellen mit externen Video- und Rechnervorrichtungen und steigern so die Vielseitigkeit der Durchführungsform Mit dem Bau der vorliegenden Erfindung wird ein Hochgeschwindigkeits-Verarbeitungssystem für Rechnergraphik mit besseren Leistungen als denen herkömmlich verfügbarer Systemen erstellt.

Claims

1. Ein Multiprozessor-Rechnersystem für Recbnergraphik-Bildverarbeitung mit einem ersten in einer Richtung verlaufenden Ring (22A, 20A, 22B, 20B, 22C) eng verbundener, parallel angeschlossener, asynchron arbeitender Verarbeitungs-Untersysteme mit je einem digitalen Prozessor,

Eingang-Ausgang-Vorrichtungen (16, 18) für die Verbindung des ersten in einer Richtung verlaufenden Rings an einen externen Zähler (10),

mit dem Merkmal, über einen zweiten in einer Richtung verlaufender Ring (30A, 28A, 30B, 28B, 30C) an synchron arbeitenden Videoprozessoren,

Informationsaustauschmittel (36A, 36B), angeordnet für den Austausch von Videoinformationen zwischen dem zweiten in einer Richtung verlaufenden Ring und einer externen Videovorrichtung und

mindestens einen lokalen Kommunikationsverbindungsweg (34A, 34B, 34C) zu verfügen, jeder Verbindungsweg ist mindestens mit einem Verarbeitungs-Untersystem und mindestens einem Videoprozessor verbunden, um so eine Untergruppe eines mehrerer Verarbeitungs-Untersysteme und eines oder mehrerer Videoprozessoren zu bilden, um zusammen Graphikbild-Verarbeitungsaufgaben zu erfüllen, um ein vollständiges Bild an einer Videovorrichtung zu erzeugen.

2. Ein System laut Anspruch 1, in dem die besagten Eingang- Ausgangvorrichtungen eine erste Kommunikations-Ringsteuerung enthalten (18).

3. Ein System laut Anspruch 1 oder 2, in dem die besagten Vorrichtungen (18) über Vorrichtungen (24) für den Empfang eines digitalen Zeitimpulses und Vorrichtungen für die Eingabe und die Vergabe von Gerätesteuersignalen in Wechselwirkung mit Peripherievorrichtungen verfügt.

4. Ein System laut Anspruch 2 oder 3, in dem die besagten Eingang- Ausgangvorrichtungen (16, 180, 182) für den Empfang von Informationen von einem externen Rechner über einen seriellen Anschluß und ein Kommunikationsnetzwerk verfügen.

5. Ein System laut Anspruch 1 oder 4, in dem die besagten Informationsaustauschvorrichtungen (26) Vorrichtungen für die Erzeugung von Befehlen und die Adressierung dieser Befehle an andere Videoprozessoren am zweiten in einer Richtung verlaufenden Ring enthalten.

6. Ein System laut Anspruch 5, in dem die besagten Informationsaustauschvorrichtungen (26) über Vorrichtungen für die Einfügung von Informationen von einer ersten peripheren Videovorrichtung auf einen zweiten in einer Richtung verlaufenden Ring und für die Beförderung von Informationen vom zweiten in einer Richtung verlaufenden Ring auf eine zweite periphere Videovorrichtung verfügen.

7. Ein digitales Verarbeitungssystem wie in einem der Ansprüche 1 bis 6 definiert, das zusätzlich über einen lokalen Anschluß (34A) zur Verbindung der Vorrichtungen für die Eingabe und die Vergabe (18) zum Austausch von Informationen (26) verfügt, damit die Daten zwischen dem ersten Kommunikationsring und dem zweiten Kommunikationsring ausgetauscht werden können.

8. Ein Verarbeitungssystem wie in einem der Ansprüche 1 bis 7 defmiert, in dern die Vielzahl an Videoprozessoren (28A.. .) je einen parallelen Eingang (30A . ..) und einen parallelen Ausgang (30B...) haben und jeder parallele Eingang und Ausgang für den Austausch eines komponenten digitalen Videosignals mit anderen Videoprozessoren angepaßt ist.

9. Ein Verarbeitungssystem wie in Anspruch 8 definiert, das zusätzlich über Vorrichtungen für die synchrone Beförderung komponenter digitaler Videosignale zwischen der Vielzahl an Videoprozessoren verfügt.

10. Ein Verarbeitungssystem wie in einem der Ansprüche 1 bis 9 definiert, in dem die Vielzahl an Videoprozessoren (28A...) eine Vielzahl an Bildpufferspeicher (170) enthalten.

11. Ein Verarbeitungssystem wie in Anspruch 10 definiert, in dem jeder der Vielzahl an Bildpufferspeicher folgendes enthält:

Vorrichtungen für den Erhalt von Befehlen (166), vorgesehen auf dem zweiten Kommunikationsring,

Vorrichtungen für die Speicherung mindestens eines Bildes (170) und eines komponenten digitalen Videosignals, und

Vorrichtungen für die Vergabe (171) eines Videosignals an eine periphere Vorrichtung.

12. Ein Verarbeitungssystem wie in Anspruch 11 definiert, in dem die Vorrichtungen für die Vergabe eines Videosignals Vorrichtungen für die Vergabe eines RGB-analogen Videosignals an einen externen Farbmonitor enthalten.

13. Ein Verarbeitungssystem wie in einem der Ansprüche 1 bis 12 definiert, in dern die Vorrichtungen zur Bildung einer Schnittstelle zwischen einer peripheren Videobildvorrichtung und dem zweiten Kornmunikationsring oder den Vorrichtungen zum Informationsaustausch zwischen einer Videovorrichtung und dem zweiten Kommunikationsring Vorrichtungen für den Erhalt mindestens eines Videosignaleingangs enthalten und einen Videosignalzug für die Übertragung auf einen zweiten Kommunikationsring bilden.

14. Ein Verarbeitungssystem wie in Anspruch 13 definiert, in dem die Vorrichtungen zur Bildung einer Schnittstelle zwischen einer peripheren Videobildvorrichtung und dem zweiten Kommunikationsring zusätzlich Vorrichtungen für die Erzeugung von Befehlen und der Adressierung dieser Befehle an die auf dem zweiten Kommunikationsring befindlichen Videoprozessoren enthalten.

15. Ein Verarbeitungssystem wie in Anspruch 14 definiert, in dem die Vorrichtungen zur Bildung einer Schnittstelle mit einer peripheren Videobildvorrichtung zusätzlich Vorrichtungen für die Bewegung von Informationen von einer ersten peripheren Videovorrichtung auf einen zweiten Kommunikationsring und für die Bewegung von Informationen von einem zweiten Kommunikationsring auf eine zweite periphere Videovorrichtung verfügen.

16. Ein Verarbeitungssystem wie in einem der Ansprüche 1 bis 15 definiert, das zusätzlich eine Vielzhl an lokalen Kommunikationsverbindungswegen (34A...34C) enthält und jeder lokale Kommunikationsverbindungsweg jeden Videoprozessor mit einem Verarbeitungs-Untersystem verbindet.

17. Ein Verarbeitungssystem wie in einem der Ansprüche 1 bis 16 definiert, das zusätzlich eine Vielzahl an Arbeitsstationen (38A . .. 38C) enthält und jede Arbeitsstation über eine Kommunikationsverbindung mit einem Verarbeitungs-Untersystem verfügt, wobei ein Anwender in das Verarbeitungs-Untersystem Daten eingeben kann.

18. Ein System wie in Anspruch 17 definiert zur Vergabe von Videosignalen, in dem die Vorrichtungen für die Einfügung (26) eines Videosignals Vorrichtungen für die Erzeugung eines Videosignalzugs entsprechend dem von einer peripheren Videovorrichtung erhaltenen Videosignal enthalten.

19. Ein System wie in Anspruch 18 definiert zur Vergabe von Videosignalen, in dem die Vorrichtungen für die Erzeugung eines Videosignalzugs Vorrichtungen für die Erzeugung eines Befehlteils und eines Pixelteils des Videosignalzugs enthalten.

20. Ein System wie in Anspruch 18 definiert zur Vergabe von Videosignalen, in dern die Vorrichtungen für die Erzeugung eines Videosignals Vorrichtungen für die Erzeugung eines komponenten digitalen Videosignals enthalten.

21. Ein System wie in Anspruch 20 defmiert zur Vergabe von Videosignalen, in dem der Ringeingang und der Ringausgang jeweils Vier-Byte-Leiter enthalten und das erste, zweite, dritte und vierte Byte dafür vorgesehen sind, die jeweiligen roten, blauen, grünen Komponente und die Scmüsselkomponente eines komponenten digitalen Videosignals zu tragen.

22. Ein System wie in Anspruch 19 definiert zur Vergabe von Videosignalen, in dem die Vorrichtungen für die Erzeugung eines Videosignalzugs Vorrichtungen für die Erzeugung von Befehlen im Befehlteil des Videosignalzugs enthalten und in dem jeder Videoprozessor Vorrichtungen für den Erhalt der Befehle enthält.