DE60313462T2 - Sublithographische nanobereichs-speicherarchitektur - Google Patents

Sublithographische nanobereichs-speicherarchitektur Download PDF

Info

Publication number
DE60313462T2
DE60313462T2 DE60313462T DE60313462T DE60313462T2 DE 60313462 T2 DE60313462 T2 DE 60313462T2 DE 60313462 T DE60313462 T DE 60313462T DE 60313462 T DE60313462 T DE 60313462T DE 60313462 T2 DE60313462 T2 DE 60313462T2
Authority
DE
Germany
Prior art keywords
wires
group
nanowires
nano
nanoscale
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60313462T
Other languages
English (en)
Other versions
DE60313462D1 (de
Inventor
Andre Pasadena DEHON
Charles M. Lexington LIEBER
Patrick D. Woodside LINCOLN
John Providence SAVAGE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harvard College
SRI International Inc
California Institute of Technology CalTech
Brown University
Original Assignee
Harvard College
SRI International Inc
California Institute of Technology CalTech
Brown University
Stanford Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harvard College, SRI International Inc, California Institute of Technology CalTech, Brown University, Stanford Research Institute filed Critical Harvard College
Application granted granted Critical
Publication of DE60313462D1 publication Critical patent/DE60313462D1/de
Publication of DE60313462T2 publication Critical patent/DE60313462T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/81—Array wherein the array conductors, e.g. word lines, bit lines, are made of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/943—Information storage or retrieval using nanostructure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Micro-Organisms Or Cultivation Processes Thereof (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Magnetic Resonance Imaging Apparatus (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ropes Or Cables (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Silicon Compounds (AREA)
  • Prostheses (AREA)

Description

  • Verweis auf verwandte Anwendungen
  • Die vorliegende Anmeldung beansprucht den Nutzen der vorläufigen U.S. Patentanmeldung 60/398.943 , eingereicht am 25. Juli 2002 unter dem Titel "Modulation Doped Molecular-Scale Address Decoding" von André DeHon, Patrick Lincoln, der vorläufigen U.S. Patentanmeldung mit der Anmeldungsnummer 60/400.394 , eingereicht am 1. August 2002 unter dem Titel "Implementation of Computation Note 15: Integration Issues for Modulation Doped Memory" von André DeHon, Patrick Lincoln, der vorläufigen U.S. Patentanmeldung mit der Anmeldungsnummer 60/415.176 , eingereicht am 30. September 2002 unter dem Titel "Nanoscale Architectures based an Modulation Doping" von André DeHon, Patrick Lincoln, Charles Lieber, der vorläufigen U.S. Patentanmeldung mit der Anmeldungsnummer 60/429.010 , eingereicht am 25. November 2002 unter dem Titel "Stochastic Assembly of Sublithographic Nanoscale Interfaces" von André DeHon, Patrick Lincoln, John E. Savage, der vorläufigen U.S. Patentanmeldung mit der Anmeldungsnummer 60/441.995 , eingereicht am 23. Januar 2003 unter dem Titel "Stochastic Assembly of Sublithographic Nanoscale Interfaces" von André DeHon, Charles Lieber, Patrick Lincoln, der vorläufigen U.S. Patentanmeldung mit der Anwaltsregisternummer CIT-3877-P, der noch keine Anmeldungsnummer zugeteilt worden ist, eingereicht am 25. April 2003 unter dem Titel "Sublithographic Nanoscale 3D Architectures" von André DeHon, und der vorläufigen U.S. Patentanmeldung mit der Anwaltsregisternummer CIT-3880-P, der noch keine Anmeldungsnummer zugeteilt worden ist, eingereicht am 2. Mai 2003 unter dem Titel "Computing with Electronic Nanotechnologies" von John E. Savage, André DeHon, Patrick Lincoln, Lee-Ad Gottlieb, Arkady Yerukhimovich, deren Offenbarung jeweils hierin durch Verweis enthalten ist. Ferner durch Verweis hierin enthalten ist die Offenbarung der internationalen Patentanmeldung mit der Anwaltsregisternummer 620800-4, der noch keine Anmeldungsnummer zugeteilt worden ist, die am gleichen Tag wie die vorliegende Anmeldung von John E. Savage, André DeHon, Patrick Lincoln und Charles Lieber unter dem Titel "Stochastic Assembly of Sublithograhic Nanoscale Interfaces" eingereicht worden ist.
  • Erklärung zu aus Bundesmitteln geförderter Forschung oder Entwicklung
  • Die vorliegende Erfindung wurde unterstützt von der Regierung der Vereinigten Staaten von Amerika im Rahmen der Subventionsnummer N00014-01-0651, gewährt durch das Office of Naval Research of the Department of the Navy, sowie im Rahmen der Subventionsnummer CCR-0210225, gewährt durch die National Science Foundation. Die Regierung der Vereinigten Staaten von Amerika besitzt Rechte an der vorliegenden Erfindung.
  • STAND DER TECHNIK
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der sublithographischen Herstellung bzw. Fertigung von elektronischen Schaltungen. Im Besonderen offenbart werden Verfahren und Vorrichtungen zur Steuerung der elektrischen Leitung auf Drähten im Nanobereich bzw. Nanodrähten sowohl von lithographischen Drähten als auch Drähten im Nanobereich bzw. Nanodrähten, wie etwa eine stochastische Einheit sublithographischer Schnittstellen im Nanobereich und einer sublithographischen Speicherarchitektur im Nanobereich.
  • Beschreibung des Stands der Technik
  • Technologien zur Erzeugung von Koppelpunkten im Nanobereich sind bereits bekannt. Die Abbildung aus 1 zeigt eine schematische Querschnittsansicht, die einen dem Stand der Technik entsprechenden schwebenden Nanoröhrenleiter 1 zeigt, der mit einer Mehrzahl von kohlenstoffarmen Nanoröhren- oder Siliziumdrahtleitern im Nanobereich 2, 3 und 4 gekoppelt ist, die durch eine Mehrzahl von Trägern bzw. Stützen 5 getrennt sind. Die Stützen bestehen aus dielektrischem Material, wie etwa aus Siliziumdioxid. Auf diese Weise wird ein Nanoröhren-Nanoröhren-Übergang bzw. eine Nanoröhren-Nanoröhren-Verbindung (oder Nanoröhrendraht im Nanobereich) gebildet. Die Verbindung ist bistabil und weist eine Energiebarriere zwischen den beiden Zuständen auf. In einem Zustand, siehe Röhren 1–2 und 1–4, sind die Röhren "weit" auseinander angeordnet, und mechanische Kräfte verhindern es, dass der obere Draht 1 sich auf den unteren Draht 2, 4 senkt. Bei dieser Abstandsanordnung ist der Tunnelstrom zwischen den gekreuzten bzw. gekoppelten Leitern niedrig, was effektiv zu einem sehr hohen Widerstand (Gigaohm) zwischen den Leitern führt. In dem zweiten Zustand, siehe Röhren 1–3, gelangen die Röhren in Kontakt oder nahezu in Kontakt und werden über Molekularkräfte zusammengehalten. In diesem Zustand ist der Widerstand (etwa 100 KΩ) zwischen den Röhren niedrig. Durch Anlegen einer Spannung zwischen den Röhren können diese mit den gleichen oder entgegengesetzten Polaritäten geladen werden und elektrische Ladungsanziehung/-abstoßung zum Überbrücken der Energielücke des Übergangs zwischen den beiden bistabilen Zuständen verwendet werden, wobei die Programmierung der Verbindung effektiv gesetzt oder zurückgesetzt wird. Diese Übergänge können gleichrichtend sein, so dass der verbundene Zustand ein PN-Diodengleichrichtungsverhalten aufweist. Molekulare Elektronik-PN-Übergänge werden zum Beispiel offenbart von Y. Cui und C.M. Lieber in "Functional Nanoscale Electronic Devices Assembled using Silicon Nanoscale wire Building Blocks", in Science 291, 851–853 (2001).
  • Techniken zum Speichern nichtflüchtiger Speicherbits an den Koppelpunkten einer Nanodrahtanordnung bzw. einer Drahtanordnung im Nanobereich sind im Fach bereits bekannt. Siehe zum Beispiel "Electronically configurable molecular-based logic gates" von C.P. Collier, E.W. Wong, M. Belohradsky, F.M. Raymo, J.F. Stoddard, P.J. Kuekes, R.S. Williams und J.R. Heath, Science, Vol. 285, Seiten 391–394, 1999. Bits können für gewöhnlich programmiert werden, indem eine hohe Spannung an einzelnen Koppelpunktübergängen platziert wird. Der Status jedes Koppelpunktes wird gelesen, indem der durch eine Verbindung bzw. einen Übergang fließende Strom beobachtet wird. Programmierte "eingeschaltete" (ON) Übergänge bzw. Verbindungen fungieren als Pfade mit niedrigem Widerstand, während "ausgeschaltete" (OFF) Übergänge als Pfade mit hohem Widerstand fungieren.
  • Ferner bekannt gemäß dem Stand der Technik ist es, wie dotierte Nanodrähte aus Silizium ein Feldeffekttransistorverhalten (FET-Verhalten) aufweisen können. Die Abbildung aus 2 zeigt eine schematische Perspektivansicht eines dem Stand der Technik entsprechenden Ausführungsbeispiels, wobei abgebildet ist, wie Oxid 10 über einem Silizium-Nanodraht 11 gewachsen wird, um einen direkten elektrischen Kontakt eines gekreuzten Leiters 12 zu verhindern, wie etwa einer Kohlenstoff-Nanoröhre oder eines Silizium-Nanodrahtes. Das elektrische Feld eines Drahtes kann zur Torsteuerung (Gating) des anderen Drahtes eingesetzt werden, wobei ein Bereich des dotierten Silizium-Nanodrahtes lokal von Trägern befreit wird, um einen leitenden Zustand zu verhindern. Der FET-Widerstand variiert im Ohm- bis Gigaohm-Bereich. In ähnlicher Weise können Kohlenstoff-Nanoröhren ebenfalls FET-Verhalten aufweisen. Siehe zum Beispiel "Logic Gates and Computation from Assembled Nanoscale wire Building Blocks" von Yu Huang, Xiangfeng Duan, Yi Cui, Lincoln Lauhon, Kevin Kim und Charles M. Lieber, Science, 2001, Vol. 294, Seiten 1.313–1.317, "Carbon Nanotub, Inter- and Intramolecular Logic Gates" von V. Derycke, R. Martel, J. Appenzeller und Ph. Avouris, Nano Letters, 21001 Vol. 1 Nr. 9, Seiten 435–456, und "Room-temperature Transistor Based an a Single Carbon Nanotube" von Sander J. Trans, Alwin R.M. Verschueren und Cees Dekker, Nature, 1998, Vol. 393, Seiten 49–51, 7. Mai.
  • Das Dotierungsprofil oder die Materialzusammensetzung entlang der axialen Abmessung eines Nanodrahtes kann gesteuert werden, wie dies gezeigt wird in "Growth of nanowire superlattice structures for nanoscale photonics and electronics" von Mark S. Gudiksen, Lincoln J. Lauhon, Jianfang Wang, David C. Smith und Charles M. Lieber, Nature, Vol. 415, Seiten 617–620, Februar 2002, in "Block-by-block growth of single-crystalline Si/SiGe superlattice nanowires" von Yiying Wu, Rong Fan und Preidong Yang, Nano Letters, Vol. 2 Nr. 2, Seiten 83–86, Februar 2002, und in "One-dimensional steeplechase for electrons realized" von M.T. Bjork, B.J. Ohlsson, T. Sass, A.I. Persson, C. Thelander, M.H. Magnusson, K. Depper, L.R. Wallenberg und L. Samuelson.
  • Ferner sind auch regelmäßige Anordnungen von Drähten im Nanobereich bzw. Nanodrähten (parallele Anordnungen von Drähten, sich kreuzende, orthogonale Strukturen) bekannt. Eine Kreuzschiene ist für gewöhnlich definiert als eine Anordnung von Schaltern, die jeden Draht in einer Gruppe paralleler Drähte mit jedem Element einer zweiten Gruppe paralleler Drähte verbinden, der die erste Gruppe schneidet. Im Allgemeinen sind die beiden Gruppen von Drähten senkrecht zueinander. An der "eingeschalteten" bzw. "aktiven" Position verbindet der Schalter den horizontalen Draht mit dem vertikalen Draht, während an der "ausgeschalteten" bzw. "passiven" Position die beiden Drähte ohne Verbindung bleiben. Als Folge dessen ist es möglich, den Schalterzustand zu speichern und das Schalten in dem Bereich eines Koppelpunktes zu implementieren. Das heißt, der Schalterbaustein bzw. die Schaltervorrichtung selbst hält ihren Zustand. Somit können Kreuzschienen bei dieser Technologie vollständig belegt werden, ohne dass dies zu Lasten der Dichte geht. Dies ist besonders nützlich für das Erreichen der erforderlichen Fehlertoleranz. Siehe zum Beispiel das U.S. Patent US-A-6.256.767 an Kuekes, Williams und Stanley.
  • Ferner können nichtflüchtige Speicher erzeugt werden, die so eng angeordnet sind, dass sie einen Drahtabstand im Nanobereich (sublithographisch) aufweisen. Siehe zum Beispiel das U.S. Patent US-A-6.128.214 an Kuekes, Williams, Stanley und Heath.
  • Benötigt wird jedoch für die Programmierung oder zum Lesen dieses Koppelpunktes eine Methode, um eine Steuerspannung an einen einzelnen Draht im Nanobereich bzw. Nanodraht anzulegen und um selektiv von einem einzelnen Nanodraht zu lesen. Ein kritisches schwaches Glied in der Konstruktion von Speicher- und Logikanordnungen, die sich vollständig im Nanobereich befinden, ist somit die Konstruktion einer Schnittstelle, die es einem ermöglicht, die Nanodrähte über die Drähte im Mikrobereich bzw. Mikrodrähte einzeln zu adressieren.
  • Eine Methode zur Überbrückung der Mikro-Nano-Lücke mit einem Decodierer auf der Basis wahlfrei abgeschiedener Goldnanopartikel wird offenbart in dem vorstehend genannten U.S. Patent US-A-6.256.767 . Die Goldpartikel müssen über dem Bereich abgeschieden werden, in dem sich die Steuerungs- und Adressierungsdrähte schneiden. Dieser dem Stand der Technik entsprechende Ansatz basiert auf der genauen Steuerung der Dichte der abgeschiedenen Teilchen bzw. Partikel, wobei im Idealfall die Hälfte der Schnittpunkte das Ziel darstellen. Darüber hinaus basiert dieser Ansatz auf stark quantisierten Verbindungswerten für jeden Schnittpunkt, während ungenau lokalisierte Goldnanopartikel zu intermediären bzw. Zwischenwerten führen können, welche die Ermittlung von Drähten schwierig gestalten, die verbunden sind. In der Folge weist dieser dem Stand der Technik entsprechende Ansatz eine eigene Reihe von Herausforderungen in Bezug auf die Fertigung auf.
  • Benötigt wird somit eine bessere Methode zur einzelnen bzw. individuellen Adressierung der Drähte im Nanobereich. Die vorliegende Offenbarung zeigt Vorrichtungen und Verfahren, die einzelne Nanodrähte individuell steuern können, wobei die Steuerung sowohl auf der Mikrobereichsebene als auch auf der Nanobereichsebene vorgenommen wird, so dass individuelle Koppel- bzw. Kreuzpunkte programmiert und adressiert werden können.
  • In der vorliegenden Offenbarung bezieht sich der Begriff Mikronbereich (oder Mikrobereich) auf Abmessungen zwischen etwa 0,1 Mikrometern bis etwa 2 Mikrometern. Der Begriff Nanometerbereich (auch Nanobereich) bezieht sich hierin auf Abmessungen bzw. Größen zwischen 0,1 Nanometern und 50 Nanometern (0,5 Mikrometer), wobei der bevorzugte Bereich jedoch zwischen 0,5 Nanometern und 5 Nanometern liegt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist durch die Hauptansprüche 1 und 19 definiert.
  • Offenbart wird die Bereitstellung einer Technik zur Überbrückung des lithographischen Bereichs und des sublithographischen Bereichs, wobei eine Gruppe von lithographischen Drähten eindeutig einen einzelnen Draht im sublithographischen Bereich aus einer Gruppe von sublithographischen Drähten auswählen kann, die eng gepackt angeordnet sind mit sublithographischen Zwischenabständen.
  • Ferner offenbart wird ein Fertigungsprozess zur Erzeugung und Integration einer Logik im sublithographischen Bereich auf der Basis dekorierter (modulationsdotierter oder Überstruktur-Heterostruktur) Drähte im Nanobereich.
  • Ferner offenbart werden ein Verfahren bzw. Prozess zur Gestaltung von Adressdecodierern im sublithographischen Bereich sowie ein Verfahren zur Gestaltung von Speichern im sublithographischen Bereich, die über Drähte im lithographischen Bereich bzw. lithographische Drähte adressiert, gelesen und beschrieben werden können.
  • Ferner offenbart wird ein Verfahren zur Steuerung der elektrischen Leitung auf einem Nanodraht, wobei das Verfahren folgendes umfasst: das Bereitstellen des Nanodrahtes mit einer ersten Mehrzahl steuerbarer Bereiche, die entlang dem Nanodraht axial verteilt sind, wobei die genannten Bereiche einen leitenden Zustand entlang des Nanodrahtes ermöglichen, wenn jeder Bereich entweder mit einem Signal mit einem niedrigeren Wert als ein Schwellenwert gesteuert oder nicht gesteuert wird; und entweder das Steuern oder nicht Steuern der genannten Bereiche, um ein elektrisches Leiten entlang des Nanodrahtes zu ermöglichen oder zu verhindern.
  • Ferner offenbart wird ein Verfahren zur Steuerung der elektrischen Leitung auf einem Nanodraht, wobei das Verfahren folgendes umfasst: das Bereitstellen des Nanodrahtes mit einer ersten Mehrzahl steuerbarer Bereiche, die entlang dem Nanodraht axial verteilt sind, wobei die genannten Bereiche einen leitenden Zustand entlang des Nanodrahtes ermöglichen, wenn jeder Bereich mit einem Signal mit einem höheren Wert als ein Schwellenwert gesteuert gesteuert wird; und entweder das Steuern oder nicht Steuern der genannten Bereiche, um ein elektrisches Leiten entlang des Nanodrahtes zu ermöglichen oder zu verhindern.
  • Ferner offenbart wird ein Verfahren zur Steuerung der elektrischen Leitung auf einem Nanodraht, wobei das Verfahren folgendes umfasst: das Bereitstellen des Nanodrahtes mit einer ersten Mehrzahl steuerbarer Bereiche, die entlang dem Nanodraht axial verteilt sind, wobei die genannten Bereiche einen leitenden Zustand entlang des Nanodrahtes ermöglichen, wenn jeder Bereich entweder mit einem Signal mit einem niedrigeren Wert als ein Schwellenwert gesteuert oder nicht gesteuert wird; das Bereitstellen einer Mehrzahl von Steuerdrähten, wobei jeder Steuerdraht einer Reihe von Regionen bzw. Bereichen der ersten Mehrzahl zugeordnet und in der Lage ist, ein Steuersignal zu führen, um die Reihe der Bereiche zu steuern; und das Bereitstellen von Steuersignalen entlang den Steuerdrähten, um das Leiten auf einem einzelnen Nanodraht der Mehrzahl von Nanodrähten zu ermöglichen, und um es zu verhindern, dass die verbleibenden Nanodrähte der Mehrzahl von Nanodrähten leiten.
  • Ferner offenbart wird ein Verfahren zur Steuerung der elektrischen Leitung auf einer Mehrzahl von Nanodrähten, wobei das Verfahren folgendes umfasst: das Bereitstellen jedes Nanodrahtes mit einer ersten Mehrzahl steuerbarer Bereiche, die entlang dem Nanodraht axial verteilt sind, wobei die genannten Bereiche einen leitenden Zustand entlang des Nanodrahtes ermöglichen, wenn jeder Bereich mit einem Signal mit einem höheren Wert als ein Schwellenwert gesteuert wird; das Bereitstellen einer Mehrzahl von Steuerdrähten, wobei jeder Steuerdraht einer Reihe von Regionen bzw. Bereichen der ersten Mehrzahl zugeordnet und in der Lage ist, ein Steuersignal zu führen, um die Reihe der Bereiche zu steuern; und das Bereitstellen von Steuersignalen entlang den Steuerdrähten, um das Leiten auf einem einzelnen Nanodraht der Mehrzahl von Nanodrähten zu ermöglichen, und um es zu verhindern, dass die verbleibenden Nanodrähte der Mehrzahl von Nanodrähten leiten.
  • Ferner offenbart wird ein Verfahren zum Adressieren von Nanodrähten in einer Mehrzahl von Nanodrähten, wobei das Verfahren folgendes umfasst: das Bereitstellen jedes Nanodrahtes mit steuerbaren Bereichen, die axial entlang dem Nanodraht verteilt sind; und das Vorsehen der Mehrzahl von Nanodrähten durch stochastische Auswahl der Mehrzahl von Nanodrähten aus einer größeren Gruppe von Nanodrähten.
  • Ferner offenbart wird eine Anordnung, die folgendes umfasst: einen Nanodraht mit einer ersten Mehrzahl von steuerbaren Bereichen, die axial entlang dem Nanodraht verteilt sind, wobei die genannten Bereiche das Leiten entlang dem Nanodraht ermöglichen, wenn jeder Bereich entweder mit einem Signal mit einem niedrigeren Wert als ein erster Schwellenwert gesteuert oder nicht gesteuert wird; und eine Einrichtung zur Steuerung des elektrischen Leitens entlang des Nanodrahtes.
  • Ferner offenbart wird eine Anordnung, die folgendes umfasst: einen Nanodraht mit einer ersten Mehrzahl von steuerbaren Bereichen, die axial entlang dem Nanodraht verteilt sind, wobei die genannten Bereiche das Leiten entlang dem Nanodraht ermöglichen, wenn jeder Bereich der ersten Gruppe mit einem Signal mit einem höheren Wert als ein erster Schwellenwert gesteuert wird; und eine Einrichtung zur Steuerung des elektrischen Leitens entlang des Nanodrahtes.
  • Ferner offenbart wird eine Vorrichtung, die folgendes umfasst: eine Mehrzahl von Nanodrähten, wobei jeder Nanodraht folgendes umfasst: eine erste Gruppe steuerbarer Bereiche, die axial entlang dem Nanodraht verteilt sind, wobei die genannten steuerbaren Bereiche das Leiten entlang dem Nanodraht ermöglichen, wenn jeder Bereich entweder mit einem Signal mit einem niedrigeren Wert als ein erster Schwellenwert gesteuert oder nicht gesteuert wird; und eine Mehrzahl von Steuerdrähten, wobei jeder Steuerdraht einer Reihe von steuerbaren Bereichen zugeordnet und in der Lage ist, ein Steuersignal zum Steuern der Reihe steuerbarer Bereiche zu führen.
  • Ferner offenbart wird eine Vorrichtung, die folgendes umfasst: eine Mehrzahl von Nanodrähten, wobei jeder Nanodraht folgendes umfasst: eine erste Gruppe steuerbarer Bereiche, die axial entlang dem Nanodraht verteilt sind, wobei die genannten steuerbaren Bereiche das Leiten entlang dem Nanodraht ermöglichen, wenn jeder Bereich mit einem Signal mit einem höheren Wert als ein erster Schwellenwert gesteuert wird; und eine Mehrzahl von Steuerdrähten, wobei jeder Steuerdraht einer Reihe von steuerbaren Bereichen zugeordnet und in der Lage ist, ein Steuersignal zum Steuern der Reihe steuerbarer Bereiche zu führen.
  • Ferner offenbart wird eine Vorrichtung zum eindeutigen Adressieren eines einzelnen Nanodrahtes in einer Mehrzahl von Nanodrähten, wobei die Vorrichtung folgendes umfasst: eine Einrichtung zur Bereitstellung jedes Nanodrahtes mit steuerbaren Bereichen, die axial entlang dem Nanodraht verteilt sind; eine Einrichtung zum Bereitstellen einer Teilgruppe von Nanodrähten, die durch stochastische Auswahl der Teilgruppe aus der Mehrzahl von Nanodrähten gesteuert werden; und eine Einrichtung zur Auswahl des einzelnen Nanodrahtes aus der Teilgruppe von Nanodrähten, indem die steuerbaren Bereiche auf den Nanodrähten der Teilgruppe von Nanodrähten entweder gesteuert oder nicht gesteuert werden.
  • Ferner offenbart wird eine Speicheranordnung, die folgendes umfasst: eine erste Gruppe von Drähten im Nanobereich; eine zweite Gruppe von Drähten im Nanobereich, welche die erste Gruppe von Drähten im Nanobereich schneidet, wobei die Schnittstellen zwischen der ersten Gruppe und der zweiten Gruppe Speicherplätze definieren; wobei die Speicherplätze adressiert werden durch Auswahl eines Drahtes im Nanobereich der ersten Gruppe von Drähten im Nanobereich und eines Drahtes der zweiten Gruppe von Drähten im Nanobereich; wobei Drähte im Nanobereich der ersten Gruppe und Drähte im Nanobereich der zweiten Gruppe steuerbare Bereiche umfassen, die axial entlang den Drähten im Nanobereich verteilt sind, wobei eine erste Gruppe der steuerbaren Bereiche eine erste physikalische Eigenschaft aufweist, und wobei eine zweite Gruppe der steuerbaren Bereiche eine zweite physikalische Eigenschaft aufweist, die sich von der ersten physikalischen Eigenschaft unterscheidet; wobei die Speicheranordnung ferner folgendes umfasst: eine erste Mehrzahl von Adressierungsdrähten, wobei jeder Adressierungsdraht der ersten Mehrzahl einer Reihe von Bereichen der ersten Gruppe von Drähten im Nanobereich zugeordnet ist; und eine zweite Mehrzahl von Adressierungsdrähten, wobei jeder Adressierungsdraht der zweiten Mehrzahl einer Reihe von Bereichen der zweiten Gruppe von Drähten im Nanobereich zugeordnet ist.
  • Ferner offenbart wird eine Schaltung zur Auswahl eines Nanodrahtes aus einer Mehrzahl von Nanodrähten, wobei die Schaltung folgendes umfasst: ohmsche Kontakte im Mikrobereich, wobei jeder ohmsche Kontakt mit einer anderen Teilgruppe der Mehrzahl von Nanodrähten verbunden ist, um eine bestimmte Teilgruppe der Mehrzahl von Nanodrähten auszuwählen; und Adressierungsdrähte, die den unterschiedlichen Teilgruppen der Mehrzahl von Nanodrähten zugeordnet sind, um einen Nanodraht aus der bestimmten Teilgruppe von Nanodrähten auszuwählen, nachdem die bestimmte Teilgruppe ausgewählt worden ist.
  • Ferner offenbart wird eine Speicheranordnung, die folgendes umfasst: eine Mehrzahl von Nanodrähten; eine erste Gruppe von Drähten im Mikrobereich, welche die Nanodrähte schneiden, wobei Schnittstellen zwischen der ersten Gruppe von Mikrodrähten und den Nanodrähten Adresspositionen definieren, zur Adressierung eines oder mehrerer Nanodrähte unter der Mehrzahl von Nanodrähten; und eine zweite Gruppe von Mikrodrähten, welche die Nanodrähte schneiden, wobei die Schnittstellen zwischen der zweiten Gruppe von Mikrodrähten und den Nanodrähten Speicherplätze definieren.
  • Ferner offenbart wird eine dreidimensionale Speicheranordnung, die folgendes umfasst: eine Mehrzahl von Schichten von Nanodrähten, wobei Schnittstellen zwischen den Nanodrähten einer ersten Schicht und den Nanodrähten einer zweiten Schicht angrenzend an die erste Schicht Speicherplätze definieren; eine Mehrzahl von Kontakten im Mikrobereich, die mit Nanodrähten verschiedener Schichten von Nanodrähten verbunden sind; wobei die Nanodrähte steuerbare Bereiche aufweisen, die entlang den Nanodrähten axial verteilt sind, um eine Adressierung der Nanodrähte zu ermöglichen, wobei eine erste Gruppe der steuerbaren Bereiche eine erste physikalische Eigenschaft aufweist, und wobei eine zweite Gruppe von steuerbaren Bereichen eine zweite physikalische Eigenschaft aufweist, die sich von der ersten physikalischen Eigenschaft unterscheidet.
  • Ferner offenbart wird ein Verfahren zur Herstellung einer Logikanordnung mit Drähten im Mikrobereich und Drähten im Nanobereich, wobei das Verfahren folgendes umfasst: das Bereitstellen von Drähten im Mikrobereich; das Bestimmen eines Adressierungsabschnitts an den Drähten im Mikrobereich; das Übertragen einer ersten Gruppe ausgerichteter Drähte im Nanobereich über die Drähte im Mikrobereich; und das Übertragen einer zweiten Gruppe von ausgerichteten Drähten im Nanobereich über die Drähte im Mikrobereich und der ersten Gruppe von Drähten im Nanobereich, orthogonal zu der ersten Gruppe von Drähten im Nanobereich.
  • Der Adressdecodierer kann zusammengesetzt werden, ohne auf die lithographische Musterung auf Nanoebene angewiesen zu sein, indem wahlfrei unterschiedlich codierte Nanodrähte gemischt werden, und wobei es ermöglicht wird, dass sich diese selbst in einer parallelen Anordnung in rechten Winkeln zu einer bereits bestehenden Anordnung von Mikrodrähten zusammensetzen. Der Ansatz gemäß der vorliegenden Offenbarung realisiert eine Mikrobereich-Nanobereich-Schnittstelle, wobei die Lücke von der lithographischen Verarbeitung von oben nach unten zu der Selbstmontage von unten nach oben überbrückt wird. Der unterschiedlich codierte Adressdecodierer auf der Basis von Drähten im Nanobereich gemäß der vorliegenden Offenbarung überwindet bzw. berichtigt eine Fehlausrichtung von Nanodrähten, ermöglicht eine individuelle Gestaltung von programmierbaren Rechenanordnungen im Nanobereich zur Verhaltenspersonalisierung und zur Tolerierung von Fehlern, und er ermöglicht direkt zuverlässige Speicherbausteine im Nanobereich. Darüber hinaus können in einem derartigen Decodierer vorhandene Codes mit angemessener Effizienz entdeckt werden. Im Unterschied zu der Offenbarung in dem U.S. Patent US-A-6.256.767 bietet die Adressierungsmethode gemäß der vorliegenden Offenbarung eine dichtere Adresscodierung, erfordert weniger neuartige Prozesse und verwendet standardmäßige Materialien und Dotierstoffe für die Halbleiterindustrie.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird aus der folgenden genauen Beschreibung in Verbindung mit den Zeichnungen besser verständlich. In den Zeichnungen zeigen:
  • 1 eine schematische Querschnittsansicht eines dem Stand der Technik entsprechenden programmierbaren Schaltpunkts auf Nanoröhrenbasis;
  • 2 eine schematische Perspektivansicht einer dem Stand der Technik entsprechenden Nanoröhren-FET-Anordnung;
  • 3 ein elementares Modul einer Kombinationslogik im Nanobereich;
  • 4 einen Modulations dotierten Siliziumdraht im Nanobereich;
  • 5 eine Anordnung zur Adressierung von Nanodrähten;
  • 6 einen Modulations dodierten Draht im Nanobereich mit geketteten mehreren Kopien eines Codes;
  • die 7(A)–7(C) einen Modulations dotierten Draht im Nanobereich mit einem teilweise wiederholten Code;
  • 8 eine Querschnittsansicht einer Mikrobereichs-Nanobereichs-Anordnung;
  • die 9 und 10A–10D ein Ausführungsbeispiel, wobei eine erste Gruppe von Drähten im Nanobereich zur Steuerung einer zweiten Gruppe von Drähten im Nanobereich eingesetzt wird;
  • 11 eine Speicheranordnung im Nanobereich mit einer Schnittstellenverbindung unter Verwendung von durch dekorierte Drähte im Nanobereich gebildeten Adressdecodierern;
  • 12 eine hybride Steuerspeicheranordnung;
  • 13 eine hybride Steuerspeicheranordnung mit gestapelten ohmschen Kontakten;
  • die 14 und 15 Verfahren zur Schnittstellenverbindung gestapelter ohmscher Kontakte mit Drähten im Mikrobereich;
  • 16 eine eindimensionale Speicheranordnung;
  • die 17 und 18 eine dreidimensionale Speicheranordnung; und
  • die 19 bis 25 verschiedene Schritte in einem Verfahren zur Herstellung einer Logikanordnung mit Drähten im Mikrobereich und im Nanobereich.
  • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Modulationsdotierung
  • Dotierte Drähte im Nanobereich fungieren als Feldeffekttransistoren (FETs) gemäß der Offenbarung in "Logic Gates and Computatio from Assembled Nanowire Building Blocks" von Yu Huang, Xiangfeng Duan, Yi Cui, Lincoln Lauhon, Kevin Kim und Charle M. Lieber, Science, 2001, Vol. 294, Seiten 1.313–1.317. Im Besonderen kann das Leiten entlang der Länge eines Drahtes im Nanobereich bzw. eines Nanodrahtes durch ein angelegtes Spannungsfeld gesteuert werden. Für die demonstrierten P-Typ-Bausteine mit Verarmungsmodus ermöglicht eine niedrige Spannung (oder keine angelegte Spannung) einen guten leitenden Zustand, während eine hohe angelegte Spannung Träger von dem dotierten Halbleiter evakuiert, was ein Leiten entlang der Länge des Nanodrahtes verhindert. Auf diese Weise kann eine Kombinationslogik gebildet werden, wobei verschiedene Leiter einen dotierten Nanodraht kreuzen, wie dies in der Abbildung aus 3 dargestellt ist. Im Besonderen zeigt die Abbildung aus 3 einen Draht im Nanobereich bzw. Nanodraht 300, der die Steuerdrähte im Mikrobereich 301–303 kreuzt, und mit einem ohmschen Kontakt im Mikrobereich 304 mit einer Quellenspannung. Ebenfalls abgebildet ist eine Oxidschicht 305, welche den Nanodraht von den Mikrodrähten trennt. Wenn alle Eingaben an den Steuermikrodrähten 301–303 gering bzw. niedrig sind, existiert ein Leitungspfad von einer Seite des gekreuzten Nanodrahtes 300 zu der anderen. Wenn etwaige der Eingaben 301–303 niedrig sind, so existiert kein Leitungspfad.
  • Auch N-Typ-Nanodrähte können hergestellt werden. N-Typ-Nanodrähte leiten nur, wenn das angelegte Feld eine Spannung aufweist, die höher ist als ein bestehender Schwellenwet, während niedrige Spannungen den leitenden Zustand beenden würden. Auch in diesem Fall wird somit eine kombinierende Logik bereitgestellt. In diesem Fall würden die Steuergatter eine entgegengesetzte Polarität zu den P-Typ-Nanodrähten aufweisen, so dass alle Steuereingaben bzw. Steuereingänge entlang eines n-Typ-Nanodrahtes hoch sein sollten, damit ein leitender Zustand eintreten kann.
  • Eine weitere Methode zum Dekorieren von Nanodrähten umfasst die Bereitstellung von Bereichen, die aus unterschiedlichen Materialien bestehen. In "One-dimensional steeplechase for electrons realized" von M.T. Björk, B.J. Ohlsson, T. Sass, A.I. Persson, C. Thelander, M.H. Magnusson, K. Depper, L.R. Wallenberg und L. Samuelson, Nano Letters Vol. 2 Nr. 2, Seiten 87–89, Februar 2002, wird eine Nanodraht-Heterostruktur mit alternierenden Bändern von InAs und InP beschrieben und demonstriert. InAs und InP weisen unterschiedliche leitende Eigenschaften (z.B. unterschiedliche Leitungsschwellenwerte) auf. "Block-by-block growth of single-crystalline Si/SiGe superlattice nanowires" von Yiying Wu, Rong Fan und Peidong Yang, Nano Letters, Vol. 2 Nr. 2, Seiten 83–86, zeigt in ähnlicher Weise eine Heterostruktur mit Bändern mit alternierenden Si- und SiGe-Bereichen.
  • Wie dies bereits im einleitenden Abschnitt der vorliegenden Anmeldung erläutert worden ist, ist es bereits bekannt, wie das Dotierungsprofil oder die Materialzusammensetzung entlang der axialen Abmessung eines Nanodrahtes gesteuert werden.
  • Somit kann ein Nanodraht aus Silizium unterschiedliche Schwellenwerte aufweisen als eine Funktion der Länge entlang des Nanodrahtes. Die Technik zur Steuerung des Dotierungsprofils eines Nanodrahtes wird als Modulationsdotierung bezeichnet. Durch die Steuerung des Dotierungsprofils kann die Schwellenspannung für den FET effektiv gesteuert werden. Das heißt, dass es bei hoher Dotierung sehr schwer wird, die Träger von dem Kanal zu verarmen und den leitenden Zustand durch den Draht zu unterbrechen, wobei die Schwellenspannung folglich hoch ist. Bei niedriger Dotierung gibt es weniger Träger, was es ermöglicht, dass eine niedrige Spannung den Kanal verarmt und den leitenden Zustand unterbricht. Somit können Drähte gestaltet werden, die in bestimmten Bereichen torgesteuert werden können, während sie in anderen Bereichen nicht torsteuerbar sind. Das Wachstum entlang der Länge des Drahtes im Nanobereich wird zeitlich gesteuert. Das Nanodrahtkristall wachst durch den Einschluss neuer Atome in dessen Gitter an einem Ende. Zur Steuerung des Dotierungsprofils wird die Dotierstoffkonzentration in der Wachstumsumgebung des Nanodrahtes zeitlich gesteuert. Folglich kann die Breite jedes Dotierungsbereichs präzise gesteuert werden durch Steuerung der Rate der Wachstumsreaktion und der Einführung von Dotierstoffen in die Wachstumsatmosphäre zu den geeigneten Zeitpunkten. Die Abmessungen der Dotierungsbereiche werden somit vollständig ohne lithographische Verarbeitung definiert.
  • Die Abbildung aus 4 zeigt einen Modulations dotierten Silizium-Nanodraht 14 mit drei unterschiedlichen Regionen bzw. Bereichen 15, 16 und 17. Die Bereiche 15 und 17 sind stärker dotiert als der Bereich 16. Die Berieche 15 und 17 sind nicht FET gesteuerte Bereiche. Der Bereich 16 ist ein FET gesteuerter Bereich. Folglich leiten die Bereiche 15 und 17 in Bezug auf einen Spannungsbereich, der breiter ist als der Spannungsbereich, bei dem die Bereiche 16 leiten. Zum Beispiel können die Regionen 15 und 17 für jede angelegte Spannung zwischen 0 und 5 Volt leiten, und die Bereiche 16 können für jede angelegte Spannung zwischen 0 und 1 Volt leiten.
  • Die Modulationsdotierung ermöglicht die Integration einer Adresse in einen Nanodraht. In der Annahme, dass es sich bei den Nanodrähten um p-dotierte Silizium-Nanodrähte im Verarmungsmodus handelt, fließt Strom ohne angelegte Spannung und bei niedriger angelegter Spannung, und der Stromfluss kann angehalten bzw. unterbrochen werden, durch Anlegen einer Spannung, die bei einer gegebenen Dotierung höher ist als ein Schwellenwert. Für den Fall von n-dotierten Silizium-Nanodrähten fließt Strom, wenn eine Spannung angelegt wird, die höher ist als ein bestimmter Schwellenwert, und der Stromfluss kann angehalten werden durch Anlegen einer Spannung, die niedriger ist als ein Schwellenwert. Die vorliegende Offenbarung entwickelt eine Adressierungsmethode bzw. ein Adressierungsmuster, wobei eine Mehrzahl von Mikro- oder Nanodrähten eine Mehrzahl von Nanodrähten steuert, um die Auswahl eines Nanodrahtes aus der Mehrzahl von Nanodrähten auszuwählen.
  • Durch die Fähigkeit zum Dekorieren von Nanodrähten, wie zum Beispiel durch Modulationsdotierung, können den Nanodrähten Codewörter zugeordnet werden. Jeder Nanodraht ist segmentiert bzw. aufgeteilt in Bereiche, die entweder als FET steuerfähig oder nicht steuerfähig bzw. nicht steuerbar dotiert sind. Wenn ein codierter Nanodraht über eine Gruppe von Nanodrähten ausgerichtet ist, kann der Stromfluss durch den Nanodraht gesteuert werden. Wenn ein ausreichend niedriges Feld an allen FET gesteuerten Bereichen angelegt wird, leitet der Nanodraht. Wenn ein hohes Feld an einem der FET gesteuerten Bereiche angelegt wird, leitet der Nanodraht nicht. Das Anlegen eines hohen Felds an den nicht FET gesteuerten Beeichen beeinflusst den leitenden Zustand nicht. In einem Ausführungsbeispiel werden die Steuerspannungen durch Steuermikrodrähte bereitgestellt, die in rechten Winkeln zu den adressierten Nanodrähten angeordnet sind. Adressbereiche an einem Nanodraht können somit von anderen Bereichen an dem Nanodraht unterschieden werden, indem die in jedem Bereich verwendeten Spannungen gesteuert werden.
  • Die Abbildung aus 5 zeigt ein Beispiel für ein Muster bzw. eine Methode zur Adressierung von p-dotierten Nanodrähten, wobei die Nanodrähte 21, 22 und 23 jeweils einen entsprechenden dotierten Bereich mit niedrigem Schwellenwert 210, 220 und 230 umfassen. Ferner in der Abbildung dargestellt sind Adressierungsleitungen 24, 25 und 26. Wenn die Leitung 24 mit einer niedrigen Spannung angesteuert wird und die Leitungen 25 und 26 mit einer hohen Spannung angesteuert werden, wird der Nanodraht 21 ausgewählt. Im Besonderen erhält die Leitung 24 mit niedriger Steuerspannung den leitenden Zustand des Nanodrahtes 21 aufrecht, so dass der Nanodraht 21 ausgewählt wird, und die Leitungen 25 und 26 mit hoher Steuerspannung unterbrechen den leitenden Zustand der Nanodrähte 22 und 23, da die Bereiche 220 und 230 nicht mehr leiten aufgrund der Gegenwart einer hohen Spannung über die anderen beiden Bereiche auf diesen Drähten. Wenn in ähnlicher Weise die Leitung 25 mit einer niedrigen Spannung gesteuert und die Leitungen 24 und 26 mit einer hohen Spannung gesteuert werden, wird der Nanodraht 22 ausgewählt, und die Nanodrähte 21, 23 werden abgewählt. Wenn schließlich die Leitung 26 mit einer niedrigen Spannung angesteuert wird und die Leitungen 24 und 25 mit einer hohen Spannung angesteuert werden, wird der Nanodraht 23 ausgewählt und die Nanodrähte 21, 22 werden abgewählt. Ein ähnliches Muster bzw. eine ähnliche Methode kann für n-dotierte Nanodrähte angewandt werden.
  • Ein Schema bzw. eine Methode zur Steuerung eines Nanodrahtes wird als k-hot bezeichnet, wenn ein Nanodraht n potenziell steuerbare Bereiche aufweist, von denen k als steuerbar bzw. steuerfähig gestaltet sind. In der vorläufigen Anmeldung 60/441.995 haben die Anmelder gezeigt, dass bei einem Schema k = n/2-hot für die eindeutige Adressierung von N Nanodrähten nicht mehr als n = 1,1 log2(N) + 3 Adressbits erforderlich sind. Für ausreichend große Anordnungen wird folglich der den Steuerleitungen zugeordnete Overhead klein im Vergleich zu der Größe der Nanologik oder dem dadurch adressierten Speicherkern. Der Overhead bleibt moderat, auch wenn eine k-hot Adressierung mit einem k eingesetzt wird, das deutlich kleiner ist als n/2.
  • In einem anderen Ausführungsbeispiel werden Nanodrähte (an Stelle der Mikrodrähte 24–26) bereitgestellt, um die Nanodrähte zu steuern, wodurch ein vollständiges System im Nanobereich bereitgestellt wird. Zum Beispiel können Nanodrahtausgaben einer Nanodrahtanordnung, wie diese etwa in der U.S. Patentanmeldung mit der Nummer 10/347.121 (veröffentlicht als US-A-7.073.157 ) offenbart werden, als die Steuer-/Adresseingaben in Decodierer gemäß der vorliegenden Offenbarung verwendet werden.
  • Stochastische Einheit
  • Ein Problem in Verbindung mit Nanodrähten ist es, dass sie mit enger Anordnung zusammengesetzt werden können, wobei diese Anordnung zu klein ist, um die Auswahl eines einzelnen Nanodrahtes durch direkte Verbindung mit lithographischen Drähten zu ermöglichen. Allerdings ist es zurzeit möglich, nicht differenzierte Nanodrähte in orthogonalen Gruppen paralleler Drähte zusammenzusetzen. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden zuerst gemäß der in den Abbildungen der 4 und 5 dargestellten Modulationstechnik codierte Nanodrähte, die vorstehend bereits beschrieben worden sind, zuerst miteinander vermischt bzw. gemischt, um eine wahlfreie Anordnung codierter Nanodrähte zu erzeugen, und wobei sie danach in Gruppen paralleler Drähte zusammengesetzt werden; wobei als Folge dessen die Gruppe von Drähten in einer bestimmten Anordnung stochastisch ausgewählt wird. In der am 25. Juli 2002 eingereichten vorläufigen Anmeldung mit der Nummer 60/398.943 haben die Anmelder gezeigt, dass die stochastische Auswahl codierter Nanodrähte aus einem ausreichend großen Ensemble derartiger Nanodrähte sicherstellt, dass nahezu alle Codes eindeutig sind. Zum Beispiel kann ein Coderaum von 106 in Betracht gezogen werden, wobei die Anzahl der Drähte, die den gleichen Code haben, gleich 106 ist, und wobei es das Ziel ist, darin eine kleine Anordnung mit 10 Drähten zu bilden. Wenn jeder Draht wahlfrei aus den 1012 Drähten insgesamt ausgewählt wird, ist eine Wahrscheinlichkeit von mehr als 99,995% gegeben, dass alle 10 Drähte einzigartig bzw. eindeutig sind. Die Wahrscheinlichkeit, mindestens 9 eindeutige Drähte zu erhalten, liegt sogar noch darüber. Somit können codierte Drähte wahlfrei bzw. zufällig ausgewählt werden, um die gewünschte unabhängige Adressierbarkeit im Nanobereich zu erreichen, wodurch die Notwendigkeit für eine deterministische Auswahl der Nanodrähte zur Integration in eine bestimmte Anordnung überwunden wird.
  • Die Anmelder haben gezeigt, wie C und die Anzahl der Nanodrähte in einer Anordnung (N) ins Verhältnis gesetzt werden können zu der Wahrscheinlichkeit des Erreichens verschiedener Garantien in Bezug auf die Eindeutigkeit und die Einzigartigkeit, wie dies zum Beispiel in der vorläufigen Anmeldung 60/441.995 , eingereicht am 23. Januar 2003 dargestellt ist.
  • Die Anmelder haben zum Beispiel gezeigt, dass ein Coderaum C = 100 × N2 ausreicht, um nahezu vollständig eindeutige Codes zu ergeben; die Wahrscheinlichkeit dafür, dass keine eindeutigen bzw. einzigartigen Codes erreicht werden, liegt bei höchstens 1%. Kleinere Coderäume können erreicht werden, wenn eine höhere Wahrscheinlichkeit nicht eindeutiger Codes zulässig ist. Wenn in ähnlicher Weise wenige der Codes repliziert werden dürfen, kann die Wahrscheinlichkeit der Ermittlung bzw. des Findens einer zulässigen Gruppe auch bei einem kleineren Coderaum hoch sein. Die vorstehend genannte Analyse garantiert, dass keine Duplikate existieren. Eine separate Analyse, die ebenfalls durch die Anmelder bereitgestellt wird (siehe die vorläufige Anmeldung 60/429.010 ), ermöglicht die Berechnung des Verhältnisses zwischen C, N und d, wobei d die Anzahl der eindeutigen bzw. charakteristischen Codes darstellt, die in der Sammlung bzw. Gruppe von N Drähten erscheinen, die eine Duplikation zulassen. Unter Verwendung dieser Auswahlkriterien ist es möglich zu zeigen, dass d > 0,5 × N ist, mit C = N für typische Anordnungsgrößen (z.B. N = 10 bis N = 1.000).
  • Gemäß der vorliegenden Offenbarung umfassen die zu steuernden Nanodrähte somit eine eindeutige Sequenz von Bereichen oder Regionen oder eine eindeutig adressierbare Gruppe von Sequenzen von Regionen bzw. Bereichen. Wenn alle Nanodrähte k-hot sind, so ist die eindeutige Folge bzw. Sequenz eindeutig adressierbar.
  • Die Anmelder haben gezeigt, dass die Anzahl der Steuerdrähte, welche die Mehrzahl von Nanodrähten steuern, kleiner ist als C, wie zum Beispiel O(log(N)) oder
    Figure 00180001
    für jedes gewünschte k >= 1.
  • Die vorliegende Offenbarung zeigt somit ein Verfahren zur eindeutigen Adressierung eines einzelnen Nanodrahtes in einer Mehrzahl von Nanodrähten durch Bereitstellung jedes Nanodrahtes mit steuerbaren Bereichen bzw. Regionen, die axial entlang des Nanodrahtes verteilt sind, wobei eine Teilgruppe von zu steuernden Nanodrähten erzeugt wird, durch stochastische Auswahl der Teilgruppe aus der Mehrzahl von Nanodrähten, und wobei der einzelne Nanodraht aus der Gruppe von Nanodrähten ausgewählt wird, entweder durch Steuern oder nicht Steuern der steuerbaren Bereiche auf Nanodrähten der Teilgruppe von Nanodrähten.
  • Alternativ können alle Nanodrähte oder keiner der Nanodrähte der Teilgruppe ausgewählt werden durch Auswahl von Adressen, welche sie alle mit der Stromversorgung verbinden oder sie alle von der Stromversorgung trennen.
  • Ausrichtung
  • Die in der Abbildung aus 5 dargestellte dimensionale Ausrichtung zwischen Drähten im Mikrobereich und Drähten im Nanobereich ist ideal. In der Praxis ist es unter Umständen nicht möglich, die Nanodrähte perfekt miteinander auszurichten. Unabhängig davon, wie viele der Nanodrähte falsch ausgerichtet sind, können sie als falsch ausgerichtet nach Vielfachen der Breite der Steuer-Mikrodrähte (der Steuerbit-Abstand) betrachtet werden und nach Bruchteilen dieses Bitabstands. Somit kann jede falsche Ausrichtung als eine Kombination zwischen einer "Vielfach"- oder "Bruchteils"-Fehlausrichtung betrachtet werden.
  • Fehlerhafte Ausrichtung um Vielfache des Steuerbit-Abstands
  • Wenn die steuernden Mikrodrähte bzw. Drähte im Mikrobereich und die Nanodrähte um Vielfache des Steuerbit-Abstands falsch ausgerichtet sind, würden einer oder mehrerer der steuernden Mikrodrähte einen Abschnitt des entsprechenden mit "1" oder "0" dotierten Bereichs des Nanodrahtes nicht kreuzen, wenn nichts gegen diese fehlerhafte Ausrichtung unternommen werden würde.
  • Eine erste Möglichkeit zur Adressierung dieses Problems ist es, dass der Code mehrfach über die gesamte Länge des Nanodrahtes wiederholt wird. Die Abbildung aus 6 zeigt einen Nanodraht 30, der einen n-bit n/2-hot Code führt. In dem Beispiel aus 6 sind mehrere Kopien 31, 32 des Basiscodes 33 an dem Nanodraht 30 verkettet. Bei einem vier-Bit-Code sind vier Mikrodrähte erforderlich, um alle relevanten Bits auf den Nanodrähten zu adressieren. Nachdem der Code entlang dem Nanodraht wiederholt worden ist, ist jeder Mikrodraht stets in der Lage, eine Bitposition auf dem Nanodraht zu adressieren. Eine zufällige Fehlausrichtung zwischen den Mikrodrähten und den Nanodrähten kann versetzte Codes bewirken, die sich von dem auszuwählenden Basiscode (0110) 33 unterscheiden, wie etwa die Codes 34 oder 35. Diese alternative Auswahl ist jedoch zulässig, da die versetzten Codes (1001) oder (0011) weiterhin gültige Codes in dem 2-hot Code-Raum des vorliegenden Beispiels sind.
  • Die Codierung entlang der gesamten Länge hat jedoch den Effekt, dass zusätzliche Steuerbereiche an Stellen angeordnet sind, wo keine Steuerung des Nanodrahtes gewünscht wird, wie etwa im Kern der Speicheranordnung, so dass eine kreuzende Leitung unbeabsichtigt den Nanodraht deaktivieren könnte.
  • Bei bestimmten Anwendungen spielt dies keine Rolle. Wenn der Nanodrahtkern radial dotiert ist (siehe dazu den weiter unten in der vorliegenden Anmeldung offenbarten Abschnitt "Radiale Modulationsdotierung"), kann die radiale Struktur ausreichen, um den leitenden Zustand in dem Kernsilizium vor einem Ausschalten zu schützen. In diesen Fällen werden die Adressenden durch ein direktes Ätzen frei gelegt, nachdem sie zu der Anordnung zusammengesetzt worden sind. Somit wird die radiale Struktur nur in dem beabsichtigten bzw. vorgesehenen Adressbereich entfernt und liegt direkt für eine Steuerung frei.
  • Es kann auch möglich sein, die unbeabsichtigte Auswirkung des Ausschalten durch den Einsatz niedrigerer Betriebsspannungen in dem Speicher zu vermeiden im Vergleich zu der Adresssteuerung. Wenn die Betriebsspannung in dem Speicher immer unterhalb des Schwellenwertes der Steuerbereiche liegt, so leiten die Drähte immer stets in dem Speicher. Die Adresssteuerleitungen, die nur außerhalb des Speichers existieren, können dabei auf höhere Spannungen angesteuert werden, d.h. Spannungen, die den Schwellenwert (Vstrg hoch > Vmoddope Schwellenwert > VSpeicher hoch) überschreiten, so dass sie den leitenden Zustand steuern können.
  • Bei eine alternativen Möglichkeit zur Adressierung des Problems, die das Erhöhen der Adresssteuerspannungen vermeidet, ist ein Einwirken auf die Nanodrähte, indem zuerst der Bereich auf dem Nanodraht maskiert wird, wo sich die Mikrodrähte befinden sollen (Adressierungsbereich), wobei die Abschnitte der Nanodrähte frei bleiben, die sich nicht in dem Adressierungsbereich befinden, und wobei danach eine Massendotierungsphase der Bereiche außerhalb des Adressierungsbereichs ausgeführt wird, aufgrund der Maskierung, d.h. nur die Bereiche werden Massen dotiert, die nicht als Adressierungsbereiche fungieren. Auf diese Weise wird der Adressierungsbereich selbst ausgerichtet, da nur der Adressierungsbereich steuerbar ist.
  • Eine dritte Möglichkeit der Adressierung des Problems isst die teilweise Wiederholung des Codes (oder eines Bruchteils dessen) über eine Strecke, die gleich der erwarteten fehlerhaften Ausrichtung ist. Dies ist in den Abbildungen der 7(A)–7(C) dargestellt, die alle einen Nanodraht mit einer teilweisen Wiederholung von 2 Bits zeigen, um einen Bitversatz von +/–1 zu tolerieren. Dies bedeutet, dass die letzten beiden Bits des Codes 0110 auf der linken Seite des Codes wiederholt werden, und dass die ersten beiden Bits des Codes 0110 auf der rechten Seite des Codes wiederholt werden. Die Abbildung aus 7(A) zeigt eine Situation, in der keine fehlerhafte Ausrichtung gegeben ist, und der Code 0110 wird durch die Mikrodrähte 41–44 gesteuert. Die Abbildung aus 7(A) zeigt ferner die Erweiterung des Ausrichtungsschutzbereichs 45. Die Abbildung aus 7(B) zeigt eine Situation, in der der Code auf dem Nanodraht 40 um eine Bitposition nach links verschoben wird, und wobei der Code 1100 durch die Mikrodrähte 41–44 gesteuert wird. Die Abbildung aus 7(C) zeigt eine Situation, in der der Code auf dem Nanodraht um zwei Bitpositionen nach links verschoben wird, und der Code 1001 wird durch die Mikrodrähte 41–44 gesteuert. Bei dieser dritten Adressierungsmethode wird die Tatsache genutzt, dass der Nanodraht 40 über einen codierten Bereich leitet, wenn kein Feld angelegt wird. Auf diese Weise ermöglichen die steuerbaren Bitcodebereiche, die auf jeder Seite der Steuer-Mikrodrähte 41–44 enden, weiter ein Leiten des Signals.
  • Fehlerhafte Ausrichtung um Bruchteile des Bitabstands
  • Damit ein Mikrodraht einen codierten Bereich eines Nanodrahtes steuern kann, muss eine ausreichende Überlappung zwischen dem Feld des Mikrodrahtes und des dotierten, steuerbaren Bereichs des Nanodrahtes gegeben sein.
  • Die Abbildung aus 8 zeigt eine Querschnittsansicht der drei Mikrodrähte 51–53 und eines Nanodrahtes 50 oberhalb der Mikrodrähte 51–53. Zur Unterbrechung des leitenden Zustands auf dem Verarmungsmodus-Nanodraht 50 wurden die Träger nur in einem kleinen Bereich entlang der Achse des Nanodrahtes 50 verarmt, wahrscheinlich in einem Überlappungsbereich 54 (Woverlap), der kleiner ist als 5 nm, d.h. kleiner als die Größe eines Durchmessers oder zwei der Nanodrähte 50. Das Ausmaß des Bereichs Woverlap ist abhängig von dem Einflussbereich 56 des Mikrodrahtfelds. Somit kann es sein, dass Überlappungsbereiche mit einer Erstreckung zwischen 0 und Woverlap nicht funktionieren, da sie unter Umständen die leitenden Zustände nur teilweise ausschalten, was zu intermediären Stromflusswerten führt. Die Abbildung aus 8 zeigt einen nicht steuerbaren Bereich 55 zwischen den Feldern benachbarter Mikrosteuerdrähte, wie etwa der Mikrodrähte 51 und 52. In dem bevorzugten Ausführungsbeispiel gemäß der vorliegenden Erfindung ist die Länge des dotierten, steuerbaren Bereichs gleich der Länge des nicht steuerbaren Bereichs des Nanodrahtes plus 2 × Woverlap. Auf diese Weise ist das Vorhandensein eines Bereichs unter einem der benachbarten Steuerfelder mit einer Länge, die mindestens Woverlap entspricht, stets gewährleistet, so dass der Bereich entweder durch den linken oder den rechten benachbarten Mikrodraht gesteuert wird. Natürlich existiert die unerwünschte Möglichkeit, dass ein Bereich mit einer Länge zwischen 0 und Woverlap sowohl über dem linken als auch dem rechten benachbarten Mikrodraht angeordnet ist. Woverlap ist sowohl über dem linken und dem rechten benachbarten Mikrodraht angeordnet. Die Wahrscheinlichkeit dafür, dass dies eintritt, kann klein gehalten werden, für gewöhnlich unter einem Wert von 10%.
  • Somit wird die fehlerhafte Ausrichtung zwischen den Steuerdrähten und den Bereichen auf den Nanodrähten, die den Steuerdrähten zugeordnet sind, die um eine Strecke kleiner als eine Breite der Mikrodrähte, toleriert durch die Entwicklung oder Gestaltung der Länge oder des Profils des steuerbaren Bereichs.
  • Die Abbildung aus 8 zeigt ein Beispiel, in dem der steuerbare Bereich zwei Felder überlappt. Wenn der steuerbare Bereich mehrere Felder überlappt, ermöglicht kein Code in dem normalen k-hot Adressraum einen leitenden Zustand entlang des Nanodrahtes. Dies ist gut, da es gewährleistet, dass fehlerhaft ausgerichtete Nanodrähte zumindest teilweise nicht den Betrieb bzw. die Funktionsweise der richtig ausgerichteten Nanodrähte stören.
  • Der Einsatz von Codes außerhalb des normalen k-hot Coderaums kann weiterhin eine Adressierung des Drahtes ermöglichen. Zum Beispiel kann bei einem falsch ausgerichteten Code 1100 die dritte Position sowohl durch den zweiten als auch durch den dritten Draht gesteuert werden, und dessen vierte Position kann sowohl durch den dritten als auch durch den vierten Draht gesteuert werden. Eine Adresse 1000 (d.h. eine Adresse außerhalb des 2-hot Coderaums) wählt diesen Draht aus und kann eingesetzt werden, wenn in der Anordnung kein Code 1100 und kein Code 1001 vorhanden ist. Wenn jedoch entweder 1100 oder 1001 in der Anordnung vorhanden sind, ist e nicht möglich den Draht 1000 auszuwählen, ohne auch einen der anderen Codes auszuwählen. Folglich behandelt das bevorzugte Ausführungsbeispiel für die meisten Anwendungen diese Drähte einfach als nicht zugänglich.
  • Einsatz von Nanodrähten zur Adresssteuerung
  • In einer anderen Offenbarung sind Nanodrähte zur Steuerung der Nanodrähte bereitgestellt, wodurch ein komplettes System im Nanobereich bereitgestellt wird, wie dies bereits vorstehend im Text beschrieben worden ist. Dies ist nützlich, wenn die Adressen an den Decodierer von einer Schaltkreisanordnung im Nanobereich stammen, wie etwa eine NanoPLA.
  • Die Abbildung aus 9 zeigt, wo die mit Oxid überzogenen Nanodrähte 501–504 eine Mehrzahl von Nanodrähten 505–510 steuern. Die Nanodrähte 505–510 sind mit einem ohmschen Kontakt 511 und einer Quelle verbunden, die in der Abbildung nicht dargestellt ist. Die Oxidtrennung zwischen den beiden Gruppen von Nanodrähten wird durch eine Oxideinfassung um die Steuerdrähte erreicht, wie dies ebenfalls in der Abbildung dargestellt ist. Alternativ kann die Oxidtrennung mit lithographischer Definition und Wachstum zwischen der ersten Schicht von Nanodrähten und der zweiten Schicht von Nanodrähten erreicht werden oder mit einer Oxideinfassung um die Nanodrähte 505–510, welche die Fläche des Steuerbereichs abdecken, d.h. die Fläche, welche die Steuernanodrähte 501–504 kreuzen.
  • Hiermit wird festgestellt, dass in dem Ausführungsbeispiel aus 9 die Breite des Steuerdrahtabstands dem gleichen Abstand entspricht wie der Nanodrahtabstand (Wbitpitch), so dass der Steuerüberlappungsbereich Woverlap ungefähr die gleiche Größe aufweisen sollte wie Wbitpitch. Dies kann eine Ausrichtungsstrategie erfordern, die sich von der in den Abbildungen der 6–8 unterscheidet.
  • Bei einem ersten Schritt handelt es sich um die Gewährleistung, dass der codierte Bereich der Nanodrähte 505–510 mindestens Wbitpitch + 2·Woverlap < 2·Wbitpitch entspricht. Auf diese Weise wird jeder codierte Bereich stets durch gewisse Nanodrähte gesteuert.
  • Darüber hinaus sind die Steuerbereiche auf den Nanodrähten 505–510 mit dem doppelten normalen Zwischenabstand angeordnet, d.h. zwei physischen Bitpositionen, und es werden zweimal so viele Steuerdrähte verwendet. Selbst in Verbindung mit dieser zusätzlichen Anzahl von Steuernanodrähten bleibt die Anzahl der Steuerdrähte logarithmisch in Bezug auf die Anzahl der Drähte in dem Decodierer.
  • Die Abbildungen der 10A–10C zeigen dieses Ausführungsbeispiel deutlicher. Die Abbildung aus 10A zeigt die Originalcodierung, wobei die vertikalen Linien die Bitbereiche zeigen sowie den Zeilen- bzw. Leitungsabstand, und wobei sie einen Bitabstand auseinander liegen. Die Abbildung aus 10 zeigt ein Beispiel, in dem eine doppelte Codierung vorgenommen worden ist, und wobei die Länge des codierten Bereichs genau 2 Bitabständen entspricht. Die Abbildung aus 10C zeigt ein weiteres Beispiel, wobei die Länge des codierten Bereichs knapp unter zwei Bitabständen liegt, jedoch mindestens Wbitpitch + 2·Woverlap beträgt, gemäß dem vorstehenden Ausdruck.
  • Die Abbildung aus 10D zeigt zehn Versätze 520-1 .. 520-10 des gleichen Nanodrahtes 520, wobei jeder Steuerbereich den vorstehenden Ausdruck erfüllt. Jede der Versatzleitungen wird gemäß der folgenden Tabelle aktiviert.
    520-1 11100110
    520-2 11001100
    520-3 11001100
    520-4 11001100
    520-5 11001100
    520-6 10011001
    520-7 10011001
    520-8 10011001
    520-9 10011001
    520-10 00110011
  • Hiermit wird festgestellt, dass die ersten fünf Offsets bzw. Versätze mit dem Code 01000100 adressiert werden können, wobei die folgenden vier Offsets mit dem Code 10001000 (d.h. dem vorherigen 01000100 Code mit einer Rotation um 1 Bit) adressiert werden können, und wobei der finale Versatz mit dem Code 00010001 (d.h. einer anderen Bitrotation als der vorherige Code) adressiert werden kann. Vorgesehen ist gemäß der vorliegenden Erfindung somit ein Verfahren zur Adressierung von Nanodrähten durch Steuernanodrähte gemäß den folgenden Schritten:
    • 1) das Bereitstellen der zu steuernden Nanodrähte mit codierten Bereichen mit einer Länge von Wbitpitch + 2·Woverlap < 2·Wbitpitch;
    • 2) das Verdoppeln der Codierung auf den zu steuernden Nanodrähten, d.h. die Abstandsanordnung der Steuerbereiche auf den zu steuernden Nanodrähten mit dem Zweifachen des normalen Abstands;
    • 3) das Verwenden eines Codes an den Steuernanodrähten, wobei das Auftreten von "11" in dem Code des zu steuernden Nanodrahtes ersetzt wird durch "01" oder "10", und wobei ferner Codes bereitgestellt werden, die eine Rotation dieses Codes darstlelen.
  • Speicheranwendung
  • Ebenso vorgesehen ist ein programmierbarer Speicher, adressiert über den vorstehend offenbarten Decodierer. Techniken für die Platzierung von nichtflüchtigen Speicherbits an den Koppelpunkten einer Nanodrahtanordnung sind im Fach bereits bekannt, wie dies bereits in dem Abschnitt Stand der Technik der vorliegenden Anmeldung genannt worden ist.
  • Speicheranordnung im Nanobereich
  • Die Abbildung aus 11 zeigt eine Speicheranordnung im Nanobereich mit einer Schnittstellenanbindung unter Verwendung von Modulation dotierten Adressdecodierern, wobei in der Abbildung zur deutlicheren Veranschaulichung nur wenige Nanodrähte dargestellt sind. Im Besonderen ist eine Anordnung von 6 × 6 Nanodrähten abgebildet. Eine typische Anordnungsgröße weist 100–1.000 Nanodrähte auf, die durch lediglich 24 30 Mikrodrähte adressiert werden.
  • Die Abbildung aus 11 zeigt adressierbare Zeilen-Nanodrähte 61–66 und adressierbare Spalten-Nanodrähte 67–72. Unter Verwendung dieser adressierbaren Nanodrähte können genau ein Zeilen-Nanodraht, wie etwa der Nanodraht 62, und ein Spalten-Nanodraht, wie etwa der Nanodraht 72, aktiviert werden, so dass eine Programmierspannung an einen einzelnen Koppelpunkt angelegt werden kann, wie etwa den Koppelpunkg 75. Die Zeilenprogrammierspannung wird durch den ohmschen Kontakt 76 bereitgestellt, während die Spaltenprogrammierspannung durch den ohmschen Kontakt 77 bereitgestellt wird. Die ohmschen Kontakte 78 und 79 stellen entsprechende Zeilen- und Spaltennennspannungen bereit.
  • Somit werden für den Koppelpunkt 75 sowohl dessen Zeilen-Nanodraht 62 als auch dessen Spalten-Nanodraht 72 auf die Programmierspannung gezogen, was ein größeres Spannungsdifferential als an anderen Koppelpunkten offenbart, bei denen nur einer oder keiner der Nanodrähte auf die Programmierspannung gezogen wird. Die Koppelpunkte können auch so angeordnet werden, dass sie als Dioden fungieren, um parasitäre Pfade in einer teilweise programmierten Anordnung zu vermeiden.
  • In der Schreibphase erfolgt die Auswahl des Zeilen-Nanodrahtes 62 durch den Modulations decodierten Decodierer 80, welcher die Zeilen-Mikrodrähte RA0–RA3 und die Modulations dotierten Bereiche der Nanodrähte 61–66 umfasst, durch eine Oxidschicht 81 getrennt von den Mikrodrähten RA0–RA3. Die Auswahl des Spalten-Nanodrahtes 72 erfolgt durch den Modulations dotierten Decodierer 82, welcher die Spalten-Mikrodrähte CA0–CA3 und die Modulations dotierten Bereiche der Nanodrähte 67–72 umfasst, durch eine Oxidschicht 83 von den Mikrodrähten CA0–CA3 getrennt. Somit ermöglichen die Adressierungsdrähte das Platzieren eines Speicherplatzes in einem einer Mehrzahl von Zuständen.
  • In der Lesephase werden Datenbits gelesen, indem entsprechende Steuerbits so platziert werden, dass nur eine einzelne Zeile und Spalte aktiviert werden. Eine hohe Spannung wird auf der gemeinsamen Spaltenleitung 77 platziert, und die Spannung auf der gemeinsamen Zeilenleitung 76 wird beobachtet bzw. überwacht. Auf diese Weise erfährt nur der vorgesehene Koppelpunkt, wie zum Beispiel der Koppelpunkt 75, sowohl einen hohen Eingang auf dessen Spaltenleitung 77 und einen niedrigen Widerstandspfad auf der gemeinsamen Zeilenleitung 76. Wen der Koppelpunkt auf "ON" bzw. eingeschaltet programmiert ist, ist es möglich, den aus der ausgewählten Zeilenleitung fließenden Strom zu überwachen, unter Umständen unter Erhöhung der Zeilenleitungsspannung. Wenn der Koppelpunkt auf "OFF" bzw. ausgeschaltet programmiert ist, so fließt weniger Strom.
  • In Bezug auf die beschriebene einfache Leseoperation kann die Leseoperation für große Anordnungen langsam werden. Im Besonderen können die Diodenspeicherpunkte eine Spaltenleseleitung (eine der Spalten 67–72) mit jeder Zeilenleitung (Leitungen 61–66) koppeln, wobei es erzwungen wird, dass die Spaltenleitung alle Zeilen lädt, um ein einzelnes Bit zu lesen. Auf diese Weise wird die Lesezeit skaliert als Produkt der Anzahl der Zeilen und Spalten an Stelle der Summe.
  • Um die vorstehend ausgeführte ungünstigste Kopplungskapazität für Leseoperationen zu vermeiden, ist es möglich, für eine Skalierung der Lesezeit als Summe der Zeilen- und Spaltenleitungen anstatt als Produkt zu sorgen. Alle Zeilenleitungen 61–66 werden zuerst auf die hohe Lesespannung vorgeladen. Dies ist einer der Vorteile einer Adresse, die alle Nanodrähte gleichzeitig auswählt. Die Zeilenleitungen können parallel angesteuert werden, so dass die Vorladezeit nicht mehr Zeit in Anspruch nimmt als die Zeit zum Laden einer einzigen Zeilenleitung. Danach wird die einzelne Zeilenleitung entladen, die gelesen werden muss. Danach wird die Leseoperation wie vorher ausgeführt. Jetzt sind die Bits, die nicht gelesen werden müssen, zugeordneten Zeilenleitungen bereits hoch geladen und müssen nicht geladen werden, während die vorgesehene Zeilenleitung angesteuert wird.
  • Die Speicheranordnung umfasst ferner Mikrodrähte 84, 85, die eine entsprechende Trennung der nominalen Zeilen- oder Spaltenspannung ermöglichen. Im Besonderen umfassen beide Mikrodrähte 84 und 85 einen FET steuerbaren Bereich 86, 87, der eine Trennung der Spannung ermöglicht.
  • Hybrider Steuerspeicher
  • Ein Nachteil des vorstehend beschriebenen Speichers ist es, dass dieser einen sehr großen Adressraum voraussetzt und somit eine sehr große Ansammlung bzw. Gruppe von unterschiedlich codierten Nanodrähten. Für den Fall einer Anordnung von 500 × 500 ist zum Beispiel ein Coderaum von 25 Millionen Nanodrähten erforderlich.
  • Eine kleinere Anzahl von Nanodrähten kann aber auch durch ein hybrides Steuermuster verwendet werden, wobei eine Gruppe von Nanodrähten zuerst durch einen ohmschen Kontakt eines Mikrodrahts ausgewählt wird, ohne den Einsatz eines Modulations dotierten Decodierers, und wobei danach die ausgewählte Gruppe von Nanodrähten durch die Mikrodrähte adressiert wird, wie dies in den Abbildungen der 12–15 dargestellt ist.
  • In der Abbildung aus 12 erregt ein ohmscher Kontakt 100 selektiv die Endpunkte einer Sammlung von Nanodrähten 101 in dem lithographischen Maßstab. Wenn der ohmsche Kontakt 100 eine Breite 102 von 90 nm aufweist, und wenn die Nanodrähte eine Breite 103 von 10 nm aufweisen, ist der ohmsche Kontakt in der Lage, eine Gruppe von neun Nanodrähten eindeutig zu adressieren. Derartige Nanodrähte können danach durch einen 12-Bit-Code über die zwölf Mikrodrähte A0 ... A11 adressiert werden. Im Besonderen weist ein 6-hot, 12-Bit-Code 942 Codewörter auf. Bei 942 Codewörtern existiert eine Wahrscheinlichkeit von mehr als 96% dafür, dass alle neun Drähte in einer Gruppe eindeutige Codes aufweisen.
  • Ein Problem in Verbindung mit dem vorliegenden Ausführungsbeispiel ist der Drahtabstand im Mikrobereich, d.h. der erforderliche Mindestabstand zwischen den Mikrodrähten. Siehe dazu zum Beispiel das Element 59 aus 8. Die vorliegende Erfindung adressiert dieses Problem durch das Ausführungsbeispiel aus 13, wobei gestapelte, benachbarte Mikrodrahtkontakte 110–112 bereitgestellt sind. Durch das Stapeln benachbarter Mikrodrahtkontakte kann der enge Nanodrahtabstand aufrechterhalten werden, wobei unter Umständen nicht mehr als ein Draht an dem Rand jeder Mikrodrahtgruppe verloren geht.
  • Die Abbildung aus 14 zeigt ein erstes Ausführungsbeispiel zur Steuerung gestapelter ohmscher Kontakte, wobei vier Mikrodrähte 701–704 und eine Schnittstellenlogik 705 bereitgestellt sind. Der Mikrodraht 702 steuert, ob es sich bei der Operation um eine Schreiboperation oder eine Leseoperation handelt, was eine Kommunikation entweder zu den ohmschen Kontakten oder von den ohmschen Kontakten ermöglicht. Wenn es sich bei der Operation um eine Leseoperation handelt, wird das Signal auf dem Ausgangsdraht 701 ausgelesen. Die Kontakte 110–112 werden durch die Drähte 703, 704 ausgewählt. Normalerweise erfordern N Kontakt log2N Auswahldrähte.
  • Die Abbildung aus 15 zeigt ein zweites Ausführungsbeispiel zum Steuern gestapelter ohmscher Kontakte, wenn ein kompakter Zugriff bzw. Zugang auf den bzw. zu dem Decodierer wichtiger ist als ein Zugriff mit hoher Geschwindigkeit. In dem vorliegenden Ausführungsbeispiel werden nur Mikrodrähte 801–804 benötigt. Der Mikrodraht 801 führt ein Verschiebungssignal, wobei der Mikrodraht 802 ein Taktsignal führt, während der Mikrodraht 803 ein Verschiebungseingangssignal führt, und wobei der Mikrodraht 804 die Verschiebungsausgangssignale führt. Bei einer höheren Anzahl von Kontakten sind mehr Zeit und eine höhere Anzahl von Flip-Flops erforderlich, jedoch keine größere Anzahl von Mikrodrähten.
  • Ferner kann es sich bei dem hybriden Modell bei den Steuerdrähten um Mikrodrähte (nicht abgebildet) oder Nanodrähte handeln.
  • Eindimensionaler Speicher
  • Das Ausführungsbeispiel aus 11 zeigt einen zweidimensionalen Speicher. Die vorliegende Offenbarung stellt ferner ein eindimensionales Speicherausführungsbeispiel bereit, unter Verwendung einer einzigen Nanodrahtschicht, wie dies in der Abbildung aus 16 dargestellt ist.
  • Die Abbildung aus 16 ist der Abbildung aus 13 ähnlich und zeigt gestapelte Mikrodrahtkontakte 110–112, die die Endpunkte einer Gruppe von Nanodrähten erregen und die Mikrodrähte A0–An-1 adressieren. Darüber hinaus werden die Speichermikrodrähte D0–Dn-1 bereitgestellt.
  • Die Mikrodrähte D0–Dn-1 erfüllen die gleiche Rolle wie der vertikale Decodierer 82 in dem 2D-Speicher aus 11. Für einen Schreibvorgang wird eine geeignete Spannung an die Drähte D0–Dn-1 angelegt, wobei der entsprechende ohmsche Gruppenkontakt und die Leitungen A0–An-1 eingesetzt werden, um einen einzelnen Nanodraht auszuwählen und auf diesem eine Spannung zu platzieren. Somit wird ein Spannungsdifferential zwischen dem ausgewählten Nanodraht und den Leitungen D0–Dn-1 erzeugt, was eine Programmierung eines Koppelpunktes an dem Übergang zwischen der ausgewählten Nanoleitung und der zugeordneten Di-Leitung ermöglicht. Eine einzige Di-Leitung kann auf die gleiche Art und Weise decodiert und angesteuert werden, wie ein standardmäßiger lithographischer Decodierer angesteuert wird. Da in der 1D-Situation ferner eine direkte Mikrosteuerung existiert, können mehrere Bits gleichzeitig mit den gleichen Einstellungen programmiert werden. Dies erfolgt einfach durch Ansteuern des entsprechenden Programmierungsspannungvielfachen der zu programmierenden Di-Leitungen und das folgende Programmieren all dieser auf einmal, ähnlich der Methode, wie mehrere Bits in einen herkömmlichen Speicher geschrieben werden. Zu den Unterschieden zu einem herkömmlichen Verfahren der Programmierung zählt die Tatsache, dass die Gruppe der zu programmierenden Bits den gleichen Zustand aufweisen muss, und dass bei vorhandener geeigneter Mikrosteuerung jede Teilgruppe programmiert werden kann. Somit kann bei zwei Schreibzyklen (oder m Schreibzyklen, wenn ein Koppelpunkt m Zustände aufweist) jedes Wort D0 .. Dn-1 programmiert werden. In dem ersten Zyklus wird das ganze Wort D0 .. Dn-1, das dem ausgewählten Nanodraht zugeordnet ist, auf einen Zustand geschrieben (zum Beispiel ON bzw. EIN). In dem zweiten Zyklus werden alle Bits, die ausgeschaltet (OFF bzw. AUS) sein sollen, an die Position AUS programmiert.
  • Die Lesezyklen weisen ein ähnliches Verhalten auf. Sobald eine der Dis auf einen "hohen" Wert angesteuert wird, und das Leiten in einem einzelnen Nanodraht unter Verwendung der Ais aktiviert wird, kann der dem Di, Ai Koppelpunkt zugeordnete Wert an dem ohmschen Kontaktausgang für jede ohmsche Kontaktgruppe ausgelesen werden.
  • Alternativ können mehrere Bits gleichzeitig ausgelesen werden. Im Besonderen wird der "hohe" Wert in die zugeordnete ohmsche Kontaktgruppe gesteuert und durch die Ais auf einen einzelnen Nanodraht, wodurch über die programmierten Koppelpunkte alle Dis mit zugeordneten programmierten Koppelpunkten geladen werden. Auf diese Weise wird das ganze D0 .. Dn-1 Wort in einem Zyklus gelesen. Die Geschwindigkeit ist jedoch langsamer je Leseoperation, da die Nanoverbindung die Kapazität von n Mikrodrähten ansteuern muss. Die Entscheidung über die Art, wie der Speicher für die Leseoperation ausgeführt wird, muss während der Fertigung getroffen werden, da dies die Ausrichtung der Diodengleichrichtung in dem Speicher bestimmt, d.h. von Dis im Mikrobereich zu Nanodrähten in dem ersten Fall im Vergleich zu Nanodrähten zu Mikro-Dis in dem zweiten Fall.
  • Dreidimensionaler Speicher
  • Die Abbildungen der 17 und 18 zeigen entsprechend eine schematische Querschnittsansicht und eine Perspektivansicht eines 3D-Speichers. Die Mikrodrähte 201–204 sind bereitgestellt in Verbindung mit einer ersten Gruppe von Schichten 205–207 von Nanodrähten und einer zweiten orthogonalen Gruppe von Schichten 208–210 von Nanodrähten. In ähnlicher Weise zu dem 2D-Ausführungsbeispiel aus 11 sind die Decodierungsbereiche für jede Schicht in den Bereichen 211–214 angeordnet. Die Nanoschichten in den Bereichen 211–214 sind mit einer Oxidhülle 215 bedeckt, so dass sie die Modulations dotierten Decodierungsbereiche abdecken.
  • Die interessante Konsequenz des 3D-Speichers ist es, dass die Mikrodrähte von Nanodrähten auf verschiedenen Schichten des Speichers gemeinsam genutzt werden. Unter Verwendung der gleichen stochastischen Auswahltechniken der 2D-Variante, wird eine Gruppe von eindeutig codierten Drähten für jede gemeinsame Gruppe von Mikrodrahtkontakten zusammengesetzt, was die eindeutige Auswahl jedes Drahts in einer vertikalen Ebene ermöglicht.
  • In der Abbildung aus 17 sind die Schichten der Nanodrähte so angeordnet, dass sie das wiederholte Auftreten benachbarter Gruppen von Schichten definieren, welche eine erste Nanoschicht 208, eine zweite orthogonale Nanoschicht 205, die Speicherplätze in Zusammenarbeit mit der ersten Nanoschicht 208 definiert, und eine isolierende Nanoschicht 209 umfassen.
  • Radiale Modulationsdotierung
  • Zusätzlich zu der Modulationsdotierung entlang der Achse des Nanodrahtes sind auch Techniken zur Modulation der Dotierung entlang dem Radius eines Nanodrahtes bekannt, wie dies offenbart wird in "Epitaxial core-shell and core-multishell nanowire htereostructures" von Lincoln J. Lauhon, Mark S. Gudiksen, Deli Wang und Charles M. Lieber, Nature Vol. 420, Seiten 57–61, November 2002.
  • Eine interessante Folge der radialen Modulationsdotierungstechnik ist es, dass der Nanodraht sowohl radial als auch axial modulationsdotiert werden kann. Im Besonderen kann ein vorbestimmter Abschnitt eines Nanodrahtes entweder: 1) nicht dotiert sein; 2) axial dotiert sein; 3) radial dotiert sein; oder 4) axial und radial dotiert sein. Der in den Abbildungen der 11–18 dargestellte Speicher kann beide Modulationsdotierungstechniken für die Nanodrähte einsetzen.
  • Im Besonderen wird der ganze Nanodraht während der Konstruktion radial dotiert. Danach wird nach der Zusammensetzung der Drähte an dem Substrat die radiale Hülle selektiv von Abschnitten des radial dotierten Nanodrahtes weg geätzt. Auf diese Weise erhält man Nanodrähte, die eine erste Gruppe von Abschnitten aufweisen, die axial und radial dotiert sind, und Nanodrähte, die eine zweite Gruppe von Abschnitten aufweisen, die nur axial dotiert sind. Somit werden die ersten und zweiten Abschnitte in vorteilhafter Weise nach der Konstruktion bestimmt und nachdem bestimmt worden ist, wie der Nanodraht mit dem lithographischen Substrat ausgerichtet wird.
  • Nanodrahtstruktur in dem Speicherausführungsbeispiel aus 11
  • In Bezug auf den vertikalen Draht im Nanobereich, wie etwa den Nanodraht 72 aus 11, können verschiedene unterschiedliche Bereiche beobachtet werden:
    • a) ein Bereich, der ohmisch mit dem Mikrodraht 77 verbunden ist;
    • b) ein Adressbereich, der durch einen Isolator (wie etwa den Isolator 83) von den Mikro-Adressleitungen CA0–CA3 getrennt werden muss;
    • c) ein Kernbereich mit zu schreibenden oder zu lesenden Informationen, wie etwa der von den horizontalen Nanodrähten 61–66 gekreuzte Bereich;
    • d) ein steuerbarer Bereich, der durch einen Isolator von dem Mikrodraht 85 getrennt werden muss; und
    • e) ein Bereich, der ohmisch mit dem Mikrodraht 79 verbunden werden muss.
  • Eine ähnliche Beobachtung kann in Bezug auf einen horizontalen Draht gemacht werden, wie etwa den Nanodraht 62.
  • Hiermit wird festgestellt, dass nur eine der beiden (orthogonalen) Drahtanordnungen in einer Anordnung für die Speicherstruktur radial dotiert werden muss.
  • Fertigungsverfahren für axial dotierte Nanodrähte
  • In Bezug auf axial dotierte Nanodrähte werden einzelne Koppelpunktübergänge für den Speicherkern verwendet, wie dies bereits vorstehend beschrieben worden ist. Ein Fertigungsverfahren für Speicher, die axial dotierte Nanodrähte aufweisen, umfasst die folgenden Schritte:
    • 1) Die lithographische Verarbeitung eines Silizium-Wafers, um eine Mehrzahl von Mikrodrähten zu erhalten.
    • 2) Das Platzieren von Oxid über dem Adressierungsabschnitt der Mikrodrähte. Die Abbildung aus 19 zeigt eine mögliche Anordnung der Mikrodrähte nach den ersten beiden Schritten des Fertigungsverfahrens.
    • 3) Das Mischen einer ersten Gruppe von axial dotierten Nanodrähten. Das Mischen bzw. Vermischen der Nanodrähte ohne einen Kontakt zwischen den Nanodrähten zu verursachen, erfolgt durch Wachsen einer Oxidschicht, wie etwa der Oxidschicht 10 aus 2 um jeden Nanodraht. Die Oxidschicht verhindert es, dass zwei Nanodrähte, die parallel zueinander ausgerichtet sind, sich in ihren leitenden Bereichen berühren (und somit einen Kurzschluss herstellen), und sie fungiert als die Oxidbarriere, die eine FET-Steuerung an Stelle eines Diodenkontakts ermöglicht.
    • 4) Das Ausrichten der ersten Gruppe von Nanodrähten und das Übertragen der ausgerichteten ersten Gruppe oberhalb der Mikrodrähte. Die Abbildung aus 20 zeigt einen möglichen Chipzustand nach dem vierten Schritt. Die Ausrichtung der Nanodrähte wird zum Beispiel erreicht durch eine LB-Flusstechnik (Langmuir-Blodgett-Flusstechnik), wie sie etwa offenbart wird in "An introduction to ultrathin organic films: from Langmuir-Blodgett to self-assembly" von A. Ulman, Academic Press: New York, 1991, oder in "Construction and use of LB deposition machines for Pilot production" von Albrecht O., Matsuda H. Eguchi K. und Nakagiri T., Thin Solid Films, Vol. 284/285, 15. September 1996, S. 152–156. Der LB-Fluss ermöglicht die Übertragung dicht gepackter, ausgerichteter Nanodrähte auf eine Oberfläche.
    • 5) Das Erreichen von Brüchen in der Struktur senkrecht zu der Ausrichtungsachse durch lithographisches Ätzen. Die Abbildung aus 21 zeigt den Fertigungszustand nach dem fünften Schritt.
    • 6) Das Vermischen einer zweiten Gruppe axial dotierter Nanodrähte.
    • 7) Das Ausrichten der zweiten Gruppe von Nanodrähten und das Übertragen der ausgerichteten zweiten Gruppe auf der Schaltung, orthogonal zu der ersten Gruppe von Nanodrähten, wie dies in der Abbildung aus 22 dargestellt ist. Darüber hinaus wird eine molekulare Schicht (in der Abbildung nicht dargestellt) zwischen den orthogonalen Gruppen von Nanodrähten platziert. Eine derartige Schicht wird zum Beispiel offenbart in "Introduction of [2]Catenanes into Langmuir Films and Langmuir-Blodgett Multilayers. A Possible Strategy for Molecular Information Storage Materials" von Christopher L. Brown und Ulrich Jonas und Jon A. Preece und Helmut Ringsdorf und Markus Seitz und J. Fraser Stoddart, Langmuir 16(4), 1924–1930, 2000.
    • 8) Das Erreichen von Brücken in der Struktur senkrecht zu der Ausrichtungsachse durch lithographisches Ätzen. Siehe 23.
    • 9) Das Füllen von Metall über Bereichen des ohmschen Kontakts, wie dies in der Abbildung aus 24 dargestellt ist, wodurch die Struktur aus der Abbildung aus 25 erhalten wird.
  • Fertigungsverfahren für axial und radial dotierte Nanodrähte
  • In Bezug auf Nanodrähte, die sowohl axial als auch radial dotiert sind, entspricht das Fertigungsverfahren dem bereits vorstehend beschriebenen Verfahren, und wobei diesbezüglich auf die bereits beschriebenen Abbildungen der 19–25 verwiesen werden kann. Es ist jedoch nicht erforderlich, eine molekulare Schicht zwischen den orthogonalen Anordnungen bzw. Gruppen von Nanodrähten zu platzieren.
  • Nach einem ersten Schritt, wie dieser etwa in der Abbildung aus 19 dargestellt ist, wo eine Anordnung von Adressdrähten im Mikrobereich 400, erhalten durch lithgraphische Verarbeitung eines Silizium-Wafers, dargestellt ist, werden zwei Nanodrähte gewachsen. Im Unterschied zu dem vorherigen Ausführungsbeispiel wird in diesem Fall die erste Anordnung axial durch Modulation dotiert und danach radial durch Modulation dotiert auf der Oberseite der axialen Codierung, während die zweite Gruppe nur axial codiert wird.
  • Nach dem Mischen der nur axial dotierten Nanodrähte werden die gemischten Nanodrähte durch LB-Fluss ausgerichtet und danach übertragen, um die Siliziumoberfläche abzudecken, wie dies in der Abbildung aus 20 dargestellt ist. Ferner werden erwünschte Brüche zwischen Teilanordnungen senkrecht zu der Ausrichtungsachse lithographisch geätzt, wie dies in der Abbildung aus 21 dargestellt ist.
  • Nach dem Mischen der Gruppe axial und radial dotierter Nanodrähte wird die gemischte Gruppe durch LB-Fluss ausgerichtet und übertragen, so dass die Sililziumoberfläche abgedeckt bzw. bedeckt wird, orthogonal zu der anderen Gruppe, wie dies in der Abbildung aus 22 dargestellt ist, und wobei danach die gewünschten Brüche bzw. Unterbrechungen zwischen Teilanordnungen senkrecht zu der Ausrichtungsachse lithographisch geätzt, wie dies in der Abbildung aus 23 dargestellt ist.
  • Im Unterschied zu dem vorherigen Ausführungsbeispiel umfasst das vorliegende Ausführungsbeispiel einen schritt, bei dem die radiale Dotierung von Röhren über dem Adressfenster weg geätzt wird, wie dies in der Abbildung aus 24 dargestellt ist. Im Besonderen zeigt die Abbildung aus 24 eine Maske, die Adressfenster umfasst, d.h. Fenster, die den Adressbereichen der zu konstruierenden Logikschaltung entsprechen, wie etwa die Adressierungsbereiche 80 und 82 aus 11. Nur Adressierungsfenster, die radial dotierte Nanodrähte aufweisen, werden berücksichtigt, und die radiale Dotierung der Nanodrähte wird in diesen Bereichen weg geätzt, was die Adressierung der Nanodrähte ermöglicht, wie dies zum Beispiel in der Abbildung aus 5 der vorliegenden Anmeldung dargestellt ist.
  • In einem weiteren Schritt wird Metall über Bereiche des ohmschen Kontakts gefüllt, wie dies in der Abbildung aus 25 dargestellt ist.
  • In dem vorliegenden Ausführungsbeispiel ist kein separater Baustein mit Hysterese (z.B. einem bestimmten Molekül) an dem Koppelpunkt erforderlich, wie etwa die schwebende Nanoröhre aus 1, da die radiale Dotierung das Speichern von Informationen entlang dem Durchmesser eines vorbestimmten Abschnitts der vertikalen Nanodrähte ermöglicht. Im Besonderen weist die radial durch Modulation dotierte Drahtstruktur effektiv einen Baustein mit Hysterese auf.
  • Ein weiteres Ausführungsbeispiel kann bereitgestellt werden, wobei beide Anordnungen von Drähten eine radiale Dotierung durch Modulation aufweisen.
  • In der vorstehenden Beschreibung wurden verschiedene veranschaulichende Ausführungsbeispiele der Erfindung dargestellt und beschrieben, wobei für den Fachmann auf dem Gebiet zahlreiche Variationen und alternative Ausführungsbeispiele ersichtlich werden. Derartige Variationen und alternative Ausführungsbeispiele sind möglich und können umgesetzt werden, ohne dabei vom Umfang der vorliegenden Erfindung abzuweichen, der in den anhängigen Ansprüchen definiert ist.

Claims (23)

  1. Speicheranordnung, die folgendes umfasst: eine erste Gruppe von Drähten im Nanobereich (61–66); eine zweite Gruppe von Drähten im Nanobereich (63–72), welche die erste Gruppe von Drähten im Nanobereich schneidet, wobei die Schnittstellen zwischen der ersten Gruppe und der zweiten Gruppe Speicherplätze (75) definieren; eine Einrichtung zur Adressierung der Speicherplätze durch Auswahl eines Drahtes im Nanobereich der ersten Gruppe von Drähten im Nanobereich und eines Drahtes der zweiten Gruppe von Drähten im Nanobereich; wobei Drähte im Nanobereich der ersten Gruppe und Drähte im Nanobereich der zweiten Gruppe steuerbare Bereiche (15, 16, 17; 80, 82; 210, 220, 230) umfassen, die axial entlang den Drähten im Nanobereich verteilt sind, wobei eine erste Gruppe (15, 17) der steuerbaren Bereiche eine erste physikalische Eigenschaft aufweisen, und wobei eine zweite Gruppe (16; 210, 220, 230) der steuerbaren Bereiche eine zweite physikalische Eigenschaft aufweisen, die sich von der ersten physikalischen Eigenschaft unterscheidet; und wobei Codewörter der genannten steuerbaren Bereiche den Drähten im Nanobereich zugeordnet sind; wobei die Speicheranordnung ferner folgendes umfasst: eine erste Mehrzahl von Adressierungsdrähten (RA0, RA1, RA2, RA3; 502, 502, 503, 504), wobei jeder Adressierungsdraht der ersten Mehrzahl einer Reihe von Bereichen (80) der genannten ersten und zweiten Gruppe steuerbarer Bereiche der ersten Gruppe von Drähten im Nanobereich zugeordnet ist; und eine zweite Mehrzahl von Adressierungsdrähten (CA0, CA1, CA2, CA3), wobei jeder Adressierungsdraht der zweiten Mehrzahl einer Reihe von Bereichen (82) der genannten ersten und zweiten Gruppe von steuerbaren Bereichen der zweiten Gruppe von Drähten im Nanobereich zugeordnet ist.
  2. Speicheranordnung nach Anspruch 1, wobei die erste Gruppe steuerbarer Bereiche das Leiten entlang des Drahtes im Nanobereich ermöglicht, wenn jeder Bereich der ersten Gruppe entweder mit einem Signal mit einem Wert, der niedriger ist als ein erster Schwellenwert, gesteuert oder nicht gesteuert wird.
  3. Speicheranordnung nach Anspruch 1, wobei die erste Gruppe steuerbarer Bereiche das Leiten entlang des Drahtes im Nanobereich ermöglicht, wenn jeder Bereich der ersten Gruppe entweder mit einem Signal mit einem Wert, der höher ist als ein erster Schwellenwert.
  4. Speicheranordnung nach Anspruch 1, wobei die Differenz zwischen der ersten physikalischen Eigenschaft und der zweiten physikalischen Eigenschaft auf verschiedenen Dotierwerten der steuerbaren Bereiche basiert.
  5. Speicheranordnung nach Anspruch 1, wobei die Differenz zwischen der ersten physikalischen Eigenschaft und der zweiten physikalischen Eigenschaft auf verschiedenen Materialien der steuerbaren Bereiche basiert.
  6. Speicheranordnung nach Anspruch 1, wobei die Speicherplätze in einer Leseoperation adressiert werden.
  7. Speicheranordnung nach Anspruch 1, wobei die Speicherplätze in einer Schreiboperation adressiert werden.
  8. Speicheranordnung nach Anspruch 1, wobei diese ferner Drähte im Mikrobereich umfasst, die als ohmsche Kontakte dienen.
  9. Speicheranordnung nach Anspruch 1, wobei diese ferner Drähte im Mikrobereich umfasst, die als Trenneinrichtungen von Signalen für Drähte im Nanobereich dienen.
  10. Speicheranordnung nach Anspruch 1, wobei die Drähte im Mikrobereich FET-steuerbare Bereiche steuern.
  11. Speicheranordnung nach Anspruch 1, wobei die Speicherplätze durch programmierbare Kreuzschienenübergänge vom Diodentyp zwischen der ersten Gruppe und der zweiten Gruppe definiert sind.
  12. Speicheranordnung nach Anspruch 1, wobei die Speicherplätze durch Kreuzschienenübergänge vom FET-Typ zwischen der ersten Gruppe und der zweiten Gruppe definiert sind.
  13. Speicheranordnung nach Anspruch 1, wobei die Drähte im Nanobereich einer Gruppe der ersten Gruppe und einer zweiten Gruppe von Drähten im Nanobereich steuerbare dotierte Bereiche umfassen, die radial entlang der Drähte im Nanobereich verteilt sind, wobei die radial verteilten steuerbaren dotierten Bereiche es ermöglichen, dass Informationen an den Speicherplätzen gespeichert werden.
  14. Speicheranordnung nach Anspruch 1, wobei die Bereiche der ersten und zweiten Gruppen aus unterschiedlichen Materialien bestehen.
  15. Speicheranordnung nach Anspruch 1, wobei es sich bei den Adressierungsdrähten um Drähte im Mikrobereich handelt.
  16. Speicheranordnung nach Anspruch 1, wobei es sich bei den Adressierungsdrähten um Drähte im Nanobereich handelt.
  17. Speicheranordnung nach Anspruch 1, wobei die erste Gruppe von Drähten im Nanobereich Teil einer größeren Gruppe von Drähten im Nanobereich ist, wobei die erste Gruppe aus der größeren Gruppe durch einen Draht im Mikrobereich ausgewählt wird, der als ein ohmscher Kontakt fungiert.
  18. Speicheranordnung nach Anspruch 1, wobei die erste und zweite Gruppe von Drähten im Nanobereich Teil größerer Gruppen von Drähten im Nanobereich sind, wobei die erste und die zweite Gruppe aus den größeren Gruppen durch Drähte im Mikrobereich ausgewählt werden, die als ohmscher Kontakte fungieren.
  19. Verfahren zur Herstellung einer Speicheranordnung mit Drähten im Mikrobereich und Drähten im Nanobereich, wobei das Verfahren folgendes umfasst: das Bereitstellen von Drähten im Mikrobereich; das Bestimmen eines Adressierungsabschnitts an den Drähten im Mikrobereich; das axiale Dotieren einer ersten Gruppe von Drähten im Nanobereich; das Ausrichten der ersten Gruppe von Drähten im Nanobereich; das Übertragen der ersten Gruppe ausgerichteter Drähte im Nanobereich über die Drähte im Mikrobereich; das axiale Dotieren einer zweiten Gruppe von Drähten in Nanobereich; das Ausrichten der zweiten Gruppe von Drähten im Nanobereich; und das Übertragen der zweiten Gruppe von ausgerichteten Drähten im Nanobereich über die Drähte im Mikrobereich und der ersten Gruppe von Drähten im Nanobereich, orthogonal zu der ersten Gruppe von Drähten im Nanobereich.
  20. Verfahren nach Anspruch 19, wobei die Ausrichtung der ersten Gruppe und der zweiten Gruppe von Drähten im Nanobereich durch eine LB-Flusstechnik erreicht wird.
  21. Verfahren nach Anspruch 19, wobei dieses ferner das radiale Dotieren der Drähte im Nanobereich umfasst.
  22. Verfahren nach Anspruch 19, wobei dieses ferner das Wegätzen eines radial dotierten Abschnitts der Drähte im Nanobereich umfasst.
  23. Verfahren nach Anspruch 19, wobei dieses ferner das Ätzen von Unterbrechungen in den Drähten im Nanobereich umfasst.
DE60313462T 2002-07-25 2003-07-24 Sublithographische nanobereichs-speicherarchitektur Expired - Lifetime DE60313462T2 (de)

Applications Claiming Priority (15)

Application Number Priority Date Filing Date Title
US39894302P 2002-07-25 2002-07-25
US398943P 2002-07-25
US40039402P 2002-08-01 2002-08-01
US400394P 2002-08-01
US41517602P 2002-09-30 2002-09-30
US415176P 2002-09-30
US42901002P 2002-11-25 2002-11-25
US429010P 2002-11-25
US44199503P 2003-01-23 2003-01-23
US441995P 2003-01-23
US46535703P 2003-04-25 2003-04-25
US465357P 2003-04-25
US46738803P 2003-05-02 2003-05-02
US467388P 2003-05-02
PCT/US2003/023199 WO2004034467A2 (en) 2002-07-25 2003-07-24 Sublithographic nanoscale memory architecture

Publications (2)

Publication Number Publication Date
DE60313462D1 DE60313462D1 (de) 2007-06-06
DE60313462T2 true DE60313462T2 (de) 2008-01-03

Family

ID=32097212

Family Applications (2)

Application Number Title Priority Date Filing Date
DE60313462T Expired - Lifetime DE60313462T2 (de) 2002-07-25 2003-07-24 Sublithographische nanobereichs-speicherarchitektur
DE60325903T Expired - Lifetime DE60325903D1 (de) 2002-07-25 2003-07-24 Dreidimensionales Speicher-Array

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE60325903T Expired - Lifetime DE60325903D1 (de) 2002-07-25 2003-07-24 Dreidimensionales Speicher-Array

Country Status (7)

Country Link
US (2) US6963077B2 (de)
EP (3) EP1758126A3 (de)
JP (2) JP2006512782A (de)
AT (2) ATE360873T1 (de)
AU (2) AU2003298529A1 (de)
DE (2) DE60313462T2 (de)
WO (2) WO2004061859A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011100901B4 (de) * 2010-06-22 2015-10-22 International Business Machines Corporation Verfahren zur Herstellung eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone und Graphen/Nanostruktur-FET

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1314189B1 (de) * 2000-08-22 2013-02-27 President and Fellows of Harvard College Elektrische vorrichtung enthaltend dotierten halbleitenden nanodrähten und verfahren zu ihre herstellung
US20060175601A1 (en) * 2000-08-22 2006-08-10 President And Fellows Of Harvard College Nanoscale wires and related devices
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
KR100991573B1 (ko) 2000-12-11 2010-11-04 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서
EP1468423A2 (de) * 2002-01-18 2004-10-20 California Institute Of Technology Architektur auf array-basis für die molekulare elektronik
ATE360873T1 (de) * 2002-07-25 2007-05-15 California Inst Of Techn Sublithographische nanobereichs- speicherarchitektur
DE60212118T2 (de) * 2002-08-08 2007-01-04 Sony Deutschland Gmbh Verfahren zur Herstellung einer Kreuzschienenstruktur von Nanodrähten
JP5336031B2 (ja) * 2002-09-30 2013-11-06 ナノシス・インク． 大面積ナノ可能マクロエレクトロニクス基板およびその使用
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US7242601B2 (en) * 2003-06-02 2007-07-10 California Institute Of Technology Deterministic addressing of nanoscale devices assembled at sublithographic pitches
US7274208B2 (en) * 2003-06-02 2007-09-25 California Institute Of Technology Nanoscale wire-based sublithographic programmable logic arrays
WO2005029498A2 (en) * 2003-07-24 2005-03-31 California Institute Of Technology Nanoscale wire coding for stochastic assembly
CN101562049B (zh) * 2003-08-13 2012-09-05 南泰若股份有限公司 具有多个控件的基于纳米管的开关元件及由其制成的电路
US7018549B2 (en) * 2003-12-29 2006-03-28 Intel Corporation Method of fabricating multiple nanowires of uniform length from a single catalytic nanoparticle
US20090227107A9 (en) * 2004-02-13 2009-09-10 President And Fellows Of Havard College Nanostructures Containing Metal Semiconductor Compounds
US7310004B2 (en) 2004-05-28 2007-12-18 California Institute Of Technology Apparatus and method of interconnecting nanoscale programmable logic array clusters
US20070264623A1 (en) * 2004-06-15 2007-11-15 President And Fellows Of Harvard College Nanosensors
KR20070028604A (ko) * 2004-06-30 2007-03-12 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 나노선(ｎａｎｏｗｉｒｅ)에 의해 접촉되는 전도성 있는재료로 된 층이 있는 전기 장치 및 그 제조 방법
WO2006137833A1 (en) * 2004-08-13 2006-12-28 University Of Florida Research Foundation, Inc. Nanoscale content-addressable memory
WO2006132658A2 (en) * 2004-09-21 2006-12-14 Nantero, Inc. Resistive elements using carbon nanotubes
US7544977B2 (en) * 2006-01-27 2009-06-09 Hewlett-Packard Development Company, L.P. Mixed-scale electronic interface
KR20070101857A (ko) * 2004-12-06 2007-10-17 더 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 나노스케일 와이어 기반 데이터 스토리지
US8883568B2 (en) 2008-06-10 2014-11-11 Brown University Research Foundation Method providing radial addressing of nanowires
US8072005B2 (en) * 2005-02-04 2011-12-06 Brown University Research Foundation Apparatus, method and computer program product providing radial addressing of nanowires
US7211503B2 (en) * 2005-02-24 2007-05-01 Hewlett-Packard Development Company, L.P. Electronic devices fabricated by use of random connections
DE102005016244A1 (de) * 2005-04-08 2006-10-19 Infineon Technologies Ag Speicherzelle, Speichereinrichtung und Verfahren zu deren Herstellung
US7786467B2 (en) * 2005-04-25 2010-08-31 Hewlett-Packard Development Company, L.P. Three-dimensional nanoscale crossbars
US20100227382A1 (en) 2005-05-25 2010-09-09 President And Fellows Of Harvard College Nanoscale sensors
WO2006132659A2 (en) * 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
WO2007002297A2 (en) * 2005-06-24 2007-01-04 Crafts Douglas E Temporary planar electrical contact device and method using vertically-compressible nanotube contact structures
US7696505B2 (en) * 2005-12-20 2010-04-13 Searete Llc Connectible nanotube circuit
US9159417B2 (en) * 2005-12-20 2015-10-13 The Invention Science Fund I, Llc Deletable nanotube circuit
US7786465B2 (en) * 2005-12-20 2010-08-31 Invention Science Fund 1, Llc Deletable nanotube circuit
US7989797B2 (en) * 2005-12-20 2011-08-02 The Invention Science Fund I, Llc Connectible nanotube circuit
US20070233761A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Crossbar arithmetic processor
US9965251B2 (en) * 2006-04-03 2018-05-08 Blaise Laurent Mouttet Crossbar arithmetic and summation processor
US7302513B2 (en) * 2006-04-03 2007-11-27 Blaise Laurent Mouttet Programmable crossbar signal processor
US8183554B2 (en) * 2006-04-03 2012-05-22 Blaise Laurent Mouttet Symmetrical programmable memresistor crossbar structure
US7576565B2 (en) * 2006-04-03 2009-08-18 Blaise Laurent Mouttet Crossbar waveform driver circuit
DE602007012248D1 (de) * 2006-06-12 2011-03-10 Harvard College Nanosensoren und entsprechende technologien
US7763932B2 (en) * 2006-06-29 2010-07-27 International Business Machines Corporation Multi-bit high-density memory device and architecture and method of fabricating multi-bit high-density memory devices
TWI307677B (en) * 2006-07-18 2009-03-21 Applied Res Lab Method and device for fabricating nano-structure with patterned particle beam
US7393739B2 (en) * 2006-08-30 2008-07-01 International Business Machines Corporation Demultiplexers using transistors for accessing memory cell arrays
US8058640B2 (en) 2006-09-11 2011-11-15 President And Fellows Of Harvard College Branched nanoscale wires
US8063450B2 (en) 2006-09-19 2011-11-22 Qunano Ab Assembly of nanoscaled field effect transistors
US7778061B2 (en) * 2006-10-16 2010-08-17 Hewlett-Packard Development Company, L.P. Crossbar-memory systems and methods for writing to and reading from crossbar memory junctions of crossbar-memory systems
US8130007B2 (en) * 2006-10-16 2012-03-06 Formfactor, Inc. Probe card assembly with carbon nanotube probes having a spring mechanism therein
WO2008060455A2 (en) 2006-11-09 2008-05-22 Nanosys, Inc. Methods for nanowire alignment and deposition
US8575663B2 (en) 2006-11-22 2013-11-05 President And Fellows Of Harvard College High-sensitivity nanoscale wire sensors
US9806273B2 (en) * 2007-01-03 2017-10-31 The United States Of America As Represented By The Secretary Of The Army Field effect transistor array using single wall carbon nano-tubes
US7608854B2 (en) * 2007-01-29 2009-10-27 Hewlett-Packard Development Company, L.P. Electronic device and method of making the same
US7763978B2 (en) * 2007-03-28 2010-07-27 Hewlett-Packard Development Company, L.P. Three-dimensional crossbar array systems and methods for writing information to and reading information stored in three-dimensional crossbar array junctions
US7872334B2 (en) * 2007-05-04 2011-01-18 International Business Machines Corporation Carbon nanotube diodes and electrostatic discharge circuits and methods
US7492624B2 (en) * 2007-06-29 2009-02-17 Stmicroelectronics S.R.L. Method and device for demultiplexing a crossbar non-volatile memory
JP2011523200A (ja) * 2008-04-15 2011-08-04 クナノ アーベー ナノワイヤラップゲートデバイス
CN102265398B (zh) * 2008-10-20 2016-09-14 密执安大学评议会 硅基纳米级交叉存储器
WO2010126468A1 (en) * 2009-04-30 2010-11-04 Hewlett-Packard Development Company, L.P. Dense nanoscale logic circuitry
WO2010138506A1 (en) 2009-05-26 2010-12-02 Nanosys, Inc. Methods and systems for electric field deposition of nanowires and other devices
WO2011038228A1 (en) 2009-09-24 2011-03-31 President And Fellows Of Harvard College Bent nanowires and related probing of species
KR101161060B1 (ko) * 2009-11-30 2012-06-29 서강대학교산학협력단 나노입자를 기둥형태로 조직화시키기 위한 배열장치 및 그 배열방법
WO2011088340A2 (en) 2010-01-15 2011-07-21 Board Of Regents, The University Of Texas System A carbon nanotube crossbar based nano-architecture
US7982504B1 (en) 2010-01-29 2011-07-19 Hewlett Packard Development Company, L.P. Interconnection architecture for multilayer circuits
WO2011093863A1 (en) 2010-01-29 2011-08-04 Hewlett-Packard Development Company, L.P. Three dimensional multilayer circuit
US8872176B2 (en) 2010-10-06 2014-10-28 Formfactor, Inc. Elastic encapsulated carbon nanotube based electrical contacts
US9273004B2 (en) 2011-09-29 2016-03-01 International Business Machines Corporation Selective placement of carbon nanotubes via coulombic attraction of oppositely charged carbon nanotubes and self-assembled monolayers
US9442695B2 (en) 2014-05-02 2016-09-13 International Business Machines Corporation Random bit generator based on nanomaterials
US9720772B2 (en) * 2015-03-04 2017-08-01 Kabushiki Kaisha Toshiba Memory system, method for controlling magnetic memory, and device for controlling magnetic memory
CN107564946A (zh) * 2016-07-01 2018-01-09 清华大学 纳米晶体管
CN107564910B (zh) * 2016-07-01 2020-08-11 清华大学 半导体器件
CN107564917B (zh) * 2016-07-01 2020-06-09 清华大学 纳米异质结构
CN107564947A (zh) * 2016-07-01 2018-01-09 清华大学 纳米异质结构
KR102324476B1 (ko) * 2018-07-11 2021-11-12 더 리전트 오브 더 유니버시티 오브 캘리포니아 핵산 기반 전기적으로 판독 가능한 읽기 전용 메모리

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1157386B1 (de) 1999-02-12 2006-05-31 Board of Trustees operating Michigan State University Nanokapseln mit geladenen teilchen, deren verwendung und verfahren zu ihrer herstellung
US6314019B1 (en) * 1999-03-29 2001-11-06 Hewlett-Packard Company Molecular-wire crossbar interconnect (MWCI) for signal routing and communications
US6128214A (en) 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6256767B1 (en) * 1999-03-29 2001-07-03 Hewlett-Packard Company Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
US6383784B1 (en) 1999-12-03 2002-05-07 City Of Hope Construction of nucleoprotein based assemblies comprising addressable components for nanoscale assembly and nanoprocessors
WO2002003482A1 (de) * 2000-07-04 2002-01-10 Infineon Technologies Ag Feldeffekttransistor
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
AU2001297881A1 (en) 2000-11-01 2003-01-02 James J. Myrick Nanoelectronic interconnection and addressing
US6882051B2 (en) * 2001-03-30 2005-04-19 The Regents Of The University Of California Nanowires, nanostructures and devices fabricated therefrom
WO2002082544A2 (en) 2001-04-03 2002-10-17 Carnegie Mellon University Electronic circuit device, system and method
US6385075B1 (en) * 2001-06-05 2002-05-07 Hewlett-Packard Company Parallel access of cross-point diode memory arrays
US6706402B2 (en) * 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
EP1468423A2 (de) 2002-01-18 2004-10-20 California Institute Of Technology Architektur auf array-basis für die molekulare elektronik
US6760245B2 (en) 2002-05-01 2004-07-06 Hewlett-Packard Development Company, L.P. Molecular wire crossbar flash memory
ATE360873T1 (de) 2002-07-25 2007-05-15 California Inst Of Techn Sublithographische nanobereichs- speicherarchitektur
US6682951B1 (en) * 2002-09-26 2004-01-27 International Business Machines Corporation Arrangements of microscopic particles for performing logic computations, and method of use

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011100901B4 (de) * 2010-06-22 2015-10-22 International Business Machines Corporation Verfahren zur Herstellung eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone und Graphen/Nanostruktur-FET
US9368599B2 (en) 2010-06-22 2016-06-14 International Business Machines Corporation Graphene/nanostructure FET with self-aligned contact and gate

Also Published As

Publication number Publication date
EP1525586B1 (de) 2007-04-25
EP1525586A2 (de) 2005-04-27
AU2003298529A8 (en) 2004-07-29
US6900479B2 (en) 2005-05-31
ATE360873T1 (de) 2007-05-15
US20040113139A1 (en) 2004-06-17
DE60325903D1 (de) 2009-03-05
JP2006512782A (ja) 2006-04-13
AU2003298529A1 (en) 2004-07-29
WO2004034467A3 (en) 2004-08-26
WO2004034467A2 (en) 2004-04-22
WO2004061859A2 (en) 2004-07-22
AU2003298530A8 (en) 2004-05-04
AU2003298530A1 (en) 2004-05-04
EP1758126A2 (de) 2007-02-28
US20040113138A1 (en) 2004-06-17
EP1758126A3 (de) 2007-03-14
DE60313462D1 (de) 2007-06-06
ATE421147T1 (de) 2009-01-15
JP2005539404A (ja) 2005-12-22
EP1525585A2 (de) 2005-04-27
US6963077B2 (en) 2005-11-08
WO2004061859A3 (en) 2005-02-03

Similar Documents

Publication Publication Date Title
DE60313462T2 (de) Sublithographische nanobereichs-speicherarchitektur
DE112008000800B4 (de) Dreidimensionale Kreuzschienenarray-Systeme und Verfahren zum Schreiben von Informationen zu dreidimensionalen Kreuzschienenarray-Übergängen und Lesen von in denselben gespeicherten Informationen
DE60314401T2 (de) Flashspeicher mit molekularen kreuzleitungen
DE602004005333T2 (de) Planarer polymer-speicherbaustein
US7922919B2 (en) Crossbar-array designs and wire addressing methods that tolerate misalignment of electrical components at wire overlap points
DE10250830B4 (de) Verfahren zum Herstellung eines Schaltkreis-Arrays
US6256767B1 (en) Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
US20030200521A1 (en) Array-based architecture for molecular electronics
EP1340229B1 (de) Integrierter speicher mit einer anordnung von nicht-flüchtigen speicherzellen und verfahren zur herstellung und zum betrieb des integrierten speichers
EP1505646A1 (de) IC-Chip mit Nanowires
DE102008057066B4 (de) Wieder konfigurierbare Halbleitervorrichtung und Herstellungsverfahren
US7692952B2 (en) Nanoscale wire coding for stochastic assembly
US20060129340A1 (en) Method and system for reading the resistance state of junctions in crossbar memory
US7292498B2 (en) Factored nanoscale multiplexer/demultiplexer circuit for interfacing nanowires with microscale and sub-microscale electronic devices
US7307345B2 (en) Crossbar-array designs and wire addressing methods that tolerate misalignment of electrical components at wire overlap points
EP1142019B1 (de) Schaltungsanordnung mit mindestens einem nanoelektronischen bauelement und verfahren zu deren herstellung
EP1630819B1 (de) Dreidimensionales Speicher-Array
US20070127280A1 (en) Deterministic addressing of nanoscale devices assembled at sublithographic pitches
EP1008183B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE102009035419A1 (de) CMOS-Bauelement mit molekularen Speicherelementen in einer Kontaktdurchführungsebene
DE10032412A1 (de) Elektronisches Speicherelement und Verfahren zum Herstellen eines elektronischen Speicherelements
DE2802761A1 (de) Speichereinheit
DE10345522A1 (de) Speicherbauelement als ROM

Legal Events

Date Code Title Description
8364 No opposition during term of opposition