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Technisches Gebiet der Erfindung
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Diese
Erfindung bezieht sich auf ein drahtloses Teilnehmeranschluss-Endgerät und ein
entsprechendes System, die einen Digital/Analog-(D/A-)Umsetzer zum
Ausführen
einer Digital/Analog-Umsetzung mit hoher Geschwindigkeit und hoher
Auflösung
unter Verwendung eines Überabtastungsprinzips
enthalten.
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Hintergrund der Erfindung
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Die
Digital/Analog-Umsetzung bezieht sich auf den Vorgang des Umsetzens
diskreter digitaler Signale in einen zeitlich kontinuierlichen Bereich
analoger Signale. Die Umsetzung von analogen Signalen zu digitalen
Signalen und umgekehrt wird häufig angewendet,
um Systeme der realen Welt, von denen viele kontinuierlich veränderliche
analoge Signale überwachen, über eine
Schnittstelle mit digitalen Systemen zu verbinden, die die diskreten
Werte abgetasteter analoger Signale lesen, speichern, wiedergeben,
handhaben und anderweitig verarbeiten. Anwendungen der realen Welt,
die Digital/Analog-Umsetzer (DACs) verwenden, umfassen beispielsweise
digitale Audiosysteme wie etwa Compact-Disc-Abspielgeräte, digitale Videoabspielgeräte und verschiedene
andere Hochleistungs-Audioanwendungen, die eine Umsetzung digitaler
Signale zu analogen Signalformen mit hoher Auflösung umfassen.
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Die
Sigma-Delta-Modulation (zuweilen als "Delta-Sigma-Modulation" bezeichnet) stellt
eine Lösung
der Digital/Analog-Umsetzung mit hoher Auflösung bereit. Sigma-Delta-DACs
fanden verbreitete Verwendung bei der Entwicklung der Signalverarbeitung
und digitaler Audiotechniken sowie deren Anwendungen. Die Sigma-Delta-Modulation
enthält eine
Rauschformungstechnik, wodurch das Rauschen eines Quantisierers
(häufig
eines 1-Bit-Quantisierers), der mit einer Frequenz arbeitet, die
viel höher
als die Brandbreite ist, zu hohen Frequenzen verschoben wird, die
im Ausgangssignal nicht interessieren. Ein Filter hinter dem Quantisierer
entfernt das Rauschen außerhalb
des Bandes. Das resultierende System synthetisiert einen Datenumsetzer
mit hoher Auflösung,
ist jedoch aus Bausteinen mit geringer Auflösung aufgebaut. Da Sigma-Delta-DACs
durch die Abtastung von Signalen mit sehr hohen Frequenzen (d. h.
die Abtastung mit Raten, die viel höher als die Nyquist-Rate sind)
eine Digital/Analog-Umsetzung mit Überabtastung berücksichtigen,
werden hohe Signal-zu-Rausch-Verhältnisse erreicht. Dadurch kann
die Kombination von Überabtastung
und Rauschformungstechniken unter Verwendung eines Sigma-Delta-DAC
realisiert werden, um eine hohe Auflösung zu erzielen, ohne dass
ein externer Abgleich durchzuführen
ist. Derzeit liegt jedoch keine Lösung der Digital/Analog-Umsetzung
vor, die sowohl eine hohe Geschwindigkeit als auch eine hohe Auflösung bereitstellt.
Ein guter Überblick über die Theorie
der Sigma-Delta-Modulation wird von Candy und Temes in "Oversampling Delta-Sigma
Data Converters",
IEEE Press, 1992, gegeben. Beispiele für D/A-Umsetzer, die eine Delta-Sigma-Modulation
nutzen, werden in den
US-Patenten
Nr. 4.901.077 ,
5.079.551 ,
5.185.102 ,
5.313.205 ,
5.701.106 ,
5.712.635 ,
5.786.779 ,
5.920.273 und
5.952.947 gegeben. Eine Zellenbasisstation,
die eine Anordnung mit dem Verhalten eines Delta-Sigma-Umsetzers nutzt,
ist der Gegenstand der europäischen
Patentanmeldung
EP 1.107.462 .
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Genauer
umfassen Sigma-Delta-DACs gewöhnlich
einen Eingangs-Interpolierer, der digitale Eingabeabtastwerte und
Zunahmen der Abtastrate der digitalen Eingabetastwerte (üblicherweise
das 64- bis 256-Fache der Eingabeabtastrate) empfängt. Der
Sigma-Delta-Modulator empfängt
vom Interpolierer die Eingabeabtastwerte mit höherer Frequenz und setzt die
Abtastwerte zu einem Hochfrequenz-Bitstrom mit geringerer Auflösung (üblicherweise
mit Ein-Bit-Auflösung)
um. Anstatt das Quantisierungsrauschen gleichmäßig über den Frequenzbereich von
0 bis zur Nyquist-Abtastfrequenz zu spreizen, formt der Sigma-Delta-Modulator
das Rauschen, so dass der größte Teil
des Rauschens in die sehr hohen Frequenzen über der Nyquist-Frequenz fällt. Dadurch
entfernt er das Rauschen effizient aus dem unteren Frequenzbereich,
der für
die oben angeführten
bestimmten Anwendungen interessant ist. Techniken zum Erhöhen der
Abtastrate, die allgemein als Interpolation bezeichnet werden, werden vom
Fachmann auf dem Gebiet gut verstanden. Die meisten Entwürfe nutzen
mehrere Stufen der Zunahme.
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Ein
DAC mit Überabtastung,
der einen Sigma-Delta-Quantisierer zweiter Ordnung und ein analoges
Tiefpassfilter verwendet, um die Daten aus dem Sigma-Delta-Quantisierer
in ein analoges Signal umzusetzen, ist für Audioanwendungen mit geringer Geschwindigkeit
eine sehr effiziente Vorrichtung, jedoch unzulänglich für Anwendungen mit hoher Geschwindigkeit.
Außerdem
besitzt er eine rela tiv hohe Ausgangsdaten-Übergangsrate und erfordert
eine höhere
Leistung, als wünschenswert
ist. Außerdem werden
angesichts von Überabtastungs-Interpolationen
der Ordnung n = 256 für
hohe Abtastraten wie etwa die 400 M Abtastwerte pro Sekunde, die
für Anwendungen
bei Zellenbasisstatione erforderlich sind, extreme Taktgebungsgeschwindigkeiten
(400 MHz × 256)
zu einem ernsten Hindernis beim Entwurf.
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Daher
besteht ein Bedarf an einem drahtlosen Teilnehmeranschluss-Endgerät und einem
entsprechenden System mit einem verbesserten DAC, der bei höherer Geschwindigkeit
arbeiten kann, als sie zuvor erzielbar war, und der das Sigma-Delta-Prinzip
auf eine abweichende Weise ausnutzt.
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Zusammenfassung der Erfindung
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Die
Erfindung schafft ein drahtloses Teilnehmeranschluss-Endgerät und eine
Vorrichtung, wie sie in den Ansprüchen dargelegt sind.
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Kurzbeschreibung der Zeichnung
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Für ein vollständigeres
Verständnis
der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug auf
die nachfolgende Beschreibung genommen, die in Verbindung mit der
beigefügten
Zeichnung gegeben wird, in der gleiche Bezugszeichen gleiche Merkmale
kennzeichnen und in der:
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1 eine
Schemazeichnung eines bekannten Sigma-Delta-Umsetzers erster Ordnung
ist;
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2 eine
Schemazeichnung eines bekannten Sigma-Delta-Umsetzers zweiter Ordnung ist;
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3 ein
bekanntes DAC-System mit Überabtastung
mit dem bekannten Sigma-Delta-Umsetzer erster Ordnung von 1 zeigt;
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4 die
Anordnung von digitalem Signalprozessor und DAC nach dem Stand der
Technik veranschaulicht;
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5 einen
Sigma-Delta-Umsetzer erster Ordnung veranschaulicht, der mit einem
Nur-Lese-Speicher für
das Programm gekoppelt ist;
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6 eine
Ausführungsform
eines Sigma-Delta-Modulators veranschaulicht, wie er in einer Ausführungsform
der vorliegenden Erfindung offenbart ist;
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7 das
Zeitablaufdiagramm der Taktgebungssignale für jeden Ein-Bit-DAC im Sigma-Delta-Modulator
in Übereinstimmung
mit der vorliegenden Erfindung zeigt;
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8 einen
Ablaufplan des Verfahrens zum Modulieren eines Signals in Übereinstimmung
mit der vorliegenden Erfindung zeigt;
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9 ein
Kommunikationssystem veranschaulicht, das den Sigma-Delta-Modulator einer Ausführungsform
der vorliegenden Erfindung implementiert;
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10 einen
Blockschaltplan eines drahtlosen Teilnehmeranschluss-Endgeräts veranschaulicht,
das in einer Ausführungsform
der vorliegenden Erfindung implementiert ist;
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11 einen
Blockschaltplan des drahtlosen Teilnehmeranschluss-Endgeräts veranschaulicht,
das den Sigma-Delta-Modulator in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung implementiert; und
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12 einen
Blockschaltplan des Empfängers
eines drahtlosen Teilnehmeranschluss-Endgeräts veranschaulicht, der den
Sigma-Delta-Modulator in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung implementiert.
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Ausführliche Beschreibung bevorzugter
Ausführungsformen
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Die
vorliegende Erfindung wird am besten durch einen Vergleich mit dem
Stand der Technik verstanden. Daher beginnt diese ausführliche
Beschreibung mit einer Besprechung eines allgemein bekannten Sigma-Delta-Quantisierers
erster Ordnung, wie er in 1 gezeigt
ist. Der Zweck dieses Quantisierers in einem D/A-Umsetzer ist es,
ein digitales Signal xi 11 mit
hoher Auflösung,
das mehrere Bits (beispielsweise 16) hat, zu einem Einzel-Bit-Code
yi 12 umzusetzen, der exakt zu
analog umgesetzt werden kann. Die Eingabe 11 wird über einen
Integrierer 16 dem Quantisierer 21 zugeführt, und
die quantisierte Ausgabe 12 wird als Feedback 25 zurückgeführt und unter
Verwendung eines Addierers 14 von der Eingabe subtrahiert.
Der Quantisierer 21 erzeugt eine 1-Bit-Ausgabe, die davon
abhängt,
ob die Ausgabe des Integrierers positiv oder negativ ist. Die Funktion des
Quantisierers wird als Addition der Ausgabe des Integrierers 16 zu
einem (nicht gezeigten) Fehlersignal ei modelliert.
Diese Modellierung ermöglicht
es, dass die Berechnung des Spektrums des Rauschens auf eine unkomplizierte
Weise vorgenommen wird.
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Bei
großen
positiven Eingaben wird die Ausgabe des Integrierers positiv. Dann
ist die Ausgabe des Quantisierers eine logische Eins, die zurückgeführt und
von der Eingabe subtrahiert wird. Die Folge von Ausgabe-Einsen dauert
an, bis die Ausgabe des Integrierers, die wegen der negativen Rückkopplung herunterläuft, schließlich den
Quantisierer-Schwellenwert unterschreitet, so dass der Quantisierer
an diesem Punkt eine negative Eins ausgibt. Im Lauf der Zeit gleicht
die mittlere Ausgabe yi der Eingabe xi. Das System wird als Sigma-Delta-Umsetzer
erster Ordnung bezeichnet, da eine einzige Integriererstufe verwendet
wird.
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2 zeigt
einen üblichen
Sigma-Delta-Quantisierer zweiter Ordnung. Bei vielen D/A-Umsetzungs-Anwendungen
werden Sigma-Delta-Modulatoren so gewählt, dass sie wenigstens zweiter
Ordnung sind, da Modulatoren höherer
Ordnungen wegen der verbesserten Prädiktion des In-Band-Quantisierungsfehlers
das Rauschen im Signalband besser verringern. Dadurch ist das resultierende
Signal-zu-Rausch-Verhältnis
besser. Sigma-Delta-Modulatoren zweiter Ordnung sind noch relativ
stabil und leicht zu entwerfen. Dagegen kann der Entwurf eines Modulators
dritter und höherer
Ordnung recht komplex werden.
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Für den Quantisierer
von 2 wird die Eingabe xi 30 durch
einen Addierer 32 zum Rückkopplungssignal 42 addiert.
Das Signal aus dem Addierer 32 wird in einen ersten Akkumulator 34 geführt. Die Ausgabe
des Akkumulators 34 wird in einen zweiten Akkumulator 36 geführt. Die
Ausgabe des Akkumulators 36 gelangt in den Quantisierer 38.
Der Rest oder das Fehlersignal ei (nicht
gezeigt) wird durch den Addierer 32 zur Eingabe xi addiert. Die quantisierte Ausgabe 38 gelangt
auch als Feedbacksignal 42 zurück. Der Quantisierer 38 kann
das Signal zu Einsen und Nullen (1-Bit Format) oder zu mehreren
Levels quantisieren.
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Der
Einfachheit halber wird eine Überabtastung
durch Wiederholung der Eingabedaten mit höheren Frequenzen betrachtet.
Die Analyse einer Delta-Sigma-Schleife
mit konstanter Eingabe ist einfach. Es kann angenommen werden, dass der
vom Integrierer 16 in 1 ausgegebene
Rest R auf einen geringen Wert begrenzt bleibt (der wegen der negativen
Rückkopplung
durch die Schleife mit ε bezeichnet
wird). Der Rest R ist gleich dem Fehler in der Eingangssequenz xi minus der Ausgangssequenz yi,
wie folgt: Σ(xi – yi)R → ε
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Bei
n-maliger Überabtastung
unter Verwendung einer n-maligen Wiederholung der Eingabedaten zwischen
Nyquist-Abtastungen verringert sich dieser Fehler, da xi für die n
Iterationen konstant ist, nach n Wiederholungen der Schleife auf ε/n. Σxi – Σyi = ε nΣx – Σyi = ε x = (1/n)Σyi
+ (1/n)ε
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In
einer Schleife zweiter Ordnung liegen zwei Integrierer im Tandem
vor. Die Eingabe wird im ersten Integrierer als x, 2x, 3x,..., nx
akkumuliert. Der zweite Integrierer enthält seinerseits, auf Grund der Eingabeabtastwerte
allein, x, 3x, 6x,..., n(n + 1)x/2. Dadurch verringert sich der
Fehler in einer quadratischen Funktion gemäß 2/(n2 +
n). ΣΣxi – ΣΣyi = ε {n(n – 1)/2}ΣΣx – ΣΣyi = ε x = (2/(n2 + n))ΣΣyi + (2/(n2 + n))ε
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Mit
anderen Worten: Durch Erhöhen
der Ordnung der Schleife oder von n kann der Fehler vernachlässigbar
klein gemacht werden, während
der gespeicherte Wert proportional zu n ansteigt.
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Wie
im
US-Patent Nr. 5.815.102 offenbart
ist, zeigt
3 einen D/A-Umsetzer mit Überabtastung, der
einen Sigma-Delta-Quantisierer zweiter Ordnung
70 und einen
Ein-Bit-D/A-Umsetzer
71 als Demodulator
69 sowie
ein Tiefpassfilter
73 verwendet, um das Rauschen aus dem
1-Bit-Signal zu entfernen. Eine Überabtastung
wird verwendet, um die Auflösung
zu erhöhen,
indem der Quantisierungsfehler auf einen kleinen Wert verringert
wird. Techniken zum Erhöhen der
Abtastrate, die allgemein als Interpolation bezeichnet werden, werden
vom Fachmann auf dem Gebiet gut verstanden. Typische Techniken,
unter vielen, umfassen eine Nullauffüllung und eine Datenwiederholung.
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In 3 besteht
das Eingangssignal xi 60 aus Daten,
die mit 8 kHz zu 16-Bit-Wörtern codiert werden.
Diese Wörter
werden in ein Register 63 geführt, aus dem sie mit 32 kHz
in ein Tiefpassfilter 64 geführt werden, wobei jedes Wort
viermal wiederholt wird. Das Tiefpassfilter ist vom Typ mit endlicher
Impulsantwort. Der lineare Interpolierer 66, der ebenfalls
ein Tiefpassfilter ist, fügt
zwischen jedes Paar von Wörtern
aus dem Tiefpassfilter 64 drei neue Wörter ein, was die Datenrate
auf 128 kHz erhöht.
Diese Wörter
werden in ein zweites Register 67 geführt, das jedes Wort in den
Demodulator 69 führt,
wobei jedes Wort achtmal wiederholt wird, was zu einer Datenrate von
1 MHz führt.
Dieses Wiederholen der Abtastungen ist eine einfache Art von Tiefpassfilter.
Die 1-MHz-Abtastrate ist eine für
Audioanwendungen ausreichend hohe Datenrate, so dass das Quantisierungsrauschen,
das in das Signal eingeführt
wird, schwach ist und die Anforderungen an das analoge Glättungsfilter
leicht erfüllt
werden. Die Ausgabe yi 61 ist ein
analoges Signal. Für
Audioanwendungen kann die Ausgabe des Demodulators 69 zuweilen
direkt in einen Lautsprecher geführt
werden, da der Lautsprecher als Tiefpassfilter fungieren kann. Diese
Konfiguration verwendet so genannte Klasse-D-Ausgaben- oder Impulsdichtenmodulations-Treiber.
Der Leistungsverlust in einer Klasse-D-Stufe hat die Möglichkeit,
sehr gering zu sein, da die Ausgangstransistoren stets entweder
in einer vollständig
durchgeschalteten bzw. geöffneten
Position sind, was den größten Teil
des Ohm'schen Energieverbrauchs
beseitigt.
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Ein
D/A-Umsetzer mit Überabtastung
wie der von 3, der einen Sigma-Delta-Quantisierer
zweiter Ordnung 70 und ein Tiefpassfilter 71 verwendet, um
die Daten aus dem Sigma-Delta-Quantisierer 70 in ein analoges
Signal yi 61 umzusetzen, ist eine
sehr effiziente Vorrichtung für
Abtastungen mit geringer Geschwindigkeit, wie etwa für Audioanwendungen mit
geringer Geschwindigkeit. Jedoch besitzt sie eine relativ hohe Ausgabedaten-Übergangsrate,
was eine höhere
Leistung erfordert, als wünschenswert
ist. Außerdem
werden extreme Taktgebungsgeschwindigkeiten (400 MHz × 256) bei
Hochgeschwindigkeits-Abtastraten, wie beispielsweise der für zellulare Basisstations-Anwendungen
erforderlichen 200-MHz-Abtastung, und bei Überabtastungs-Interpolationen
in der Grö ßenordnung
von n = 256-maliger Überabtastung
zu einem ernsten Entwurfshindernis.
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Eine Überabtastung
kann mithilfe irgendeines gegebenen Interpolationsverfahrens erreicht werden.
Wenn beispielsweise eine Überabtastung
an einem Abtastwert durchgeführt
wird, der für
eine ganze Nyquist-Periode konstant gehalten wird, reduziert sich
die Interpolation auf das n-malige Wiederholen des Eingabeabtastwerts,
wobei n das Überabtastungsverhältnis ist.
Ein Abtast- und Haltevorgang führt
zu einer Tiefpassfilterungsfunktion, und diese ist die allgemein
bekannte (sin X)/X-Funktion. 4 zeigt
eine bekannte Implementierung, die einen digitalen Signalprozessor 80 verwendet,
der mit einem Sigma-Delta-Modulator mit Überabtastung gekoppelt ist.
Der digitale Signalprozessor berechnet die Sequenzwerte mit dem
ankommenden Signal in Echtzeit, und der Sigma-Delta-Umsetzer arbeitet mit einer Überabtastungsrate.
Dies erweist sich jedoch als ein nicht notwendiger sowie eine hohe
Leistung erfordernder Vorgang.
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5 veranschaulicht
die verwendete Vorrichtung, die eine Off-line-Verarbeitung von Ausgangssequenzen
in Übereinstimmung
mit der vorliegenden Erfindung erzielt. Ein 16-Bit-Eingabewort wird
durch einen Sigma-Delta-Umsetzer 100 empfangen, der mit
einem Nur-Lese-Speicher 110 gekoppelt ist. Das Eingabesignal
und das Ausgabesignal des Sigma-Delta-Umsetzers 100 werden
mit dem Nur-Lese-Speicher 110 gekoppelt, um als Tabelle
gespeichert zu werden. Im Betrieb berechnete die Sigma-Delta-Umsetzung
im Voraus off-line, um die Ausgangssequenz sowie den Rest, wenn
er nicht vernachlässigbar
ist, zu erzeugen. Dies wird möglich,
da die Umsetzung eines Werts des Signals unabhängig von der Vorgeschichte
der Eingaben ist. Dadurch können
die 65.536 Werte, die sämtlichen
möglichen 16-Bit-Eingaben
entsprechen, jeweils einzeln in den Offline-Sigma-Delta-Umsetzer
geführt
werden. Der Umsetzer läuft
für n Zyklen,
wobei n der Überabtastungsfaktor
ist. Die Ausgangssequenz von n Bits und der Rest, die aus dieser
Off-line-Berechnung erhalten werden, werden in einem Nur-Lese-Speicher 110 gespeichert,
der durch ein 16-Bit-Eingabewort adressierbar ist.
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6 zeigt
einen Digital/Analog-Umsetzer 105 mit hoher Geschwindigkeit
und hoher Auflösung in Übereinstimmung
mit der vorliegenden Erfindung. Ein 16-Bit-Eingabewort im Eingangssignal 106 adressiert
den Nur-Lese-Speicher 110 von 5, der die
im Voraus berechneten Delta-Sigma-Werte enthält, die sämtlichen möglichen 16-Bit-Eingaben entsprechen.
Die im Nur-Lese-Speicher 110 gespeicherten Werte geben,
wenn durch das Eingangssignal 106 adressiert, sämtliche
gespeicherten Werte der Sigma-Delta-Sequenz gleichzeitig aus. Die
Ausgabe kann in das erforderliche analoge Signal umgesetzt werden,
indem mehrere mit den n Ausgängen des
ROM 110 gekoppelte Ein-Bit-Digital/Analog-Umsetzer (DACs) 120, 122, 124 und 126 verwendet
werden, die jeweils durch mehrphasige Takte getaktet werden, die
relativ zum nächsten
um die Überabtastungsperiode
verzögert
sind. Die im ROM 110 gespeicherten Daten werden, wenn notwendig,
komprimiert, um die Anzahl an Speicherzellen oder die Größe des ROM 110 zu
minimieren. Je nachdem, was im ROM 110 gespeichert ist,
kann die Datenausgabe des ROM 110 in einer Variante nützlicher
Formate mit niedriger Übergangsrate
bestehen.
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Mit
einer Verzögerungsregelschleife
und n Ein-Bit-DACs 120, 122, 124 und 126 werden,
wenn der Speicher durch eine Eingabe adressiert wird, die gesamte
gespeicherte Bitsequenz sowie der Rest gleichzeitig zum Ausgang übertragen.
Die Sequenz ist als eine Spalte gespeichert, wobei diese Bits, wie gezeigt
ist, den DACs 120, 122, 124 und 126 parallel zugeführt werden.
Jeder DAC 120, 122, 124 und 126 kann
mithilfe einer Stromlenkungsanordnung mit einem einzigen differenziellen
Paar und einer Flankenstromquelle realisiert werden. Jedes differenzielle Paar
wird durch ein getaktetes Flipflop umgeschaltet, wodurch Strom von
einer Seite zur anderen übertragen
wird. Die DACs 120, 122, 124 und 126 werden mit
verzögerten
Takten getaktet, die in 7 gezeigt sind. Die Verzögerung zwischen
benachbarten Takten ist T/n, wobei T die Nyquist-Periode ist. Dieser Mehrphasentakt
muss unter Verwendung einer Verzögerungsregelschleife
mit sehr geringem Jitter erhalten werden. Aus Gründen einer verbesserten Genauigkeit
sind, wenn gespeicherte Reste ausgegeben werden, ein separater Restaddierer 128 und
ein DAC 130 notwendig. Diese Werte werden im digitalen
Bereich addiert. Nur wenn der Wert des Restes nennenswert wird (d.
h. wenn das höchstwertige
Bit zu eins wird), wird er zu analog umgesetzt und als Korrektur
zur Ausgabe addiert.
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Der
analoge Ausgang, der durch Addieren sämtlicher Ausgaben der DACs
120,
122,
124 und
126 erhalten
wird, emuliert dann einen Sigma-Delta-DAC; doch bietet diese Ausführungsform
sowohl eine hohe Geschwindigkeit als auch eine hohe Auflösung, die
durch Sigma-Delta-Lösungen
nach dem Stand der Technik nicht möglich sind. Es ist zu beachten,
dass diese Ausgabe bei hohen Frequenzen oberhalb der Überabtastungsrate
ein geformtes Quantisierungsrauschen hat, das herausgefiltert werden
muss. Ein zweckmäßiger Weg,
dies durchzuführen,
wie er im
US-Patent Nr. 5.012.245 offenbart
ist, besteht darin, eine FIR-Filterungstechnik zu verwenden, die
einfach durch derartiges Einstellen der Flankenströme der verschiedenen
DACs
120,
122,
124 und
126 erhalten
wird, dass sie den Koeffizienten des Filters entsprechen. Die Multiplikation
ist trivial, wenn einer der Operanden +1 , –1 oder 0 ist. Es ist zu beachten,
dass Ungenauigkeiten in Koeffizienten des Filters keine Nichtlinearität oder Spitzen
einführen, sondern
nur die Frequenzantwort des Filters verändern.
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Eine
weitere Ausführungsform
kann die Einbeziehung einer Sigma-Delta-Schleife zweiter Ordnung umfassen, damit
ein 100-dB-Dynamikbereich erhalten wird, wobei das Überabtastungsverhältnis 128 beträgt. Dies
bedeutet, dass der Nur-Lese-Speicher 65 K × 128 Bits umfasst. Wenn eine
Schleife höherer
Ordnung oder ein Multi-Bit-Verzögerungsschleife
verwendet wird, ist das Überabtastungsverhältnis kleiner;
jedoch wird der DAC 105 komplexer, obwohl die Anzahl von
DACs 120, 122, 124 und 126 sowie
die Anzahl von Taktphasen verringert sind.
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Eine
weitere Ausführungsform
kann eine Vorrichtung umfassen, um die optimale Anzahl von Abgriffen
und die Abgriffs-Gewichtungskoeffizienten des Filters anzuwenden.
Das Verfahren zum Entwerfen der optimalen Anzahl von Abgriffen und
der Abgriffs-Gewichtungskoeffizienten ist im
US-Patent Nr. 5.012.245 offenbart.
Genauer gesagt, werden diese Abgriffs-Gewichtungskoeffizienten auf
die analogen Ausgabesignale der DACs
120,
122,
124 und
126 angewendet.
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Eine
weitere Ausführungsform
kann ein ROM wie dasjenige in 5 umfassen,
wobei die Daten unter Ausnutzung der Symmetrie in der Tabelle komprimiert
und dann gespeichert werden. Die Daten werden später durch eine mit dem Ausgang
des ROM gekoppelte Dekompressionseinheit dekomprimiert, nachdem
sie das ROM in 6 verlassen haben. Die entsprechende
Dekompressionseinheit muss ebenfalls mit hoher Geschwindigkeit arbeiten.
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Eine
Teilbaugruppe kann einzig und allein aus dem ROM mit der im Voraus
gespeicherten Sigma-Delta-Digitalsequenz für mögliche Werte der digitalen
Eingabe bestehen.
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Ein
Verfahren zum Umsetzen eines digitalen Signals zu einem analogen
Signal mit hoher Geschwindigkeit und Auflösung ist im Ablaufplan von 8 zusammengefasst.
Beim Start (Schritt 200) werden Sigma-Delta-Analogsequenzmuster
für sämtliche
möglichen
digitalen Signaleingaben off-line erzeugt, wie im Schritt 201 gezeigt
ist. Diese Sequenzmuster werden im Schritt 202 in einem
Speichermittel wie etwa einem Nur-Lese-Speicher gespeichert. Nachdem
eine digitale Signaleingabe den Nur-Lese-Speicher im Schritt 203 adressiert
hat, um das gespeicherte Sequenzmuster auszulesen, wird im Schritt 204 das
analoge Sequenzmuster ausgelesen. Diese Daten werden im Schritt 205 mehreren
Digital/Analog-Umsetzern zugeführt.
Im Schritt 206 wird jeder der mehreren Digital/Analog-Umsetzer durch
einen mehrphasigen Takt getaktet. Sämtliche Ausgaben von jedem
Digital/Analog-Umsetzer werden im Schritt 207 addiert,
um ein Ausgangssignal zu präsentieren,
womit der Prozess endet (Schritt 208).
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Der
mit hoher Geschwindigkeit und hoher Auflösung arbeitende Digital/Analog-Umsetzer
der vorliegenden Erfindung kann in einer Vielfalt von Telekommunikations-
und anderen Anwendungen verwendet werden. Zweckmäßigerweise kann der Digital/Analog-Umsetzer 105 Teil
von drahtlosen Teilnehmeranschluss-Endgeräten und Basisstationen sein.
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9 veranschaulicht
ein drahtloses Teilnehmeranschluss-System, in dem der Digital/Analog-Umsetzer
der vorliegenden Erfindung implementiert sein kann. Das drahtlose
Teilnehmeranschluss-System 300 umfasst ein drahtloses Teilnehmeranschluss-Endgerät (eine
kundenseitige Anlage (cpE), die veranschaulicht ist) 302,
das mit einer Antenne 338 und wenigstens einem Computer 305 gekoppelt
ist. Das drahtlose Teilnehmeranschluss-Endgerät 302, die Antenne 303 und
der Computer 305 ermöglichen über einen
Aufwärtsstreckenkanal 306 und
einen Abwärtsstreckenkanal 308 eine
Kommunikation mit einer Basisstation 304. Die Basisstation und
das drahtlose Teilnehmeranschluss-Endgerät arbeiten auf ähnliche
Weise.
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Das
drahtlose Teilnehmeranschluss-System 300 kann im Zeitbereichs-Duplex
(TDD) oder im Frequenzbereichs-Duplex (FDD) eingerichtet sein. Beim Zeitbe reichs-Duplex
(TDD) vollzieht sich die Kommunikation zwischen der Teilnehmereinheit 302 und
der Basisstation 304 auf einem einzigen Kanal. So wie bei
einem ein Walky-Talky wird der Kanal vom beweglichen Stationssender
und vom Basisstationssender zeitlich geteilt. Ein Zeitschlitz ist
der Aufwärtsstrecke
zugeteilt, und ein weiterer Zeitschlitz ist einer Abwärtsstrecke
zugeteilt. Die relativen Längen
des Aufwärtsstrecken-
und des Abwärtsstrecken-Zeitschlitzes
können
so eingestellt werden, dass ein asymmetrischer Datenverkehr untergebracht
werden kann. Wenn festgestellt wird, dass der Abwärtsstrecken-Datenverkehr
im Mittel zweimal so umfangreich ist wie der in der Aufwärtsstrecke,
dann ist der Abwärtsstrecken-Zeitschlitz
doppelt so lang wie der Aufwärtsstrecken-Zeitschlitz.
Beim Frequenzbereichs-Duplex (FDD) kommunizieren das drahtlose Teilnehmeranschluss-Endgerät 302 und
die Basisstation 304 über
ein Paar von Funkfrequenzen. Die niedrigere Frequenz ist die in
der Aufwärtsstrecke,
in der das drahtlose Teilnehmeranschluss-Endgerät Informationen zur Basisstation
sendet. Sowohl die Aufwärtsstrecke
als auch die Abwärtsstrecke
bestehen jeweils aus einer Signalquelle, einem Sender, dem Ausbreitungsweg,
einem Empfänger
und einem Verfahren zum Präsentieren
der Informationen. Sowohl das drahtlose Teilnehmeranschluss-Endgerät als auch
die Basisstation verkörpern
die Erfindung mit Sendern, die digitale Daten mit hoher Geschwindigkeit
und mit hoher Auflösung
zu analogen Signalen umsetzen. Die Basisstation kann das gesamte
Mehrfach-Träger-Abwärtsstreckensignal
zur Verwendung in einem einzigen HF-Sender in ein analoges Signal umsetzen.
Das drahtlose Teilnehmeranschluss-Endgerät wird nachstehend erläutert.
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10 stellt
einen schematischen Blockschaltplan 309 des drahtlosen
Teilnehmeranschluss-Endgeräts 302 dar.
Das Endgerät 302 sendet
und empfängt
drahtlose Signale zu bzw. von der Antenne 338 über zwei
Schnittstellen, von denen eine dem herkömmlichen Fernsprechdienst (POTS) 339 entspricht
und mit einem oder mehreren Telephonen 337 gekoppelt ist,
und das zweite ein Datenanschluss 311 ist.
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Im
drahtlosen Teilnehmeranschluss-Endgerät 302 werden mithilfe
des HF-Abschnitts 312 Hochfrequenz-(HF-)Signale
empfangen und gesendet. Bei der veranschaulichten Ausführungsform
umfasst der HF-Abschnitt 312 einen Duplexer 335 (wie
etwa einen Zeitduplexer oder einen Umschalter) zum Koppeln einer
(externen oder internen) Antenne 303 mit einem Empfänger 317 und
einem Leistungsverstärker 323.
Ein Modulator 321 ist mit einem Leistungsverstärker 323 und
einem Synthetisator 319 gekoppelt. Der Synthetisator 319 ist
ferner mit dem Empfänger 317 gekoppelt.
Der HF-Abschnitt 312 ist ferner mit einem analogen Grundband 313 gekoppelt.
Bei der veranschaulichten Ausführungsform
umfasst das analoge Grundband 313 eine HF-Schnittstelle 314 und
eine Audioschnittstelle 315. Eine POTS-Schnittstelle 339 verbindet
ein Telephon bzw. mehrere Telephone 337 mit der Audioschnittstelle 315.
Die HF-Schnittstelle 314 ist sowohl mit dem Empfänger 317 als
auch mit dem Modulator 321 des HF-Abschnitts 312 gekoppelt.
Die analoge HF-Schnittstelle 314 umfasst I- und Q-Analog/Digital-Umsetzer (ADCs)
sowie I- und Q-Digital/Analog-Umsetzer (DACs) 105 zur Umsetzung
zwischen dem analogen und dem digitalen Bereich. Die Audioschnittstelle 315 kann
ebenfalls I- und Q-Analog/Digital-Umsetzer (ADCs) sowie I- und Q-Digital/Analog-Umsetzer (DACs) 105 zur
Umsetzung zwischen dem analogen und dem digitalen Bereich umfassen.
Das analoge Grundband 313 ist ferner mit einem digitalen
Grundband 316 gekoppelt.
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Bei
der veranschaulichten Ausführungsform umfasst
das digitale Grundband 316 vier Elemente: eine Schnittstelle 315,
einen digitalen Signalprozessor (DSP) 318, eine Mikrocontroller-Einheit
(MCU) 320 und eine anwendungsspezifische integrierte Schaltung
(ASIC) 322. Der DSP 318 koppelt die Schnittstelle 315 mit
der HF-Schnittstelle 314 und mit der Mikrocontroller-Einheit
(MCU) 320. Der digitale Signalprozessor (DSP) 318 und
die Mikrocontroller-Einheit (MCU) 320 sind ferner mit einer ASIC-Rückwandplatine 322 gekoppelt.
Die MCU 320 ist mit einer Anzeige 329 für den Anwender
wie etwa einer LED gekoppelt, die eine Trägerverriegelung oder einen
Datenempfang oder eine Datenübermittlung
anzeigt.
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Der
digitale Signalprozessor (DSP) 318 bietet eine programmierbare
Sprach-Codierung
und -Decodierung (Vocoder), eine Kanal-Codierung und -Decodierung,
eine Entzerrung, eine Demodulation und eine Verschlüsselung.
Die Mikrocontroller-Einheit (MCU) handhabt ein Level-2-und-3-Protokoll
sowie Funkbetriebsmittel-Management, Kurzmitteilungsdienste, eine
Mensch-Maschine-Schnittstelle und
das Echtzeit-Betriebssystem. Die ASIC-Rückwandplatine 322 führt die
gesamte Chipratenverarbeitung durch. Obwohl der schematische Blockschaltplan 309 den
HF-Abschnitt 312, die HF-Schnittstelle 314 und
das digitale Grundband 316 als separate Pakete oder Chips
veranschaulicht, beabsichtigt die Erfindung den Ersatz irgendeiner
oben erwähnten
Funktion durch eine gleich wertige, wie etwa eine HF-Funktion und/oder
eine HF-Schnittstellen-Funktion und/oder eine digitale Grundband-Funktion.
Die Funktionen bleiben auch dann die gleichen, wenn die tatsächliche
Implementierung variiert. Die Erfindung beabsichtigt ferner, dass
der HF-Abschnitt 312, die HF-Schnittstelle 314 und
das digitale Grundband 316 selektiv kombiniert und/oder
in ein oder zwei Pakete oder Chips integriert sein können.
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Eine
Daten- und/oder Sprach-Verarbeitungskette 306 in der Aufwärtsstrecke
für ein
drahtloses Teilnehmeranschluss-Endgerät 302 ist in 11 veranschaulicht.
Für Sprache
umfasst die Kette einen CODEC 345, der ein Mikrophon 339 mit
einem Vocoder 343 koppelt, und einen Modulator 341,
der den Vocoder 343 mit einem Digital/Analog-Umsetzer 325 mit
hoher Geschwindigkeit und hoher Auflösung koppelt. Die Daten 311 werden über den
digitalen Signalprozessor (DSP) 343 in das digitale Grundband
eingegeben. Ein HF-Sender 334 (Teil des HF-Abschnitts 312)
koppelt eine Antenne 338 mit dem Digital/Analog-Umsetzer 325.
Der CODEC 345 umfasst einen (nicht gezeigten) Audioverstärker, einen
(nicht gezeigten) Sigma-Delta-Analog/Digital-Umsetzer (ADC) und
ein (nicht gezeigtes) digitales Filter, die auf einem Chip miteinander
verbunden sind. Der CODEC empfängt über das
Mikrophon ein analoges Sprachsignal und setzt es zu einem digitalen
Signal um. Obwohl der CODEC 345 als vom digitalen Grundband 316 getrennt
gezeigt ist, kann er sich auch innerhalb des digitalen Grundbands 316 befinden.
Der CODEC 345 codiert unter Verwendung der im VOCODER enthaltenen
Algorithmen Audiosignale zu digitalen Wörtern um. Dieses Signal wird
dann digital moduliert, zu analog umgesetzt (I&Q) und dem Sender zugeführt. Das
digital modulierte Signal kann, wenn es zu HF umgesetzt ist, einen
oder mehrere Frequenzkanäle
enthalten. Der Sender wird bei der Hochfrequenz, die dem Kommunikationskanal
zugewiesen ist, komplex moduliert. Er verwendet einen mit der Antenne 338 gekoppelten
Leistungsverstärker,
um das digitale Signal zu senden, wobei die digitalen und/oder die
Sprach-Informationen effizient zum Empfänger der Basisstation übermittelt
werden.
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Ein
Daten- und/oder Sprachkanal 308 in der Abwärtsstrecke
für ein
drahtloses Anwender-Endgerät 302 ist
in 12 veranschaulicht. Dieser Kanal umfasst einen
HF-Empfänger 340 (Teil
des HF-Abschnitts 312), der die Antenne 338 mit
einem Analog/Digital-Umsetzer (ADC) 342 (im Allgemeinen
einem Sigma-Delta-ADC)
koppelt, einen Vocoder 343, der einen Demodulator 344 mit
einem CODEC 345 koppelt, und einen Lautsprecher 337,
der mit dem CODEC 345 gekoppelt ist. Obwohl der CODEC 345 als
vom digitalen Grundband 316 getrennt gezeigt ist, kann
er sich auch innerhalb des digitalen Grundbands 316 befinden.
Der CODEC 345 codiert unter Verwendung der im VOCODER enthaltenen
Algorithmen die digitalen Wörter
zu einem Audiosignal um. Der CODEC 345 umfasst ein digitales
Filter, einen DAC und einen Audioverstärker, die auf einem Chip miteinander
verbunden sind. Die Datenausgabe 311 wird am Ausgang des
digitalen Signalprozessors (DSP) 343 abgeleitet. Der HF-Empfänger verwendet eine
AGC-Schaltung, die
die Verstärkung
des ZF-Verstärkers
in Abhängigkeit
vom empfangenen Signal verändert.
Das Ziel ist es, dem ADC ein analoges Vollausschlag-Signal ohne Verzerrung
und mit minimalem Rauschen zuzuführen.
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Die
Bandstruktur des drahtlosen Teilnehmeranschluss-Systems, in dem
das Kommunikationssystem der vorliegenden Erfindung arbeitet, ist
aus dicht gepackten HF-Trägern
mit sehr hoher spektraler Dichte aufgebaut. Wie zuvor erwähnt, ermöglicht es
die Verwendung von Digital/Analog-Umsetzern (DACs) mit hoher Geschwindigkeit
und höherer
Auflösung,
die in dieser Erfindung offenbart werden, dass sowohl die CPE als
auch die Basisstation über ihren
jeweiligen HF-Leistungsverstärker mittels Mehrfach-Träger-Signalisierung
kommunizieren. Eine Signalisierung mit Mehrfach-HF-Trägern ermöglicht es
der CPE, mit viel höheren
Datenraten zu kommunizieren als Systeme nach dem Stand der Technik.
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Die
in der vorstehenden Beschreibung verwendeten Bezeichnungen und Ausdrücke wurden darin
als Bezeichnungen zur Beschreibung und nicht zur Einschränkung verwendet,
und mit der Verwendung derartiger Bezeichnungen und Ausdrücke ist nicht
beabsichtigt, Entsprechungen der gezeigten und beschriebenen Merkmale
oder Teile von ihnen auszuschließen, wobei anerkannt wird,
dass der Umfang der Erfindung lediglich durch die nachfolgenden Ansprüche definiert
und eingeschränkt
ist.