DE602004009310T2 - System und verfahren zur kommunikation über einen bus - Google Patents

System und verfahren zur kommunikation über einen bus Download PDF

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Description

  • TECHNISCHER BEREICH
  • Die vorliegende Anmeldung betrifft Systeme und Verfahren zum Austauschen elektrischer Signale und insbesondere die Kommunikation digitaler Informationen zwischen zwei oder mehreren elektronischen Komponenten über einen Kommunikationsbus.
  • HINTERGRUND
  • Elektrische und elektronische Schaltkreise und Systeme und deren Elemente tauschen elektrische Signale aus. Die Signale können in analoger Form auftreten, im Allgemeinen angezeigt durch eine Größe eines Merkmals des Signals, z. B. Spannung. Alternativ können die Signale in digitaler Form auftreten, gekennzeichnet durch diskrete Werte des Signals, z. B. Binärsignale (0/1, +1/–1, hoch/niedrig, etc.).
  • Moderne elektronische Systeme tauschen im Allgemeinen digitale Informationen über Leitungen oder Kabel aus, die oft in Gruppen angeordnet sind und als Busse bezeichnet werden. Ein Bus kann eine beliebige Anzahl von Leitungssträngen enthalten und durch physikalisches oder logisches Gruppieren der Leitungsstränge gebildet werden. Busse können als Bündel, Litzen oder Flachbänder produziert werden und können Endpunktanschlüsse oder Abschlussstecker aufweisen, um einen Kontakt zwischen den mit Hilfe der Busse verbundenen Komponenten herzustellen. Busse können auch hergestellt werden, indem Lötverbindungen auf einer elektronischen Leiterplatte angeordnet werden oder indem leitfähige Bahnen in ein Halbleitersubstrat geätzt werden. In Kombination mit einem Chip können Busse als eine Baueinheit mit dem Chip herge stellt werden.
  • Ein von dem "Common Switch Interface Consortium" bereitgestellter Kommunikationsbus ist als CSIX-Bus bekannt und wird in Netzwerkprozessoren verwendet. Der CSIX-Bus stellt Leitungen zur Datenkommunikation bereit, umfassend Header-Informationen, ein Fertig-Bit und vertikale Paritäts-Kontroll-Bits. Ein weiterer verfügbarer Kommunikationsbus ist der proprietäre Focus-Bus der Vitesse Semiconductor Corporation. Der Focus-Bus stellt Datenleitungen bereit sowie Header-Informationen, jedoch keine Fertig-Bits oder vertikale Paritäts-Daten. Sowohl bei dem CSIX-Bus als auch bei dem Focus-Bus ist es erforderlich, dass Flusskontrolldaten außerhalb der Busse ausgetauscht werden, auf separaten Leitungen, die wertvolle Bus- und Anschlusssteckplätze belegen. Der CSIX-Bus erfordert Leitungen für die Startinformationen des Frames (SOF, Start-of-Frame) und Paritätsinformationen, zusätzlich zu Takt- und Datenleitungen. Bei dem Focus-Bus sind Flusskontrollleitungen zusätzlich zu Takt- und Datenleitungen erforderlich.
  • Bei sich ständig vervielfachenden Eigenschaften, Funktionen und Kommunikations-Bandbreiten steigt auch mehr und mehr der Bedarf an einer Optimierung oder effizienten Nutzung der Kommunikationsbusse in elektronischen Systemen und Vorrichtungen. Dementsprechend werden Daten in der Regel auf eine Weise verpackt und übertragen, die soviel Bandbreite der Busse wie möglich verfügbar lässt, während trotzdem die erwünschte Aufgabe ausgeführt wird.
  • Ein möglicher Ansatz zur Lösung des Problems der eingeschränkten Busverbindungen könnte es sein, die Anzahl der Kommunikationsdatenleitungen (Leitungen) in den Bussen zu erhöhen. Dies würde jedoch auch einen entsprechenden Zuwachs bei der Anzahl der Anschlussstifte, welche die Geräte mit den Bussen verbinden, erfor dern sowie eine entsprechende Modifikation der Kommunikationsprotokolle, Speicherplatzanordnungsgrößen, Kommunikationssoftware, Taktsteuerung und anderer Konstruktionsfaktoren. Zudem würde ein Größenzuwachs der Kommunikationsbusse in Bussen und Vorrichtungen resultieren, die wesentlich größer hinsichtlich physischer Fläche (Anschlussfläche) und teurer wären. Infolgedessen ist es zweckmäßig, neue Systeme und Techniken zu entwickeln, welche den Bedarf an zusätzlicher Busarbeit und Verbindungen reduzieren und die Leitungen und Stiftverbindungen der bestehenden Systeme effizient nutzen.
  • Dokument "CSIX-L1: Common Switch Interface Specification – L1" vom 8. Mai 2000, als Internetartikel abrufbar unter http://www.npforum.org/csixL1.pdf, offenbart die Definition der CSIX-L1-Schnittstelle zwischen einem Traffic Manager und einem Switch Fabric für ATM, IP, MPLS, Ethernet und ähnliche Datenkommunikationsanwendungen.
  • ZUSAMMENFASSUNG
  • Bereitgestellt wird ein Verfahren zum Übertragen von einer ersten Vorrichtung über einen Bus, wie in Anspruch 1 ausführlich dargelegt, und ein System zum Übertragen von einer ersten Vorrichtung, wie in Anspruch 6 ausführlich dargelegt.
  • Unter Anerkennung zumindest der oben genannten Punkte und der Lösungen für die Herausforderungen, die sich durch die moderne digitale Buskommunikation bieten, werden neue Systeme und Verfahren zu Kommunikation über Busse beschrieben. In einigen Aspekten bieten die Busse verbesserte Busverfügbarkeit, Bandbreite und Leistung durch Verwendung gemeinsamer Taktsignale anstelle der herkömmlichen Taktgebung. In weiteren Aspekten verwenden die Busse nützliche und neue Zellenformate, welche es den Geräten ermöglichen, Informationen und Nutzlasten auf rationelle Weise innerhalb vorhandener Hardware-Grenzen auszutauschen, die weniger anfällig für Fehler sind. In einigen speziellen Ausführungen ist ein Bus und ein Verfahren zur Nutzung desselben vorgesehen, um dem "F8"-Bus zu entsprechen, der in der intelligenten mobilen Gateway-Vorrichtung ST-16 von Starent Networks of Tewksbury, Mass., oder ähnlichen Geräten verwendet wird. Allgemeiner gesprochen können die Busse und Verfahren der vorliegenden Erfindung bei allen beliebigen kompatiblen oder adaptiven Komponenten eingesetzt werden, und die digitalen Kommunikations- und Signalverarbeitungstypen sind lediglich ein Beispiel dafür.
  • Eine Ausführung der vorliegenden Offenbarung bezieht sich auf ein Verfahren zum Austausch digitaler Daten zwischen Vorrichtungen über einen Bus, umfassend das Bereitstellen von zumindest einem Datenbit, um den Typ der digitalen Daten anzuzeigen, die ausgetauscht werden; Bereitstellen von zumindest einem Datenbit, um anzuzeigen, ob eine mit dem Bus verbundene Vorrichtung bereit ist, über den Bus mit anderen Vorrichtungen zu kommunizieren; und Bereitstellen von zumindest einem vertikalen Paritätsbit zur Überprüfung auf Fehlerzustände in den entsprechenden Bits der digitalen Daten.
  • Eine weitere Ausführung der vorliegenden Offenbarung bezieht sich auf ein System zur Übertragung digitaler Daten zwischen zumindest zwei Vorrichtungen, umfassend einen Kommunikationsbus mit einer Vielzahl von Kommunikationsleitungen, wobei der Kommunikationsbus an seinem ersten Ende mit einer ersten Vorrichtung und an seinem zweiten Ende mit einer zweiten Vorrichtung verbunden ist; zumindest eine der Vielzahl von Kommunikationsleitungen ein Datenbit trägt, um den Typ der digitalen Daten, die ausgetauscht werden, anzuzeigen; zumindest eine der Vielzahl von Kommunikati onsleitungen ein Datenbit trägt, um anzuzeigen, ob eine mit dem Kommunikationsbus verbundene Vorrichtung bereit ist, mit anderen Vorrichtungen über den Kommunikationsbus zu kommunizieren; und die Vielzahl von Kommunikationsleitungen vertikale Paritätsbits zur Überprüfung auf Fehlerzustände in den entsprechenden Bits der digitalen Daten tragen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Zum besseren Verständnis der Art und der Ziele der vorliegenden Offenbarung wird in der folgenden detaillierten Beschreibung auf die begleitenden Zeichnungen Bezug genommen, wobei gleiche Bezugszeichen für gleiche oder ähnliche Teile verwendet werden, wobei:
  • 1 eine beispielhafte Gruppierung von FPGA-Schaltkreisen darstellt, die auf einer Hauptplatine angeordnet und mit Hilfe von Kommunikationsbussen verbunden sind;
  • 2 ein 8-Bit-Byte einer Datenzelle mit Bezeichnungssystem für die Nummerierung der Bits darstellt;
  • 3 ein beispielhaftes F8-Zellenformat illustriert, wobei die Informationen, die in jedem Byte und Bit der Zelle enthalten sind, gezeigt werden;
  • 4 die Funktionsweise der vertikalen Parität in einer Datenzelle darstellt;
  • 5 Datenblöcke in einer beispielhaften F8-Datenzelle darstellt, die Nutzzellen umfasst; und
  • 6 eine Nullzelle darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • 1 illustriert eine beispielhafte Hauptplatine 100 mit zahlreichen Logikchips, Schaltkreisen und Kommunikationselementen. Die Hauptplatine 100 ist üblicherweise mit Anschlussstiften (nicht ab gebildet) versehen, die Spannung, Massenverbindungen, Daten und Steuersignale zwischen der Hauptplatine und einem Computersystem, in welchem die Hauptplatine installiert ist, übertragen. Das Computersystem kann lokal sein und die Hauptplatine ist an einem Hardware-Steckplatz installiert, der für solche Karten ausgebildet ist. Bei dem Computersystem kann es sich auch um Fern- oder ein verteiltes Computersystem handeln, so dass sich die Hauptplatine 100 und das Computersystem nicht in physischer Nähe zueinander befinden.
  • Die Hauptplatine 100 aus 1 umfasst einen Feldprogrammierbaren Gate-Array-Chip (FPGA) 110 zur Sprachdatenübertragung (Voice Data Transport, VDT), der Aspekte der Übermittlung und Verarbeitungen von Informationen aus Sprechverbindungssitzungen verwaltet. Zwei weitere FPGAs sind auf der Hauptplatine 100 angeordnet: ein Universalchip zur digitalen Datenverarbeitung (General Purpose Digital Signal Processing, GP DSP) 130 und ein digitaler Signalverarbeitungschip zur Sprachübertragung über das Internet-Protokoll (Voice Over Internet Protocol Digital Signal Processing, VoIP DSP) 140. Die Chips in diesem Beispiel sind als in einem Gehäuse untergebrachte integrierte Schaltkreise (ICs) ausgebildet und im Allgemeinen auf Karten oder Tochterplatinen montiert, z. B. 131, 132, die ihrerseits elektrisch und/oder mechanisch mit der Hauptplatine 100 verbunden sind, doch können die FPGAs auch direkt auf den entsprechenden passenden Anschlussverbindungen auf der Hauptplatine 100 platziert werden.
  • Jeder der FPGAs 130 und 140 ist mit FPGA 110 mit Hilfe von "F8"-Kommunikationsbusleitungen 150 verbunden. Ein F8-Bus hat insgesamt 16 Leitungen, die sich aus 8 Leitungen zum Empfangen von Daten und weiteren 8 Leitungen zum Übertragen von Daten zusammensetzen. Dies wird durch die Schrägstriche symbolisiert, welche die Bezugsziffern "8" in den Figuren begleiten, sowie durch die Richtungsabhängigkeit der Pfeile und der Buchstaben "R" (Receive, Empfangen) und "T" (Transmit, Übertragen). F8-Bus 150A verbindet VDT 110 und GP DSP 130, wogegen F8-Bus 150B VDT 110 und VoIP DSP 140 verbindet. Selbstverständlich müssen nicht alle Busse, welche die verschiedenen Komponenten verbinden, von derselben Bauart oder vom Typ F8 sein, sondern vielmehr ist es möglich, eine Vielfalt von Bustypen auf einer einzigen Platine oder in einem System aufzufinden, wenn angemessen.
  • Dieses System aus integrierten Schaltkreisen und verbundenen Rechenkomponenten stellt die Fähigkeit bereit, digitale Daten von einer Vielfalt von Quellen und in einem oder mehreren Formaten zu empfangen, verarbeiten, speichern und weiterzugeben. Beispielsweise können die Schaltkreise verwendet werden, um Sprach- und Datenkommunikationen in Anwendungen mit Internet-Protokoll (IP), asynchronem Übertragungsmodus (Asynchronous Transfer Mode, ATM), oder Zeitmultiplexverfahren (Time Division Multiplexing, TDM) zu verwalten.
  • Ein Merkmal eines Aspektes der vorliegenden Erfindung ist ein gemeinsamer Taktgeber, dargestellt in 1. Eine Taktquelle, üblicherweise ein Festkörper-Resonatorquarz 120 erhält Spannung von einer Spannungsquelle auf einer Tochterplatine oder einer Hauptplatine 110. Der Taktgeber 120 erzeugt ein zyklisches Signal (CLK), das geeignet ist, um andere Teile des Systems in Gang zu setzten und zu synchronisieren. In dem dargestellten Ausführungsbeispiel wird das Taktsignal über die Taktleitungen 121 bzw. 122 und 123 an die FPGAs 110, 130 und 140 übertragen. Die Taktsignale an alle FPGAs haben somit eine gemeinsame Quelle 120 und sind im Wesentlichen synchron (sie verfügen über gleichzeitige steigende und fallende Flanken).
  • In einigen Fällen ist das vorliegende System des Teilens eines gemeinsamen Taktsignals gegenüber der herkömmlichen Taktgebung zu bevorzugen. Bei der herkömmlichen Taktgebung wird ein Taktsignal an einem Taktgeber erzeugt und dann an einen ersten Schaltkreis weitergeleitet. Der erste Schaltkreis leitet wiederum ein Taktsignal an einen zweiten Schaltkreis weiter, der wiederum ein Taktsignal an einen dritten weiterleiten kann, und so weiter. Die Taktgebung erfolgt mit Hilfe einer Zwei-Wege-Kommunikation (hin und zurück) zwischen den Schaltkreisen. Infolgedessen erfordert die Taktgebung zwei Leitungen, die für den Austausch von Taktsignaldaten bestimmt sind. Im Gegensatz dazu, wie in 1 zu sehen, erfordert das Verfahren mit einem gemeinsamen Taktsignal nur eine einzige Taktleitung pro getakteter Vorrichtung (121, 122, 123) und erspart somit eine Kommunikationsleitung bei jedem der Schaltkreise. Infolgedessen wird in Ausführungen mit geteilter oder gemeinsamer Taktung eine zusätzliche Kommunikationsleitung frei für andere Kommunikationsfunktionen oder Datenübertragungen. Wir kommen nun zu der Verwendung der Kommunikationsbusse 150 gemäß einigen Ausführungen der vorliegenden Erfindung. Wie bereits zuvor erwähnt, kann ein Doppelacht-Kommunikationsbus wie beispielsweise der F8-Bus verwendet werden, um digitale Informationsbits zwischen zwei Schaltkreisen oder Komponenten zu kommunizieren. Die Kommunikation wird entsprechend einem vorgegebenen Format durchgeführt, so dass die zwei kommunizierenden Komponenten die Bedeutung der Information angemessen analysieren können. Einleitend wird eine Konvention zum Darstellen und Beschreiben des Informationsinhaltes in 2 aufgezeigt. Zu sehen ist ein beispielhaftes Byte 200 mit 8 Bits 210. Die Bits sind der Reihenfolge nach von 0 bis 7 gekennzeichnet. Jedes Bit (Binärziffer) trägt eine Information "0" oder "1" (oder deren Äquivalent). In dem Beispiel trägt Bit Nummer 0 eine Informationsgröße "1", Bit Nummer 1 trägt eine Informationsgröße "0", Bit Nummer 2 trägt eine Informationsgröße "1", etc. Das ganze 8-Bit Byte 200 trägt die Daten "10001101". Der Bus 150 ist in der Regel "unbetroffen" davon, welche Daten er tatsächlich trägt, und die kommunizierenden Schaltkreise sind die Elemente, welche die über den Bus gesendeten und empfangenen Informationen parsen und verarbeiten. In der vorliegenden Beschreibung wird eine abgekürzte Schreibweise 220 verwendet, um eine Gruppe von Bits anzuzeigen, die Informationen von gewisser Bedeutung tragen. 2 zeigt ein Beispiel einer Gruppe von Bits "100", die von Bit 7 bis Bit 5 von Byte 200 getragen wird. Diese Gruppe von Bits wird durch die Schreibweise "7:5" oder sieben-bis-fünf angezeigt. Diese Schreibweise wird unten eingesetzt, um die Verwendung der Bytes zu beschreiben und welche Informationen in einem beispielhaften F8-Format übermittelt werden.
  • 3 illustriert ein beispielhaftes Format einer Informationszelle, die mehrere 8-Bit Bytes umfasst. Andere Zeichenfolgen, Strukturen, Worte anderer Größe und andere Informationsordnungen in der Zelle sind möglich und können von Fachleuten implementiert werden. In dem beispielhaften F8-Zellenformat trägt das erste Byte (Byte 0) drei Informationen:
    Erstens, in den Bits 7:5, den Zellentyp. In der Figur sind mehrere Arten von Zellentypen zu sehen, die durch die 7:5 Bits von Byte 0 angezeigt werden können. Diese sind:
  • 000
    Frei – der Bus trägt keine Information (befindet sich in einem Ruhezustand)
    001
    Mitte des Paktes – Teile des Datenpakets gehen voraus und folgen
    010
    Ende des Pakets, abgebrochenes Paket
    011
    Ende des Pakets, einwandfreies Paket
    100
    Null – keine Nutzlast vorhanden, für Flusskontroll-Zwecke
    101
    Anfang des Pakets
    110
    Reserviert
    111
    Anfang und Ende des Pakets, wobei ein einwandfreies Paket über nur eine Zelle verfügt.
  • Zweitens, in Bit Nummer 4 von Byte Nummer 0 wird ein "Fertig"-Bit getragen. Ist der Wert des Fertig-Bits "0", dann ist die Vorrichtung nicht bereit, Daten von dem Bus zu empfangen. Ist der Wert des Fertig-Bits "1" dann ist die Vorrichtung bereit, Daten von dem Bus zu empfangen.
  • Drittens, die Bits 3:0 sind reserviert und werden nicht von den Vorrichtungen verwendet.
  • Das nächste Byte (Byte 1) trägt die Bytezahl (Byte Count, BC), oder Anzahl der Bytes mit Nutzdaten in der Zelle, in den Bits 6:0, wobei Bit 7 reserviert ist. Die Bytezahl ist eine ganze Zahl, im vorliegenden Beispiel in einem 7-Bit Binärformat repräsentiert.
  • Es sollte anerkannt werden, dass mehr als ein Byte verwendet werden kann, um die Anzahl der Nutz-Bytes in der Zelle zu kennzeichnen. Dies könnte der Fall sein, wenn die Anzahl der Nutz-Bytes zu groß ist, um mit Hilfe der Bits in einem einzigen Bytezahl-Byte oder Teil davon repräsentiert zu werden.
  • Das letzte Byte (Nummer BC+2) ist für die vertikale Parität (VP). Paritätsbits werden zur Fehlerkontrolle verwendet. Fehler in der digitalen Kommunikation haben eine Reihe von Ursachen. Beispielsweise kann elektrische Interferenz Schuld daran sein, dass ein "0" Bit an seinem Ziel als ein "1" Bit ankommt, oder umgekehrt. Ein Paritätssinn wird festgelegt, um auf umgedrehte Bits zu prüfen. Gerade vertikale Parität bedeutet, dass ursprünglich eine gerade Anzahl an "1en" in einer Zellenspalte zusammengefasst war, und ungerade vertikale Parität bedeutet, dass ursprünglich eine ungerade Anzahl von "1en" in einer Zellenspalte zusammengefasst war.
  • 4 illustriert eine beispielhafte F8-Zelle, ähnlich der oben beschriebenen, mit einer ungeraden Paritäts-Fehlerprüfung. Der Dateninhalt der ersten beiden Spalten 310, 320 ist zum Zwecke der Anschaulichkeit abgebildet, wogegen der Rest der Zellendatenwerte aus Gründen der Übersichtlichkeit nicht dargestellt ist. Die letzte Reihe 350 der Zelle 300 enthält die VP-Bits. Die Bits 330 und 340 enthalten die VP-Bits für die Spalten 310 respektive 320. Jedes VP-Bit wird veranlasst, eine ungerade Gesamtzahl an "1en" in seiner Spalte anzuzeigen. Infolgedessen ist Bit 330 eine "1", da seine Spalte zwei weitere "1en" enthält, und eine "1" an der VP-Bit-Stelle 330 benötigt wird, um eine Anzahl an "1en" für die Spalte 310 gleich 3 zu ergeben, eine ungerade Zahl. Desgleichen wird in Spalte 310 VP-Bit 340 als "0" angelegt, da die Spalte 320 im Übrigen eine "1" enthält, was eine ungerade Anzahl an "1en" ist. In ähnlicher Art und Weise würden die VP-Bits an den anderen sechs Positionen von Reihe 350 als "0" oder "1" angelegt werden, je nachdem was nötig ist, um eine ungerade Gesamtzahl von "1en" pro Spalte der Zelle zu erhalten. Wäre die Figur für eine Konfiguration mit gerader Parität, wären die "1en" und "0en" der VP-Reihe 350 ausgetauscht.
  • 5 illustriert eine weitere F8-Zelle 400 entsprechend dem vorliegenden beispielhaften Format, wobei Bit-Blöcke in jedem Byte der Zelle dargestellt sind, die unterschiedlichen Inhalt kennzeichnen. Die schraffierten Bit-Blöcke sind reserviert oder unbenutzt. Die in 5 dargestellte Zelle umfasst 64 8-Bit Daten-(Nutz-)Bytes, D0...D63. In einigen Ausführungen erleichtert diese Anzahl an Nutz-Bytes die Kommunikation mit Komponenten unter Verwendung des TDM-Formats oder IP-Paket-Formats. Andere Ausführungen könnten weniger, mehr, oder keine Nutzzellen aufweisen.
  • 6 illustriert "Null"-Zelle 500. Byte 0 beinhaltet den Zellentyp in den Bits 7:5, wie zuvor beschrieben. Dieser Typ ist gemäß dem Beispiel durch die Bitwerte "100" in den 5:7 Bits 510 definiert. Das Fertig-Bit 520 folgt in Bit 4 von Byte 0. Byte 1 der Nullzelle 500 wird für die vertikale Parität verwendet. In einer Nullzelle wird keine Nutzlast getragen, doch ist dort das Fertig-Bit enthalten, um die Verfügbarkeit der Vorrichtung anzuzeigen.
  • Wie anhand der vorliegenden Offenbarung und den Figuren beschrieben, werden neue Kommunikationsbusse und Verfahren zur Übertragung von Daten über die Busse präsentiert. In einigen Aspekten bietet eine von verbundenen Geräten geteilte Taktgebung für Einsparungen hinsichtlich der Leitungen für die Übertragung der Taktsignale an die Geräte. In anderen Aspekten sind Datenzellenformate vorgesehen, die eine Flusskontrollfunktion umfassen und den Datenzellentyp anzeigen, einschließlich ob die Datenzelle eine Nullzelle ist. In wieder anderen Aspekten zeigt die Offenbarung einen Weg auf, um eine Datenzelle mit Binärinformationen zu versehen, die zur Verwendung bei einem F8 Bus und kompatiblen Systemen geeignet sind. Die Systeme und Verfahren umfassen das Bereitstellen zur Fehlerprüfung unter Verwendung vertikaler Parität, und verbessern die Gesamtleistung und die Verfügbarkeit von Anschlusskontakten/Leitungen für Geräte, welche über die Busleitungen kommunizieren. Daher können unter Verwendung solcher Busse eine erhöhte Funktionalität und niedrigere Kosten bei digitalen Kommunikationssystemen erzielt werden.
  • Im Gesamtüberblick auf die vorliegende Erfindung, die Figuren und die spezifischen Ausführungsbeispiele versteht es sich, dass Modifikationen und äquivalente Substitutionen vorgenommen werden können, ohne dabei von dem grundsätzlichen Gedanken der Erfindung abzuweichen. Es ist also keine Einschränkung der Erfindung durch die oben explizit beschriebenen Ausführungen beabsichtigt, sondern vielmehr sollte sie im Sinne des Geltungsbereiches der im Folgenden angeführten Ansprüche aufgefasst werden.

Claims (10)

  1. Verfahren zum Übertragen von Paketen von einer ersten Vorrichtung (110) zu einer zweiten Vorrichtung (130) über einen Bus (150), der eine Vielzahl von Kommunikationsleitungen aufweist, wobei jedes Paket zumindest eine digitale Datenzelle (400) umfasst, wobei das Verfahren umfasst: Bereitstellen von zumindest einem Fertig-Bit in der digitalen Datenzelle (400), um anzuzeigen ob die erste Vorrichtung (110) bereit ist, Daten von dem Bus zu empfangen; und Bereitstellen von zumindest einem vertikalen Paritätsbit in der digitalen Datenzelle (400) zur Überprüfung auf Fehlerzustände in der digitalen Datenzelle (400), dadurch gekennzeichnet, dass es weiterhin umfasst: Bereitstellen einer Kombination von Typen-Bits in der digitalen Datenzelle (400), um entweder die Position der digitalen Datenzelle (400) in einem Paket anzuzeigen, oder dass die digitale Datenzelle (400) keine Nutz-Bits in sich trägt; wobei zumindest eine der Vielzahl von Kommunikationsleitungen des Busses (150) dazu konfiguriert ist, sowohl Nutz- als auch Typen-Bits zu übertragen.
  2. Verfahren nach Anspruch 1, wobei die Kombination der Typen-Bits zur Flusskontrolle verwendet wird.
  3. Verfahren nach Anspruch 1, weiterhin umfassend Bereitstellen von zumindest einem Datenbyte in der digitalen Datenzelle (400), um eine Informations-Nutzlast über den Bus (150) zu transportieren.
  4. Verfahren nach Anspruch 3, weiterhin umfassend Bereitstellen von zumindest einem Datenbit in der digitalen Datenzelle (400), um eine Anzahl von Datenbytes anzuzeigen, die eine Informations-Nutzlast tragen.
  5. Verfahren nach Anspruch 1, weiterhin umfassend das Takten der ersten (110) und zweiten Vorrichtung (130) unter Verwendung eines gemeinsamen Taktsignals.
  6. Verfahren zum Übertragen digitaler Datenzellen (400) von einer ersten Vorrichtung (110) zu einer zweiten Vorrichtung (130), umfassend: einen Kommunikationsbus (150), der eine Vielzahl von Kommunikationsleitungen aufweist, wobei der Kommunikationsbus (150) an seinem ersten Ende mit der ersten Vorrichtung (110) verbunden ist und an seinem zweiten Ende mit der zweiten Vorrichtung (130) verbunden ist; wobei der Kommunikationsbus (150) zumindest ein Datenbit der digitalen Datenzelle (400) aufweist, um anzuzeigen, ob die mit dem Kommunikationsbus (150) verbundene erste Vorrichtung (110) bereit ist, Daten von dem Kommunikationsbus (150) zu empfangen; und der Kommunikationsbus (150) vertikale Paritätsbits der digitalen Datenzelle (400) zur Überprüfung auf Fehlerzustände in der digitalen Datenzelle (400) aufweist; wobei der Kommunikationsbus (150) gekennzeichnet ist durch Bereitstellen einer Kombination von Typen-Bits in der digitalen Datenzelle (400), die entweder die Position der digitalen Datenzelle (400) in einem Paket anzeigen, oder dass die digitale Datenzelle (400) keine Nutz-Bits in sich trägt; und wobei zumindest eine der Vielzahl von Kommunikationsleitungen des Kommunikationsbusses (150) dazu konfiguriert ist, sowohl Nutz- als auch Typen-Bits zu übertragen.
  7. System nach Anspruch 6, weiterhin umfassend eine Taktein gangsleitung der ersten Vorrichtung (110), wobei die Takteingangsleitung ein Taktsignal bereitstellt, das mit einer Takteingangsleitung der zweiten Vorrichtung (130) geteilt wird.
  8. System nach Anspruch 6, wobei die Kombination der Typen-Bits zur Flusskontrolle verwendet wird.
  9. System nach Anspruch 6, wobei das System als Teil eines integrierten Schaltkreises zur Verwendung in einem Kommunikations-Computersystem ausgestaltet ist.
  10. System nach Anspruch 9, wobei das System Kommunikationsdaten gemäß einem Kommunikations-Standardformat empfängt.
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