DE60124595T2

DE60124595T2 - Hochleistungszeitschlitzsyncronisation für die anfangszellensuche eines w-cdma systems mit reduziertem hardware

Info

Publication number: DE60124595T2
Application number: DE60124595T
Authority: DE
Inventors: Wah Ser 82000 Pontain OH; Chris Aldridge
Original assignee: STMicroelectronics Asia Pacific Pte Ltd
Current assignee: STMicroelectronics Asia Pacific Pte Ltd
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2007-09-13
Anticipated expiration: 2021-03-14
Also published as: WO2002073823A1; EP1410519A1; DE60124595D1; US20060056552A1; US7545895B2; EP1410519B1

Description

Technisches Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein 3GPP-(Third-Generation-Partnership-Project)-W-CDMA-(Breitband-Codemultiplex)-FDD-(Frequenzduplex)-Betriebssystem und insbesondere ein Verfahren für eine Schlitzsynchronisation für eine Suche einer Anfangszelle sowohl hinsichtlich eines Leistungsvermögens als auch von Ressourcenanforderungen des Systems.
Hintergrund der Erfindung
Die folgenden Abkürzungen werden hier im weiteren Verlauf in der Beschreibung ebenso wie andere Standard-Industrieausdrücke verwendet:

3GPP: Third-Generation-Partnership-Project
AWGN: adaptives weißes Gauss-Rauschen
BS: Basisstation
CPICH: gemeinsamer Pilotkanal
DL: Abwärtsstrecke
FDD: Frequenzduplex
FIR: endliche Impulsantwort
H/W: Hardware
I: phasengleich
PAR: Spitzenfaktor
PSC: primärer Synchronisationscode
PLP: Prozessor für eine physikalischen Schicht
Q: gegenphasig
SSC: sekundärer Synchronisationscode
SCH: Synchronisationskanal
SR: Schieberegister
UE: Benutzergerät
W-CDMA: Breitband-Codemultiplex

Wenn das UE eingeschaltet wird, weist das UE keine Kenntnis über den Systemtakt einer Sendezelle auf. Der 3GPP-W-CDMA-FDD-Standard spezifiziert ein Verfahren zum Suchen einer Anfangszelle, um den UE-Empfangstakt zu dem der bedienenden Zelle zu synchronisieren.
Das Verfahren zum Suchen einer Anfangszelle beinhaltet drei Schritte, das heisst: eine Schlitzsynchronisation, eine Rahmensynchronisation und eine Codegruppenidentifikation; und eine Verschlüsselungscodeidentifikation.
Im Allgemeinen ist das Ziel einer Schlitzsynchronisation, die Schlitztaktreferenz durch Analyse von Synchronisationssequenzen zu erzielen, die in jeder Zelle von dem System gesendet werden. Eine Rahmensynchronisation und eine Codegruppenidentifikation werden verwendet, um die Senderahmengrenze sowie die Codegruppe zu bestimmen, zu welcher der primäre Verschlüsselungscode gehört. Eine Verschlüsselungscodeidentifikation wird verwendet, um den primären Verschlüsselungscode zu identifizieren, der von der Basisstation (BS) verwendet wird, um einen gemeinsamen Pilotkanal (CPICH) zu senden.
Der Synchronisationskanal (SCH), der die Synchronisationssequenz ist, ist ein Abwärtsstreckensignal, das aus zwei Unterkanälen, dem primären und sekundären SCH, besteht. Die Funkrahmen von 10 ms der primären und sekundären SCH werden in 15 Schlitze geteilt, von denen jeder eine Länge von 2560 Chips aufweist. 1 stellt den allgemeinen Aufbau des SCH-Funkrahmens dar. Der primäre Synchronisationscode (PSC) ist der gleiche für jede Zelle und der sekundäre Synchronisationscode (SSC) ist unterschiedlich für jede Zelle. Der PSC ist dazu gedacht, eine Schlitzsynchronisation zu erzielen, während der SSC angewendet wird, um eine Rahmensynchronisation zu erzielen.
Der erste Schritt in dem Basisband für das UE, um die bedienende Zelle zu synchronisieren, ist, eine Suche einer Anfangszelle durchzuführen. Es gibt insgesamt drei Schritte in einem Zellensuchverfahren. Diese Erfindung ist auf den ersten Schritt der Zellensuche, das heisst eine Schlitzsynchronisation, gerichtet.
Das Prinzip, das bei einer Schlitzsynchronisation verwendet wird, ist, eine Korrelation über den empfangenen PSC durchzuführen. Diese Korrelation wird solange wie die Länge eines Schlitzes, d. h. einer Dauer von 2560 Chips, wiederholt. Ein Profil von 2560 Stellen in einem Schlitz wird dann aufgebaut. Durch Bestimmen der Spitze des Profils kann die Schlitzgrenze bestimmt werden.
Ein Untersuchen bezüglich der PSC-Sequenz legt nahe, dass eine FIR einer Länge von 256 erforderlich ist, um die Korrelation durchzuführen. Jedoch erfordert eine FIR ein großes Teil einer Hardware für eine Realisierung. Anders ausgedrückt ist es, um die Kosten einer Realisierung zu verringern, erforderlich, nach anderen Möglichkeiten eines Verringerns von Hardwareanforderungen zu schauen, während ein zulässiges Leistungsvermögen aufrechterhalten wird.
Dies identifiziert ein Erfordernis nach einem neuen Verfahren einer Schlitzsynchronisation, welches die Probleme überwindet, die dem Stand der Technik inhärent sind.
Die Druckschrift TSG-RAN Working Group 1 Meeting No. 5 TSGR 1-567/99 (04-06-1999) betrifft eine verallgemeinerte hierarchische Golay-Sequenz für einen PSC mit einer niedrigen Komplexitätskorrelation unter Verwendung von geschnittenen effizienten Golay-Korrelatoren.
Offenbarung der Erfindung
Die vorliegende Erfindung ist auf ein Verfahren zum Erzielen einer verbesserten Schlitzsynchronisation gerichtet.
Die vorliegende Erfindung strebt danach, zwei bevorzugte Ausführungsbeispiele für eine Schlitzsynchronisation einer Suche einer Anfangszelle für ein Third-Generation-Partnership-Project (3GPP)-Breitband-Codemultiplex-(W-CDMA)-Frequenzduplex-(FDD)-Betriebssystem darzulegen. Zwei Filter mit endlicher Impulsantwort (FIR) werden verwendet, um die Synchronisationscodes zu korrelieren, die in der Abwärtsstrecke (Aufwärtsstrecke) gesendet werden. Ein Vorzeichenbit wird nach dem ersten FIR genommen, um die Hardwareanforderungen für das zweite FIR und daher des gesamten Systems bedeutsam zu verringern. Die Korrelationsergebnisse von dem zweiten FIR können unter Verwendung von zwei unterschiedlichen Algorithmen weiter verarbeitet werden. Der erste ist, einen Quadriervorgang zu den Korrelationsergebnissen hinzuzufügen, während der zweite ist, die Amplitude vor einem Gehen zu der nächsten Stufe zu nehmen. Unberücksichtigt dessen, welcher Algorithmus angewendet wird, werden die Ergebnisse akkumuliert statt gemittelt und in einer Speicherstelle für jede nachfolgende Korrelation über die gleiche Stelle in unterschiedlichen Schlitzen gespeichert. Der Prozessor für eine physikalische Schicht (PLP) liest dann die Akkumulationsergebnisse aus der Speicherstelle und sucht nach der Spitzenstelle. Diese Spitzenstelle entspricht der Anfangsschlitzgrenze. Es ist anzumerken, dass die I- und Q-Zweige unabhängig verarbeitet werden und die Profile unter Verwendung einer Akkumulation für eine Systemleistungsvermögenverbesserung kombiniert werden.
Die vorliegende Erfindung zielt darauf ab, ein Verfahren für eine Schlitzsynchronisation für eine Suche einer Anfangszelle unter Verwendung von zwei Filtern mit einer endlichen Impulsantwort (FIR) zu schaffen, wobei das Verfahren die Schritte beinhaltet:
Empfangen eines I- und Q-Signals durch eine Synchronisationshardware des Benutzergeräts (UE);
gleichzeitiges Berechnen der Ergebnisse aus einem ersten FIR für die I- und Q-Signale;
gleichzeitiges Erzielen des Vorzeichenbit nach dem ersten FIR für die I- und Q-Signale;
gleichzeitiges Berechnen der Ergebnisse für das zweite FIR für die I- und Q-Signale;
Verarbeiten des zweiten FIR für das I-Signal und des zweiten FIR für das Q-Signal unter Verwendung eines Algorithmus, um dadurch akkumulierte Ergebnisse vorzusehen;
Speichern der akkumulierten Ergebnisse aus dem Algorithmus an einer Speicherstelle;
aufeinanderfolgendes Verarbeiten des zweiten FIR für das I-Signal und des zweiten FIR für das Q-Signal gemäß dem Algorithmus über der gleichen Stelle in unterschiedlichen Schlitzen und Speichern der aufeinanderfolgend akkumulierten Ergebnisse an der Speicherstelle; und
Lesen der aufeinanderfolgend akkumulierten Ergebnisse aus der Speicherstelle durch einen Prozessor für die physikalische Schicht (PLP) und Suchen der Speicherstelle, welche der tatsächlichen Schlitzgrenze entspricht.
Die vorliegende Erfindung gemäß einem Aspekt zielt darauf ab, zu schaffen, dass der Algorithmus beinhaltet: Bestimmen der Quadratsumme der Komponenten des zweiten FIR für das I-Signal und Addieren von dieser zu dem Quadrat der Summe der Komponenten des zweiten FIR für das Q-Signal.
Die vorliegende Erfindung gemäß einem weiteren Aspekt zielt darauf ab, zu schaffen, dass der Algorithmus beinhaltet: Bestimmen der Amplitude der Summe der Komponenten des zweiten FIR für das I-Signal und Addieren von dieser zu der Amplitude der Summe der Komponenten des zweiten FIR für das Q-Signal.
Gemäß einem spezifischen Ausführungsbeispiel der vorliegenden Erfindung wird darauf gezielt, zu schaffen, dass die akkumulierten Ergebnisse in einer 16-Bit-Speicherstelle gespeichert werden, um ein Profil einer Länge von 2560 Chips zu bilden.
In einer breiten Form schafft die vorliegende Erfindung, dass die aufeinanderfolgend akkumulierten Ergebnisse über n_S Schlitze akkumuliert werden und keine Mittelung verwendet wird.
In einer weiteren breiten Form entspricht die Spitzenstelle der empfangenen Schlitzgrenze.
Gemäß einem weiteren spezifischen Ausführungsbeispiel der vorliegenden Erfindung wird darauf gezielt, zu schaffen, dass die erforderliche Hardware an dem zweiten FIR auf Grund eines Anwendens des Vorzeichenbits nach dem ersten FIR verringert wird.
Die vorliegende Erfindung gemäß einem weiteren Aspekt zielt darauf ab, zu schaffen, dass das zweite FIR 241 Abgriffe verwendet.
Die vorliegende Erfindung gemäß noch einem weiteren Aspekt zielt darauf ab, zu schaffen, dass das Verfahren einen Rundungs- oder Trunkierungsfehler vermeidet, der durch Mitteln bewirkt wird.
Die vorliegende Erfindung gemäß noch einem weiteren Aspekt zielt darauf ab, zu schaffen, dass das erste FIR für die sekundäre Synchronisation wieder verwendet wird.
In einer bevorzugten Form der Erfindung wird eine Erfassungswahrscheinlichkeit von ungefähr 96,7 % in einem AWGN-Kanal erzielt, wenn über 15 Schlitze akkumuliert wird.
In einer weiteren bevorzugten Form der Erfindung wird eine Erfassungswahrscheinlichkeit von ungefähr 96,2 % in einem AWGN-Kanal erzielt, wenn über 15 Schlitze akkumuliert wird.
Kurze Beschreibung der Figuren
Die vorliegende Erfindung wird aus der folgenden Beschreibung, welche lediglich beispielhaft gegeben ist, eines bevorzugten nicht beschränkenden Ausführungsbeispiels davon ersichtlich, das in Verbindung mit den beiliegenden Figuren und Tabellen beschrieben ist, wobei:
1 die Rahmenstruktur eines Synchronisationssignals darstellt. Dies ist die Rahmenstruktur des SCH, der von der BS gesendet wird;
2 ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt, das die Architektur einer Schlitzsynchronisation zeigt. Dies ist der Hardwareaufbau der Realisierung der Schlitzsynchronisation für eine Suche einer Anfangszelle;
3 das Korrelationsprofil nach einer Akkumulation über einen Schlitz für ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über einen Schlitz für eine Realisierung 1;
4 das Korrelationsprofil nach einer Akkumulation über 5 Schlitze für ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 5 Schlitze für die Realisierung 1;
5 das Korrelationsprofil nach einer Akkumulation über 10 Schlitze für ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 10 Schlitze für die Realisierung 1;
6 das Korrelationsprofil nach einer Akkumulation über 15 Schlitze für ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 15 Schlitze für die Realisierung 1;
7 das Korrelationsprofil nach einer Akkumulation über 30 Schlitze für ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 30 Schlitze für die Realisierung 1;
8 die Erfassungswahrscheinlichkeit über die Erfassungszeit für verschiedene Anzahlen von Schlitzakkumulationen für ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Diese Figur zeigt die Erfassungswahrscheinlichkeitskurven für verschiedene Anzahlen von Schlitzakkumulationen für die Realisierung 1. Die Erfassungswahrscheinlichkeitskurven werden verwendet, um über die optimale Anzahl von Schlitzen zu entscheiden, die für eine Akkumulation angesichts eines bestimmten Leistungsvermögenskriteriums erforderlich ist;
9 das Korrelationsprofil nach einer Akkumulation über 1 Schlitz für ein alternatives bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 1 Schlitz für eine Realisierung 2;
10 das Korrelationsprofil nach einer Akkumulation über 5 Schlitze für ein alternatives bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 5 Schlitze für die Realisierung 2;
11 das Korrelationsprofil nach einer Akkumulation über 10 Schlitze für ein alternatives bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 10 Schlitze für die Realisierung 2;
12 das Korrelationsprofil nach einer Akkumulation über 15 Schlitze für ein alternatives bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 15 Schlitze für die Realisierung 2;
13 das Korrelationsprofil nach einer Akkumulation über 30 Schlitze für ein alternatives bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Dies ist das Korrelationsprofil (2560 Stellen für 1 × Abtasten) zwischen den ankommenden DL-Signalen und dem PSC-Code nach einer Akkumulation über 30 Schlitze für die Realisierung 2;
14 die Erfassungswahrscheinlichkeit über die Erfassungszeit für verschiedene Anzahlen von Schlitzakkumulationen für ein alternatives bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Diese Figur zeigt die Erfassungswahrscheinlichkeitskurven für verschiedene Anzahlen von Schlitzakkumulationen für die Realisierung 2. Die Erfassungswahrscheinlichkeitskurven werden verwendet, um über die optimale Anzahl von Schlitzen zu entscheiden, die für eine Akkumulation angesichts eines bestimmten Leistungsvermögenskriteriums erforderlich ist;
Tabelle 1 die Erfassungswahrscheinlichkeit und die Fehlerwahrscheinlichkeit für eine Schlitzsynchronisation für die Realisierung 1 darstellt;
Tabelle 2 die Erfassungszeit und die Erfassungswahrscheinlichkeit für eine unterschiedliche Anzahl von Versuchen für die Realisierung 1 darstellt;
Tabelle 3 die Erfassungswahrscheinlichkeit und die Fehlerwahrscheinlichkeit für eine Schlitzsynchronisation für die Realisierung 2 darstellt;
Tabelle 4 die Erfassungszeit und die Erfassungswahrscheinlichkeit für unterschiedliche Anzahlen von Versuchen für die Realisierung 2 darstellt.
Weisen zum Ausführen der Erfindung
Übersicht
Eine Vorzeichenbitkorrelation schafft eine bedeutsam verringerte Ressourcenanforderung. Drei Verfahren zum Anwenden einer Vorzeichenbitkorrelation werden hier im weiteren Verlauf berücksichtigt. Das erste besteht darin, das Vorzeichenbit an dem Eingang des ersten FIR zu nehmen. Das zweite besteht darin, das Vorzeichenbit nach dem ersten FIR und vor dem zweiten FIR zu nehmen, und die dritte Möglichkeit besteht darin, das Vorzeichenbit nach dem zweiten FIR zu nehmen. Andere Möglichkeiten machen nicht viel Unterschied bezüglich den Ressourcenanforderungen.
Der erste Lösungsweg weist die niedrigste Hardwareanforderung auf, aber ist bezüglich der Phasenverschiebung und eines Tiefenschwunds eines mobilen Kommunikationskanals unstetig. Deshalb erfordert dieser Lösungsweg eine lange Erfassungszeit, um eine zuverlässige Schlitzgrenze zu erhalten. Der zweite Lösungsweg weist eine geringfügig höhere Hardwareanforderung als der erste Lösungsweg auf. Jedoch weist dieser Lösungsweg die Fähigkeit eines Verringerns des Effekts einer Phasenverschiebung und eines Tiefenspunds durch Nehmen des Vorzeichenbits lediglich nach einem Gehen durch ein FIR mit 16 Stufen auf. Deshalb wird die Erfassungszeit bedeutsam verringert. Der dritte Lösungsweg spart im Allgemeinen keine bedeutsamen Hardwareressourcen, obgleich der dritte Lösungsweg als bester der drei arbeitet. Von den Hardwareanforderungen sowie dem Leistungsvermögen von jedem Lösungsweg bewertet, scheint der zweite Lösungsweg eine gute Ausgewogenheit dieser zwei Anforderungen aufzuweisen. In diesem Zusammenhang wird er gewählt, um für das 3GPP-W-CDMA-FDD-Betriebs-UE-System realisiert zu werden.
Die Ergebnisse nach den zweiten FIRs (I und Q) werden akkumuliert, um ein Profil von 2560 Stellen in dem Speicher zu bilden. Für irgendwelche nachfolgenden Ergebnisse, die mehr als einen Schlitz übernehmen, werden die Ergebnisse ebenso einfach akkumuliert, um das Profil zu verbessern. Dieser Vorgang spart Hardware zum Übermitteln der Ergebnisse. Nach einer ausreichenden Akkumulation liest die PLP-Software das Profil aus dem Speicher und erfasst die Spitze des Profils. Diese Spitzenstelle entspricht dem Versatz der tatsächlichen Schlitzgrenze zu der Schlitzgrenze, an der die Korrelation gestartet worden ist. Folglich kann der Empfangstakt auf die tatsächliche Schlitzgrenze eingestellt werden.
Eine Schlitzsynchronisation wird mittels eines Erfassens des primären SCH (PSC) erzielt, welcher an den ersten 256 Chips von jedem Schlitz gesendet wird. Der PSC ist für jede Zelle im System der gleiche. Der PSC wird auf den I- und Q-Kanälen mit identischen realen und imaginären Komponenten moduliert. Der PSC ist aus einer sogenannten verallgemeinerten hierarchischen Golay-Sequenz mit guten aperiodischen Autokorrelationseigenschaften aufgebaut.
Der PSC wird durch Wiederholen einer Sequenz a erzeugt, die durch eine komplementäre Golay-Sequenz moduliert ist.
Die Sequenz a ist gegeben durch:
a = <1, 1, 1, 1, 1, 1, –1, –1, 1, –1, 1, –1, 1, –1, –1, 1> und
b = <α, α, α, –α, –α, α, –α, –α, α, α, α, –α, α, –α, α, α>
Deshalb ist der PSC definiert als: Cpsc = y = (1 + j)·bdabei entspricht der am weitesten linke Chip in der Sequenz dem Chip, der zeitlich zuerst gesendet wird.
Ablauf
Zwei (2) FIR-Filter werden verwendet. Das erste FIR weist 16 Abgriffe einer Breite von 10 Bits auf, während das zweite FIR 241 (256 – 15) Abgriffe mit einer Breite von 1 Bit aufweist. Bevor eine Korrelation gestartet wird, lädt der PLP (in 2 gezeigt) die Koeffizienten auf das erste FIR, wobei die Koeffizienten dem Mustern der a-Sequenz mit einer Abbildung "1" bis "0" und "–1" bis "1" entsprechen.
Eine "0" bedeutet eine Addition und eine "1" bedeutet eine Subtraktion an dem Summationsblock. Ähnlich folgen die Koeffizienten für das zweite FIR dem Muster der b-Sequenz mit der gleichen Abbildung. Die Koeffizienten für das zweite FIR können in dem Entwurf im Voraus programmiert sein, da die Flexibilität eines Wiederverwendens dieses FIR für die sekundäre Synchronisation nicht erforderlich ist. Jedoch gelten diese Koeffizienten lediglich für die Abgriffsanzahl n × 16, wobei n = 0 bis 15 ist, wie es in 2 gezeigt ist.
Das ankommende Signal (I oder Q) wird mit 1× der Chiprate dem ersten FIR zugeführt. Das Vorzeichenbit (0 oder 1) des Ausgangssignals (Chiprate) aus dem ersten Summationsblock wird in das zweite FIR eingegeben, um ein Ergebnis aus dem zweiten Summationsblock mit der Chiprate zu erzeugen. Die Berechnung an dem zweiten FIR ist lediglich eine XOR-Funktion. Die ersten 255 Ergebnisse aus dem zweiten FIR werden zum Leeren der FIRs verworfen. Der gleiche Block einer Hardware wird unabhängig für die I- und Q-Zweige des empfangenen Signals wiederholt. Das Ausgangssignal aus dem unabhängigen I- und Q-Zweig werden dann akkumuliert und in das Profil eingegeben. Es gibt zwei bevorzugte Verfahren eines Realisierens des A-Blocks, der in 2 dargestellt ist.

1) Realisierung 1: Die Summe aus dem zweiten FIR wird addiert und mit dem Ausgangssignal aus dem anderen Zweig addiert.
2) Realisierung 2: Die Amplitude der Summe aus dem zweiten FIR wird mit dem Ausgangssignal aus dem anderen Zweig addiert.

Das Endergebniss wird an einer 16-Bit-Speicherstelle gespeichert, um ein Profil einer Länge von 2560 zu bilden. Um ein verbessertes Leistungsvermögen zu erzielen, wird das Ergebnis über n_S-Schlitze akkumuliert. Ein Zähler, welcher von 0 bis 2559 läuft, wird verwendet, um die Spur der Stelle in dem Profil zu verfolgen, an welche die Ergebnisse akkumuliert und geschrieben werden sollten. Dieser Zähler startet nach der Zeit von 255 Chips von dem Start der Korrelation, um das Leeren der FIRs zu kompensieren.
Aufgrund der Verwendung eines Vorzeichenbits für das Ausgangssignal aus dem ersten FIR ist der Maximalwert aus dem Ausgang des zweiten FIR ± 16.
Berechnung 1: Nach der Quadrierfunktion wird der Maximalwert 256 (8 Bit ohne Vorzeichen) und wird dieser Maximalwert nach der Summation zu 512 (9 Bit ohne Vorzeichen) gewandelt. Für einen 16-Bit-Speicher ist die zulässige Maximalzahl von Akkumulationen 16 – 9 = 7 Bit, was äquivalent zu 128 ist.
Berechnung 2: Nach einem Nehmen der Amplitude wird der Maximalwert 16 (4 Bit ohne Vorzeichen) und wird dieser Maximalwert nach der Summation zu 32 (5 Bit ohne Vorzeichen) gewandelt. Für einen 16-Bit-Speicher ist die zulässige Maximalanzahl von Akkumulationen 16 – 5 = 11 Bit, was äquivalent zu 2048 ist.
Deshalb kann die Maximalanzahl von Schlitzakkumulationen für die Realisierung 1 bis zu 128 und für die Realisierung 2 bis zu 2048 sein, bevor ein Überlauf auftritt. An dem Ende der Akkumulation sollte der PLP das Profil lesen, das in dem Speicher gespeichert ist, und die Spitzenstelle identifizieren. Diese Spitzenstelle entspricht der empfangenen Schlitzgrenze.
Simulationsergebnisse und Statistiken
In der Simulation werden die Parameter, die in der Tabelle 4-1 der Druckschrift 3G TS25.133 v3.2.0 "Requirement for Support of Radio Resource Management (FDD) (Release 1999)" gegeben sind, in Verbindung mit der Annahme eines Nullfrequenzfehler in dem Empfänger verwendet.
Die 3 bis 7 zeigen Simulationsergebnisse für die Realisierung 1, der quadrierten Kombination.
Da die Taktrate (z. B. 8-mal) höher als die Chiprate ist, benötigt der Algorithmus zum Finden der Spitzenstelle aus dem Profil mit 2560 Stellen weniger als einen Schlitz. Es kann angenommen werden, dass die zusätzliche Zeit, die erforderlich ist, eine andere Schlitzsynchronisation zu starten, in dem Fall, dass die derzeitige Synchronisation fehlerhaft ist (z. B. durch Überprüfen des PAR), 1 Schlitz ist. Deshalb können die Erfassungszeitstatistiken (in Tabelle 2 gezeigt) aus der Erfassungswahrscheinlichkeitstabelle aufgebaut werden, die in Tabelle 1 gezeigt ist.
Annahme:

r

= Anzahl von Versuchen (Wiederholungen)

P_d

= Erfassungswahrscheinlichkeit

P_e

= Fehlerwahrscheinlichkeit

t_a

= Erfassungszeit
Pe = 1 – Pd

Nach r Versuchen ist Pd = 1 – Pe r ta ≈ r × (nS + 1) Schlitze
Unter der Annahme eines erwünschten P_d von 95 % sollte aus 8 n_S = 15 gewählt werden.
Die 9 bis 13 zeigen Simulationsergebnisse für die Realisierung 2, der Amplitudenkombination.
Ähnlich der Realisierung 1 sind die Erfassungswahrscheinlichkeit, die Fehlerwahrscheinlichkeit und die Erfassungszeit für die Realisierung 2 in Tabelle 3 bzw. Tabelle 4 gegeben.
Unter der Annahme eines erwünschten P_d von 95 %, sollte aus 4 n_S = 15 gewählt werden.
Vorteile der vorliegenden Erfindung beinhalten:
Das Anwenden des Vorzeichenbit nach dem ersten FIR verringert eine Hardware bedeutsam an dem zweiten FIR. Daher sollten die Gesamtkosten verringert werden; Die Verwendung von lediglich 241 Abgriffen für das zweite FIR an Stelle von 256 Abgriffen hilft, die Hardwareanforderung zu verringern;
Die Verwendung des Vorzeichenbits erleichtert ein Verwenden der Akkumulation an Stelle eines Mittelns, wenn die Ergebnisse in den Speicher geschrieben werden. Dies vermeidet typischer Weise die Möglichkeit von Rundungs- oder Trunkierungsfehlern, die durch Mitteln bewirkt werden;
Eine Akkumulation wird zum Speichern der Korrelationsergebnisse an Stelle eines Mittelns verwendet. Dies spart Hardware für einen Mittelungsvorgang;
Die Hardware für das erste FIR kann für die sekundäre Synchronisation wieder verwendet werden, da der Aufbau der sekundären Synchronisation ähnlich zu der primären Synchronisation ist;
Die Realisierung 1 weist eine Erfassungswahrscheinlichkeit von 96,7 % in einem AWGN-Kanal auf (siehe Tabelle 1), wenn über 15 Schlitze akkumuliert wird. Die Realisierung 2 weist eine Erfassungswahrscheinlichkeit von 96,2 % auf, wenn unter der gleichen Kanalbedingung wie die Realisierung 1 über 15 Schlitze akkumuliert wird.
Zwei bevorzugte Verfahren einer Schlitzsynchronisation für eine Suche einer Anfangszelle sind offenbart worden. Die Realisierung 1 weist eine geringfügig höhere Hardwareanforderung, aber ein verbessertes Leistungsvermögen verglichen mit der Realisierung 2 auf.
Daher ist gemäß der vorliegenden Erfindung ein Verfahren für eine Schlitzsynchronisation für eine Suche einer Anfangszelle geschaffen worden, welches die zuvor dargelegten Vorteile erfüllt.
Obgleich das bevorzugte Ausführungsbeispiel im Detail beschrieben worden ist, versteht es sich, dass verschiedene Änderungen, Abänderungen und Abwandlungen darin von einem Fachmann durchgeführt werden können, ohne den Umfang der vorliegenden Erfindung zu verlassen, wie er hier zuvor beschrieben worden ist und hierin weiteren Verlauf beansprucht wird.

Claims

Verfahren zur Schlitzsynchronisation für eine Suche einer Anfangszelle, das zwei Filter mit endlicher Impulsantwort FIR aufweist, wobei das Verfahren die Schritte aufweist: Verwenden einer Synchronisations-Hardware der Nutzerausstattung zum Empfangen eines I- und eines Q-Signals; gleichzeitiges Berechnen der Ergebnisse aus einem ersten FIR für die I- und Q-Signale; gleichzeitiges Erzielen des Vorzeichenbits nach dem ersten FIR für die I- und Q-Signale, wobei das Vorzeichenbit des Ausgangssignals des ersten FIR als ein Eingangssignal für den Zugriff auf das zweite FIR verwendet wird; gleichzeitiges Berechnen der Ergebnisse aus dem zweiten FIR für die I- und Q-Signale; Verarbeiten des zweiten FIR für das I-Signal und des zweiten FIR für das Q-Signal unter Verwendung eines Algorithmus, um dadurch akkumulierte Ergebnisse vorzusehen; Speichern der akkumulierten Ergebnisse aus dem Algorithmus an einer Speicherstelle; aufeinanderfolgendes Verarbeiten des zweiten FIR für das I-Signal und des zweiten FIR für das Q-Signal gemäß dem Algorithmus über der gleichen Stelle in unterschiedlichen Schlitzen und Speichern der aufeinanderfolgend akkumulierten Ergebnisse in der Speicherstelle; und Lesen der aufeinanderfolgend akkumulierten Ergebnisse aus der Speicherstelle durch einen Prozessor für die physikalische Schicht und Suchen der Spitzenstelle, welche der tatsächlichen Schlitzgrenze entspricht.
Verfahren nach Anspruch 1, wobei der Algorithmus beinhaltet: Bestimmen der Quadratsumme der Komponenten des zweiten FIR für das I-Signal und Addieren von dieser zum dem Quadrat der Summe der Komponenten des zweiten FIR für das Q-Signal.
Verfahren nach Anspruch 1, wobei der Algorithmus beinhaltet: Bestimmen der Amplitude der Summe der Komponenten des zweiten FIR für das I-Signal und Addieren von dieser zu der Amplitude der Summe der Komponenten des zweiten FIR für das Q-Signal.
Verfahren nach einem der Ansprüche 1 bis 3, wobei die akkumulierten Ergebnisse in einer 16-Bit-Speicherstelle gespeichert werden, um ein Profil einer Länge von 250 zu bilden.
Verfahren nach einem der Ansprüche 1 bis 4, wobei die aufeinanderfolgend akkumulierten Ergebnisse über n Schlitze akkumuliert werden und keine Mittelung verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Spitzenstelle der empfangenen Schlitzgrenze entspricht.
Verfahren nach einem der Ansprüche 1 bis 6, wobei die erforderliche Hardware an dem zweiten FIR auf Grund eines Anwendens des Vorzeichenbits nach dem ersten FIR verringert wird.
Verfahren nach einem der Ansprüche 1 bis 7, wobei des zweite FIR 241 Abgriffe an Stelle von 256 Abgriffen verwendet.
Verfahren nach einem der Ansprüche 1 bis 8, wobei die Hardware für das erste FIR für die sekundäre Synchronistion wieder verwendet wird.