DE4433692A1

DE4433692A1 - Schaltungsanordnung zur Warteschlangensteuerung

Info

Publication number: DE4433692A1
Application number: DE19944433692
Authority: DE
Inventors: Peter Dipl Ing Klausz; Alan Dipl Ing Forbes; Juergen Dipl Ing Niedermaier
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1994-09-21
Filing date: 1994-09-21
Publication date: 1996-03-28

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Verwaltung von mindestens einer in einem Speicherelement zwi schengespeicherten aus Datenworten gebildeten Warteschlange.

Innerhalb eines Kommunikationsnetzes werden Daten beispiels weise innerhalb eines Vermittlungsknotens mit einer Vielzahl von Datenverarbeitungsprozeduren von einem Telekommunikation steilnehmer zu einem anderen Telekommunikationsteilnehmer weitergeleitet. Während abzuarbeitender Datenverarbeitungs prozeduren wird oft eine Zwischenspeicherung von Daten wegen einer höher priorisierten Datenverarbeitungsprozedur notwen dig. Nach der Zwischenspeicherung der Daten in beispielsweise einem Teilbereich eines Arbeitsspeichers einer Datenverarbei tungsanlage werden die zur Weiterleitung anstehenden Daten bevorzugt nach dem Prinzip - First In First Out - (FIFO) in den Verarbeitungsprozeß wieder eingereiht.

Neben den bekannten Realisierungen von FIFO-Speicherelementen mit Schieberegistern werden beispielsweise bei einem asyn chronen Lesen und Schreiben von Daten in einem Random Access Memory nicht Daten verschoben, sondern mittels eines Zeigers der auf die Eingabe- und Ausgabeadresse gerichtet ist, entwe der in einen Speicherbereich eingelesen oder Daten aus einem adressierten Speicherbereich ausgelesen.

Bei der Realisierung einer Speicherabarbeitung nach dem FIFO Prinzip ist nur eine Warteschlange (Queue), in einem Spei cherbereich eines Random Access Memory′s realisierbar. Bei der zuvor genannten Art einer FIFO-Speicherorganisation in einem RAM werden die Daten in aufeinander folgenden Speicher plätzen mit aufsteigender Adresse abgelegt. Der Lesezeiger ist dabei auf die erste Adresse der abgespeicherten Daten der Warteschlange und der Schreibzeiger auf die erste freie Adresse im Speicherbereich nach den abgespeicherten Daten der Warteschlange gerichtet. Ein Schreibvorgang verschiebt den Schreibzeiger entsprechend der Anzahl der in die Warte schlange eingelesenen Daten. Der Lesezeiger verweilt am Anfang der eingelesenen Daten. Beim Auslesen von Daten aus der Warteschlange erhöht sich die Adresse des Lesezeigers entsprechend der Anzahl der aus der Warteschlange ausgelese nen Daten. Die in einer aufsteigenden Reihenfolge abgespei cherten Daten wandern in dem für den dafür vorgesehenen Spei cherbereich im Random Access Memory.

Eine Vielzahl von Warteschlangen kann beispielsweise mit einem FIFO-Warteschlangen-Verwaltungsbaustein verwaltet wer den. Die Daten stehen dabei nicht mehr hintereinander in den Speicherzellen, sondern in einer beliebigen Reihenfolge in einem dafür vorgesehenen Speicherbereich des Random Access Memory abgelegt. Mit einem während des Einlesens in den Spei cherbereich des RAM′s parallel ablaufenden Addition im Zähler wird die aktuelle Anzahl der Eintragungen pro Warteschlange festgehalten.

Für das Speichern der in den Warteschlangen angeordneten Daten und der jeweils zu den Lese- sowie Schreibzeiger dazu gehörigen Adressen, werden mindestens zwei separate Speicher bereiche oder Speicherbausteine benötigt.

Das Einlesen sowie Auslesen von mehreren zu bearbeitenden Warteschlangen wird im wesentlichen, durch ein Logikelement, einen Counter, ein QEI (Queue empty indicator), einen Schreibzeiger und einen Lesezeiger aufweisenden FIFO-Verwal tungsbaustein gesteuert. Dieser FIFO-Verwaltungsbaustein weist jedoch den Nachteil auf, daß für eine Datenverwaltung einer Warteschlange eine Vielzahl von Gatterbausteinen zur Realisierung eines Zählers pro Warteschlange vorzusehen ist. Zur Integration dieser Gatter-Schaltkreise ist jeweils Platz auf einer Bauträgergruppe vorzusehen. Auf zusätzliche Lei stungsmerkmale die in Form von Schaltkreisen auf der Bauträ gergruppe noch angeordnet werden könnten, muß deshalb ver zichtet werden.

Der Erfindung liegt die Aufgabe zugrunde, eine einfache Schaltungsanordnung zur Warteschlangensteuerung anzugeben.

Die Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst.

Die Erfindung bringt die Vorteile mit sich, daß ein zur Abar beitung der Warteschlange benötigter FIFO-Warteschlangen-Ver waltungsbaustein mit einer deutlich geringeren Anzahl von Gatterbausteinen ausgebildet ist, wobei pro Warteschlange der Zähler in der FIFO-Verwaltung eingespart wurde und der FIFO- Verwaltungsbaustein auf einer geringeren Integrationsfläche angeordnet wurde.

Die Erfindung bringt den Vorteil mit sich, daß der Vergleich von Leseadresse und Schreibzeigeradresse schnell durchführbar ist und weniger Gatter benötigt.

Die Erfindung weist darüber hinaus den Vorteil auf, daß der Energieverbrauch des FIFO-Verwaltungsbausteins gegenüber den bekannten Ausprägungen eines FIFO-Verwaltungsbausteins gerin ger ist.

Weitere vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen angegeben.

Weitere Besonderheiten der Erfindung werden aus der nachfol genden näheren Erläuterung eines Ausführungsbeispiels anhand von Zeichnungen ersichtlich.

Es zeigen:

Fig. 1 eine allgemeine Speicherverwaltung nach dem FIFO- Prinzip,

Fig. 2 eine Abspeicherung von mehreren Warteschlangen in einem Speicher,

Fig. 3 eine Methode zum Einschreiben sowie Auslesen aus einer Warteschlange,

Fig. 4 eine Architektur eines FIFO-Verwaltungsbausteins,

Fig. 5 eine weitere Architektur eines FIFO-Verwaltungsbau steins sowie

Fig. 6 eine Abarbeitung einer Warteschlange mittels der neuen Architektur des FIFO-Verwaltungsbausteins.

In Fig. 1 ist ein Ausschnitt aus einem Speicherbereich der beispielsweise in einer Random Access Memory RAM angeordnet sein kann abgebildet. Dieser adressierte Speicherbereich umfaßt die Adressen 22, 23, . . . 31. Unter Benutzung eines herkömmlichen First In - First Out-Prinzips ist nur eine War teschlange je Speicherelement realisierbar. Bei dieser Reali sierung stehen die Datenwörter der Warteschlange in nachein ander folgenden Speicherplätzen. In diesem Beispiel sind die Datenwörter D1, D2, D3 und D4 in die Speicherzellen mit den Adresse 24, 25, 26 und 27 eingeschrieben (Fig. 1a). Der Lesezeiger RP zeigt auf die Speicherzelle mit der Adresse 24 und der Schreibzeiger WP auf die Speicherzelle mit der Adresse 28. Sollen nun zwei weitere Datenwörter in die Warte schlange (D5 und D6) eingeschrieben werden, so wird das Datenwort D5 in die Speicherzelle mit der Adresse 28 einge schrieben und das Datenwort D6 in die Speicherzelle mit der Adresse 29. Der Schreibzeiger WP wird um die Anzahl der ein geschriebenen Wörter erhöht (Fig. 1b). Sollen nun Daten aus den Speicherzellen gelesen werden, so wird über den Lesezei ger WP auf die Speicherzelle mit der Adresse 24 verwiesen und das Datenwort D1 ausgelesen. Nach dem Lesevorgang zeigt der Lesezeiger WP auf die Speicherzelle mit der Adresse 25 und der Schreibzeiger RP zeigt nach dem Einschreibvorgang auf die Speicherzelle mit der Adresse 30 (Siehe Fig. 1c). Nach dem Schreib- sowie Lesevorgang besteht der neue Dateninhalt der Warteschlange aus den Datenwörtern D2, D3, D4, D5 und D6. Die Datenwörter sind in aufeinander folgenden Speicherzellen zwi schengespeichert. Die Warteschlange "wandert" im Speicherbe reich des RAM′s während des Betriebs Schreiben/Lesen.

In Fig. 2 ist eine weitere Möglichkeit einer Abspeicherung angegeben, bei der zwei und mehr Warteschlangen Q1, Q2 in einen Speicherbereich RAM 1, RAM 2 abgelegt werden können. Zu Abspeichern der Daten in den Warteschlangen sind zumindest zwei gesonderte Speicherbereiche im RAM 1 oder zwei getrennte Speicherelemente RAM 1, RAM 2 notwendig. In diesem Ausführungs beispiel sind im Random Access Memory RAM 1 die Folgeadressen für die Lesezeiger RP1, RP2 sowie die Adressen der Schreib zeiger der ersten Warteschlage Q1 als auch die Adressen der zweiten Warteschlange Q2 abgespeichert. Über die Adressen besteht jeweils ein Zugriff auf die Datenwörter einer ersten bzw. zweiten Warteschlange Q1, Q2 im Random Access Memory RAM 2. Die Datenwörter der Warteschlangen Q1, Q2 stehen, wie aus Fig. 2 ersichtlich, nicht mehr hintereinander im Speicher bereich des Random Access Memory RAM 1/RAM 2, sondern in belie bigen Speicherzellen des RAM 1/RAM 2. Eine Warteschlange Q1 die nach dem FIFO-Prinzip in einen Speicher eingelesen wird, benötigt dabei einen Lesezeiger RP, einem Schreibzeiger WP, einen Zähler (Counter), der jeweils die Anzahl der belegten Speicherzellen in einer Warteschlange angibt, sowie ein Flag QEI, das - falls gesetzt - den Zählerstand Null angibt, also eine leere Warteschlange, signalisiert. Eine Warteschlange wie in Fig. 2 abgebildet, ist dabei folgendermaßen aufge baut:
Der Lesezeiger RP der ersten Warteschlange Q1 zeigt auf die erste Speicherzelle der Warteschlange (Adresse 12, RAM 1). In der Speicherzelle mit der Adresse 12 ist in RAM 2 das dazuge hörige Datenwort der ersten Warteschlange Q1 gespeichert. Der Lesezeiger RP 1 zeigt dann auf die Speicherzelle mit der Adresse 19, aus dieser wird die weitere Adresse der nächsten Speicherzelle mit der Adresse 15 ausgelesen. In der Speicher zelle mit der Adresse 15 ist keine andere Adresse einer Spei cherzelle vermerkt. In diesem Falle ist das gleichzeitig die letzte Adresse des Lesezeigers und gleichzeitig die Speicher zelle mit der der Schreibzeiger bei einem nachfolgenden Schreibbefehl auf eine weiteren Speicherplatz verweist. Die Daten/Datenwörter der ersten Warteschlange Q1 sind parallel zu RAM 1 in einem Segment eines zweiten Speichers (RAM 2) abge speichert. Die Datenwörter sind in den Speicherzellen mit den Adressen 12 (Datenwort 1, Queue 1), Adresse 19 (Datenwort 2, Queue 1) und Adresse 15 (Datenwort 3, Queue 1), Adresse 14 (Datenwort 1, Queue 2), Adresse 18 (Datenwort 2, Queue 2), Adresse 17 (Datenwort 3, Queue 2). RAM 1 wirkt also als Zeiger für die eingeschriebenen Datenwörter. Der Zähler steht vor dem Auslesen der Datenwörter auf 3. Dies bedeutet, daß drei Einträge in der Warteschlange Q1 getätigt wurden. Bei Warte schlange Q2 steht die Zahl 3 im Counter und bedeutet eben falls drei Eintragungen von Datenwörtern. Das MT-Flag-QEI ist gelöscht (QEI = 0). Aus der Fig. 2 ist weiter zu ersehen, daß mehrere Warteschlangen nebeneinander existieren können. Die einzelnen Elemente der Warteschlange können völlig gemischt in dem Speicherbereich angeordnet sein. Eine leere Warteschlange wird durch den Zählerstand Count = 0 und ein gesetztes Flag QEI = 1 gekennzeichnet. Lese- und Schreibzei ger sind dann undefiniert. Durch eine leere Warteschlange wird kein Speicherplatz in RAM 2 belegt.

In Fig. 3 ist eine Methode für das Einschreiben sowie Ausle sen in einer Warteschlange in dem Speicher RAM 2 dargestellt. Beim Einschreiben eines neuen Datenwortes in eine Warte schlange Q1 muß zunächst eine freie Speicherzelle gesucht werden (die freien Speicherzellen, im Ausführungsbeispiel 13, 15, 17 und 18 sind dazu in einem extra Speicher vermerkt). Im Beispielsfall sei dies die Adresse 18. In die Speicherzelle mit der Adresse 14 wird durch den Schreibzählers WP die neue Speicherzelle mit der Adresse 18 vermerkt. Gleichzeitig zeigt der Schreibzähler auf Speicherzelle 18. Der Zählerstand des Counters wird danach um eins erhöht, das MT-Flag gleichzeitig aktualisiert. Der Anfang sowie das Ende der Warteschlange nach dem Schreibvorgang kann aus Fig. 3b entnommen werden.

Beim Auslesen eines Datenwortes aus der Warteschlange wird über den Lesezeiger RP auf die Speicherzelle mit der Adresse 12 zugegriffen. Der Lesezeiger RP zeigt nun auf die nächste Speicherzelle mit der Adresse 14. Die Speicherzelle mit der Adresse 12 wird für die Warteschlange nicht mehr gebraucht und freigegeben. Dies wird im Speicher für freie Adressen vermerkt. Der Zählerstand wird nach dem Auslesen um eins erniedrigt, das MT-Flag aktualisiert der Zustand nach dem Lesevorgang kann der Fig. 3c entnommen werden.

Fig. 4 zeigt einen herkömmlichen FIFO-Verwaltungsbaustein, bei dem eine Initialisierung, ein Schreib- sowie Lesezugriff durchgeführt werden. Das in dem FIFO-Verwaltungsbaustein integrierte Logikmodul führt dabei folgende Operationen aus:
Initialisierung:

- Count =
- QEI = gesetzt;

Schreibzugriff:
Fall 1: MT-Flag ist gesetzt:

- Holen einer neuen freien Adresse (FA);
- Datum/Datenwort (WP): = FA;
- RP = FA;
- WP = FA;
- Count = Count + 1;
- QEI = gesetzt,

Fall 2: MT-Flag ist nicht gesetzt:

- Holen einer neuen freien Adresse (FA);
- Datum/Datenwort (WP) = FA;
- RP nicht verändert;
- WP = FA;
- Count = Count + 1;
- QEI nicht gesetzt

Lesezugriff (nur möglich falls QEI gelöscht):
Freigabe der Adresse, auf die RP steht;

- RP = Datum/Datenwort (RP) (das Datum, auf das der Schreibzeiger zeigt, gibt das nächste Element an
- Schreibzeiger nicht verändert;
- Count = Count - 1;
- QEI ist gesetzt, falls Count = 0, sonst nicht gesetzt;

Fig. 5 zeigt die erfindungsgemäße Ausgestaltung eines FIFO- Verwaltungsbausteins sowie die zugehörigen Speicherelemente. Diese in Fig. 5 schematisch dargestellte Ausbildung eines FIFO-Verwaltungsbausteins besteht im wesentlichen aus den in dem Baustein angeordneten Einheiten wie Lesezeiger RP, Schreibzeiger WP, Komparator sowie einer Einheit zur Signali sierung eines Flags. Durch das Logikmodul werden dabei fol gende Funktionen ausgeführt:
Initialisierung:

QEI = gesetzt;

Schreibzugriff:
Fall 1: MT-Flag ist gesetzt:

- Holen einer neuen freien Adresse (FA);
- Datum (WP): = FA;
- RP: = FA;
- WP: = FA;
- QEI: = nicht gesetzt,

Fall 2: MT-Flag ist nicht gesetzt:

- Holen einer neuen freien Adresse (FA);
- Datum Rightpointer: FA;
- RP nicht verändert;
- WP: = FA;
- QEI: = nicht gesetzt,

Lesezugriff nur möglich falls QEI gelöscht;

- Freigabe der Adresse auf die RP steht;
- RP: = Datum (RP) (das Datum, auf das RP zeigt, gibt das nächste Element an);
- WP nicht verändert;
- QEI: = gesetzt, falls RP = WP, sonst nicht gesetzt;

Fig. 6 zeigt eine Warteschlange gebildet aus den in den Speicherzellen 15 und 17 abgelegten Daten. Der Lesezeiger RP zeigt auf die Speicherzelle mit der Adresse 17, der Schreib zeiger WP auf die Speicherzelle mit der Adresse 15 (Fig. 6a). Soll aus der Warteschlange ein Datenwort ausgelesen wer den, so wird in der Speicherzelle mit der Adresse 17 das nächste Datenwort durch den Lesezeiger RP auf die nächste Speicherzelle mit der Adresse 15 verwiesen. Der Lesezeiger RP ist dann auf die gleiche Speicherzellenadresse 15 gerichtet wie der Schreibzeiger WP. Nach Auslesen des letzten Datenwor tes aus der Speicherzelle 15 aus dem RAM 2 (siehe Fig. 5) ist die Warteschlange leer und ein diesen Warteschlangenzustand anzeigendes MT-Flag wird durch das Modul QEI gesetzt. Das MT- Flag wird gesetzt, wenn bei einem Lesezugriff die Adresse der Speicherzelle auf die des Schreibzeigers WP zeigt.

Ein besonderer Vorteil der neuen Architektur des FIFO-Verwal tungsbausteins besteht darin, daß durch die Einsparung eines Zählers etwa 130 Gatter eingespart werden. Dieser Einspar effekt macht sich besonders dann deutlich bemerkbar, je mehr Warteschlangen in einem Speicherelement untergebracht werden sollen. In einem Speicherbaustein, in dem beispielsweise 16 Warteschlangen angeordnet werden sollen, ist eine Gesamter sparnis von 1600 Gattern möglich. Bei einem größeren FIFO- Verwaltungsbaustein mit einer Gesamtverwaltungskapazität von 32 Warteschlangen bedeutet dies eine Einsparung von 3200 Gatter.

Claims

1. Schaltungsanordnung zum Auslesen sowie Speichern von Daten in mindestens einer in einer ersten Speichereinheit (RAM 2) abgelegten Warteschlange (Qn) mit einer Warteschlangenverwal tungseinheit (FIFO) sowie weiterer Speichereinheiten (FS, RAM 1) zur Zwischenspeicherung freier Adressen für Datenworte (DN) sowie der jeweiligen Zeigeradressen (WP, RP) der Warte schlange (Qn), dadurch gekennzeichnet, daß Mittel in der Warteschlangenverwaltungseinheit (FIFO) vorgesehen sind, mit denen die Adresse eines Schreibzeigers (WP) sowie die Adresse eines Lesezeigers (RP) einer Warte schlange (Qn) vergleichbar ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Mittel zum Adressenvergleich zwischen Schreibzeiger (WP) und Lesezeiger (RP) ein Komparator (K) ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei Adressengleichheit eine Signalisierung an eine wei tere in der Warteschlangenverwaltungseinheit (FIFO) angeordne ten Signalisierungseinheit (QEI) erfolgt.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Warteschlangenverwaltungseinheit (FIFO) in einer Technologie auf einen Baustein integrierbar ist.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß Mittel vorgesehen sind, die bei Vorhandensein einer lee ren Warteschlange (Q) ein Flag setzen.