DE4219987B4

DE4219987B4 - Method for decoding serial data telegrams

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Publication number: DE4219987B4
Application number: DE19924219987
Authority: DE
Inventors: Friedrich-Wilhelm Dipl.-Ing. Gödecke; Georg Dipl.-Ing. Sandhaus
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1992-06-19
Filing date: 1992-06-19
Publication date: 2006-04-06
Anticipated expiration: 2012-06-20
Also published as: DE4219987A1

Abstract

Verfahren zum Dekodieren von seriellen Datentelegrammen, wobei jedem Datentelegramm eine erste Pause vorangeht, das Datentelegramm eine Präambel, eine zweite Pause und einen Datenteil umfaßt, wobei die erste Pause länger als die zweite Pause ist, und die Pausen gleiche logische Werte aufweisen, gekennzeichnet durch folgende Schritte:
1.1 Der übertragene Datenstrom wird dahingehend geprüft, ob eine erste Pause (P1) vorliegt und ob diese für eine erste Zeit (t1) ansteht.
1.2 Wurde die erste Pause (P1) richtig ausgewertet, so wird der Datenstrom während einer zweiten vorgegebenen Zeit (t2), die der normalen Empfangsdauer für eine vollständige Präambel (PR) eines Datentelegramms (DS) entspricht, auf das Vorliegen der positiven Teile (pos) der Präambel-Bits geprüft, die positiven Teile gezählt und deren Breiten (t4/2) bestimmt.
1.3 Wurden die positiven Teile (pos) der Präambel-Bits bezüglich Anzahl und Breite als richtig erkannt, so wird das Datentelegramm (D) während einer vierten Zeit (t3), die der normalen Empfangszeit...A method of decoding serial data telegrams, each data telegram preceded by a first pause, the data telegram comprising a preamble, a second pause and a data part, the first pause being longer than the second pause, and the pauses having the same logical values, characterized by the following Steps:
1.1 The transmitted data stream is checked to see if there is a first pause (P1) and if it is pending for a first time (t1).
1.2 If the first pause (P1) has been correctly evaluated, the data stream is checked for the presence of the positive parts (pos. 2) during a second predetermined time (t2), which corresponds to the normal reception duration for a complete preamble (PR) of a data telegram (DS) ) of the preamble bits, the positive parts are counted and their widths (t4 / 2) determined.
1.3 If the positive parts (pos) of the preamble bits have been recognized as correct in terms of number and width, the data telegram (D) will be sent during a fourth time (t3), which is the normal reception time ...

Description

Die Erfindung geht von einem Verfahren nach dem Oberbegriff des Anspruchs 1 aus.The Invention is based on a method according to the preamble of the claim 1 off.

Es ist ein Verfahren bekannt (ANT Nachrichtentechnische Berichte, 1989, Heft 6, Seiten 29 bis 34), das jedoch eine Übertragung von Synchronisationskriterien von der Quelle zur Senke voraussetzt.It a method is known (ANT Telecommunications Reports, 1989, Issue 6, pages 29 to 34), but the transmission of synchronization criteria from source to sink.

Aus der US 4,656,475 ist ein Kommunikationsprotokoll mit einer Zwischenblocklücke, einer Präambel, einer zweiten Zwischenblocklücke und einem Datenblock bekannt.From the US 4,656,475 For example, a communication protocol is known having an inter-frame gap, a preamble, a second inter-frame gap, and a data block.

Die US 4,730,307 offenbart ein Kommunikationsprotokoll mit einer Präambel und einem Datenteil.The US 4,730,307 discloses a communication protocol with a preamble and a data part.

Der Erfindung liegt die Aufgabe zugrunde, das bekannte Verfahren derart weiterzubilden, daß auf eine Synchronisationsübertragung zwischen Datentelegramm-Quelle und Datentelegramm-Senke verzichtet werden kann und daß die Aufnahme und Dekodierung von Datentelegrammen beliebigen Inhalts möglich ist.Of the Invention is based on the object, the known method such educate that on a synchronization transmission waived between data telegram source and data telegram sink can be and that the Recording and decoding of data telegrams of any content possible is.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Mit dem Verfahren ist nicht nur der Vorteil verbunden, daß die zu übertragenden Datentelegramme kein Synchronisierwort enthalten müssen, sondern auch der weitere Vorteil, daß senderseitig keine präzise Frequenzeinhaltung erforderlich ist, da empfangsseitig die Bit-Breite und damit die Übertragungsfrequenz automatisch ermittelt werden. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Besonders vorteilhaft ist es, wenn die Datentelegramme mehrfach ausgesendet und mehrfach ausgewertet werden. Dann erhält man eine höhere Übertragungssicherheit und außerdem die Möglichkeit, die jeweilige Übertragungsqualität zu bewerten.These The object is achieved by a method having the features of the claim 1 solved. The method not only has the advantage that the to be transmitted Data telegrams do not need to contain a synchronizing word, but also the further advantage that senderseitig no precise Frequency compliance is required because the receiving side, the bit width and thus the transmission frequency be determined automatically. Advantageous developments of the invention emerge from the dependent claims. It is particularly advantageous if the data telegrams are multiple times sent out and evaluated several times. Then you get one higher transmission security and also the possibility, to evaluate the respective transmission quality.

Ausführungsbeispiele der Erfindung sind in der Zeichnung an Hand mehrerer Figuren dargestellt und werden im folgenden näher erläutert.embodiments The invention are illustrated in the drawing with reference to several figures and will be closer in the following explained.

Es zeigenIt demonstrate

1 ein Schema eines Datentelegramms mit vorangehender Pause, 1 a scheme of a data telegram with a previous pause,

2 ein Blockschaltbild einer Dekodierschaltung für ein Datentelegramm nach 1, 2 a block diagram of a decoding circuit for a data telegram after 1 .

3 bis 5 ein Flußdiagramm zur Auswertung eines Datentelegramms, 3 to 5 a flowchart for the evaluation of a data telegram,

6 eine schematische Darstellung der Zeitkreisfunktionen, 6 a schematic representation of the time-domain functions,

7 ein Schema einer Folge von Datentelegrammen gleichen Inhalts und 7 a schema of a sequence of data telegrams of the same content and

8 ein Flußdiagramm für die Auswertung mehrfach übertragener Datentelegramme. 8th a flowchart for the evaluation of multiple transmitted data telegrams.

In 1 bezeichnet D ein Datentelegramm, dem eine erste Pause P1 vorangeht. Das Datentelegramm D beginnt mit einer zum Beispiel 12 bit umfassenden Präambel PR, an die sich eine zweite Pause P2 anschließt, die kürzer als die erste Pause P1 ist. Auf die zweite Pause P2 folgt ein Datenteil DT mit zum Beispiel 16 bit. Bei einer Übertragung des Datentelegramms mit einer bestimmten Übertragungsrate von zum Beispiel 256 Baud ergeben sich bestimmte Zeiten t1, t2, t3 und t5 für die erste Pause P1, die Präambel PR, die zweite Pause P2 und den Datenteil DT.In 1 D denotes a data telegram preceded by a first pause P1. The data telegram D begins with a preamble PR comprising, for example, 12 bits, followed by a second pause P2, which is shorter than the first pause P1. The second break P2 is followed by a data part DT with, for example, 16 bits. When the data telegram is transmitted at a specific transmission rate of, for example, 256 baud, certain times t1, t2, t3 and t5 result for the first pause P1, the preamble PR, the second pause P2 and the data part DT.

Das Auswerten eines übertragenen Datentelegramms D übernimmt eine Dekodierschaltung DS gemäß dem stark vereinfachten Blockschaltbild in 2. Ein Eingang E der Dekodierschaltung DS ist mit einem Empfangsteil ET für die Datentelegramme verbunden. An den Eingang E schließen sich ein erster Zweig mit einer ersten Torschaltung T1 und ein zweiter Zweig mit einer Torschaltung T2 an, die mit entsprechenden Eingängen einer Komparator- und Steuerlogik KS verbunden ist. Mit der Komparator- und Steuerlogik KS stehen über je eine erste Verbindung L1 ("STELLEN") und über je eine zweite Verbindung L2 ("ABLAUF") fünf Zeitkreise ZK1 ... ZK5 mit verschiedenen Ablaufzeiten t1 ... t5 in Verbindung. An die Komparator- und Steuerlogik KS sind weiterhin eine Reaktionsschaltung RS und eine Reaktions-Fehlerschaltung RF und gegebenenfalls ein Datenspeicher SP angeschlossen.The evaluation of a transmitted data telegram D is performed by a decoding circuit DS in accordance with the greatly simplified block diagram in FIG 2 , An input E of the decoding circuit DS is connected to a receiving part ET for the data telegrams. At the input E, a first branch with a first gate T1 and a second branch with a gate T2 connect, which is connected to corresponding inputs of a comparator and control logic KS. With the comparator and control logic KS, five time circuits ZK1... ZK5 are connected to different expiration times t1... T5 via a respective first connection L1 ("SET") and via a respective second connection L2 ("EXIT"). To the comparator and control logic KS a reaction circuit RS and a reaction error circuit RF and optionally a data memory SP are also connected.

Die Wirkungsweise der Dekodierschaltung DS nach 2 wird an Hand des Flußdiagramms nach den 3 bis 5 erläutert. Ausgehend von einer Grundstellung prüft die Dekodierschaltung DS über die erste Torschaltung T1, ob in dem empfangenen und am Eingang E liegenden Datenstrom der Wert logisch 0 vorliegt, der ein erstes Kriterium für das Vorhandensein der ersten Pause P1 vor einem Datentelegramm D (vgl. 1) ist. Liegt kein Wert logisch 0 vor, dann wird das Prüfen wiederholt, bis schließlich der Wert logisch 0 erkannt wird. Ein dann von der Komparator- und Steuerlogik KS an die Verbindung L1 des ersten Zeitkreises ZK1 abgegebenes Signal stellt diesen Zeitkreis auf die Zeit t1 von zum Beispiel 50 ms ein; diese Zeit entspricht dem zweiten Kriterium, nämlich der Mindestzeit für die erste Pause P1. Liegt der logische Wert 0 nicht für die Zeit t1 = 50 ms an, so wird der erste Zeitkreis ZK1 auf die Zeit 0 zurückgestellt. Bleibt dagegen der logische Wert 0 für die genannte Zeit t1 erhalten, dann gibt der erste Zeitkreis über seine zweite Verbindung L2 einen Impuls an die Komparator- und Steuerlogik KS ab, die daraufhin den zweiten Zeitkreis ZK2 auf die Zeit t2 von zum Beispiel 60 ms einstellt, das ist die Zeit, die normalerweise für den Empfang der Präambel PR (1) benötigt wird. Der Impuls des ersten Zeitkreises ZK1 bewirkt gleichzeitig, daß ein zu der Komparator- und Steuerlogik KS gehörender Präambel-Bit-Zähler PZ auf Null gesetzt wird. Jetzt erwartet die Komparator- und Steuerlogik KS ein Signal von der zweiten Torschaltung T2, das diese abgibt, wenn sie einen logischen Wert 1 im Datenstrom erkennt. Ist dies nicht der Fall, so-wartet die Komparator- und Steuerlogik KS solange, bis sie von der zweiten Torschaltung T2 den Impuls empfängt. Dieser Impuls bestätigt, daß der positive Teil pos des ersten Bits der Präambel PR empfangen wird. Mit diesem Impuls wird ein Bit-Breitenzähler BZ zur Bit-Breitenbestimmung gestartet; das ist ein freilaufender Zähler, der beispielsweise mit 10 kHz arbeitet.The operation of the decoder DS after 2 is based on the flowchart after the 3 to 5 explained. Starting from a basic position, the decoding circuit DS checks via the first gate circuit T1 whether the value lying in the received data stream lying at the input E has the value 0, which has a first criterion for the presence of the first pause P1 in front of a data telegram D (cf. 1 ). If no value is logical 0, the checking is repeated until finally the value logical 0 is detected. A signal then output by the comparator and control logic KS to the connection L1 of the first time circuit ZK1 sets this time circuit to the time t1 of, for example, 50 ms; this time corresponds to the second Criterion, namely the minimum time for the first break P1. If the logic value 0 is not present for the time t1 = 50 ms, the first time circuit ZK1 is reset to the time 0. If, on the other hand, the logical value 0 is maintained for the said time t1, then the first time circuit outputs via its second connection L2 a pulse to the comparator and control logic KS, which then sets the second time circuit ZK2 to the time t2 of, for example, 60 ms , that is the time normally required for receiving the preamble PR ( 1 ) is needed. At the same time, the pulse of the first time circuit ZK1 causes a preamble bit counter PZ belonging to the comparator and control logic KS to be set to zero. Now, the comparator and control logic KS expects a signal from the second gate T2, which outputs it when it detects a logical value 1 in the data stream. If this is not the case, then the comparator and control logic KS waits until it receives the pulse from the second gate circuit T2. This pulse confirms that the positive part pos of the first bit of the preamble PR is received. With this pulse, a bit width counter BZ for bit width determination is started; this is a free-running counter that works for example at 10 kHz.

Gleichzeitig wird der Präambel-Bit-Zähler PZ um einen Schritt weitergeschaltet. Außerdem wird geprüft, ob der Präambel-Bit-Zähler PZ bereits alle 12 Präambel-Bits gezählt hat. Da dies zu diesem Zeitpunkt noch nicht der Fall sein kann, wird zunächst geprüft, ob am Ausgang der ersten Torschaltung T1 der Wert logisch 0 vorhanden ist. Wenn dies zutrifft, liegt der Beginn des negativen Teils neg (1) des ersten Präambel-Bits vor. Gleichzeitig wird das vorliegende Zählergebnis des Bit-Breitenzählers BZ durch 1000 dividiert. Das Ergebnis entspricht dann der Dauer eines halben Präambel-Bits, das heißt der Zeit t4/2 des positiven Teils des ersten Präambel-Bits in Millisekunden. Der vierte Zeitkreis ZK4 ist auf die vierte Zeit t4 von zum Beispiel 15 ms eingestellt. Die Zeit t4/2 wird in der Komparator- und Steuerlogik KS mit der durch den Bit-Breitenzähler BZ gemessenen Zeit für den positiven Teil pos des ersten Präambel-Bits verglichen. Nur wenn der Vergleich positiv ausfällt, werden die folgenden Präambel-Bits in analoger Weise ausgewertet. Stellt der Präambel-Bit-Zähler PZ schließlich fest, daß alle 12 bit der Präambel PR vollständig empfangen worden sind, dann fragt die Komparator- und Steuerlogik KS den Ausgang der ersten Torschaltung T1 ab, ob in dem weiteren Datenstrom ein Wert logisch 0 erscheint. Ist dies der Fall, dann wird der dritte Zeitkreis ZK3 auf eine Zeit t3 von zum Beispiel 12 ms eingestellt, die der Zeit für die zweite Pause P2 entspricht. Weist der Datenstrom bei Ablauf der zweiten Pause P2, das heißt nach 12 ms, immer noch den logischen Wert 0 auf, dann liefert der dritte Zeitkreis ZK3 bzw. die Komparator- und Steuerlogik KS einen Impuls an den fünften Zeitkreis ZK5 und stellt diesen auf eine fünfte Zeit t5 von zum Beispiel 75 ms ein. Diese Zeit entspricht der Zeit für den normalen Empfang von 16 bit des Datentelegrammteils DT. Gleichzeitig wird ein Daten-Bit-Zähler DZ der Komparator- und Steuerlogik KS auf Null gesetzt. Anschließend findet eine Prüfung statt, ob ein Datenbit mit dem Wert logisch 1 bzw. dem positiven Teil des ersten Datenbits empfangen wird. Ist dies der Fall, dann wird die weitere Abfrage für zweimal die Zeit t4/2 gestoppt und erst auf der Mitte der ersten Hälfte des folgenden Datenbits abgefragt, ob ein Bit-Teil mit dem Wert logisch 1 vorliegt.At the same time, the preamble bit counter PZ is incremented by one step. In addition, it is checked whether the preamble bit counter PZ has already counted every 12 preamble bits. Since this can not yet be the case at this time, it is first checked whether the value logic 0 is present at the output of the first gate T1. If this is true, the beginning of the negative part is neg ( 1 ) of the first preamble bit. At the same time, the present count result of the bit width counter BZ is divided by 1000. The result then corresponds to the duration of half a preamble bit, that is, the time t4 / 2 of the positive part of the first preamble bit in milliseconds. The fourth timing circuit ZK4 is set to the fourth time t4 of, for example, 15 ms. Time t4 / 2 is compared in the comparator and control logic KS with the time measured by the bit width counter BZ for the positive part pos of the first preamble bit. Only if the comparison is positive, the following preamble bits are evaluated in an analogous manner. Finally, if the preamble bit counter PZ determines that all 12 bits of the preamble PR have been completely received, then the comparator and control logic KS will query the output of the first gate T1 if a value of logic 0 appears in the further data stream. If this is the case, then the third time circle ZK3 is set to a time t3 of, for example, 12 ms, which corresponds to the time for the second break P2. If the data stream at the end of the second break P2, that is, after 12 ms, still the logical value 0, then the third time ZK3 or the comparator and control logic KS delivers a pulse to the fifth time ZK5 and sets this to a fifth time t5 of, for example, 75 ms. This time corresponds to the time for the normal receipt of 16 bits of the data telegram DT. At the same time, a data bit counter DZ of the comparator and control logic KS is set to zero. Subsequently, a check is made as to whether a data bit having the value logical 1 or the positive part of the first data bit is received. If this is the case, then the further query for twice the time t4 / 2 is stopped and queried only in the middle of the first half of the following data bits, if a bit part with the value of logical 1 is present.

Ist der anstehende logische Zustand positiv, so hat das empfangene Bit aufgrund der Biphase-Kodierung den Wert logisch 0, sonst den Wert logisch 1. Im weiteren Verlauf wird in zwei getrennten Schleifen jeweils das Bit-Ende abgewartet und danach die Abfrage um die Zeit t4 gestoppt. Danach wird der Daten-Bit-Zähler DZ um 1 erhöht.is the pending logical state is positive, so has the received bit due to the biphase coding the value logical 0, otherwise the value logical 1. In the further course is in two separate loops each the bit end is waited and then the query stopped by the time t4. Thereafter, the data bit counter DZ increased by 1.

Ist der Daten-Bit-Zähler ungleich 15, wird zurückgesprungen und der Ablauf um die Zeit t4/2 gestoppt, um den Zugriff auf der Mitte der ersten Bithälfte des Folge-Bits zu haben. Hat der Daten-Bit-Zähler DZ den Wert 15 erreicht, wird mittels einer Reaktionsschaltung RS, die beispielsweise eine optische Anzeige bewirkt, die Komparator- und Steuerlogik KS in die Grundstellung zurückgeführt.is the data bit counter not equal to 15, will jump back and the expiration stopped at time t4 / 2 to access the Middle of the first half of the bith of the next bit. If the data bit counter DZ has reached 15, is by means of a reaction circuit RS, for example, a optical display causes the comparator and control logic KS in the Basic position returned.

In 6 ist gezeigt, daß jeweils nach der eingestellten Zeit, zum Beispiel t2 oder t5, von den zugehörigen Zeitkreisen ZK2 bzw. ZK5 ein Impuls abgegeben wird, wenn die erwartete Präambel PR bzw. der erwartete Datenteil DT nicht korrekt empfangen werden. Der genannte Impuls bewirkt dann jeweils ein Zurückstellen der Dekodierschaltung DS in die Grundstellung; vgl. 3.In 6 It is shown that in each case after the set time, for example t2 or t5, a pulse is emitted by the associated time circuits ZK2 or ZK5, if the expected preamble PR or the expected data part DT are not received correctly. The said pulse then causes in each case a reset of the decoding circuit DS in the basic position; see. 3 ,

Eine Erhöhung der Übertragungssicherheit wird erreicht, wenn senderseitig ein und dasselbe Datentelegramm D mehrfach ausgesendet wird (vgl. 7) und wenn empfangsseitig eine Mehrfach-Telegramm-Auswertung stattfindet, vorzugsweise entsprechend dem Flußdiagramm nach 8.An increase in the transmission reliability is achieved if one and the same data telegram D is transmitted several times on the transmitter side (cf. 7 ) and if a multiple telegram evaluation takes place at the receiving end, preferably according to the flowchart according to FIG 8th ,

Nach 7 findet eine durch einen Zählertakt gesteuerte Aussendung einer Folge von Datentelegrammen D1, D2 und D3 während einer Sendezeit TS von zum Beispiel 0,6 s statt. Zwischen je zwei benachbarten Datentelegrammen, zum Beispiel D1 und D2, ist eine Pause P1 vorgesehen. Ausgehend von einer Grundstellung wird ein zusätzlich in der Komparator- und Steuerlogik KS (2) vorgesehener Telegramm-Zähler TZ auf Null gesetzt. Der weitere Ablauf geschieht dann entsprechend dem Flußdiagramm nach den 3 bis 5. Das vollständig empfangene und ausgewertete Datentelegramm D1 wird in einem in der Komparator- und Steuerlogik KS vorgesehenen Datenspeicher SP abgelegt und der Telegramm-Zähler TZ um einen Zählschritt weitergeschaltet.To 7 a transmission of a sequence of data telegrams D1, D2 and D3 controlled by a meter clock takes place during a transmission time TS of, for example, 0.6 s. Between every two adjacent data telegrams, for example D1 and D2, a pause P1 is provided. Starting from a basic position, an additional in the comparator and control logic KS ( 2 ) provided telegram counter TZ set to zero. The further process then takes place according to the flowchart according to the 3 to 5 , The completely received and evaluated data telegram D1 is stored in a provided in the comparator and control logic KS data memory SP and the Telegram counter TZ advanced by one counting step.

Sofern zum Beispiel drei gleiche Datentelegramme D1, D2 und D3 empfangen worden sind und der Telegramm-Zähler TZ den dritten Zählschritt ausgeführt hat, werden die drei in dem Datenspeicher SP gespeicherten Datentelegramme miteinander verglichen. Sind alle Datentelegramme untereinander gleich, so erfolgt eine entsprechende Reaktion mittels der Reaktionsschaltung RS, die beispielsweise eine optische Anzeige bewirkt und die Komparator- und Steuerlogik KS in die Grundstellung zurückführt. Sind dagegen die empfangenen Datentelegramme D1, D2 und D3 nicht identisch, dann erfolgt eine Fehlerreaktion durch die Fehler-Reaktionsschaltung RF. Die Fehlerreaktion kann zum Beispiel ebenfalls durch eine optische Anzeige kenntlich gemacht werden.Provided For example, receive three identical data telegrams D1, D2 and D3 have been and the telegram counter TZ the third counting step accomplished has, are the three data telegrams stored in the data memory SP compared to each other. Are all data telegrams equal to one another, so there is a corresponding reaction by means of the reaction circuit RS, for example, causes a visual display and the comparator and Control logic KS returns to the basic position. Are on the other hand, the received Data telegrams D1, D2 and D3 are not identical, then a Error reaction by the fault reaction circuit RF. The error reaction For example, it may also be indicated by a visual indication be made.

Die Zahl der identisch empfangenen Datentelegramme D1, D2 und D3 ist gleichzeitig ein Maß für die Qualität bzw. Sicherheit der Übertragung.The Number of identically received data telegrams D1, D2 and D3 is at the same time a measure of quality or safety the transmission.

Claims

Method for decoding serial data telegrams, wherein each data telegram precedes a first pause, the data telegram a preamble, a second pause and a data part, wherein the first pause is longer than the second break is, and the pauses have the same logical values, characterized by the following steps: 1.1 The transferred Data stream is checked to determine whether there is a first pause (P1) and whether it is pending for a first time (t1). 1.2 If the first pause (P1) has been evaluated correctly, the data stream will become while a second predetermined time (t2) equal to the normal receive time for a full preamble (PR) of a data telegram (DS) corresponds to the presence of the positive Parts (pos) of the preamble bits checked, counted the positive parts and their widths (t4 / 2) determined. 1.3 Were the positive Parts (pos) of the preamble bits in terms of Number and width recognized as correct, then the data telegram (D) during a fourth time (t3), which is the normal reception time for the second Pause (P2) corresponds to the presence of identical logical values checked. 1.4 Was the presence of the second pause (P2) during the fourth time (t3) approved, so will be during a fifth Time (t5), the normal reception time for the data part (DT) of the data telegram (D) corresponds, tested, How many data bits are the value logical 1 and how many data bits are the logical value 0, and determines the sum of the data bits. 1.5 Are all Data bits of the data part (DT) within the fifth time (t5) evaluated has become a reaction (RS), otherwise an error reaction (RF) generated and the decoding process returned to a basic position.

Method according to claim 1, characterized in that that the Width of the positive part (pos) of the preamble bits by pulse counting during the positive part is determined, with the repetition frequency of the pulses a multiple of the repetition frequency of the transmitted preamble bits is.

Method according to claim 1 or 2, characterized that the Reaction (RS) or error reaction (RF) visually and / or acoustically are displayed.

Method according to claim 1 or 2, characterized that the Evaluation of the preamble (PR) and / or the data part (DT) after a negative result at least is repeated once.

Method according to one of claims 1 to 4, characterized that the Data telegrams (D1, D2 ...) sent out several times and evaluated several times become.