DE2920809A1 - PCM time multiplex data transmission system - uses synchronisation system with shift register and equaliser with AND=gates and OR=gate - Google Patents

PCM time multiplex data transmission system - uses synchronisation system with shift register and equaliser with AND=gates and OR=gate

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DE2920809A1 DE19792920809 DE2920809A DE2920809A1 DE 2920809 A1 DE2920809 A1 DE 2920809A1 DE 19792920809 DE19792920809 DE 19792920809 DE 2920809 A DE2920809 A DE 2920809A DE 2920809 A1 DE2920809 A1 DE 2920809A1
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Abstract

The synchronising system between transmitting and receiving positions in a P.C.M. time multiplex data transmission system uses a signal block consisting of a two-bit synchronising word, a six-bit signal word and two signal words consisting of eight bits. The first bit of the two-bit word has more than two transmission periods for its binary value. The second bit alters after a number of transmission periods. A receiving shift register equalises the number of bits inside a block. An equalisier, after one or more transmission stages equalises the content of a selected bit stage with a bit memory and relates ti to further bit stage, and passes the output to an AND-gate system followed by an OR gate.

Description

Verfahren und Schaltungsanordnung zur SynchronisierungMethod and circuit arrangement for synchronization

bei der Ubertragung von digitalen Nachrichtensignalen.in the transmission of digital communication signals.

Die Erfindung be-trifft ein Verfahren zur Synchronisierung bei der Übertragung von digitalen Nachrichtensignalen zwischen Sienalsendern und Signalempfängern, insbesondere zwischen einer digitalen Vermittlungsstelle und digitalen Teilnehmer stellen eines PCM- Ze i tmultipl exf ernmeldenetzes in Form von wenigstens ein Nachrichtensignalwort sowie vorangestellte, der Synchronisierung und gegebenenfalls der Signalisierung dienende Bits umfassenden Nachrichtensignalblöcken.The invention relates to a method for synchronization in the Transmission of digital message signals between sienna transmitters and signal receivers, in particular between a digital exchange and digital subscriber provide a PCM time multiplier exf ernmeldenetzes in the form of at least one message signal word as well as preceding, the synchronization and, if applicable, the signaling message signal blocks comprising serving bits.

Wenn, wie im vorliegenden Fall, lediglich am Anfang der Nachrichtensignalblöcke ein Synchronwort übertragen wird und darüber hinaus dieses nur eine geringe Anzahl von Bits, beispielsweise 2, aufweist, dann besteht in grösserem Umfang die Gefahr, daß die Bitkombinationen des Synchronwortes durch Kombinationen der Nachrichtensignale vorgetäuscht werden Aus diesem Grund ist vorgeschlagen worden (DE-Patentanmeldung P 28 35 605.0), aus den Nachrichtensignalblöcken ein deren zeitliche Lage und Dauer angebendes Empfangssteuersignal abzuleiten und eine Bitkombination, die mit derjenigen eines richtigen Synchronwortes übereinstimmt, nur dann als Synchronwort zu werten, wenn der Empfang derselben mit dem erwähnten Empfangssteuersignal koinzidiert. Ein solches Empfangssteuersignal läßt sich allerdings nur unter der Voraussetzung erzeugen, daß beide Zustände der Bits der digitalen Nachrichtensignale durch Signalgrößen dargestellt werden, die von dem während der Ubertragungspausen herrschenden Signalzustand unterscheidbar sind.If, as in the present case, only at the beginning of the message signal blocks a sync word is transmitted and, moreover, this only a small number of bits, for example 2, then there is a greater risk of that the bit combinations of the synchronous word by combinations of the message signals be faked For this reason it has been proposed (DE patent application P 28 35 605.0), a time position and duration from the message signal blocks to derive the receiving control signal and a bit combination that corresponds to that of a correct synchronous word matches, only to be evaluated as synchronous word, when the reception thereof coincides with the aforementioned reception control signal. A However, such a receive control signal can only be generated under the condition that that both states of the bits of the digital message signals by signal quantities are represented by the signal state prevailing during the transmission pauses are distinguishable.

Aufgabe der vorliegenden Erfindung ist es daher, durch Vortäuschung von Syrchronworten bedingte Fehlsynchronisierungen auch dann zu vermeiden, wenn solche Voraussetzungen nicht gegeben sind.The object of the present invention is therefore to use pretense to avoid incorrect synchronization caused by syrchronic words even if such prerequisites are not met.

Diese Aufgabe wird bei einem Verfahren der eingangs erwähnten Art erfindungsgemäß dadurch gelöst, daß empfangsseitig außer einer tfberwachung auf das Auftreten der der Synchronisierung dienenden Bitkombinationen zur Sicherung gegen Fehl synchronisierung aufgrund der Vortäuschung dieser Bitkombinationen durch andere Bits der Nachrichtensignalblöcke in bestimmten Abständen auf solche Bitkombinationen folgende Bits, die im Falle einer unverfälschten Bitkombination in einer bekannten Regelmäßigkeit auftreten müssen, auf das Einhalten dieser Regelmäßigkeit überwacht werden, und daß, sofern eine solche Regelmäßigkeit nicht festgestellt wird, ein Fehlersignal erzeugt wird, das, gegebenenfalls erst nach wiederholtem auftreten, eine Neusynchronisierung veranlaßt.This task is carried out in a method of the type mentioned at the beginning solved according to the invention in that, in addition to monitoring, on the receiving side the occurrence of the bit combinations used for synchronization for backup purposes against incorrect synchronization due to the pretense of these bit combinations other bits of the message signal blocks at certain intervals to such bit combinations following bits, in the case of an undistorted bit combination in a known Regularity must occur, monitored for compliance with this regularity and that, unless such regularity is found, a Error signal is generated which, if necessary only after repeated occurrence, initiates a resynchronization.

Bei dem eingangs erwähnten Verfahren sind Bits, die mit einer gewissen Regelmäßigkeit auftreten, immer vorhanden.In the method mentioned at the beginning, bits with a certain Occur regularity, always present.

Es kann sich hierbei beispielsweise um Bits eines Signalisierwortes drehen, die dem Synchronisierwort nachfolgend vor den eigentlichen Nachrichtensignalen in den Nachrichtensignalblöcken übertragen werden, und die beispielsweise eine Angabe über die Natur der nachfolgenden Nachrichtensignale liefern, also darüber, ob es sich hierbei um Daten oder um Fernsprechinformationen handelt. Solche Bits werden sich also nur sehr selten, auf keinen Fall aber in jeder zweiten übertragungsperiode ändern.It can be bits of a signaling word, for example turn that following the synchronization word before the actual message signals are transmitted in the message signal blocks, and the, for example, an indication about the nature of the subsequent message signals, i.e. about whether it this is data or telephone information. Such bits will be so only very rarely, but never in every second transmission period change.

Bei den erwähnten Bits kann es sich aber auch beispielsweise um Parity-Bits handeln, mit deren Hilfe die erwähnten Signalisierworte oder der Inhalt der eigentlichen Nachrichtensignalworte überprüft wird, und die nach einer vorgegebenen Anzahl von Ubertragungsperioden ihren Binärzustand ändern müssen.The bits mentioned can also be parity bits, for example act, with the help of which the mentioned signaling words or the content of the actual Message signal words is checked, and after a predetermined number of Transmission periods must change their binary state.

Gemäß weiterer Ausgestaltung der Erfindung wird eine Schaltungsanordnung angegeben, mit deren Hilfe das erfindungsgemäße Verfahren für den Fall durchgeführt werden kann, daß, wie erwähnt, innerhalb der Nachrichtensignalblöcke im Anschluß an das Synchronwort ein Signalisierwort übertragen wird, dessen erstes Bit mehr als zwei Ubertragungsperioden seinen Binärwert beibehält, also beispielsweise der Angabe über die Natur der nachfolgenden Nachrichtensignalinformationen liefert, und dessen letztes Bit seinen Binärwert spätestens nach m Übertragungsperioden ändert. Diese Schaltungsanordnung ist dadurch gekennzeichnet, daß sie ein Empfangsschieberegister aufweist, dessen Stufenzahl der Anzahl der Bits innerhalb eines Nachrichtensignalblockes gleicht, daß an den Ausgang derjenigen Stufen des Schieberegisters, in der sich bei voll eingeschobenem Nachrichtensignalblock das erste Bit des Signalisierwortes befindet, ein Bitspeicher angeschlossen ist, der dieses Bit übernimmt, daß sie ferner einen Vergleicher auSweist, der je nach angenommener Regelmäßigkeit um eine oder mehrere Übertragungsperioden später den Inhalt der erwähnten Schieberegisterstufe mit dem Inhalt des Bitspeichers vergleicht und im Falle einer Nichtübereinstimmung ein Fehlersignal abgibt, daß sie ferner ein Überwachungsschieberegister mit m Stufen aufweist, dessen Serieneingang an diejenige Stufe des Empfangsschieberegisters angeschlossen ist, in der bei voll eingeschobenem Nachrichtensignalblock das letzte Bit des Signalisierwortes steht, daß die Stufenausgänge der einen Art des Überwachungsschieberegisters an jeweils einem der Eingänge eines ersten UND-Gliedes und die Stufenausgänge der anderen an jeweils einem Eingang eines zweiten UND-Gliedes angeschlossen sind, und daß sie ein ODER-Glied aufweist, das die Ausgangssignale des Vergleichers und der beiden UND-Glieder zu einem Fehlersignal verknüpft.According to a further embodiment of the invention, a circuit arrangement indicated, with the help of which the method according to the invention carried out for the case it can be said that, as mentioned, within the message signal blocks in the connection a signaling word is transmitted to the synchronizing word, the first bit of which is more retains its binary value as two transmission periods, so for example the Provides information about the nature of the subsequent message signal information, and the last bit of which changes its binary value after m transmission periods at the latest. This circuit arrangement is characterized in that it is a receive shift register has, the number of stages of the number of bits within a message signal block equals that at the output of those stages of the shift register in which when the message signal block is fully inserted, the first bit of the signaling word is, a bit memory is connected, which takes over this bit, that it also a Shows a comparator that increases by one or more, depending on the assumed regularity Transmission periods later the content of the mentioned shift register stage with the The content of the bit memory compares and, in the event of a disagreement, an error signal outputs that it also has a watchdog shift register with m stages, its The serial input is connected to that stage of the receive shift register, the last bit of the signaling word when the message signal block is fully inserted indicates that the stage outputs of one type of the watchdog shift register are pending one of the inputs of a first AND element and the step outputs of the other are each connected to one input of a second AND gate, and that they an OR gate having the output signals of the comparator and the two AND gates linked to form an error signal.

Nachstehend wird die Erfindung anhand von zwei figuren naher erläutert.The invention is explained in more detail below with reference to two figures.

Figur 1 zeigt den beispielsweisen Aufbau eines erwähnten Nachrichtensignalblockes.Figure 1 shows the exemplary structure of a mentioned message signal block.

Figur 2 zeigt die erwähnte Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens.Figure 2 shows the circuit arrangement mentioned for performing the method according to the invention.

Der in Figur 1 dargestellte Nachrichtensignalblock besteht aus einem zwei Bit umfassenden Synchronwort Sy, einem aus sechs Bits bestehenden Signalisierwort Si sowie aus zwei jeweils acht Bit umfassenden Nachrichtensignalworten N.The message signal block shown in Figure 1 consists of one two-bit synchronization word Sy, a signaling word consisting of six bits Si and two eight-bit message signal words N.

Das erste Bit A des Signalisierwortes soll anzeigen, ob es sich bei den nachfolgenden Nachrichtensignalworten um Datensignale oder um die digitale Darstellung von Sprachsignalen handelt. Dieses Bit ändert sich also während der Übertragung nur in sehr großen Abständen.The first bit A of the signaling word is intended to indicate whether the following message signal words about data signals or about the digital representation is about speech signals. So this bit changes during transmission only at very large intervals.

Das letzte Bit B des Signalisierwortes ist ein Bit, von dem bekannt ist, daß es seinen Binärzustand nur über eine Anzahl m von Übertragungsperioden beibehalten darf, esist beispielsweise das Parity-Bit zur Überprüfung des Signalisierteils Si.The last bit B of the signaling word is a bit known about is that it has its binary state only over a number m of transmission periods may be retained, it is for example the parity bit for checking the signaling part Si.

Die Schaltungsanordnung gemäß Figur 2 weist ein Empfangsschieberegister E auf, dessen Stufenanzahl der Anzahl der Bits im Nachrichtensignalblock gemäß Figur 1 gleicht, hier also 24 beträgt.The circuit arrangement according to FIG. 2 has a receive shift register E, whose number of stages corresponds to the number of bits in the message signal block according to FIG 1 equals, i.e. 24 here.

Die von dem auf der linken Seite zu denkenden Serieneingang aus gesehen drittletzte Stufe A des Empfangsschieberegisters, in der bei voll eingeschobenem Nachrichtensignalblock das erste Bit des Signalisierwortes Si steht, ist an einen Bitspeicher S angeschlossen, der den Inhalt der Stufe A dann übernimmt, wenn durch eine hier nicht dargestellte Synchronisierschaltung das Auftreten einer Synchronisierbitkombination festgestellt worden ist.The one seen from the serial input to be thought on the left third to last stage A of the receive shift register, in which when fully inserted Message signal block the first bit of the signaling word Si is to a Bit memory S connected, which then takes over the content of level A when through a synchronization circuit, not shown here, the occurrence of a synchronization bit combination has been established.

Ferner ist ein Vergleicher V vorgesehen, der den Inhalt des Bitspeichers 5 mit den um eine Übertragungsperiode später in der Schieberegisterstufe A stehenden Bit vergleicht und der im Falle einer Nichtübereinstimmung ein Fehlersignal F abgibt.Furthermore, a comparator V is provided, which the content of the bit memory 5 with those in shift register stage A one transmission period later Bit compares and which outputs an error signal F in the event of a mismatch.

Die Schaltungsanordnung gemäß Figur 2 weist ferner ein Überwachungsschieberegister mit m+1 Schieberegisterstufen in Form von bistabilen Kippstufen auf. Der Eingang der ersten Stufe dieses Schieberegisters, der den Serieneingang des Schieberegisters darstellt, ist mit dem Ausgang der Stufe B des Empfangsschieberegisters E verbunden, in dem bei voll eingeschobenem Nachrichtensignalblock das letzte Bit des Signalisierwortes Si steht.The circuit arrangement according to FIG. 2 also has a monitoring shift register with m + 1 shift register stages in the form of bistable flip-flops. The entrance the first stage of this shift register, which is the serial input of the shift register is connected to the output of stage B of the receive shift register E, in the fully inserted message signal block the last bit of the signaling word Si stands.

Die Ausgänge der einen Kippstufenhälften des Überwachungsschieberegisters sind an jeweils einen der Eingänge eines UND-Gliedes Go angeschlossen, entsprechendes gilt für den Anschluß der Ausgänge der anderen Kippstufenhälften an jeweils einen Eingang eines zweiten UND-Gliedes G1.The outputs of one of the flip-flop halves of the monitoring shift register are each connected to one of the inputs of an AND element Go, the same applies to the connection of the outputs of the other flip-flop halves to one each Input of a second AND element G1.

Die Ausgänge der beiden UND-Glieder Go und G1 sowie der Ausgang F des Vergleichers sind mit jeweils einem anderen der Eingänge eines ODER-Gliedes G verbunden, das als Ausgangssignal das Gesamt-Fehlersignal liefert.The outputs of the two AND gates Go and G1 and output F of the comparator are each with a different one of the inputs of an OR gate G connected, which provides the overall error signal as an output signal.

Wenn nun von den in das Empfangsschieberegister E eingeschobenen Nachrichtensignalen die in den beiden letzten Schieberegisterstufen stehenden eine Bitkombination darstellen, die dem Synchronwort entspricht, dann wird der Inhalt der benachbarten drittletzten Schieberegisterstufe A in den Bitspeicher S übernomnen. Einen Pulsrahmen später wird der nunmehr in der Schieberegisterstufe A stehende Bitwert mit dem im Speicher S gespeicherten durch den Vergleicher V verglichen. Sofern keine Ubereinstimmung vorliegt, ist dies ein Zeichen dafür, daß die vorher als Synchronwort angenommene Bitkombination kein echtes Synchronwort sondern nur vorgetäuscht war, weswegen das in diesem Falle vom Vergleicher abgegebene Signal als Fehlersignal gewertet wird, das über das ODER-Glied G an die hier nicht dargestellte eigentliche Synchronisiereinrichtung weitergegeben wird. Sofern diese Schaltunganordnung sich nicht mehr im Suchzustand befindet, wird die einmalige Abgabe eines derartigen Fehlersignals allerdings noch nicht sofort zu einer Neu synchronisierung führen, es werden vielmehr weitere Übertragungsperioden abgewartet, bis nach einem neuen Synchronwort gesucht wird.If now of the inserted into the receiving shift register E message signals those in the last two shift register stages represent a bit combination, which corresponds to the sync word, then the content of the neighboring third to last Shift register stage A is transferred to the bit memory S. One pulse frame later the bit value now in the shift register stage A corresponds to that in the memory S stored by the comparator V compared. Unless there is a match is present, this is a sign that the previously accepted as synchronous word Bit combination was not a real synchro word but only faked, which is why the in this case the signal emitted by the comparator is evaluated as an error signal, via the OR gate G to the actual synchronization device, not shown here is passed on. Unless this circuit arrangement is no longer in the search state is, the one-time output of such an error signal is still do not immediately lead to a resynchronization, rather there will be further transmission periods waited until a new synchro word is searched for.

Unter den erwähnten Voraussetzungen, also der Feststellung einer dem Synchronwort entsprechenden Bitkombinati- on in den beiden letzten Empfangsspeicherzellen wird auch der Binärwert des in der Schieberegisterstufe B befindlichen Bits an die erste Stufe des Uberwachungsschieberegisters gegeben. Dieser Vorgang wiederholt sich in jeder nachfolgenden Übertragungsperiode, so daß, sofern über m+1 Übertragungsperioden hinweg die Empfangsschieberegisterstufe B immer wieder ein Bit desselben Binärwertes enthält, sämtliche der m+1 Uberwachungsschieberegisterstufen denselben Kippzustand einnehmen. Je nach dem, ob es sich um den Binärwert 0 oder um den Binärwert 1 gehandelt hat, ist dann bei einem der UND-Glieder Go oder G1 die Verknüpfungsbedingung erfüllt, so daß von einem dieser UND-Glieder ein Fehlersignal Fo oder F1 abgegeben wird, das wie das erwahnte Fehler signal F über das ODER-Glied G an die eigentliche Synchronisiereinrichtung gelangt und dort zu den vorstehend erläuterten Konsequenzen führt.Under the conditions mentioned, i.e. the determination of a dem Bit combination corresponding to the synchronizing word on in the last two Receiving memory cells is also the binary value of the in the shift register stage B. given bits to the first stage of the monitoring shift register. This The process is repeated in each subsequent transmission period, so that if the receiving shift register stage B repeatedly over m + 1 transmission periods contains a bit of the same binary value, all of the m + 1 monitoring shift register stages assume the same tilted state. Depending on whether it is the binary value 0 or has dealt with the binary value 1, then one of the AND elements is Go or G1 the link condition is met, so that an error signal from one of these AND gates Fo or F1 is issued, the like the error signal F mentioned above via the OR gate G reaches the actual synchronization device and there to the above explained consequences.

Auf diese Art und Weise ist gewährleistet, daß nur solche Bitkombinationen als Bynchronwort gewertet werden, die an den entsprechenden Stellen des Nachrichtensignalblokkes von Bits begleitet sind, deren Auftreten der erwarteten Gesetzmäßigkeit entspricht.This ensures that only such bit combinations are evaluated as a synchronous word, which at the corresponding points of the message signal block are accompanied by bits, the occurrence of which corresponds to the expected regularity.

Durch das Signal Fo, das außerdem dem ODER-Glied G zugefuhrt wird, soll angedeutet werden, daß auch noch auf das Einhalten anderer Regelmäßigkeiten geprüft werden kann, beispielsweise auf eine bestimmte statistische Verteilung der in den Nachrichtensignalblöcken auftretenden Binärwerte. Für eine derartige Ermittlung müßte die Schaltungsanordnung gemäß Figur 2 natürlich entsprechend erweitert werden.Through the signal Fo, which is also fed to the OR gate G, it should be indicated that there is also a need to observe other regularities can be checked, for example, on a certain statistical distribution of the binary values occurring in the message signal blocks. For such an investigation the circuit arrangement according to FIG. 2 would of course have to be expanded accordingly.

3 Patentansprüche 2 Figuren Leerseite3 claims 2 figures Blank page

Claims (3)

PatentansDrüche Verfahren zur Synchronisierung bei der Übertragung von digitalen Nachrichtensignalen zwischen Signal sendern und Signalempfängern, insbesondere zwischen einer digitalen Vermittlungsstelle und digitalen Teilnehmerstellen eines PCM-Zeitmultiplexfernmeldenetzes in Form von wenigstens ein Nachrichtensignalwort, sowie vorangestellte, der Synchronisierung und gegebenenfalls der Signalisierung dienende Bits umfassenden Nachrichtensignalblöcken, d a d u r c h g e k e n n z e i c h n e t , daß empfangsseitig außer einer Überwachung auf das Auftreten der der Synchronisierung dienenden Bitkombinationen zur Sicherung gegen Fehl synchronisierung aufgrund der Vortäuschung dieser Bitkombinationen durch andere Bits der Nachrichtensignalblöcke in bestimmten Abständen auf solche Bitkombinationen folgende Bits, die im Falle einer unverfälschten Bitkombination in einer bekannten Regelmäßigkeit auftreten müssen, auf das Einhalten dieser Regelmässigkeit überwacht werden und daß, sofern eine solche Regelmäßigkeit nicht festgestellt wird, ein Fehlersignal erzeugt wird, das, gegebenenfalls erst nach wiederholtem Auftreten, eine Neusynchronisierung veranlaßt.Patent claims Method for synchronization during transmission of digital communication signals between signal transmitters and signal receivers, in particular between a digital exchange and digital subscriber stations a PCM time division multiplex telecommunications network in the form of at least one message signal word, as well as preceding, the synchronization and, if applicable, the signaling message signal blocks comprising serving bits, d u r c h e k e n n z E i c h n e t that on the receiving side, apart from monitoring for the occurrence of the Bit combinations used for synchronization to protect against incorrect synchronization due to the pretense of these bit combinations by other bits of the message signal blocks bits following such bit combinations at certain intervals, which in the case of an unadulterated bit combination occur with a known regularity must be monitored for compliance with this regularity and that, if such regularity is not determined, an error signal is generated, which, if necessary only after repeated occurrence, causes a resynchronization. 2. Verfahren nach Anspruch 1, d a du r c h gekenn z e i c h n e t , daß als Regelmäßigkeit bestimmter Bits die Beibehaltung eines bestimmten Binärwertes über eine bestimmte Anzahl von Ubertragungsperioden hinweg und/oder der Wechsel eines bestimmten Binärwertes wenigstens nach einer vorgegebenen Anzahl von Ubertragungsperioden und/ oder das Einhalten eines vorgegebenen Verhältnisses im Auftreten der beiden Binärwerte überwacht wird.2. The method according to claim 1, d a du r c h marked z e i c h n e t that the regularity of certain bits is the retention of a certain binary value over a certain number of transmission periods and / or the change of a specific binary value at least after a predetermined number of transmission periods and / or maintaining a predetermined relationship in the occurrence of the two Binary values is monitored. 3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, bei dem innerhalb der Nachrich- tensignalblöcke im Anschluß an ein den Blockbeginn darstellendes Synchronwort (Sy) ein Signalisierwort (Si) übertragen wird, dessen erstes Bit (A) mehr als zwei über tragungsperioden seinen Binärwert beibehält und dessen letztes Bit (B) seinen Binärwert spätestens nach m Übertragungsperioden ändert, d a d u r c h g e k e n n -z e i c h n e t , daß sie ein Empfangsschieberegister (E) aufweist, dessen Stufenzahl der Anzahl der Bits innerhalb eines Nachrichtensignalblockes gleicht, daß an den Ausgang derjenigen Stufen des Schieberegisters in der sich bei voll eingeschobenem Nachrichtensignalblock das erste Bit (A) des Signalisierwortes (Si) befindet, ein Bitspeicher (S) angeschlossen ist, der dieses Bit übernimmt, das sie ferner einen Vergleicher (V) aufweist, der je nach angenommener Regelmäßigkeit um eine oder mehrere Übertragungsperioden später den Inhalt der erwähnten Schieberegisterstufe (A) mit dem Inhalt des Bitspeichers vergleicht und im Falle einer Nichtübereinstimmung ein Fehlersignal abgibt, daß sie ferner ein Uberwachungsschieberegister mit m+1 Stufen (FF1 bis FFm+1) aufweist, dessen Serieneingang an diejenige Stufe (B) des Empfangsschieberegisters angeschlossen ist, in der bei voll eingeschobenem Nachrichtensignalblock das letzte Bit (B) des Signalisierwortes (Si) steht, daß die Stufenausgänge der einen Art des Überwachungsschieberegisters an jeweils einen der Eingänge eines ersten UND-Gliedes (Go) und die Stufenausgänge der anderen Art an jeweils einen Eingang eines zweiten UND-Gliedes G1 angeschlossen sind, und daß sie ein ODER-Glied (G) aufweist, das die Ausgangssignale des Vergleichers (V) und der beiden UND-Glieder (Go, G1) zu einem Gesamtfehlersignal verknüpft.3. Circuit arrangement for performing the method according to claim 1 or 2, where within the message signal blocks in the connection to a sync word (Sy) representing the beginning of the block a signaling word (Si) is transmitted whose first bit (A) is more than two transmission periods Retains binary value and its last bit (B) after its binary value at the latest m transmission periods changes, d u r c h e k e n n -z e i c h n e t that it has a receive shift register (E), the number of stages of which corresponds to the number of bits within a message signal block equals that at the output of those Levels of the shift register in which are located when the message signal block is fully inserted the first bit (A) of the signaling word (Si) is connected to a bit memory (S) that takes over this bit, which it also has a comparator (V) that one or more transmission periods later, depending on the assumed regularity the content of the mentioned shift register stage (A) with the content of the bit memory compares and in the event of a mismatch outputs an error signal that it also has a monitoring shift register with m + 1 stages (FF1 to FFm + 1), whose serial input is connected to that stage (B) of the receive shift register is, in which the last bit (B) of the when the message signal block is fully inserted Signaling word (Si) indicates that the stage outputs of one type of the monitoring shift register to one of the inputs of a first AND element (Go) and the step outputs of the other type each connected to an input of a second AND element G1 are, and that it has an OR gate (G) which the output signals of the comparator (V) and the two AND elements (Go, G1) linked to form a total error signal.
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