DE4219987A1

DE4219987A1 - Serial data stream decoding pref. for personal alarm systems - involves checks on durations and logic values of pauses before and after reception of preamble binary sequence.

Info

Publication number: DE4219987A1
Application number: DE19924219987
Authority: DE
Inventors: Friedrich-Wilhelm Dip Goedecke; Georg Dipl Ing Sandhaus
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1992-06-19
Filing date: 1992-06-19
Publication date: 1993-12-23
Anticipated expiration: 2012-06-20
Also published as: DE4219987B4

Abstract

The method involves checking a received data stream for presence of a pause of specific duration, after which a specified length of e.g. 12 binary 1's corresp. to a complete preamble is monitored and its bit duration determined. A second pause precedes the data stream proper comprising 16 bits, whose sum is evaluated. The timing circuits (ZK1-ZK5) and comparison logic (KS) determine whether a reaction circuit (RS) or an error reaction circuit (RF) with an optical indication is to be activated. USE/ADVANTAGE - Data messages of any content can be recorded and decoded without any reception of synchronisation word from their source. Needs no precise frequency regulation.

Description

Die Erfindung geht von einem Verfahren nach dem Oberbegriff des Anspruchs 1 aus.The invention relates to a method according to the preamble of Claim 1 from.

Es ist ein Verfahren bekannt (ANT Nachrichtentechnische Berichte, 1989, Heft 6, Seiten 29 bis 34), das jedoch eine Übertragung von Synchronisationskriterien von der Quelle zur Senke voraussetzt.A method is known (ANT communications reports, 1989, volume 6, pages 29 to 34), but this is a transfer from Requires synchronization criteria from the source to the sink.

Der Erfindung liegt die Aufgabe zugrunde, das bekannte Verfahren derart weiterzubilden, daß auf eine Synchronisationsübertragung zwischen Datentelegramm-Quelle und Datentelegramm-Senke verzichtet werden kann und daß die Aufnahme und Dekodierung von Datentele grammen beliebigen Inhalts möglich ist.The invention has for its object the known method to further develop such that a synchronization transmission between the data telegram source and the data telegram sink can be and that the recording and decoding of data tele any content is possible.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des An spruchs 1 gelöst. Mit dem Verfahren ist nicht nur der Vorteil ver bunden, daß die zu übertragenden Datentelegramme kein Synchroni sierwort enthalten müssen, sondern auch der weitere Vorteil, daß senderseitig keine präzise Frequenzeinhaltung erforderlich ist, da empfangsseitig die Bit-Breite und damit die Übertragungsfrequenz automatisch ermittelt werden. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Besonders vorteil haft ist es, wenn die Datentelegramme mehrfach ausgesendet und mehr fach ausgewertet werden. Dann erhält man eine höhere Übertragungs sicherheit und außerdem die Möglichkeit, die jeweilige Übertragungs qualität zu bewerten.This task is accomplished by a process with the characteristics of the An spell 1 solved. The method is not only an advantage bound that the data telegrams to be transmitted are not synchronized sierwort must contain, but also the further advantage that No precise frequency compliance is required on the transmitter side because the bit width and thus the transmission frequency at the receiving end can be determined automatically. Advantageous further developments of Invention result from the subclaims. Particularly advantageous It is important if the data telegrams are sent out several times and more subject to be evaluated. Then you get a higher transmission security and also the possibility of the respective transmission evaluate quality.

Ausführungsbeispiele der Erfindung sind in der Zeichnung an Hand mehrerer Figuren dargestellt und werden im folgenden näher erläutert. Embodiments of the invention are in the drawing on hand several figures are shown and are explained in more detail below.

Es zeigenShow it

Fig. 1 ein Schema eines Datentelegramms mit vorangehender Pause, Fig. 1 is a diagram of a data telegram with preceding pause,

Fig. 2 ein Blockschaltbild einer Dekodierschaltung für ein Datentelegramm nach Fig. 1, Fig. 2 is a block diagram of a decoding circuit for a data telegram according to Fig. 1,

Fig. 3 bis 5 ein Flußdiagramm zur Auswertung eines Datentelegramms, FIGS. 3 to 5 is a flowchart for evaluating a data telegram,

Fig. 6 eine schematische Darstellung der Zeitkreisfunktionen, Fig. 6 is a schematic diagram of the timing circuit functions,

Fig. 7 ein Schema einer Folge von Datentelegrammen gleichen Inhalts und Fig. 7 is a diagram of a sequence of data messages with the same content and

Fig. 8 ein Flußdiagramm für die Auswertung mehrfach übertragener Datentelegramme. Fig. 8 is a flowchart for the evaluation of multiple transmitted data telegrams.

In Fig. 1 bezeichnet D ein Datentelegramm, dem eine erste Pause P1 vorangeht. Das Datentelegramm D beginnt mit einer zum Beispiel 12 bit umfassenden Präambel PR, an die sich eine zweite Pause P2 anschließt, die kürzer als die erste Pause P1 ist. Auf die zweite Pause P2 folgt ein Datenteil DT mit zum Beispiel 16 bit. Bei einer Übertragung des Datentelegramms mit einer bestimmten Übertragungsrate von zum Beispiel 256 Baud ergeben sich bestimmte Zeiten t1, t2, t3 und t5 für die erste Pause P1, die Präambel PR, die zweite Pause P2 und den Datenteil DT.In Fig. 1, D denotes a data telegram which is preceded by a first pause P1. The data telegram D begins with, for example, a 12-bit preamble PR, which is followed by a second pause P2, which is shorter than the first pause P1. The second pause P2 is followed by a data part DT with, for example, 16 bits. When the data telegram is transmitted at a specific transmission rate of 256 baud, for example, specific times t1, t2, t3 and t5 result for the first pause P1, the preamble PR, the second pause P2 and the data part DT.

Das Auswerten eines übertragenen Datentelegramms D übernimmt eine Dekodierschaltung DS gemäß dem stark vereinfachten Blockschaltbild in Fig. 2. Ein Eingang E der Dekodierschaltung DS ist mit einem Empfangs teil ET für die Datentelegramme verbunden. An den Eingang E schließen sich ein erster Zweig mit einer ersten Torschaltung T1 und ein zweiter Zweig mit einer Torschaltung T2 an, die mit entsprechenden Eingängen einer Komparator- und Steuerlogik KS verbunden ist. Mit der Komparator- und Steuerlogik KS stehen über je eine erste Verbindung L1 ("STELLEN") und über je eine zweite Verbindung L2 ("ABLAUF") fünf Zeitkreise ZK1 . . . ZK5 mit verschiedenen Ablaufzeiten t1 . . . t5 in Verbindung. An die Komparator- und Steuerlogik KS sind weiterhin eine Reaktionsschaltung RS und eine Reaktions-Fehlerschaltung RF und gegebenenfalls ein Daten speicher SP angeschlossen.The evaluation of a transmitted data telegram D is carried out by a decoding circuit DS according to the greatly simplified block diagram in FIG. 2. An input E of the decoding circuit DS is connected to a receiving part ET for the data telegrams. The input E is followed by a first branch with a first gate circuit T1 and a second branch with a gate circuit T2, which is connected to corresponding inputs of a comparator and control logic KS. With the comparator and control logic KS there are five time circuits ZK1 via a first connection L1 (“SET”) and via a second connection L2 (“SEQUENCE”). . . ZK5 with different expiry times t1. . . t5 connected. A reaction circuit RS and a reaction error circuit RF and optionally a data memory SP are also connected to the comparator and control logic KS.

Die Wirkungsweise der Dekodierschaltung DS nach Fig. 2 wird an Hand des Flußdiagramms nach den Fig. 3 bis 5 erläutert. Ausgehend von einer Grund stellung prüft die Dekodierschaltung DS über die erste Torschaltung T1, ob in dem empfangenen und am Eingang E liegenden Datenstrom der Wert logisch 0 vorliegt, der ein erstes Kriterium für das Vorhandensein der ersten Pause P1 vor einem Datentelegramm D (vgl. Fig. 1) ist. Liegt kein Wert logisch 0 vor, dann wird das Prüfen wiederholt, bis schließlich der Wert logisch 0 erkannt wird. Ein dann von der Komparator- und Steuerlogik KS an die Verbindung L1 des ersten Zeitkreises ZK1 abgegebenes Signal stellt diesen Zeitkreis auf die Zeit t1 von zum Beispiel 50 ms ein; diese Zeit entspricht dem zweiten Kriterium, nämlich der Mindestzeit für die erste Pause P1. Liegt der logische Wert 0 nicht für die Zeit t1 = 50 ms an, so wird der erste Zeitkreis ZK1 auf die Zeit 0 zurückgestellt. Bleibt dagegen der logische Wert 0 für die genannte Zeit t1 erhalten, dann gibt der erste Zeitkreis über seine zweite Verbindung L2 einen Impuls an die Komparator- und Steuerlogik KS ab, die daraufhin den zweiten Zeitkreis ZK2 auf die Zeit t2 von zum Beispiel 60 ms einstellt, das ist die Zeit, die normalerweise für den Empfang der Präambel PR (Fig. 1) benötigt wird. Der Impuls des ersten Zeitkreises ZK1 bewirkt gleichzeitig, daß ein zu der Komparator- und Steuerlogik KS gehörender Präambel-Bit-Zähler PZ auf Null gesetzt wird. Jetzt erwartet die Komparator- und Steuerlogik KS ein Signal von der zweiten Torschaltung T2, das diese abgibt, wenn sie einen logi schen Wert 1 im Datenstrom erkennt. Ist dies nicht der Fall, so wartet die Komparator- und Steuerlogik KS solange, bis sie von der zweiten Torschal tung T2 den Impuls empfängt. Dieser Impuls bestätigt, daß der positive Teil pos des ersten Bits der Präambel PR empfangen wird. Mit diesem Impuls wird ein Bit-Breitenzähler BZ zur Bit-Breitenbestimmung gestartet; das ist ein frei laufender Zähler, der beispielsweise mit 10 kHz arbeitet. The mode of operation of the decoding circuit DS according to FIG. 2 is explained on the basis of the flow diagram according to FIGS . 3 to 5. Starting from a basic position, the decoder DS checked via the first gate T1, whether located in the received and the input E data stream of the value present logic 0, the first criterion for the presence of the first interval P1 in front of a data message D (see Fig. . 1) is. If there is no logical 0 value, the test is repeated until the logical 0 value is finally recognized. A signal then output by the comparator and control logic KS to the connection L1 of the first time circuit ZK1 sets this time circuit to the time t1 of, for example, 50 ms; this time corresponds to the second criterion, namely the minimum time for the first break P1. If the logical value 0 is not present for the time t1 = 50 ms, the first time circuit ZK1 is reset to the time 0. If, on the other hand, the logical value 0 remains for the stated time t1, then the first time circuit sends a pulse to the comparator and control logic KS via its second connection L2, which then sets the second time circuit ZK2 to the time t2 of, for example, 60 ms , this is the time normally required for the reception of the preamble PR ( Fig. 1). The pulse of the first time circuit ZK1 simultaneously causes a preamble bit counter PZ belonging to the comparator and control logic KS to be set to zero. Now the comparator and control logic KS expects a signal from the second gate circuit T2, which emits it when it detects a logical value 1 in the data stream. If this is not the case, the comparator and control logic KS waits until it receives the pulse from the second gate circuit T2. This pulse confirms that the positive part pos of the first bit of the preamble PR is received. A bit-width counter BZ for bit-width determination is started with this pulse; this is a free-running counter that works with 10 kHz, for example.

Gleichzeitig wird der Präambel-Bit-Zähler PZ um einen Schritt weiter geschaltet. Außerdem wird geprüft, ob der Präambel-Bit-Zähler PZ be reits alle 12 Präambel-Bits gezählt hat. Da dies zu diesem Zeitpunkt noch nicht der Fall sein kann, wird zunächst geprüft, ob am Ausgang der ersten Torschaltung T1 der Wert logisch 0 vorhanden ist. Wenn dies zutrifft, liegt der Beginn des negativen Teils neg (Fig. 1) des ersten Präambel-Bits vor. Gleichzeitig wird das vorliegende Zählergeb nis des Bit-Breitenzählers BZ durch 1000 dividiert. Das Ergebnis ent spricht dann der Dauer eines halben Präambel-Bits, das heißt der Zeit t4/2 des positiven Teils des ersten Präambel-Bits in Millisekunden. Der vierte Zeitkreis ZK4 ist auf die vierte Zeit t4 von zum Beispiel 15 ms eingestellt. Die Zeit t4/2 wird in der Komparator- und Steuer logik KS mit der durch den Bit-Breitenzähler BZ gemessenen Zeit für den positiven Teil pos des ersten Präambel-Bits verglichen. Nur wenn der Vergleich positiv ausfällt, werden die folgenden Präambel-Bits in analoger Weise ausgewertet. Stellt der Präambel-Bit-Zähler PZ schließ lich fest, daß alle 12 bit der Präambel PR vollständig empfangen wor den sind, dann fragt die Komparator- und Steuerlogik KS den Ausgang der ersten Torschaltung T1 ab, ob in dem weiteren Datenstrom ein Wert logisch 0 erscheint. Ist dies der Fall, dann wird der dritte Zeitkreis ZK3 auf eine Zeit t3 von zum Beispiel 12 ms eingestellt, die der Zeit für die zweite Pause P2 entspricht. Weist der Datenstrom bei Ablauf der zweiten Pause P2, das heißt nach 12 ms, immer noch den logischen Wert 0 auf, dann liefert der dritte Zeitkreis ZK3 bzw. die Komparator- und Steuerlogik KS einen Impuls an den fünften Zeitkreis ZK5 und stellt diesen auf eine fünfte Zeit t5 von zum Beispiel 75 ms ein. Diese Zeit entspricht der Zeit für den normalen Empfang von 16 bit des Datentele grammteils DT. Gleichzeitig wird ein Daten-Bit-Zähler DZ der Komparator- und Steuerlogik KS auf Null gesetzt. Anschließend findet eine Prüfung statt, ob ein Datenbit mit dem Wert logisch 1 bzw. dem positiven Teil des ersten Datenbits empfangen wird. Ist dies der Fall, dann wird die weitere Abfrage für zweimal die Zeit t4/2 gestoppt und erst auf der Mitte der ersten Hälfte des folgenden Datenbits abgefragt, ob ein Bit- Teil mit dem Wert logisch 1 vorliegt. At the same time, the preamble bit counter PZ is switched one step further. It is also checked whether the preamble bit counter PZ has already counted all 12 preamble bits. Since this cannot be the case at this point in time, it is first checked whether the value logic 0 is present at the output of the first gate circuit T1. If so, the beginning of the negative part neg ( Fig. 1) of the first preamble bit is present. At the same time, the present counter result of the bit width counter BZ is divided by 1000. The result then corresponds to the duration of half a preamble bit, that is to say the time t4 / 2 of the positive part of the first preamble bit in milliseconds. The fourth time circuit ZK4 is set to the fourth time t4 of, for example, 15 ms. The time t4 / 2 is compared in the comparator and control logic KS with the time measured by the bit width counter BZ for the positive part pos of the first preamble bit. Only if the comparison is positive, the following preamble bits are evaluated in an analog manner. If the preamble bit counter PZ finally determines that all 12 bits of the preamble PR have been received completely, then the comparator and control logic KS queries the output of the first gate circuit T1 as to whether a value of logic 0 in the further data stream appears. If this is the case, then the third time circuit ZK3 is set to a time t3 of, for example, 12 ms, which corresponds to the time for the second break P2. If the data stream still has the logical value 0 at the end of the second pause P2, i.e. after 12 ms, then the third time circuit ZK3 or the comparator and control logic KS delivers a pulse to the fifth time circuit ZK5 and sets this to one fifth time t5 of, for example, 75 ms. This time corresponds to the time for the normal reception of 16 bits of the data telegram part DT. At the same time, a data bit counter DZ of the comparator and control logic KS is set to zero. A check is then carried out to determine whether a data bit with the value logic 1 or the positive part of the first data bit is received. If this is the case, then the further interrogation is stopped for twice the time t4 / 2 and only interrogated in the middle of the first half of the following data bit whether a bit part with the value logical 1 is present.

Ist der anstehende logische Zustand positiv, so hat das empfangene Bit aufgrund der Biphase-Kodierung den Wert logisch 0, sonst den Wert lo gisch 1. Im weiteren Verlauf wird in zwei getrennten Schleifen jeweils das Bit-Ende abgewartet und danach die Abfrage um die Zeit t4 gestoppt. Danach wird der Daten-Bit-Zähler DZ um 1 erhöht.If the pending logic state is positive, the received bit has due to the biphase coding the value logical 0, otherwise the value lo gisch 1. In the further course is in two separate loops each waited for the end of the bit and then stopped the query at time t4. Then the data bit counter DZ is incremented by 1.

Ist der Daten-Bit-Zähler ungleich 15, wird zurückgesprungen und der Ab lauf um die Zeit t4/2 gestoppt, um den Zugriff auf der Mitte der ersten Bithälfte des Folge-Bits zu haben. Hat der Daten-Bit-Zähler DZ den Wert 15 erreicht, wird mittels einer Reaktionsschaltung RS, die beispiels weise eine optische Anzeige bewirkt, die Komparator- und Steuerlogik KS in die Grundstellung zurückgeführt.If the data bit counter is not equal to 15, the system jumps back and the down run around the time t4 / 2 stopped to access the middle of the first To have half of the next bit. The data bit counter DZ has the value 15 is reached by means of a reaction circuit RS, for example as a visual display, the comparator and control logic KS returned to the basic position.

In Fig. 6 ist gezeigt, daß jeweils nach der eingestellten Zeit, zum Beispiel t2 oder t5, von den zugehörigen Zeitkreisen ZK2 bzw. ZK5 ein Impuls abgegeben wird, wenn die erwartete Präambel PR bzw. der erwar tete Datenteil DT nicht korrekt empfangen werden. Der genannte Impuls bewirkt dann jeweils ein Zurückstellen der Dekodierschaltung DS in die Grundstellung; vgl. Fig. 3.In Fig. 6 it is shown that after the set time, for example t2 or t5, a pulse is emitted by the associated time circuits ZK2 or ZK5 if the expected preamble PR or the expected data part DT are not received correctly. The aforementioned pulse then causes the decoding circuit DS to be reset to the basic position; see. Fig. 3.

Eine Erhöhung der Übertragungssicherheit wird erreicht, wenn sendersei tig ein und dasselbe Datentelegramm D mehrfach ausgesendet wird (vgl. Fig. 7) und wenn empfangsseitig eine Mehrfach-Telegramm-Auswertung stattfindet, vorzugsweise entsprechend dem Flußdiagramm nach Fig. 8.An increase in transmission security is achieved if one and the same data telegram D is transmitted multiple times on the transmitter side (cf. FIG. 7) and if a multiple telegram evaluation takes place on the receiving side, preferably in accordance with the flowchart according to FIG. 8.

Nach Fig. 7 findet eine durch einen Zählertakt gesteuerte Aussendung einer Folge von Datentelegrammen D1, D2 und D3 während einer Sendezeit TS von zum Beispiel 0,6 s statt. Zwischen je zwei benachbarten Daten telegrammen, zum Beispiel D1 und D2, ist eine Pause P1 vorgesehen. Aus gehend von einer Grundstellung wird ein zusätzlich in der Komparator- und Steuerlogik KS (Fig. 2) vorgesehener Telegramm-Zähler TZ auf Null gesetzt. Der weitere Ablauf geschieht dann entsprechend dem Flußdia gramm nach den Fig. 3 bis 5. Das vollständig empfangene und ausgewer tete Datentelegramm D1 wird in einem in der Komparator- und Steuerlogik KS vorgesehenen Datenspeicher SP abgelegt und der Telegramm-Zähler TZ um einen Zählschritt weitergeschaltet. According to FIG. 7, a sequence of data telegrams D1, D2 and D3, controlled by a counter clock, is emitted during a transmission time TS of, for example, 0.6 s. A pause P1 is provided between two adjacent data telegrams, for example D1 and D2. Starting from a basic position, a telegram counter TZ additionally provided in the comparator and control logic KS ( FIG. 2) is set to zero. The further sequence then takes place in accordance with the flow diagram according to FIGS . 3 to 5. The completely received and evaluated data telegram D1 is stored in a data memory SP provided in the comparator and control logic KS and the telegram counter TZ is incremented by a counting step.

Sofern zum Beispiel drei gleiche Datentelegramme D1, D2 und D3 empfangen worden sind und der Telegramm-Zähler TZ den dritten Zähl schritt ausgeführt hat, werden die drei in dem Datenspeicher SP gespeicherten Datentelegramme miteinander verglichen. Sind alle Datentelegramme untereinander gleich, so erfolgt eine entsprechende Reaktion mittels der Reaktionsschaltung RS, die beispielsweise eine optische Anzeige bewirkt und die Komparator- und Steuerlogik KS in die Grundstellung zurückführt. Sind dagegen die empfangenen Daten telegramme D1, D2 und D3 nicht identisch, dann erfolgt eine Fehler reaktion durch die Fehler-Reaktionsschaltung RF. Die Fehlerreaktion kann zum Beispiel ebenfalls durch eine optische Anzeige kenntlich gemacht werden.Provided, for example, three identical data telegrams D1, D2 and D3 have been received and the telegram counter TZ the third count has performed step, the three in the data storage SP stored data telegrams compared. Are all If data telegrams are the same as one another, a corresponding one takes place Reaction by means of the reaction circuit RS, for example a visual display and the comparator and control logic KS in returns the basic position. In contrast, the received data telegrams D1, D2 and D3 are not identical, then an error occurs response through the RF error response circuit. The error response can also be identified by a visual display, for example be made.

Die Zahl der identisch empfangenen Datentelegramme D1, D2 und D3 ist gleichzeitig ein Maß für die Qualität bzw. Sicherheit der Übertragung.The number of identically received data telegrams is D1, D2 and D3 at the same time a measure of the quality and safety of the Transmission.

Claims

, The data telegram comprises 1. A method for decoding serial data messages, each data message precedes a first interval, a preamble, a second interval and a data part, wherein the first interval is longer than the second break, and having breaks same logical value, characterized through the following steps:

1.1 The transmitted data stream is checked to determine whether there is a first pause (P1) and whether it is pending for a first time (t1).
1.2 If the first pause (P1) was evaluated correctly, the data stream is checked for the presence of the positive parts during a second predetermined time (t2), which corresponds to the normal reception duration for a complete preamble (PR) of a data telegram (DS) (pos) checked the preamble bits, counted the positive parts and determined their widths (t4 / 2).
1.3 If the positive parts (pos) of the preamble bits are recognized as correct in terms of number and width, the data telegram (D) is opened during a fourth time (t4), which corresponds to the normal reception time for the second pause (P2) checked the existence of the same logical values.
1.4 If the presence of the second pause (P2) has been confirmed during the fourth time (t4), a half-bit by bit test is carried out for a fifth time (t5), which corresponds to the normal reception duration for the data part (DT) of the data telegram (D) Data bits have the value logical 1 and how many data bits have the logical value 0, and the sum of the data bits is determined.
1.5 If all data bits of the data part (DT) have been evaluated within the fifth time (t5), a reaction (RS), otherwise an error reaction (RF) is generated and the decoding process is returned to a basic position.

2. The method according to claim 1, characterized in that the width the positive part (pos) of the preamble bits by pulse counting is determined during the positive part, the repetition frequency of the impulses is a multiple of the repetition frequency of the transmitted Preamble bits is.

3. The method according to claim 1 or 2, characterized in that the Response (RS) or error response (RF) optically and / or acoustically are displayed.

4. The method according to claim 1 or 2, characterized in that the Evaluation of the preamble (PR) and / or the data part (DT) after a negative result is repeated at least once.

5. The method according to any one of claims 1 to 4, characterized in that the data telegrams (D1, D2...) are sent out several times and more subject to be evaluated.