DE2525312C3

DE2525312C3 - Method and arrangement for the bit-serial transmission of data signals

Info

Publication number: DE2525312C3
Application number: DE19752525312
Authority: DE
Inventors: Thomas Dr. 8011 Neukeferloh Egey
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-06-06
Filing date: 1975-06-06
Publication date: 1978-08-10
Also published as: DE2525312A1; DE2525312B2

Description

Die Erfindung bezieht sich auf ein Verfahren zur bitseriellen Übertragung von Datensignalen, die eine unterschiedliche durchschnittliche Änderungshäufigkeit aufweisen, am Eingang der Übertragungseinrichtung auf parallelen Leitungen ankommen und am AusgangThe invention relates to a method for the bit-serial transmission of data signals, the one have different average frequency of change at the input of the transmission device arrive on parallel lines and at the exit

bo auf parallelen Leitungen abgehen, und auf eine Anordnung zur Durchführung des Verfahrens.bo go off on parallel lines, and on one Order to carry out the procedure.

Binärsignale der genannten Art treten beispielsweise an Schnittstellen zwischen den peripheren Einrichtungen und den Zentraleinheiten von Datenverarbeitungs-Binary signals of the type mentioned occur, for example, at interfaces between the peripheral devices and the central units of data processing

M anlagen auf. Bisher wurden diese Signale parallel über Bündel von verdrillten Leitungspaaren übertragen. Bei höheren Übertragungsraten (etwa 1,3 Megabyte/sec) beträgt die maximale Übertragungsstrecke, die mitM systems on. Previously, these signals were across in parallel Transfer bundles of twisted pairs. At higher transfer rates (around 1.3 megabytes / sec) is the maximum transmission distance that can be reached with

solchen Leitungen überbrückt werden kann, etwa 60 Meter. Um längere Übertragungsstrecken zu ermöglichen, sind Verbindungen mit besseren Wellenleiteigenschaften notwendig. Hierzu bieten sich Koaxialkabel an. Bündel aus einer Vielzahl von Koaxialkabeln sind jedoch sehr unhandlich und bei größeren Übertragungsstrecken teuer. Andererseits ermöglichen die Koaxialkabel bei paralleler Übertragung Übertragungsraten, die in absehbarer Zukunft nicht ausnutzbar sind. Die guten Wellenleiteigenschaften der Koaxialkabel lassen jedoch eine schnelle serielle Signalübertragung zu. Trotz der wesentlich erhöhten Pulsfrequenzen auf den Verbindungsleitungen können größere Entfernungen überbrückt werden als bisher.such lines can be bridged, about 60 meters. To enable longer transmission distances, connections with better waveguide properties are necessary. Coaxial cables are ideal for this. However, bundles of a large number of coaxial cables are very unwieldy and expensive for longer transmission paths. On the other hand, the coaxial cables allow in the case of parallel transmission, transmission rates that cannot be used in the foreseeable future. the However, the good waveguiding properties of the coaxial cables allow rapid serial signal transmission. Despite the significantly increased pulse frequencies on the connecting lines, greater distances can be achieved be bridged than before.

Die serielle Übertragung von Daten, die am Eingang is einer entsprechenden Übertragungseinrichtung parallel anliegen und am Ausgang der Übertragungseinrichtung wieder in paralleler Form henötigt werden, ist seit langem bekannt Hierbei werden die senderseitig parallel vorliegenden Datensignale gleichzeitig in die Zellen eines Schieberegisters eingegeben und unter Steuerung eines Taktes, der die gewünschte Übertragungsfrequenz bestimmt, wieder aus dem Schieberegister herausgeschoben. Auf der Empfangsseite werden die ankommenden Signale in ein Schieberegister eingespeichert und nach Abschluß des Übertragungszyklus parallel ausgegeben.The serial transmission of data that is at the input a corresponding transmission device are present in parallel and at the output of the transmission device again in parallel form has been known for a long time. Here, the transmitter side data signals present in parallel are simultaneously input into the cells of a shift register and under Control of a clock, which determines the desired transmission frequency, again from the shift register pushed out. On the receiving side, the incoming signals are stored in a shift register stored and output in parallel at the end of the transmission cycle.

Eine nähere Betrachtung der Gesamtheit aller Signale, die über eine Schnittstelle übertragen werden, zeigt, daß sich die Signalzustände im Durchschnitt auf einigen der parallel ankommenden Leitungen häufig verändern, während auf anderen Leitungen nur verhältnismäßig selten Änderungen der Signalzustände erfolgen. Bei einer regelmäßigen Abtastung aller parallelen Signale zum Zweck der seriellen Übertragung wurden somit eine Anzahl von Signalen wiederholt erfaßt werden, deren Zustand sich gegenüber dem vorhergehenden Übertragungszyklus nicht verändert hat. Trotzdem benötigt ihre Übertragung Zeit, wodurch die mittlere Übertragungsgeschwindigkeit und/oder die überbrückbare Entfernung herabgesetzt wird.A closer look at the entirety of all signals that are transmitted via an interface, shows that the signal states, on average, occur frequently on some of the lines arriving in parallel change, while on other lines only relatively seldom changes in the signal states take place. With a regular sampling of all parallel signals for the purpose of serial transmission Thus, a number of signals were repeatedly detected, the state of which is opposite has not changed during the previous transmission cycle. Even so, their transmission needs Time, which reduces the average transmission speed and / or the distance that can be bridged will.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur bitseriellen Übertragung von Datensignalen mit unterschiedlicher durchschnittlicher Änderungshäufigkeit anzugeben, welches die Wahrscheinlichkeit für die Übertragung von Datensignalen, die keine Zustandsänderung erfahren hiben, wesentlich herabsetzt und damit zur Erhöhung der mittleren Übertragungsgeschwindigkeit oder der überbrückbaren Entfernung beiträgt.The invention is based on the object of a method for the bit-serial transmission of data signals indicate with different average frequency of change which is the probability essential for the transmission of data signals that have not experienced any change in state and thus to increase the average transmission speed or that which can be bridged Distance contributes.

Diese Aufgabe wird durch die Merkmale im kennzeichnenden Teil des ersten Anspruchs gelöst.This object is achieved by the features in the characterizing part of the first claim.

Die Erfindung wird im folgenden näher beschrieben. Eine vorteilhafte Anordnung zur Durchführung des angegebenen Übertragungsverfahrens ist in der Zeichnung dargestellt. Es zeigt darinThe invention is described in more detail below. An advantageous arrangement for performing the specified transfer method is shown in the drawing. It shows in it

Fig. 1 eine Übersicht über die Anordnung zur seriellen Übertragung über einen Übertragungskanal je Übertragungsrichtung, M)Fig. 1 is an overview of the arrangement for serial transmission via a transmission channel each Transmission direction, M)

Fig. 2 eine senderseitige Registereinheit mit den Registern AR und SR, 2 shows a sender-side register unit with the registers AR and SR,

F i g. 3 die nnderseitige Steuereinheit ST. F i g. 3 the control unit ST on the other side.

F i g. 4 den 1 .odicrer COD, F i g. 4 den 1 .odicrer COD,

F i g. 5 den Dekodierer DC, <v">F i g. 5 the decoder DC, <v ">

F i g. 6 ein Zeitdiagramm zur Erklärung der Arbeitsweise des Dekodierers DC, F i g. 6 is a timing diagram for explaining the operation of the decoder DC;

F i p. 7 einen Signalgcnerator RSG, F i p. 7 a signal generator RSG,

F i g. 8 die empfängerseitige Steuereinheit STE, F i g. 8 the receiver-side control unit STE,

F i g. 9 den Zähler der Steuereinheit nach F i g. 8,F i g. 9 the counter of the control unit according to FIG. 8th,

F i g. 10 den Demultiplexer DM, F i g. 10 the demultiplexer DM,

Fig. 11 eine empfängerseitige Registereinheit mit den Registern AREund SRE, 11 shows a receiver-side register unit with the registers ARE and SRE,

Fig. 12 eine Anordnung zur seriellen Übertragung über zwei parallele Kanäle je Übertragungsrichtung und12 shows an arrangement for serial transmission via two parallel channels in each transmission direction and

Fig. 13 und 14 zur Anpassung an die zweikanalige Übertragung geänderte Schaltungsteile.13 and 14 circuit parts modified for adaptation to the two-channel transmission.

Dem in der Zeichnung dargestellten Ausführungsbeispiel für eine Übertragungsanordnung liegt die Unterteilung der zur Übertragung anstehenden Signale in vier Gruppen a bis dzugrunde. Demgemäß sind nach F i g. 1 das senderseitige Auffangregister AR, das senderseitige Schieberegister SR, das empfängerseitige Schieberegister SRE und das empfängerseitige Auffangregister ARE in vier Sektoren gegliedert. In der den Sektoren a zugeordneten Signalgruppe a sind diejenigen zu übertragenden Signale zusammengefaßt, deren Zustand sich im Durchschnitt am häufigsten ändert. Die Signalgruppt d umfaßt die Signale mit der niedrigsten durchschnittlichen Änderungshäufigk-\.-L Die einzelnen Signalgruppen bzw. Sektoren können gleich oder verschieden groß sein. Ihre zweckmäßige Einteilung hängt von der Häufigkeitsverteilung der durchschnittlichen Zustandsänderungen der einzelnen Signale ab.The exemplary embodiment for a transmission arrangement shown in the drawing is based on the subdivision of the signals pending transmission into four groups a to d . Accordingly, according to FIG. 1, the sender-side catch register AR, the sender-side shift register SR, the receiver-side shift register SRE and the receiver-side catch register ARE divided into four sectors. In the sectors assigned a signal group A are those combined signals to be transmitted, the state changes most often on average. The signal group d includes the signals with the lowest average frequency of change k - \ .- L The individual signal groups or sectors can be of the same size or of different sizes. Their appropriate classification depends on the frequency distribution of the average changes in state of the individual signals.

Das Auffangregister AR dient zur Zwischenspeicherung der Eingangssignale ISa 0 bis !Sa n, ISb θ bis ISb m, IScO bis /Sc /und ISdO bis ISd k. Jede Veränderung des Inhalts des Auffangregisters AR wird festgestellt, für jeden Sektor getrennt durch Signale SV der Steuereinheit STmitgeteilt und dort registriert. Geht man davon aus, daß alle Eingangssignale mit Ausnahme eines Signals voneinander unabhängig sind und ihren logischen Wert zu beliebigen Zeitpunkten ändern können, dann ist es zweckmäßig, dieses eine Signal so festzulegen, daß es seinen Zustand dann ändert, wenn die Werte der anderen Signale relevant sind (Strobe-Signal). Dieses Signal (im Ausführungsbeispiel ISa n) wird der Gruppe mit der höchsten wahrscheinlichen Änderungshäufigkeit zugeteilt. Eine Änderung seines Signalzustands wird separat festgestellt und löst einen Übei tragungszyklus aus. Änderungen der restlichen Signale der betreffenden Gruppe brauchen dann in der Steuereinheit STnicht mehr erfaßt zu werden, da diese Gruppe in jedem Fall übertragen wird.The collecting register AR serves to temporarily store the input signals ISa 0 to ! Sa n, ISb θ to ISb m, IScO to / Sc / and ISdO to ISd k. Any change in the content of the receiving register AR is detected, communicated separately for each sector by signals SV to the control unit ST and registered there. Assuming that all input signals with the exception of one signal are independent of one another and can change their logical value at any point in time, then it is useful to define this one signal so that it changes its state when the values of the other signals are relevant are (strobe signal). This signal (in the exemplary embodiment ISa n) is assigned to the group with the highest probable change frequency. A change in its signal status is detected separately and triggers a transmission cycle. Changes to the remaining signals of the group in question then no longer need to be detected in the control unit ST, since this group is transmitted in any case.

Es besteht die Möglichkeit, daß die Zustandsänderung eines Signals trotz sehr geringer durchschnittlicher Änderungshäufigkeit eine sofortige Reaktion auf der Empfangsseite und damit die umgehende Übertragung erfordert. Ein solches Signal, z. B. eine Fehlermeldung, wird dann ebenfalls für die Auslösung eines Übertragungszyklus herangezogen.There is a possibility that the state change of a signal despite a very low average Change frequency an immediate reaction on the receiving side and thus the immediate transmission requires. Such a signal, e.g. B. an error message is then also used to trigger a transmission cycle used.

Der Übertragungszyklüs wird durch die Übernahme der fü die Übertragung vorgesehenen Inhalts des Auffangregisters AR in das Schieberegister SR eingeleitet. Das Schieberegister SR ist in gleiche Sektoren unterteilt wie das Auffangregister AR, es enthält jedoch einige zusätzliche Registerzellen. Von dem Transfer sind neben dem Sektor, dessen Inhalt sich seit dem letzten Übertragungszyklus geändert hat, alle Sektoren betroffen, die Signalgruppen mit höherer wahrscheinli= eher Änderungshäufigkeit zugeordnet sind. Jedenfalls wird jedoch der Inhalt des Sektors a übergeben.The transmission cycle is initiated by taking over the contents of the receiving register AR provided for the transmission into the shift register SR. The shift register SR is divided into the same sectors as the latching register AR, but it contains some additional register cells. In addition to the sector whose content has changed since the last transmission cycle, the transfer affects all sectors that are assigned to signal groups with a higher probability of change frequency. In any case, however, the content of sector a is transferred.

Gleichzeitig wird in die Registerzellen OZund IZeine zweistellige dualcodie^rte Kennung für die Anzahl der an der Übertragung beteiligten Sektoren eingetragen. DieAt the same double-digit in the register cells OZund IZeine dualcodie ^r th identifier is entered for the number of sectors involved in the transfer. the

Zellen OL und \L werden auf 1 gesetzt. Nun wird der Inhalt der in Frage kommenden Sektoren, angeführt von der Kennung und der I aus der Zelle 1 /. (führende 1) und gefolgt von der 1 aus der Zelle OL bitweise seriell zum Kodierer COD unter Steuerung des in ihm erzeugten Taktes TSR weitergeschoben. Der Kodierer COD kodiert die Signale in eine für die Übertragung geeignete Form um. Als zweckmäßig hat sich die Zweifrequenzen-Kodierung erwiesen, da bei dieser Kodierung mit jedem Datenbit eine Taktinformation übertragen wird. Cells OL and \ L are set to 1. Now the content of the sectors in question, led by the identifier and the I from cell 1 /. (leading 1) and followed by the 1 from the cell OL bit by bit serially to the encoder COD under control of the clock TSR generated in it. The encoder COD re- codes the signals in a form suitable for transmission. Two-frequency coding has proven to be useful, since with this coding clock information is transmitted with each data bit.

F.s wird im allgemeinen vorteilhaft sein, dem Kodicrcr COD eine Treiberstufe TR zur Speisung der Verbindungsleitung zur Empfangsstclle nachzuschalten.It will generally be advantageous to connect a driver stage TR downstream of the Codicrcr COD for feeding the connecting line to the receiving station.

Die auf der Empfängerseite mit mehr oder weniger abgeflachten und vcrrundelen Flanken ankommenden Signale werden in einer Regenerierschaltung E regeneriert und durch den Dekodierer OC dekodiert. Gleichzeitig wird hier der Schiebetakt für das empiäiigeisemge Siiiieueiegisiei SRE aus der eingehenden Signalfolge abgezweigt. Die empfängerseitigen Register SÄE und ,4/?/Tsind wieder in vier Sektoren a bis d eingeteilt, die äquivalent zu den Sektoren der Senderseitesind.The signals arriving at the receiver end with more or less flattened and rounded edges are regenerated in a regeneration circuit E and decoded by the decoder OC. At the same time, the shift clock for the empiäiigeisemge Siiiieueiegisiei SRE is branched off from the incoming signal sequence. The registers SÄE and, 4 /? / T on the receiver side are again divided into four sectors a to d , which are equivalent to the sectors on the transmitter side.

Die vom Dekodierer DC abgegebene Bitfolge wird mit Ausnahme der ersten beiden, die Kennung darstellenden Bit in das Schieberegister SRFeingeschoben. Unter Steuerung des Demultiplexers DM. der entsprechend der Kennung eingestellt wird, erfolgt die Eingabe immer am Serien-Eingang desjenigen Sektors, der der übertragenen Signalgruppe mit der geringsten durchschnittlichen Anderungshäufigkeit zugeordnet ist. Sobald die führende t der Bitfolge die Register/.ellc 1 /./■ am F.nde der Schiebekette erreicht hat. -A:rd der .Schiebevorgang abgebrochen. Die Eingabe ist beendet. Der Inhalt der Sektoren des Schieberegisters SRE. η der die übertragene Bitfolge eingespeichert wurde, wird nun von den entsprechenden Sektoren des empfängerseitigen Auffangregisters /4/?£"übernommen.The bit sequence output by the decoder DC is shifted into the shift register SRF with the exception of the first two bits representing the identifier. Under the control of the demultiplexer DM, which is set according to the identifier, the input is always made at the serial input of that sector which is assigned to the transmitted signal group with the lowest average frequency of change. As soon as the leading t of the bit sequence has reached the register / .ellc 1 /./■ at the end of the shift chain. -A: rd the .shifting process aborted. The input is finished. The content of the sectors of the shift register SRE. η which the transmitted bit sequence was stored is now taken over by the corresponding sectors of the receiving register / 4 /? £ ".

Es ist zweckmäßig, zur Verbesserung des Einschwingverhaltens den Signalen, die im Empfänger ausgewertet werden, einen Impuls voranzustellen, dessen Binärwert dem Binärwert des Ruhezustandes auf der Überrigungsleitung vor dem Beginn des neuen Übertragungszyklus entgegengesetzt ist. Seine Dauer sollte etwa die ein- bis zweifache Dauer eines Bitintervalls betragen, wie Berechnungen gezeigt und Versuche bestätigt haben. Dem Ausführungsbeispiel ist ein Vorspannimpuls mit der eineinhalbfachen Dauer eines Bitintervalls zugrunde gelegt.It is useful to improve the transient response to the signals that are evaluated in the receiver are to be placed in front of a pulse, the binary value of which corresponds to the binary value of the idle state on the overriding line is opposite before the start of the new transmission cycle. Its duration should be about that One to two times the duration of a bit interval, as shown by calculations and confirmed by experiments to have. The exemplary embodiment is a preload pulse with one and a half times the duration of a bit interval based on.

Die Fig. 2 zeigt Einzelheiten der senderseitigen Register AR und SR sowie Einrichtungen, die den Datentransport innerhalb der genannten Register und zwischen ihnen steuern. Zur Vereinfachung der Zeichnung sind in den Sektoren a und d nur die ersten und letzten Registerzellen dargestellt, die Sektoren b und c sind durch schmale Rechtecke angedeutet Hierzu ist zu bemerken, daß die Sektoren b und c des Auffangregisters AR wie der Sektor ddes Auffangregi sters AR aufgebaut sind. Die Sektoren b und c des Schieberegisters SR gleichen dem Sektor a des Schieberegisters SR Die Anzahl der Zellen kann von Sektor zu Sektor verschieden sein. FIG. 2 shows details of the registers AR and SR on the transmitter side as well as devices which control the data transport within said registers and between them. To simplify the drawing, only the first and last register cells are shown in sectors a and d , sectors b and c are indicated by narrow rectangles. It should be noted that sectors b and c of the collecting register AR like sector d of the collecting register AR are constructed . Sectors b and c of shift register SR are identical to sector a of shift register SR. The number of cells can vary from sector to sector.

Die Zellen des Auffangregisters AR bestehen aus taktgesteuerten D-F!ipflops mit den Dateneingängen D, den Takteingängen Cund den Ausgängen Q. Die Zellen des Schieberegisters SR, wozu auch die Zellen OL, IL, OZ, IZ, QA und \A gehören, werden durch taktgesteuer-The cells of the collecting register AR consist of clock-controlled DF! Ipflops with the data inputs D, the clock inputs C and the outputs Q. The cells of the shift register SR, which also includes the cells OL, IL, OZ, IZ, QA and \ A , are clock-controlled -

te Master-Slave-Flipflops mit den Dateneingängen D den Takteingängen C den Ausgängen Q und Q, sowie den Setz- und Rücksetzeingängen S bzw. R gebildet Entsprechend sind die Register im Empfänger aufgebaut. te master-slave flip-flops with the data inputs D, the clock inputs C, the outputs Q and Q, as well as the set and reset inputs S and R , respectively. The registers in the receiver are structured accordingly.

jeder Zelle des Auffangregisters AR mit Ausnahme der Zelle anA ist ein durch das Symbol ^ gekennzeichnetes Verknüpfungsglied mit Antivalenz-(EXOR)Funktion zugeordnet, deren Ausgänge innerhalb jedes Sektors durch ein ODER-Glied zusammengefaßt sind Die EXOR-Glieder liefern eine logische 1, wenn die Sipnalzustände am Hingang und Ausgang der Register zellen, denen sie zugeordnet sind, verschieden sind. Die Aiisgangsirnpulse der ODER-Glieder Vu. Vd und der dazu analogen, nicht dargestellten Verknüpfungsglieder Vb und Vc wirken als Taktimpulse für die Eingabe der veränderten Signalzustande in die Registerzellen. Als Signale SYb bis SYd werden die Ausgangsimpulsc der ODER-Glieder Vb bis Vd auch der senderseitigen Sicüci cii'u'icii Si /üt' rsL-^rSirici'ün^ uci cm^cir trienen Signaländerungen zugeleitet. Die Erfassung von Signaländerungen innerhalb des Sektors ;j isl soweit entbehrlich, da die zugehörige Signalgnippe ;i ohnehin an jedem Übertragungszyklus beteiligt im.Each cell of the collecting register AR with the exception of the cell anA is assigned a logic element marked by the symbol ^ with an exclusive function (EXOR), the outputs of which are combined by an OR element within each sector. The EXOR elements supply a logical 1 if the Signal states at the input and output of the register cells to which they are assigned are different. The output impulses of the OR gates Vu. Vd and the analog logic elements Vb and Vc, not shown, act as clock pulses for entering the changed signal states into the register cells. The output pulses of the OR gates Vb to Vd are also fed to the sender-side Sicüci cii'u'icii Si / üt 'rsL- ^ rSirici'ün ^ uci cm ^ cir trien signal changes as signals SYb to SYd. The detection of signal changes within the sector; j is dispensable to the extent that the associated signal category; i is involved in every transmission cycle anyway.

Die Feststellung einer Zustandsänderung des bevorrechtigten Eingangssignals ISn η erfolgt durch das Äquivalenz-(EXNOR-)Glied Va 1. dem ein NOR-Glied Va 2 nachgeschaltet ist. Dem NOR-Glied Va 2 wird zudem c.··. Signal K zugeführt, das während eines (jbertragungszyklus den logischen Wert 1 annimmt und damit die Hingabe einer etwa zwischenzeitlich entstandenen Zustandsänderung des Signals ISa η verhindert Sofern ein Übertragungsz.yklus nicht gerade läuft entsteht am Ausgang des NOR-Gliedes V-V) 2 ein Impuls SHE. der die Eingabe des geänderten Signals /.SVi η in tue Registerzelie anSA veranlaßt und einen ÜDertragungszyklus auslöst. Das Signal SUE wird der >enderscitigen Steuereinheit STzugeführt.A change in the state of the preferred input signal ISn η is determined by the equivalence (EXNOR) element Va 1, which is followed by a NOR element Va 2. The NOR element Va 2 is also given c. ··. Signal K is supplied, which assumes the logical value 1 during a transmission cycle and thus prevents the surrender of a change in the state of the signal ISa η that has occurred in the meantime . which causes the input of the changed signal /.SVi η in tue Registerzelie anSA and triggers a transmission cycle. The signal SUE is fed to the terminal control unit ST.

Das Signal SUE setzt das Flipflor OUE in der senderseitigen Steuereinheit^ ST naiv F i g. J. Die Ausgangssignale UEbzw. UEdes Flipflops OUEsetzen die Registerzellen OL und IL des Schieberegisters SR bzw. steuern die Übernahme des Inhalts aus dem Sektor a des Auffangregisters AR in das Schieberegister S^ und die Übernahme der beiden Ziffern 2~Ö und Zl. welche Auskunft über die am Übertragungszyklus beteiligten Signalgruppen geben, in die Zellen OZ und lZdes Schieberegisters SRThe signal SUE sets the flip-flop OUE in the transmitter-side control unit ^ ST naive F i g. J. The output signals UE and UE of the flip-flop OUE set the register cells OL and IL of the shift register SR or control the transfer of the content from sector a of the collecting register AR into the shift register S ^ and the transfer of the two digits 2 ~ Ö and Zl give. which information on participating in the transmission cycle signal groups into the cells and OZ lZdes shift register SR

Für das Folgende sei vorausgesetzt, daß sich in der Zwischenzeit zwischen einem vorausgegangenen und dem nunmehr angelaufenen Übertragungszyklus auch ein Signal der Signalgruppe b geändert hat. Durct. Jas Signal SYb wurde daher die Registerzelle bY des y-Registers in der Steuereinheit ST(Fig.3) gesetzt Durch logische Verknüpfung der Ausgänge der Zellen des y-Registers in den ODER- bzw. ODER-NOR-Gliedem Vi bis V5 haben die Signale Wd, Wc, Wa und ZG den logischen Wert 1, die Signale Wb und Zl den logischen Wert 0 angenommen. Da in der Zwischenzeit auch UE gleich 0 geworden ist, entstehen an den Ausgängen der NOR-Glieder V6 bis ^T/8 die Signale Gd=O, Gc=O und GA=I. Infolge der angegebenen Signalkonstellation geschieht in der senderseitigen Registereinheit (F i g. 2) die Übernahme des Inhalts des Sektors b aus dem Auffangregister AR in das Schieberegister SR For the following, it is assumed that a signal of signal group b has also changed in the meantime between a previous transmission cycle and the one that has now started. Durct. Jas signal SYb has been, therefore, the register cell bY of the y-register in the control unit ST (Figure 3) is set by logic combination of the outputs of the cells of the y-register in the OR or OR-NOR Gliedem Vi to V5 have the signals Wd, Wc, Wa and ZG assumed the logical value 1, the signals Wb and Zl assumed the logical value 0. Since UE has also become 0 in the meantime, the signals Gd = O, Gc = O and GA = I arise at the outputs of the NOR elements V6 to ^{T / 8.} As a result of the specified signal constellation, the transfer of the contents of the sector b from the collecting register AR into the shift register SR takes place in the register unit (FIG. 2) on the transmitter side

Ferner wird der Inhalt der Registerzelie ÖL an den Eingang der ersten Registerzelle 60S dieses SektorsFurthermore, the content of the register cell OIL is sent to the input of the first register cell 60S of this sector

angelegt.created.

Alle Zellen des Schieberegisters SR mit Ausnahme der Zelle M sind auf ein ODER-NOR-Glied V<i in der Steuereinheit .ST(Fi g. 3) zusammengefaßt. Da mindestens die Zellen 0/. end 1 /. gesetzt wurden, nehmen die ■> Alisgangssignale _des Verknüpfungsgliedes V9 die Werte K = 1 und AC = O an. Dies bewirkt folgendes: Die Zellen OA und \A des Schieberegisters SR werden zurückg"" etzt. das Verknüpfungsglied Va 2 wird gesperrt und damit die Übernahme einer erneuten \o Änderung des Eingangssignals ISa η in das Auffangregister AR unterbunden, das Flipflop UE in der Steuereinheit S7~(Fig. 3) wird zurückgesetzt, der in bekannter Weise durch ein über ein Laufzeitglied rückgekoppeltes NOR-Glied gebildete Impulsgenerator IG im Kodierer (F i g. 4) wird ausgelöst, und die vorher gesetzten bzw. rückgesetzten Flip-Flops 2ACObzw. OACO werden freigegeben. Mit Hilfe des als Frequenzteiler arbeitenden Flipflops OKO wird aus der von dem Impulsgeber erzeugten Impulsfolge der Schiebetakt TSR für das Schieberegister und seine Inversion TSR gewonnen. Das Flipflop 2/CObewirkt in Verbindung mit der Verknüpfungsgliedern VlObis V12, daß die ersten beiden Impulse des Schiebetaktes TSR einen größeren zeitlichen Abstand als die folgenden Impulse besitzen.All cells of the shift register SR, with the exception of cell M, are combined into an OR-NOR element V <i in the control unit .ST (FIG. 3). Since at least cells 0 /. end 1 /. have been set, the output signals _ of the logic element V9 assume the values K = 1 and AC = O. This has the following effect: The cells OA and \ A of the shift register SR are reset. the gate Va 2 is locked and thus the takeover of a re \ o change of input signal ISa η in the latch AR inhibited the flip-flop UE in the control unit S7 ~ (Fig. 3) is reset, in a known manner by a delay element fed back NOR element formed pulse generator IG in the encoder (F i g. 4) is triggered, and the previously set or reset flip-flops 2ACObzw. OACO are released. With the help of the flip-flop OKO , which works as a frequency divider, the shift clock TSR for the shift register and its inversion TSR is obtained from the pulse train generated by the pulse generator. The flip-flop 2 / CO, in conjunction with the logic elements V10 to V12, has the effect that the first two pulses of the shift clock TSR have a greater time interval than the following pulses.

Aus der vom Impulsgenerator erzeugten Impulsfolge werden ferner eine Null-Impulsfolge und eine Eins-Impulsfolge für die Zweifrequenzen-Kodierung der an den Eingangsklemmen Sbzw. Sanliegenden, zu übertragenden Hitfolge abgeleitet. Die in der F i g. 4 dargestellte Schaltungsanordnung zur Zweifrequenzen-Kodierung ist bere^:ts zu einem früheren Zeitpunkt vorgeschlagen worden (P 24 44 447.1). Hierauf wird daher an dieser Stelle nicht näher eingegangen. Die kodierte Bitfolge wird über einen Leitungstreiber TR mit Gegentaktausgang der Verbindungsleitung VAC zugeführt.From the pulse train generated by the pulse generator, a zero pulse train and a one pulse train for the two-frequency coding of the input terminals Sbzw. Subsequent hit sequence to be transmitted is derived. The in the F i g. 4 circuit arrangement shown for two-frequency coding is ^bere: ts been proposed earlier (P 24 44 447.1). It is therefore not dealt with in more detail at this point. The coded bit sequence is fed to the connecting line VAC via a line driver TR with a push-pull output.

Wenn der invertierte Schiebetakt TSR zum erstenmal nach Ablauf eines Übertragungszyklus den logischen Wert 0 annimmt, wird über das Verknüpfungsglied V12 (Fig. 2) ein Signal YR ausgegeben, welches die ao gegebenenfalls gesetzten Zellen des K-Registers (F i g. 3) sowie die Registerzelle OL des Schieberegisters SR zurücksetzt. Unter dem Einfluß des Schiebetaktes TSR wird die im Schieberegister SR gespeicherte Information durch das Schieberegister geschoben und Wserdie letzte Registerzelle \A auf die Klemmen Sbzw. S ausgegeben. Sobald die ursprünglich aus der Registerzelle OL stammende 1 die Registerzelle 1/4, erreicht hat, wird /C=O und K—\. Damit wird der Schiebevorgang angehalten und das Verknüpfungsglied Va 2 im Sektor a des Auffangregisters AR für die Eingabe einer erneuten Zustandsänderung des Signals ISa η freigegeben.If the inverted shift clock TSR after a transmission cycle assumes the logic value of 0 for the first time, through the gate V12 (Fig. 2) is output a signal YR, which comprises (g F i. 3) ao optionally set cells of the K-register, and resets the register cell OL of the shift register SR. Under the influence of the shift clock TSR , the information stored in the shift register SR is shifted through the shift register and the last register cell \ A is transferred to the terminals Sbzw. S issued. As soon as the 1 originally coming from the register cell OL has reached the register cell 1/4, / C = O and K- \. The shifting process is thus stopped and the logic element Va 2 in sector a of the collecting register AR is enabled for the input of a new change in the state of the signal ISa η .

Die auf der Empfängerseite ankommende Signalfolge DU durchläuft zweckmäßigerweise eine Eingangsschaltung £■ (F ϊ g. 1) zur Regenerierung der Binärimpulse. Hierzu kann beispielsweise ein rückgekoppelter Gegentaktverstärker oder eine nach Art des Schmitt-Triggers arbeitende Schaltungsanordnung Verwendung Finden. The signal sequence DU arriving at the receiver end expediently runs through an input circuit £ ■ (F ϊ g. 1) to regenerate the binary pulses. For this purpose, for example, a feedback push-pull amplifier or a circuit arrangement operating in the manner of the Schmitt trigger can be used.

Die regenerierte Impulsfolge DU muß vor der wetteren Verarbeitung decodiert werden, um die ursprüngliche Bitfolge und einen Taktpuls wieder zu erhalten. Ein vorteilhaftes Ausführungsbeispiel für einen Dekodierer DCzeigt die F i g. 5.The regenerated pulse sequence DU must be decoded before the weather processing in order to get the original bit sequence and a clock pulse again. An advantageous exemplary embodiment for a decoder DC is shown in FIG. 5.

Zur Erläuterung der Wirkungsweise des Dekodierers ist zunächst davon auszugehen, daß das Signal Tf, auf dessen Erzeugung noch näher eingegangen wird, vor Beginn einer Sendung den Wert 0 hat. Damit liegt der Ausgang des NOR-Gliedes V 13 auf 1, was wiederum zur Folge hat, daß die Flipflops OD und ID zurückgesetzt und das Flipflop 2Dgesetzt^werden. Mit Beginn einer Sendung nimmt das Signal R den Wert I an, wodurch der Ausgang des Verknüpfungsglieds V13 auf 0 übergeht und unabhängig von dem Signalpegel an seinem zweiten Eingang wird. To explain the mode of operation of the decoder, it must first be assumed that the signal Tf, the generation of which will be discussed in more detail below, has the value 0 before the start of a transmission. The output of the NOR element V 13 is thus 1, which in turn means that the flip-flops OD and ID are reset and the flip-flop 2D is set. At the beginning of a transmission, the signal R assumes the value I, as a result of which the output of the logic element V13 changes to 0 and becomes independent of the signal level at its second input.

Die ankommende Signalfolge Di/liegt sowohl direkt als auch über ein Verzögerungsglied an den beiden Eingängen eines Antivalenz-(EXOR)Glieds V14 an. Die Signallaufzeit ld I über dieses Verzögerungsglied beträgt etwa ein Viertel der Dauer des seriell übertragenen Bits. Somit wird bei jeder Zustandsänderung der Signalfolge DU am Eingang ein Impuls RR bzw. seine Inversion RR erzeugt. Die Impulsreihe RR wird durch den Dekodierer weiterverarbeitet. Der erste negative Impuls in dieser Impulsreihe gelangt jedoch nicht an den Ausgang des ODER-Glieds V15, da der Ausgang Odes Flipflops 2D zunächst noch den Wert 1The incoming signal sequence Di / is applied both directly and via a delay element to the two inputs of an antivalence (EXOR) element V 14 . The signal propagation time ld I over this delay element is approximately a quarter of the duration of the serially transmitted bit. A pulse RR or its inversion RR is thus generated at each change of state of the signal sequence DU at the input. The pulse series RR is processed further by the decoder. However, the first negative pulse in this pulse series does not reach the output of the OR element V15, since the output Odes flip-flops 2D initially still has the value 1

führt. Durch die erste ansteigende Flanke derleads. By the first rising edge of the

Impulsreihe RR wird das Flipflop 2D auf 0 gesetzt. Erst dann setzen sich die weiteren Zustandsänderungen der Impulsreihe RR auf den Ausgang des ODER-Glieds V15 durch.Pulse series RR the flip-flop 2D is set to 0. Only then do the further changes in state of the pulse series RR prevail on the output of the OR element V15.

In diesem Zusammenhang ist daran zu erinnern, daß jedem eigentlichen Übertragungszyklus ein Impuls zur Verbesserung des Einschwingens auf der Verbindungsleitung vorangestellt wird. Dieser Vorspannimpuls dient nicht zur Übermittlung einer Information, er wird daher auf der Empfangsseite wieder ausgeblendet.In this context, it should be remembered that every actual transmission cycle is an impulse for Improvement of the transient on the connection line is preceded. This bias pulse is used not for the transmission of information, it is therefore hidden again on the receiving side.

Die am Ausgang des ODER-Glieds V15 auftretende Impulsreihe entspricht mit Ausnahme des unterdrückten, ersten (negativen) Impulses der Impulsreihe RR. Aus ihr wird in dem restlichen Teil der Dekodierschal· tung ein Taktpuls Tbzw. Tund die serielle Bitfolge QX gewonnen. Dieser Teil der Dekodierschaltung besteht aus den Flipflops ODund ID, den Verknüpfungsgliedern V16—V18 und den Verzögerungsgliedern mit den Signallaufzeiten fc/2« 16%, fc/3 = 40% und ic/4« 16% der Bildauer. Seine Funktion läßt sich am besten anhand des Zeitdiagramms gemäß Fig.6 erkennen, welches Signalverläufe an verschiedenen Punkten der Dekodierschaltung zeigt. Die in dem Zeitdiagramm nach Fig. 6 eingetragenen Pfeile verbinden immer ein auslösendes Ereignis (Ursache) mit dem daraus abgeleiteten Ereignis (Wirkung). Das Verzögerungsglied mit der Signallaufzeit td4 bewirkt die zeitliche Anpassung des Verlaufs der dekodierten Bitfolge Qi an den Taktpuls Γ für die weitere Verarbeitung.With the exception of the suppressed, first (negative) pulse, the series of pulses appearing at the output of the OR gate V15 corresponds to the series of pulses RR. In the remaining part of the decoding circuit, it becomes a clock pulse T or. T and the serial bit sequence QX obtained. This part of the decoding circuit consists of the flip-flops OD and ID, the logic elements V16-V18 and the delay elements with the signal propagation times fc / 2 «16%, fc / 3 = 40% and ic / 4« 16% of the image duration. Its function can best be seen on the basis of the timing diagram according to FIG. 6, which shows signal curves at various points in the decoding circuit. The arrows entered in the time diagram according to FIG. 6 always connect a triggering event (cause) with the event (effect) derived therefrom. The delay element with the signal propagation time td4 effects the temporal adaptation of the course of the decoded bit sequence Qi to the clock pulse Γ for further processing.

Bevor auf die weitere Verarbeitung der dekodierten Bitfolge (Jl näher eingegangen wird, ist auf den Signalgenerator RSG hinzuweisen. Dieser, aus den FlipPops OR bis 3R und den Verknüpfungsgliedern V 19 bis V22 bestehende Signalgenerator erzeugt in periodischer Folge Rücksetzimpulse R bzw. R, mit denen verschiedene Flipflops des Empfängers, daranter auch die schon erwähnten Flipflops OD bis 2D im Decodierer DQ zurückgesetzt werden. Damit werden vor einem ersten Übertragungszyklus und aus Sicherheitsgründen auch in längeren Sendepausen die erforderlichen Startbedingungen hergestellt Während einer laufenden Übertragung werden die Flipflops des Signalgenerators RSG durch die Signalfolge RR in kurzen Zeitabständen zurückgestellt, wodurch die Entstehung der Rücksetzimpulse R bzw. S verhindert wird. Unmittelbar nach Abschluß eines Übertragungszyklus sorgt das Signal Ta für die Entstehung von Rücksetzimpulsen, damit der Empfänger wieder schnell Before the decoded bit sequence (Jl is made in detail to further processing, is to refer to the signal generator RSG. This, from the FlipPops OR until 3R and to logic elements V 19 to V22 existing signal generator generates in a periodic sequence reset pulses R and R, respectively, with which different flip-flops of the recipient, daranter the already mentioned flip-flops OD are reset to 2D in the decoder DQ. Thus, the necessary starting conditions are made during an ongoing transmission, the flip-flop of the signal generator RSG by the signal sequence before a first transmission cycle and for safety in longer transmission pauses RR is reset at short time intervals, which prevents the occurrence of the reset pulses R or S. Immediately after the completion of a transmission cycle, the signal Ta causes reset pulses to be generated, so that the receiver is fast again

für den Empfang einer neuen Sendung bereit ist. Die Flipflops OR und 1R des Oszillators im Signalgenerator RSG sind taktzustandsgesteuert. Ihre Takteingänge C liegen ständig auf einem der logischen 1 entsprechenden Potential.is ready to receive a new broadcast. The flip-flops OR and 1 R of the oscillator in the signal generator RSG are clock state-controlled. Their clock inputs C are always at a potential corresponding to logic 1.

Aus dem vom Dekodierer DCgelieferten Taktpuls T werden in der empfängerseitigen Steuereinrichtung STE(V \ g. 8) die eisten drei Impulse T*zur Einspeicherung der Kennung für die Anzahl der übertragenen Signalgruppen in den Flipflops QZE und \ZE abgezweigt. Dies geschieht mit Hilfe des Zählers ZAE, dessen Ausgangssignale ZS bzw. 25 am Ende des dritten (negierten) Impulses des Taktpulses T ihre logischen Werte vertauschen. ZS wird 0, ZS wird I. Damit wird das NOR-Glied V'24 für die folgenden Taktimpulsp Γ gesperrt. Da zu diesem Zeitpunkt das Signal LEl-O ist, durchlaufen diese Taktimpulse nun das NOR-Glied V25 und bilden nach ihrer Inversion den Schiebetakt TS für das empfängerseitige Schieberegister 5/?E (Fig. 1 und Fig. II). Die Schaltung des Zähiers Z4£zeigt die F i g. 9.From the clock pulse T supplied by the decoder DC , the first three pulses T * for storing the identifier for the number of transmitted signal groups in the flip-flops QZE and \ ZE are branched off in the receiver-side control device STE (V \ g. 8). This is done with the aid of the counter ZAE, whose output signals ZS and 25 swap their logical values at the end of the third (negated) pulse of the clock pulse T. ZS becomes 0, ZS becomes I. This means that the NOR element V'24 is blocked for the following clock pulse pulses. Since the signal LE10 is at this point in time, these clock pulses now pass through the NOR element V25 and, after their inversion, form the shift clock TS for the receiver-side shift register 5 /? E (FIG. 1 and FIG. II). The circuit of the counter Z4 £ is shown in FIG. 9.

An den Ausgängen der Flipflops OZE und IZE, in welche die Signalgruppen-Kennung mit Hilfe der ersten drei Taktimpulse T* (streng genommen mit dem zweiten und dritten Taktimpuls, vgl. hierzu Fig.6) eingegeben wurde, stehen die Kennziffern einzeln in Form der Signale ZfO, ΖΖΠ5, ZEX und ZE 1 zur Verfügung. Diese Signale steuern einen Demultiplexer DM (Fig. 10) und die NOR-Glieder_^2f> bis V29. Da vorläufig die Signale LEX=O und LE1 = 1 sind, haben auch die Signale Ta bis Td, welche die Informationsübernahme aus dem Schieberegister SRE in das Auffangregister 4/?Esteuern, den Wert 0.At the outputs of the flip-flops OZE and IZE, into which the signal group identifier was entered with the aid of the first three clock pulses T * (strictly speaking with the second and third clock pulse, see FIG. 6), the code numbers e inze ln in Form of the signals ZfO, ΖΖΠ5, ZEX and ZE 1 are available. These signals control a demultiplexer DM (Fig. 10) and the NOR elements_ ^ 2f> to V29. Since the signals LEX = O and LE 1 = 1 for the time being, the signals Ta to Td, which control the transfer of information from the shift register SRE into the receiving register 4 /? E, also have the value 0.

In der ersten Zelle dOSE des empfängerseitigen Schieberegisters, das in der Fig. 11 nur teilweise dargestellt ist, wird die ankommende Bitfolge Q X in das durch den Schiebetakt TS vorgegebene Taktraster eingeordnet. Die Ausgangssignale SEdO der Registerzelle dOSE werden in dem Demultiplexer DM nach Fig. 10 mit den NOR-Gliedern V30 bis V33 entsprechend den jeweils vorliegenden Signalgruppen-Kennziffern auf eine der vier Eingabeleitungen WEa bis WEd durchgeschaltet.In the first cell dOSE of the receiver-side shift register, which is only partially shown in FIG. 11, the incoming bit sequence QX is arranged in the clock grid predetermined by the shift clock TS. The output signals SEdO of the register cell dOSE are switched through to one of the four input lines WEa to WEd in the demultiplexer DM according to FIG. 10 with the NOR elements V30 to V33 in accordance with the signal group codes present.

Das empfängerseitige Schieberegister SRE(Fig. 11) ist wie das senderseitige Schieberegister SR in vier Sektoren eingeteilt. Die von der Registerzelle dOSE abgegebene Bitfolge wird in Abhängigkeit von der Signalgruppenkennung an die unmittelbar folgende Registerzelle d XSE des Sektors doder über eines der ODER-Glieder V34 bis K 36 an die Zellen c XSE, b XSE oder 1 SE angelegt und durch das Register geschoben. Sobald die führende 1 in der Registerzelle XLE eingetroffen ist, wechseln deren Ausgänge LEX und Lei ihren logischen Wert (LEX-* 1). Damit wird der Schiebetakt TS angehalten, und mindestens das Obergabesignal Ta, das die Übergabe des im Sektor A des Schieberegisters SRE gespeicherten Inhalts in den gleichnamigen Sektor des Auffangregisters ARE bewirkt, wird 1. Gegebenenfalls nehmen aber auch noch zusätzlich die Signale 71» oder Tb und Tc oder Tb, Tc und Td den Wert 1 an. Dementsprechend werden die Inhalte weiterer Sektoren in das Auffangregister ARE übernommen, wo sie dann zur Auswertung zur Verfügung stehen. The receiver-side shift register SRE (FIG. 11), like the transmitter-side shift register SR, is divided into four sectors. The bit sequence output by the register cell dOSE is applied to the immediately following register cell d XSE of the sector d or via one of the OR gates V34 to K 36 to the cells c XSE, b XSE or 1 SE and shifted through the register . As soon as the leading 1 has arrived in register cell XLE , its outputs LEX and Lei change their logical value (LEX- * 1). This stops the shift clock TS , and at least the transfer signal Ta, which causes the content stored in sector A of the shift register SRE to be transferred to the sector of the same name in the receiving register ARE , is 1. If necessary, however, also take the signals 71 »or Tb and Tc or Tb, Tc and Td show the value 1. The contents of further sectors are accordingly transferred to the catch register ARE , where they are then available for evaluation.

Durch das Signal Ta wird im Signalgenerator RSG ein Rücksetzimpuls R bzw. Ti erzeugt, wodurch außer den Zellen des Schieberegisters SRE eine Reihe von weiteren Flipflops in den Ausgangszustand versetzt werden, wie vorher schon ausgeführt wurde. Der Übertragiingszyklus ist beendet. A reset pulse R or Ti is generated by the signal Ta in the signal generator RSG , whereby, in addition to the cells of the shift register SRE, a number of other flip-flops are set to the initial state , as has already been explained. The transfer cycle has ended.

Anstelle der de-n beschriebenen Ausführungsbeispiel zugrunde gelegten einkanaligen bitseriellen Übertragung kann auch eine /weikanalige Übertragung vorgesehen werden. Hierdurch läßt sich die maximale tlbertragungsrate bei einer verhältnismäßig geringen Erhöhung des benötigten Aufwands nahezu verdoppeln. Das Prinzip einer entsprechenden Übertragungseinrichtung (für eine Übertragungsrichtung) ist in der Fig. 12 dargestellt.Instead of the exemplary embodiment described in de-n The underlying single-channel bit-serial transmission can also be a / two-channel transmission are provided. This allows the maximum transmission rate to be achieved at a relatively low rate Almost double the increase in the effort required. The principle of a corresponding transmission device (for one transmission direction) is in FIG. 12 shown.

Das senderseitige Auffangregister AR einschließlich der Einrichtungen für die Feststellung von Zustandsänderungen der Kingangssignnle und für die Auslösung eines Übertragungszyklus sowie das empfängerseitige Auffangregister ARE bleiben gegenüber dem vorher behandelten Ausführungsbeispiel unverändert. Dagegen wird in den Schieberegistern jeder Sektor in zwei gleiche Teile aufgetrennt. Damit das auch gelingt, »vcnn die Anzahl der Zellen in einem Sektor vorher ungerade war, muß in diesem Sektor eine nicht dem Auffangregister zugeordnete Bluidzelle vorgesehen werden. In manchen Fällen kann diese Maßnahme durch eine veränderte Einteilung der Signalgruppen umgangen werden. Die einander entsprechenden Hälften der Srktoren sind zu unabhängigen Schiebercgistern SR X und SR 2 bzw. SRE X und SRE2 verbunden.The receiving register AR on the transmitter side, including the devices for determining changes in the state of the Kingangssignnle and for triggering a transmission cycle, and the receiving register ARE remain unchanged compared to the previously discussed embodiment. In contrast, in the shift registers each sector is divided into two equal parts. In order that this also succeeds when the number of cells in a sector was previously uneven, a Bluid cell that is not assigned to the collecting register must be provided in this sector. In some cases, this measure can be circumvented by changing the classification of the signal groups. The corresponding halves of the sectors are connected to form independent shift registers SR X and SR 2 or SRE X and SRE2 .

Die Lv, ei Ziffern der Kennung für die Anzahl der an der Übertragung beteiligten Signalgruppen werden nun auf beide Übertragungskanäle aufgeteilt und parallel übertragen. Dementsprechend ist dem Schieberegister SR X die Zelle OZ und dem Schieberegister SR 2 die Zelle IZ zur Aufnahme der Kennungsziffern zugeordnet, jedes Schieberegister SR X bzw. SR 2 derThe Lv, ei digits of the identifier for the number of signal groups involved in the transmission are now divided between both transmission channels and transmitted in parallel. Correspondingly, the shift register SR X is assigned the cell OZ and the shift register SR 2 is assigned the cell IZ for receiving the identification numbers, and each shift register SR X or SR 2 is assigned

J5 Sendeeinrichtung umfaßt auch eine Zelle 11L bzw. 12/., von der aus die führende 1 jeder zu übertragenden Bitfolge vorangestellt wird. Es genügt jedoch, nur eine Zelle OL vorzusehen und sie beispielsweise dem Schieberegister SR 1 beizugeben.J5 transmitting device also includes a cell 11 L or 12 /., From which the leading 1 is placed in front of each bit sequence to be transmitted. However, it is sufficient to provide only one cell OL and to add it to the shift register SR 1, for example.

Es ist dann auch ausreichend, über das ODER-NOR-Glied V9 in der senderseitigen Steuereinheit ST nach F i g. 3 die Ausgänge der Zellen nur dieses Schieberegisters zusammenzufassen und daraus die Signale K bzw. K zu bilden. Im übrigen bleibt die Steuereinheit 57 unverändert.It is then also sufficient to use the OR-NOR element V9 in the transmitter-side control unit ST according to FIG. 3 to summarize the outputs of the cells of this shift register only and to form the signals K and K , respectively. Otherwise, the control unit 57 remains unchanged.

Da über die beiden Übertragungskanäle unabhängige Bitfolgen übertragen werden, sind grundsätzlich zwei Kodierer COD1 und COD 2 erforderlich. Tatsächlich können jedoch von der in Fig. 4 dargestellten Schaltungsanordnung die für die Erzeugung der Schiebetakte TSR bzw. TSR und der Null- und Eins-Impulsfolgen vorgesehenen Teile für beide Kodierer gemeinsam benutzt werden.
Auf der Empfängerseite ist für jeden Übertragungskanal ein eigener Dekodierer nach F i g. 5 vorhanden. Da nicht damit gerechnet werden kann, daß die übertragenen Bitfolgen über beide Kanäle vollkommen synchron beim Empfänger ankommen und von diesen Bitfolgen Takt- und sonstige Steuersignale abgeleitet werden, ist es notwendig, auch Teile der empfängerseitigen Steuereinheit doppelt vorzusehen. Um dieses anzudeuten, sind in Fig. 12 zwei Steuereinheiten 5TEl und STE 2 mit teilweiser Überschneidung dargestellt Insbesondere müssen die Einrichtungen zur Ableitung des Schiebetaktes TSl bzw. TS 2 aus den Taktpulsen Tl bzw. T2 für jeden Kanal getrennt vorhanden sein, -*obei auch die Zähler ZAEX bzw. ZAE2 gemäß Fig. 13 aufgebaut sind, da wegen der parallelenSince independent bit sequences are transmitted via the two transmission channels, two encoders COD 1 and COD 2 are generally required. Actually, however, the measures provided for the generation of the shift clocks TSR or TSR and the zero and one pulse sequences parts are used in common for both encoder of the embodiment shown in Fig. 4 circuitry.
On the receiver side, there is a separate decoder for each transmission channel as shown in FIG. 5 available. Since it cannot be expected that the transmitted bit sequences will arrive at the receiver completely synchronously via both channels and that clock and other control signals will be derived from these bit sequences, it is necessary to provide duplicate parts of the receiver-side control unit. . To indicate this, 12 two control units 5ths and STE 2 are shown in Figure with partial overlap particular, the devices must be provided separately for the derivation of the shift clock TSl or TS 2 from the clock pulses Tl and T2 for each channel, - obei also the counters ZAEX and ZAE2 are constructed according to FIG. 13, because of the parallel

Übe^r'.^r2 nine d:. Kennungsziffern schon nach den jeweils zweiten Impulsen Zustandsanderiingen der Signale ZS \ bzw. 25Ί und ZSl bzw. ZS2 auftreten müssen. Die Zustandsänderungen dieser Signale bcwir ien — analog zu den Zustandsanderungen dnr Signale ZS bzw. ZS bei der einkanaligen 1 Ibertragungs^nordnung — die F-'reigabe der Srhiebeimpulse 7"-S'1 und TS2 für die empfangerseiiigcn Schieberegister SREX und SRF.2 und das Anhalten der Impulse 7"l*J>zw. Γ2" für die Kinspeicherung der Kennungsziffern QM und Q\2 in die Flipflops OZE und \ZE, die nicht mehr in Serie, sondern parallel betrieben werden (vgl. Fig. 14). Auf diese Weise ist jedem I ihertragunpskanitl '-'ines der beiden FlipflopsOZt'und IZFzugeordnetAbout ^r '. ^r 2 nine d :. Identifier digits must occur after the respective second impulses state changes of the signals ZS \ or 25Ί and ZSl or ZS2. The changes in state of these signals cause - analogously to the changes in state of the signals ZS and ZS in the single-channel transmission order - the release of the drive pulses 7 "-S'1 and TS2 for the receiving shift registers SREX and SRF.2 and stopping the pulses 7 "l * J> betw. Γ2 "for storing the identification numbers QM and Q \ 2 in the flip-flops OZE and \ ZE, which are no longer operated in series but in parallel (see FIG. 14) assigned to both flip-flops OZt 'and IZF

Von beiden Übertragungskanälen gemeinsam benützt wird der T«il der Steuereinheit nach ! i g. 8, derThe door of the control unit is used jointly by both transmission channels. i g. 8, the

zur Bildung der Übernahmeimpulse Ta bif Td dient. Allerdings ist es zweckmäßig, einander entsprechende Alisgangssignale der Registerzellen IILfund \2LE an den Enden der Schieberegister SRE1 und SRE2 so zu verknüpfen, daß LE\ = \ bzw. LEt=O erst dann zustande kommt, wenn die den Bitfolgen vorangestellten »führenden Einsen« von beiden Reg'sterzellen übernommen wurden.serves to form the transfer pulses Ta bif Td. However, it is advisable to combine corresponding output signals of register cells IILf and \ 2LE at the ends of shift registers SRE 1 and SRE2 in such a way that LE \ = \ or LEt = O only come about when the "leading ones" preceding the bit sequences were taken over by both Reg'ster cells.

Gemeinsam kann auch der der Steuereinheit zugerechnete Signalgenerator RSG nach Fig. 7 verwendet werden, wenn die Signale RR aus beiden Dekodierern (Fig. 5) gemäß einer ODER-Funktion verknüpft werden. Dagegen bilden die beiden Demultiplexer DMl und DM2 in F' i g. 12 zwei selbständige Einheiten nach Fig. 10. The signal generator RSG according to FIG. 7 assigned to the control unit can also be used together if the signals RR from both decoders (FIG. 5) are linked according to an OR function. In contrast, the two demultiplexers DM1 and DM2 in FIG. 12 two independent units according to FIG. 10.

Hierzu I I lihilt ZeichuuneenFor this purpose I have drawings

Claims

Patent claims:

1. A method for the bit-serial transmission of data signals which have a different average frequency of change, arrive at the input of the transmission device on parallel lines and leave the output on parallel lines, characterized in that the data signals in some (z. B. four) groups (ISa to XSd) are subdivided in such a way that the probable frequency of change of the data signals from the first to the last group decreases, that signal changes within the groups (ISa to ISd) are detected and, after the previous transmission cycle has been completed, initiate a new transmission cycle which the group with the detected signal change, all groups with a higher average change frequency and an identifier for the number of groups transmitted.

2. The method according to claim 1, characterized in that that between the identifier and the bit sequence corresponding to the signals to be transmitted Bit with the logical value 1 (leading 1) is inserted.

3. The method according to claim 2 for the transmission of data signals which change their state at different and mutually independent times, characterized in that the change in a significant signal in the first group (\ Sa) causes a new transmission cycle.

4. A method awake claim 2 for the transmission of data signals that change their <; n state id at different and mutually independent times, characterized in that <J 8 the change in a significant signal in the first group (lSa ^ or one of a few selected signals triggers a new transmission cycle in other groups (XSb to \ Sd).

5. The method according to claim 3 or 4, characterized in that each with a transmission cycle transmitted data block comprising at least the first data group and the identifier a pulse with one to two times the duration of a data bit is preceded by its more logical Value the logical value of the idle state at the end of the previous transmission cycle is opposite.

6. Arrangement for carrying out the method according to claim 1 with a receiving register on the transmitter side and a shift register for bit-serial output of the signals received in parallel from the receiving register, with a receiving register and a shift register for bit-serial input of the transmitted signals and their parallel transfer to the receiving-side receiving register, with an encoder and a decoder and with devices for generating shift and takeover or transfer clocks, characterized by the division of the registers (AR, SR, ARE, SRE) into sectors according to the signal groups, through each sector of the receiving register on the transmitter side (AR) associated devices for the generation of the change in the contents of the sectors indicating signals (SY), which the formation of the identifier for the number of to

Transmitting signal groups (ISa to ISd), the takeover of these signal groups from the receiving register (AR) in the shift register (SR) and the bit-serial output from the shift register (SR) through a demultiplexer (DM) controlled according to the identifier to input the serial Bit sequence at the beginning of the receiver-side shift register (SRE) or at a sector interface and by a device for controlling the transfer of the transmitted signal group or signal groups from the shift register (SRE) to the receiver-side receiving register (ARE).

7. Arrangement according to claim 6, characterized by a device for deriving the receiver-side shift clock (TS) from the transmitted signal sequence (DU)

8. Arrangement according to claim 6 or 7, characterized in that at the series output of the sender-side shift register (SR) the cells for receiving the signals to be transmitted are set to "1" (leading 1) before the start of the series output cell (XL) and others Cells (QZ, XZ) are connected upstream to receive the identifier and that the receiver- side shift clock (TS) is stopped as soon as the leading 1 enters a cell (1 /, ^ arranged at the end of the receiver-side shift register (SRE).

9. Arrangement according to claim 6 for bit serial transmission of signals via ρ transmission channels, characterized in that all sectors of the shift registers (SR, SRE) divided into ρ equal parts and the corresponding parts of the sectors to independent sliding chains (SR X to SRp, SREX to SREp) that each transmission channel is assigned a coder (COD X to CODp), a decoder (DCl to DCp), a device for generating the receiver-side shift clock (TSX to TS p) and a demultiplexer CDAi 1 to DMp) and that from the signals (LEXX to LEX p) arising after the input of the serial bit sequences into the shift chains (SRE 1 to SREp) of the receiver-side shift register, according to an AND operation, a signal (LEX) is derived which indicates the parallel acceptance of the transmitted signals into the receiving register (ARE) .