DE2929531C2

DE2929531C2 - Method for synchronizing two data stations

Info

Publication number: DE2929531C2
Application number: DE19792929531
Authority: DE
Inventors: Helmut 6432 Heringen Thenert
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-07-20
Filing date: 1979-07-20
Publication date: 1981-05-27
Also published as: DE2929531B1

Description

Die Erfindung bezieht sich auf ein Verfahren zur Synchronisierung zweier Datenstationen, von denen eine sendeseitige Datenstation ein Datensignal mit Taktinformationen an eine empfangsseitige Datenstation abgibt und wonach mit Hilfe des Datensignals an der empfangsseitigen Datenstation ein Bittakt gewonnen wird.The invention relates to a method for Synchronization of two data stations, of which one data station on the sending side is transmitting a data signal Outputs clock information to a receiving-side data station and then with the help of the data signal a bit clock is obtained from the data station at the receiving end.

Nach bekannten Verfahren wird der Bitsynchronismus zwischen einer sendenden Datenstation und einer empfangenden Datenstation dadurch hergestellt, daß mit dem Datensignal der sendenden Station Taktinformationen übertragen werden, aus denen an der empfangenden Datenstation ein empfangsseitiger Bittakt gewonnen wird. Die Phasenlage dieses Bittaktes wird in einer Regeleinrichtung ständig oder zeitweise nachgeregelt. Die Nachregelung erfolgt aufgrund der Binärwertwechsel des übertragenen Datensignals. Bei ungestörtem Betrieb signalisieren die Binärwertwechsel die zu übertragenden Daten. Durch Störungen entstehen Störsignale, welche Binärwertwechsel der Daten vortäuschen. Derartige, durch Störungen verursachte Binärwertwechsel, können den Bitsynchronismus zwischen den beiden Datenstationen stören.According to known methods, the bit synchronism between a transmitting data station and a receiving data station produced in that with the data signal of the sending station clock information are transmitted, from which a receiving-side bit clock at the receiving data station is won. The phase position of this bit clock is constantly or intermittently in a control device readjusted. The readjustment takes place on the basis of the binary value change of the transmitted data signal. at In undisturbed operation, the binary value changes signal the data to be transmitted. Occur by disturbances Interfering signals which simulate binary value changes in the data. Such caused by disturbances Binary value changes can disturb the bit synchronism between the two data stations.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung des Bitsynchronismus anzugeben, das sich auch bei gestörtem Datensignal bewährt.The invention is based on the object of specifying a method for producing bit synchronism, which has proven itself even when the data signal is disturbed.

Die der Erfindung zugrunde liegende Aufgabe wird dadurch gelöst, daß im Bereich der empfangsseitigen Datenstation ein Soilwertsignal erzeugt wird, das periodisch eine Dauer signalisiert, die mindestens gleich der Solldauer eines Bits ist. daß während der Dauer auftretende Impulsflanken des Datensignals gezählt werden und ein Sperrsignal abgegeben wird, falls ein vorgegebener Zählerstand erreicht wird und daß mit Hilfe des Sperrsignals verhindert wird, daß sich die während der Dauer auftretenden Impulsflanken bei der Gewinnung des Bittaktes auswirken.The object on which the invention is based is achieved in that in the area of the receiving side Data station a Soilwertsignal is generated, which periodically signals a duration that is at least equal is the target duration of a bit. that occurring pulse edges of the data signal are counted during the duration and a locking signal is issued if a predetermined count is reached and that with The locking signal prevents the pulse edges occurring during the duration from being mixed up with the Effect gaining the bit clock.

Das erfindungsgemäße Verfahren zur Bitsynchronisierung zweier Datenstationen bewährt sich auch bei gestörtem Datensignal, weil durch Störungen verursachte Binärwertwechsel des Datensignals nicht zur Regelung des Bittaktes herangezogen werden. Dies insbesondere deshalb, weil im Bereich der empfangenden Datenstation periodisch ein Zeitfenster signalisiert wird, mit Hilfe dessen jene Binärwertwechsel erkannt werden, die durch Störungen verursacht wurden.The method according to the invention for bit synchronization of two data stations has also proven itself in disturbed data signal because the binary value change of the data signal caused by disturbances does not occur Regulation of the bit rate can be used. This is particularly because in the receiving area Data station periodically a time window is signaled with the help of which that binary value change is recognized caused by interference.

Es wäre grundsätzlich denkbar, Binärwertwechsel zn zählen, die einerseits einen Übergang von einem logischen Nullwert zu einem logischen Einswert und andererseits einen Übergang von einem logischen Eins-Wert zu einem logischen Null-Weri signalisieren. Im allgemeinen ist es jedoch einfacher, nur Binärwertwechsel zu zählen, die entweder einen Übergang von einem logischen Null-Wert zu einem logischen Eins-Wert oder einen Übe gang vom logischen Eins-Wert zum logischen Null-Wert signalisieren.It would be basically conceivable to change binary values zn count, on the one hand, a transition from a logical zero value to a logical one value and on the other hand, signal a transition from a logical one value to a logical zero value. In general, however, it is easier to only switch binary values to count either a transition from a logical zero value to a logical one value or signal a transition from the logical one value to the logical zero value.

Es wäre grundsätzlich denkbar, die Dauer des Zeitfensters derart zu bemessen, daß sie gleich der Solldauer mehrerer Bits ist. Eine derartige Bemessung erscheint dann vorteilhaft, wenn sich einzelne, durch Störungen verursachte Binärwertwechsel nicht nachteilig auf die Bitsynchronisierung auswirken.In principle, it would be conceivable to measure the duration of the time window in such a way that it is equal to Target duration of several bits. Such a dimensioning appears to be advantageous when individual, through Binary value changes caused by malfunctions do not adversely affect the bit synchronization.

Falls möglichst alle durch Störungen verursachte Binärwertwechsel mit großer Wahrscheinlichkeit erkannt werden sollen, ist es zweckmäßig, daß die Dauer gleich der Solldauer eines Bits ist und das Sperrsignal dann abgegeben wird, falls ein Zählerstand erreicht wird, der um eine Einheit größer ist als der bei ungestörtem Betrieb erreichte Zählerstand. Wenn das Datensignal bei ungestörtem Betrieb beispielsweise derart codiert ist, daß während der Solldauer mit einem Binärwertwechsel zu rechnen ist, dann ist es zweckmäßig, das Sperrsignal abzugeben, falls ein Zählerstand zwei erreicht wird, der um eine I größer ist als der bei ungestörtem Datensignal erreichte Zählerstand eins.If all binary value changes caused by disturbances are detected with a high degree of probability should be, it is appropriate that the duration is the same as the target duration of a bit and the locking signal is then issued if a count is reached that is one unit greater than that at counter reading reached undisturbed operation. If the data signal is not disturbed, for example is coded in such a way that a binary value change can be expected during the target duration, then it is advisable to to issue the locking signal if a count of two is reached that is one I greater than that at undisturbed data signal, counter reading reached one.

Falls bei vertretbarem technischen Aufwand die Binärwertwechsel des Datensignals in lückenlos aufeinanderfolgenden Zeitfenstern überprüft werden sollen,If, with justifiable technical effort, the binary value changes of the data signal in consecutive one without gaps Time windows are to be checked,

dann ist es zweckmäßig, daß zwei gegenphasige, mäanderförmige Sollwertsignale erzeugt werden, deren Impulse zeitlich nacheinander eine erste und eine zweite Dauer signalisieren, die je gleich der Solldauer eines Bits sind, daß die während der ersten bzw. zweiten Dauer auftretenden Impulsflanken des Datensignals gezählt werden und ein erstes bzw. zweites Sperrsignal erzeugt wird, falls, der vorgegebene Zählerstand erreicht wird, und daß mit Hilfe des ersten und zweiten Sperrsignals während je einer Bitdauer die Einwirkung des Datensignals auf die Gewinnung des Bittaktes unterbunden wird.then it is useful that two anti-phase, meander-shaped setpoint signals are generated, their Pulses signal one after the other a first and a second duration, each equal to the target duration of a bit are that the pulse edges occurring during the first and second duration of the data signal are counted and a first or second blocking signal is generated if the specified counter reading is reached, and that with the aid of the first and second blocking signal during one bit duration each, the action of the Data signal on the extraction of the bit clock is prevented.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. 1 bL· 7 beschrieben. Es zeigtIn the following, exemplary embodiments of the invention are described with reference to FIGS. 1 bL · 7 described. It shows

Fig. 1 ein Blockschaltbild einer empfangsseitigen Taktwiedergewinnungseinrichtung,1 shows a block diagram of a receiving-side Clock recovery device,

F i g. 2 ein erstes Ausführungsbeispiel eines in F i g. 1 schematisch dargestellten Störimpulsindikators,F i g. FIG. 2 shows a first exemplary embodiment of the one shown in FIG. 1 schematically illustrated interference pulse indicator,

F i g. 3 Signale, die beim Betrieb des in F i g. 2 dargestellten Störsignalindikators auftreten,F i g. 3 signals that occur when the in F i g. 2 shown interference signal indicator occur,

F i g. 4 ein zweites Ausführungsbeispiel des in F i g. 1 schematisch dargestellten Störimpulsindikators,F i g. 4 shows a second embodiment of the in FIG. 1 schematically illustrated interference pulse indicator,

F i g. 5 Signale, die beim Betrieb des in F i g. 4 dargestellten Störimpulsindikators auftreten,F i g. 5 signals that are generated during operation of the FIG. 4 shown interference pulse indicator occur,

F i g. 6 ein drittes Ausführungsbeispiel des in F i g. 1 dargestellten Störimpulsindikators undF i g. 6 shows a third embodiment of the in FIG. 1 shown interference pulse indicator and

Fig. 7 Signale, die bei dem in Fig.6 dargestellten Störimpulsindikator auftreten.FIG. 7 signals which occur in the interference pulse indicator shown in FIG.

Die in F i g. 1 dargestellte Schaltungsanordnung bildet einen Teil einer empfangenden Datenstation. Von einer nicht dargestellten, sendenden Datenstation wird das Datensignal A abgegeben, das außer den Daten auch Taktinforrnationen enthalt. Der in den meisten Fällen quarzgesteuerte Taktgenerator TG erzeugt den Bittakt BT. dessen Phasenlage mit Hilfe der Regeleinrichtung RE regelbar ist. Der Taktgenerator TC ' erzeugt mit Hilfe der Taktinformationen des Datensignals A den Bittakt BT. Die Bittakte STund BT'unterscheiden sich im jllgemeinen durch eine unterschiedliche Phasenlage.. Mit Hilfe des Vergleichen VGL werden die beiden Bittakte Ö7"und BTmiteinander verglichen, und es wird ein Regelsignal erzeugt, mit Hilfe dessen die Phasenlage des Bittaktes ßTnachgeregelt wird. Der Störimpulsindikator SThat die Aufgabe. Störimpulse im Datensignal A zu erkennen und das Sperrsignal 5 zu erzeugen, falls während einer vorgegebenen Dauer eine vorgegebene Anzahl von Störimpulsen überschritten wird. Das Sperrsignal S verhindert, daß sich die Störimpulse des Signals A bei der Gewinnung des Bittaktes auswirken.The in F i g. The circuit arrangement shown in FIG. 1 forms part of a receiving data station. The data signal A , which in addition to the data also contains clock information, is emitted by a transmitting data station (not shown). The crystal-controlled clock generator TG in most cases generates the bit clock BT. whose phase position can be regulated with the aid of the control device RE. The clock generator TC ' generates the bit clock BT with the aid of the clock information of the data signal A. The bit clocks ST and BT ' generally differ in their phase position. With the help of the comparison VGL , the two bit clocks Ö7 "and BT are compared with one another, and a control signal is generated with the aid of which the phase position of the bit clock ßT is readjusted sthat to recognize the object. glitches in the data signal a and to generate the inhibit signal 5, if a predetermined number is exceeded interference pulses for a predetermined duration. the inhibit signal S prevents the noise pulses of signal a effect in the recovery of the bit clock.

Im allgemeinen ist es /icht zweckmäßig, den » Störimpulsindikator ST dauernd zu betreiben. Bei Vorliegen des Signals ffßist der Störimpulsindikator 57 betriebsbereit. Beispielsweise kann der Störimpulsindikator STwährend des Verbindungsaufbaus mit Hilfe des Signals EB außer Betric'o gesetzt werden. Mit Hilfe des Löschsignals LO kann der Störimpulsindikator in einen definierten Anfangszustand versetzt werden. Das Signal R wird zur definierten Rücksetzung einiger Stufen des Störimpukindikators verwendet.In general, it is not advisable to operate the interference pulse indicator ST continuously. When the ffss signal is present, the interference pulse indicator 57 is ready for operation. For example, the interference pulse indicator ST can be set out of action while the connection is being set up with the aid of the signal EB . With the help of the cancellation signal LO , the interference pulse indicator can be put into a defined initial state. The signal R is used for the defined resetting of some levels of the interference impulse indicator.

F i g. 2 zeigt den Störimpulsindikator STI\ als erstes Ausführungsbeispiel des in Fig. I schematisch dargestellten Störimpulsindikators. Fig.3 zeigt einige der zugehörigen Signale. Der Bittakt BT wird dem Generator QG zugeführt, der die beiden Signale Q 1 und Q2 erzeugt. Die Signale Q1 bzw. Q2 signalisieren die Dauer D X bzw. D 2, die gleich der Solldauer eines Bits ist. Mit dem dargesirlMen Signal EB ist der Störimoulsindikator S771 betriebsbereit.F i g. FIG. 2 shows the interference pulse indicator STI \ as a first embodiment of the interference pulse indicator shown schematically in FIG. Fig. 3 shows some of the associated signals. The bit clock BT is fed to the generator QG , which generates the two signals Q 1 and Q2. The signals Q 1 and Q2 signal the duration DX or D 2, which is equal to the target duration of a bit. The S771 interference indicator is ready for operation with the displayed signal EB.

Es wird angenommen, daß das Datensignal A Binärwertwechsel enthält, die einerseits von den zu übertragenden Daten herrühren und andererseits von Störimpulsen. Insbesondere wird angenommen, daß die zu den Zeitpunkten f=12, /=20, /=28 auftretenden Impulsflanken von den zu übertragenden Daten verursacht werden, wogegen die übrigen dargestellten Impulsflanken durch Störungen verursacht werden. Bei störungsfreiem Empfang — beispielsweise während der Dauer D 3 — ist nur eine einzige Impulsflanke zu erwarten. Falls entweder nur positive Impulsflanken oder nur negative Impulsflanken berücksichtigt werden, dann ist bei störungsfreiem Empfang entweder keine Impulsflanke oder — wie im Fall der Dauer D 3 — nur eine einzige Impulsflanke zu erwarten. Bei vorliegendem Ausführungsbeispiel werden nur die negativen Impulsflanken berücksichtigt. Da während der Dauer D1 mehr als eine negative Impulsflanke auftreten, ist anzunehmen, daß mindestens eine dieser Impulsflanken durch Störungen verursacht wurde. Auch während der Dauer D 2 signalisieren die zwei negativen Impulsflanken, daß einige dieser Impulsflanken durch störungen bedingt sind.It is assumed that the data signal A contains binary value changes which originate on the one hand from the data to be transmitted and on the other hand from interference pulses. In particular, it is assumed that the pulse edges occurring at times f = 12, / = 20, / = 28 are caused by the data to be transmitted, whereas the remaining pulse edges shown are caused by interference. In the case of interference-free reception - for example during the duration D 3 - only a single pulse edge is to be expected. If either only positive pulse edges or only negative pulse edges are taken into account, then with interference-free reception either no pulse edge or - as in the case of duration D 3 - only a single pulse edge is to be expected. In the present exemplary embodiment, only the negative pulse edges are taken into account. Since more than one negative pulse edge occurs during the duration D 1, it can be assumed that at least one of these pulse edges was caused by interference. During the duration D 2 , too, the two negative pulse edges signal that some of these pulse edges are caused by disturbances.

Mit Hilfe des in Fig. 2 dargestellten Störimpulsinüikators werden die während der Dauer DX bzw. D 2 bzw. D 3 auftretenden negativen Impulsflanken des Datensignals A gezählt, und es wird das Sperrsignal S abgegeben, falls der Zählerstand zwei erreicht wird. Dazu sind die beiden Zähler ZX bzw. Z 2 vorgesehen, von denen der Zähler ZX Zählimpulse während der Dauer DX und D 3 erhält, wogegen der Zähler Z2 Zählimpulse während der Dauer D 2 erhält. Diese Zählimpulse sind in F i g. 3 mit den gleichen Bezugszeichen UX bzw. U2 bezeichnet, wie jene UND-Glieder, von denen die Zählimpulse gemäß F i g. 2 abgegeben werden. Zur Gewinnung dieser Zählimpulse wird mit Hilfe des Flankengenerators FG X das Signal A X erzeugt, das die negativen Impulsflanken des Datensignals A signalisiert. Wenn die Signale Qi, Ai und EB alle 1-Werte haben, ergibt sich jeweils einer der Zählimp'ilse des Signals Ui. Wenn die Signale Q2, A X und EB alle !-Signale signalisieren, dann ergeben sich Zählimpulse des Signals U2. Die gegenphasigen Signale QX und Q 2 bewirken, daß die beiden Zähler Z i uiid Z 2 abwechselnd nur jede zweite Bitdauer zählen. Zum Zeitpunkt /=8 erreicht der Zähler Zi seinen Zählerstand zwei und gibt das Signal s 1 ab. Dieses Signal 5 1 wird in der Kippstufe SFFgespeichert. Zum Zeitpunkt /=18 wird die Kippstufe SFF mit Hilfe des Signals R zurückgesetzt.With the aid of the interference pulse indicator shown in FIG. 2, the negative pulse edges of the data signal A occurring during the period DX or D 2 or D 3 are counted, and the blocking signal S is emitted if the count reaches two. For this purpose, the two counters ZX and Z 2 are provided, from which the counter ZX receives counting pulses for the duration DX and D 3, while the counter Z2 receives counting pulses for the duration D 2 . These counts are shown in FIG. 3 is denoted by the same reference numerals UX and U2 as those AND elements from which the counting pulses according to FIG. 2 are submitted. To obtain these counting pulses, the signal AX is generated with the help of the edge generator FG X, which signals the negative pulse edges of the data signal A. If the signals Qi, Ai and EB all have 1 values, one of the counting pulses of the signal Ui results in each case. If the signals Q2, AX and EB signal all! Signals, then there are counting pulses of the signal U2. The anti-phase signals QX and Q 2 cause the two counters Z i and Z 2 to count alternately only every second bit duration. At time / = 8, the counter Zi reaches its count two and emits the signal s 1. This signal 5 1 is stored in the flip-flop SFF. At the time / = 18, the flip-flop SFF is reset with the aid of the R signal.

Zum Zeitpunkt /=16 erreicht der Zähler Z2 seinen vorgegebenen Zählerstand zwei und gibt das Signal s2 ab. Dieses Signal s 2 wird in der Kippstufe SFFebenfalls gespeichelt. Zum Zeitpunkt / = 26 wird die Kippstufe SFFmit dem Signal R zurückgesetzt.At the time / = 16, the counter Z2 reaches its predetermined count of two and emits the signal s2 . This signal s 2 is also stored in the flip-flop SFF. At the time / = 26, the flip-flop SFF is reset with the R signal.

Mit Hilfe des ODER-Gliedes OR 1 werden die beiden Signale s 1 und s 2 vereinigt und der Kippstufe SFF zugeführt, so daß sich am Ausgang dieser Kippstufe das Sperrsignal .Vergibt. D^;?ses Sperrsignal 5bewirkt, daß der in F i g. 1 dargestellte Taktgeber TG' die während der Dauer Di und D2 auftretenden Impulsflanken des Datensignals A bei der Gewinnung des Bitta'ues BT nicht berücksichtigt.With the help of the OR gate OR 1, the two signals s 1 and s 2 are combined and fed to the flip-flop SFF , so that the locking signal .Verits at the output of this flip-flop. D ^; This blocking signal 5 has the effect that the in FIG. 1, the clock generator TG ' shown does not take into account the pulse edges of the data signal A occurring during the duration Di and D2 when the bit value BT is obtained.

Während der Dauer D3 erhält der Zähler Zl nur einen einzigen Zählimpuh des Signals Ui, so daß erden vorgegebenen Zählerstand zwei nicht erreicht und kein Sperrsignal erzeugt wird, das der Dauer D 3 zugeordnet ist.During the duration D 3, the counter Zl receives only a single counting pulse of the signal Ui, so that it does not reach the predetermined count two and no blocking signal is generated which is assigned to the duration D 3.

Mil Hilfe des in Fig. 3 nicht dargestellten Signals LO= \ werden über die ODER-Glieder OR 2. OR 3 Rücksetzimpulse den Zählern Zl, 7.2 zugeleitet und damit wird ein definierter Anfangszustand der Zähler Z I, Z2 eingestellt.With the aid of the signal LO = \ , not shown in FIG. 3, the OR gates OR 2. OR 3 reset pulses are fed to the counters Z1, 7.2 and a defined initial state of the counters ZI, Z2 is set.

Der Störimpulsindikator 5771 besteht im wesentlichen aus dem Impulsgenerator QG. aus der Zähleinrichtung Z und aus einer Speichereinrichtung. Der Impulsgenerator Q(J erzeugt die Signale Q I und Q2. welche die Sollwerte der Bitdauer signalisieren. Mit in Hilfe der Zähleinrichtung Z werden Impulsflanken des Datensignals A gezahlt, und es wird das Sperrsignal .S' erzeugt, falls der vorgegebene Zählerstand erreicht wird. Im vorliegenden Fall sind die beiden Zähler Z I und Z2 nicht nur Teile der Zähleinrichtung Z. sondern r> müssen auch als Teile einer Speichereinrichtung angesehen werden, weil sie die Informationen, die Störimpulse signalisieren, während einer gewissen Zeit speichern.The interference pulse indicator 5771 essentially consists of the pulse generator QG. from the counting device Z and from a storage device. The pulse generator Q (J generates the signals Q I and Q2. Which signal the setpoints of the bit duration. With the help of the counter Z, pulse edges of the data signal A are counted, and the blocking signal .S 'is generated if the specified count is reached. In the present case, the two counters Z I and Z2 are not only parts of the counting device Z, but must also be viewed as parts of a storage device because they store the information that signal interference pulses for a certain time.

Fig. 4 zeigt den Slörimpiilsindikalor 772 als zweites .'n Ausführungsbeispiel. F i g. 5 zeigt die entsprechenden Signale. Mit Hilfe des Generators QG werden, wie bereits anhand der F i g. 2 beschrieben wurde, die gegenphasigen Signale Q 1. Q 2 erzeugt. Mit dem Signal l'.B'\ ist der Störimpulsindikator betriebsbereit. Der r-Flankengenerator IG 1 erzeugt wie im Fall der F i g. 2 das Signal A I. das die negativen Flanken des Datensignals A signalisiert.4 shows the deficiency indicator 772 as a second exemplary embodiment. F i g. 5 shows the corresponding signals. With the help of the generator QG , as already shown in FIGS. 2, the anti-phase signals Q 1. Q 2 generated. The interference pulse indicator is ready for operation with the signal l'.B '\. The r-edge generator IG 1 generates, as in the case of FIG. 2 the signal A I. which signals the negative edges of the data signal A.

Der Zähler Z 3 erhält die Impulse des Signals A I als Zählinipulse und gibt bei Erreichen des Zählerstandes )» zwei ein Signal ab. das in F i g. 5 mit dem Bezugszeichen Z 3 und damit mit dem gleichen Bezugszeichen wie der in F i g. 4 dargestellte Zähler Z3 bezeichnet ist. Die Rückstellung des Zahlers Z3 erfolgt mit Impulsen des Signals R. die über das ODER-Glied Off 4 zugeführt s> werden. Der Zähler Z3 ist nur dann betriebsbereit, wenn er das Signal EB = 1 erhält.The counter Z 3 receives the pulses of the signal A I as counting pulses and emits a signal when the counter reading) »two is reached. that in Fig. 5 with the reference number Z 3 and thus with the same reference number as that in FIG. 4 shown counter Z3 is designated. The resetting of the counter Z3 takes place with pulses of the signal R. which are supplied via the OR gate Off 4. The counter Z3 is only ready for operation when it receives the signal EB = 1.

Zum Zeitpunkt f = 8 erhält der Zähler Z3 den zweiten Zählimpuls. Mit I-Werten der Signale Q 1 und Z 3 wird über den Ausgang des UND-Gliedes t/I das Signal -"i s I = 1 abgegeben, das Störungen des Datensignals A signalisiert. Mit Hilfe des Speichers SP1 wird das Signal si = ! ITMMUCbICMb «äiiicitu CMiCi Suiiuuuauci gespeichert. Zum Zeitpunkt /=!6 erreicht der Zähler Z3 wieder seinen Zählerstand zwei. Wenn die Signale Q2 4ί und Z 3 beide I-Werte annehmen, dann wird über den Ausgang des UND-Gliedes U2 das Signal s2=1 abgegeben, das gestörte Impulsflanken während der Dauer D2 signalisiert. Diese Information wird mit Hilfe des Speichers SP2 gespeichert. Die Ausgangssignale der Speicher SP\ und SP2 werden mit Hilfe des ODER-Gliedes OH 5 zum Sperrsignal 5vereinigt.At the time f = 8, the counter Z3 receives the second counting pulse. With I values of the signals Q 1 and Z 3, the signal - "i s I = 1 is emitted via the output of the AND element t / I, which signals disturbances in the data signal A. With the aid of the memory SP 1, the signal si = ITMMUCbICMb "äiiicitu CMiCi Suiiuuuauci stored. At the time / =! 6! the counter reaches Z3 again its count two. When the signals Q2 4ί and Z 3 both assume I values, then the signal is the output of the aND gate U2 s2 issued = 1, the perturbed pulse edges during the duration D2 signals. This information is stored by means of the memory SP2. the output signals of the memory SP \ and SP2 are 5 5vereinigt to the lock signal by means of the OR gate OH.

Der Störimpulsndikator STI2 besteht wieder im wesentlichen aus einem Generator zur Erzeugung der Signale Q 1. Q2. ferner aus der Zähleinrichtung Zund aus der Speichereinrichtung SP. The interference pulse indicator STI2 again essentially consists of a generator for generating the signals Q 1. Q2. also from the counting device Z and from the storage device SP.

F i g. 6 zeigt den Störimpulsindikator S773. F i g. 7 zeigt die entsprechenden Signale. Der Störimpulsindikator ST/3 enthält die Kippstufen KSi. KSIi. /CS21. KS12. KS 22. KSX Diese Kippstufen besitzen die «> Eingänge a. b. c. d und die Ausgänge e, f. Wenn an den Eingängen a. c und (/jeweils 1-Signale anliegen, dann werden die Kippstufen mit jeder negativen Ranke am Eingang b in den jeweils anderen stabilen Zustand versetzt. Wenn also eine Kippstufe im O-Zustand war und über den Ausgang e ein O-Signa! und über den Ausgang f ein 1 -Signal abgibt, dann wird sie mit einer negativen Ranke am Eingang b in ihren 1-Zustand versetzt, bei dem sie über den Ausgang c ein !-.Signal und über ihren Ausgang /'ein O-Signal abgibt. Mit einem O-Signal am Eingang rf verbleibt eine Kippstufe in ihrem O-Zustand oder wird in ihren O-Zustand versetzt, wenn sie vorher einen I-Zustand eingenommen halte. Wenn am Eingang a ein I-Signal, am Eingang rein O-Signal und am Eingang f/ein !-Signal anliegt, dann wird cliu betreffende Kippstufe mit einer negativen Flanke am Eingang b in ihren I-Zustand versetzt, bei dem sie über den Ausgang fein 1-Signal abgibt. Eine Rücksetzung ist mit einem O-Signal am Eingang (/möglich.F i g. 6 shows the glitch indicator S773. F i g. 7 shows the corresponding signals. The interference pulse indicator ST / 3 contains the flip-flops KSi. KSIi. / CS21. KS 12. KS 22. KSX These flip-flops have the «> inputs abc d and the outputs e, f. If at the inputs a. c and (/ 1-signals are present, then the flip-flops are switched to the other stable state with each negative tendril at the input b . So if a flip-flop was in the O-state and an O-signal via the output e! and above the output f emits a 1 signal, then it is set to its 1 state with a negative tendril at the input b , in which it emits a signal via the output c and an 0 signal via its output / '. With an O signal at input rf, a flip-flop remains in its O state or is set to its O state if it had previously assumed an I. If there is an I signal at input a, then a purely O signal at input and a signal is present at the input f /, then the flip-flop in question is set to its I state with a negative edge at the input b , in which it emits a 1 signal via the output fine at the entrance (/ possible.

Die Kippstufe KS I bildet bei diesem Ausführungs beispiel den Generator QG und erzeugt die beiden gegcnphasigen Signale Q\. Q2. Dabei wird angenommen, daß mit dem Signal /i'/J= I am Eingang «' und mit einem I-Signal am Eingang c dauernd !-Signale anliegen, so daß mit jeder negativen Flanke des Signals eri-'lankcn der Signale Q 1, O2 entstehen.In this embodiment, the flip-flop KS I forms the generator QG and generates the two anti-phase signals Q \. Q2. It is assumed that / i '/ J = I at the input "' c with the signal at the input and with an I-signal is continuously applied signals! So that with each negative edge of the signal eri-'lankcn the signals Q 1 , O2 arise.

Die Kippstufen KSH und A..SI2 sind als Zähler geschaltet, die aber mit Hilfe der Signale Q I und Q 2 gegcnphiisig betrieben werden. Die Kippstufe KS11 zählt somit während der Dauer D I. die Kippstufe KS 12 zählt während der Dauer D 2. Die Zählimpulse werden diesen Kippstufen über die Ausgänge der I ¹N D-Glieder i/l bzw. 1/2 zugeführt. Zum Zeitpunkt i= 12 wird die Kippstufe KSH in ihren I-Zustand versetzt, und zum Zeitpunkt /=15 wird mit ihrer Rücksetzung in den O-Zustand der Zählerstand zwei signalisiert. Damit wird also erkannt, daß während der Dauer D 1 zwei negative Impulsflanken des Datensignals A aufgetreten sind. Diese Information wird mit Hilfe der Kippstufe KS2\ bis zum Zeitpunkt J= 18 gespeichert. Zu diesem Zeitpunkt wird die Kippstufe KS2\ mit dem Signal Q 1 = 0 wieder in ihren O-Zustand versetzt.The flip-flops KSH and A..SI2 are connected as counters, but they are operated in reverse with the aid of the signals Q I and Q 2. The flip-flop KS 11 thus counts during the duration D I. the flip-flop KS 12 counts during the duration D 2. The counting pulses are fed to these flip-flops via the outputs of the I ¹ N D elements i / l and 1/2 . At time i = 12, the flip-flop KSH is put into its I state, and at time / = 15, when it is reset to the 0 state, counter reading two is signaled. It is thus recognized that two negative pulse edges of the data signal A have occurred during the duration D 1. This information is stored with the help of the flip-flop KS2 \ up to the point in time J = 18. At this point in time, the flip-flop KS2 \ is returned to its 0 state with the signal Q 1 = 0.

Während der Dauer D 2 treten drei negative Impulsflanken des Datensignals A auf. Bereits die zweite dieser negativen Impulsflanken wird zum Zeitpunkt ( = 23 mit dem Ausgangssignal der Kippstufe KS2\ signalisiert. Damit wird also erkannt, daß während der Dauer D2 zwei negative Impulsflanken des Datensignals A auftreten. Diese Information wird mit Hilfe der Kippstufe KS22 ab dem Zeitpunkt / = 23During the duration D 2 , three negative pulse edges of the data signal A occur. Already the second of these negative pulse flanks is signaled at the time (= 23 with the output signal of the flip-flop KS2 \. This is thus recognized that D2 two negative pulse edges of the data signal A occurring during the time. This information is taken from the flip-flop KS 22 from Time / = 23

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Die Kippstufe KS3 hat die Aufgabe, die mit den Kippstufen KS2\ und KS22 gespeicherten Informationen noch weiterhin für mindestens eine weitere Bitdauer zu speichern. Dazu geben die UND-Glieder U3 bzw. t/4 nur dann !-Signale ab. wenn an ihren Eingängen !-Signale vom Ausgang e der Kippstufe KS 2\ und vom Signal BT bzw. vom Ausgang e der Kippstufe ACS22 und vom Signal BT vorliegen. ⁿiese Ausgangssignale der UND-Glieder t/3. t/4 sind in Fig. 7 mit den gleichen Bezugszeichen t/3 bzw. t/4 bezeichnet. Mit Hilfe des ODER-Gliedes OR6 werden die Ausgangssignale der UND-Glieder t/3 und t/4 vereinigt und mit den negativen Impulsflanken zu den Zeitpunkten f=18 und f=26 wird die Kippstufe KS3 jeweils in ihren I -Zustand versetzt. Die Rücksetzung in den O-Zustand erfolgt mit dem Signal R=O. Auf diese Weise ergibt sich das Sperrsignal S. Dieses Sperrsignal verhindert, daß die während der Dauer D1 bzw. D 2 auftretenden Impulsflanken des Datensignals A die Erzeugung des Bittaktes beeinflussen.The trigger circuit KS3 has continued to save the task, the information stored with the flip-flops KS2 \ and KS 22 for at least one more bit time. For this purpose, the AND gates U3 and t / 4 only emit! Signals. if at their inputs! signals from output e of flip-flop KS 2 \ and from signal BT or from output e of flip-flop ACS22 and from signal BT are present. hese ⁿ output signals of the AND gates t / 3 system. t / 4 are denoted by the same reference symbols t / 3 and t / 4 in FIG. 7. With the help of the OR element OR6, the output signals of the AND elements t / 3 and t / 4 are combined and the flip-flop KS3 is put into its I state with the negative pulse edges at times f = 18 and f = 26. The reset to the O state takes place with the signal R = O. This results in the blocking signal S. This blocking signal prevents the pulse edges of the data signal A occurring during the duration D 1 or D 2 from influencing the generation of the bit clock.

Anhand der F i g. 1 bis 7 wurde das Datensignal A als Binärsignal dargestellt Die beschriebenen Verfahren sind aber nicht nur mit binären Datensignalen, sondern auch mit beliebigen digitalen Datensignalen durchführbar. Based on the F i g. 1 to 7, the data signal A was shown as a binary signal. However, the described methods can be carried out not only with binary data signals, but also with any digital data signals.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. A method for synchronizing two data stations, of which a data station on the transmitting side sends a data signal with clock information to a data station on the receiving side and after which a bit clock is obtained with the aid of the data signal at the data station on the receiving side, characterized in that a setpoint signal (Q 1) '° is generated, which periodically signals a duration (D 1) which is at least equal to the nominal duration of a bit, that during the duration (Dl) occurring pulse edges of the data signal (A) are counted and a blocking signal (S) is emitted if a ^{| 5} predetermined counter reading is reached and the blocking signal (S) is used to prevent the pulse edges occurring during the duration (D 1) from affecting the acquisition of the bit clock (Fig. 2 to 7).

2. The method according to claim!, Characterized in that the duration (D 1) is equal to the target duration of a bit and the blocking signal is given if a counter reading is reached which is one unit greater than the counter reading reached during normal operation (Figs. 2 to 7).

3. The method according to claim 1 and 2, characterized in that two anti-phase, meander-shaped setpoint signals (Q 1, Q2) are generated, the pulses of which signal a first and ^{} 0} a second Dau.-r (Di, D2) one after the other are each equal to the target duration of a bit that the pulse edges of the data signal (A) occurring during the first or second duration (DX or D 2) are counted and a first or second blocking signal (51 or 52) is generated if the predetermined count is reached and that the effect of the data signal (A) on the generation of the bit clock is prevented with the aid of the first and second blocking signal (Si, 52) for one bit duration each (FIGS. 2 to 7).

4. Circuit arrangement for performing the method according to claim 3, characterized in that a pulse generator (QG) is provided. which with the help of a bit clock (BT) generated on the receiving side generates the two antiphase setpoint signals (Qi, Ql) that a counter (Z) is provided, with the help of which the pulse edges of the data signal (A) are counted and which the first and second blocking signal (s 1 or s 2) and that a memory device (SP) is provided, with the help of which the information of the first and second blocking signal (si.s 2) are stored for at least one bit duration each (Figs. 2, 4, 6) .

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