DE4211999C2 - LDD transistor and method for its production - Google Patents
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Description
Die vorliegende Erfindung befaßt sich mit einem LDD-Transi stor und mit einem Verfahren zur dessen Herstellung. Der Begriff "LDD-Transistor" steht als Abkürzung des englischen Begriffes "lightly doped drain transistor" und bedeutet soviel wie "schwach dotierter Drain-Transistor".The present invention is concerned with an LDD transi stor and with a process for its manufacture. Of the The term "LDD transistor" stands as an abbreviation of the English Term "lightly doped drain transistor" and means as much as "weakly doped drain transistor".
Die Fig. 1a bis 1d veranschaulichen ein Verfahren zur Her stellung eines N-Typ-Transistors mit einem bekannten schwach dotierten (LDD-)Aufbau. Figs. 1a to 1d illustrate a method for Her position of an N-type transistor with a known lightly doped (LDD) structure.
Nach diesem Verfahren wird, wie in Fig. 1a gezeigt, auf einem P-Typ-Substrat 1 ein Gate 2 gebildet. Daraufhin wer den, wie in Fig. 1b gezeigt, auf dem Substrat 1 durch In jektion mit N--Typ-Ionen Source-/Drain-Bereiche schwacher Konzentration gebildet.According to this method, as shown in FIG. 1a, a gate 2 is formed on a P-type substrate 1 . Then who, as shown in Fig. 1b, formed on the substrate 1 by injection with N - -type ions source / drain regions of weak concentration.
Danach werden, wie in Fig. 1c gezeigt, Seitenwand-Ab standsschichten 3 ("spacer") gebildet. Dann wird das Sub strat 1 einem thermischen Prozeß zur Eindiffusion der inji zierten N--Typ-Ionen unterworfen, so daß sich darauf Sour ce-/Drain-Bereiche 4 schwacher Konzentration bilden. An schließend werden, wie in Fig. 1d gezeigt, zur Bildung von Source-/Drain-Bereichen 5 hoher Konzentration, N+-Typ-Ionen injiziert und in das Substrat 1 eindiffundiert.Thereafter, as shown in Fig. 1c, side wall spacer layers 3 ("spacer") are formed. Then the substrate 1 is subjected to a thermal process for the diffusion of the injected N - -type ions, so that sour / drain regions 4 of weak concentration form thereon. Then, as shown in FIG. 1d, N + type ions are injected to form source / drain regions 5 of high concentration and diffused into the substrate 1 .
Die vorstehend beschriebene Bildung von Source-/Drain-Be reichen hoher und schwacher Konzentration dient zur Redu zierung starker elektrischer Felder, die sich nahe den Source-/Drain-Bereichen konzentrieren. Dadurch kann dieser Stand der Technik den durch (ein) starke(s) elektrische(s) Feld(er) verursachten Effekt heißer Ladungsträger ("hot carrier effect") reduzieren, wodurch die Zuverlässigkeit des letzlich hergestellten Elementes zwar verbessert wird. Es werden jedoch heiße Ladungsträger im Gateoxid und in Niedertemperatur oxid- (bzw. "Low-Temperature-Oxyd-")-Filmen (LTO-Filmen) getroppt bzw. eingefangen, welche die Seitenwand-Abstandsschichten bil den. Daher verbleibt ein elektrisches Feld nahe den Source-/Drain-Bereichen, was die Zuverlässigkeit einer Gate-Oxid-Schicht aufgrund der heißen Ladungsträger ver ringert.The formation of source / drain Be described above rich high and weak concentration serves to reduce decoration of strong electric fields, which are close to the Concentrate source / drain areas. This allows this State of the art by (a) strong (s) electrical (s) Field (s) caused effect of hot charge carriers ("hot carrier effect "), reducing reliability of the ultimately manufactured element is improved. However, there are hot charge carriers in the gate oxide and in low temperature oxide (or "low-temperature oxide") films (LTO films) dropped or captured, which bil the side wall spacing layers the. Therefore, an electric field remains close to that Source / drain areas, which is the reliability of a Gate oxide layer due to the hot charge carriers wrestles.
In der Veröffentlichung IEEE Transactions on Electron Devi ces, Vol. 36, No. 6 Juni 1989, S. 1125-1132 ist zwar u. a. ein n-Kanal JMOSFET beschrieben, bei dem der maximale Stromfluß von der Substratoberfläche weg verlagert wird, um zu vermeiden, daß heiße Ladungsträger bis zur Gate-Oxid- Barriere gelangen. Dies wird dadurch realisiert, daß an der N+Drain-Kante unterhalb eines Seitenwand-Spacers ein extrem hochdotierter P+-Bereich derart angeordnet ist, daß sich an der Drain-Kante des MOS-Transistors eine JFET-Struktur aus bildet. - So auch ausführlich in der Veröffentlichung IEDM, 1985, S. 234-237 - auf welche die zuvor genannte Veröffent lichung Bezug nimmt - beschrieben.In the publication IEEE Transactions on Electron Devices, Vol. 36, No. 6 June 1989, pp. 1125-1132 describes, inter alia, an n-channel JMOSFET in which the maximum current flow is shifted away from the substrate surface in order to prevent hot charge carriers from reaching the gate oxide barrier. This is realized in that an extremely highly doped P + region is arranged on the N + drain edge below a side wall spacer in such a way that a JFET structure is formed on the drain edge of the MOS transistor. - So also described in detail in the publication IEDM, 1985, pp. 234-237 - to which the aforementioned publication refers.
Zum einen wirkt sich hier der besagte Hochdotierbereich unterhalb der Seitenwand-Spacer ungünstig auf die Steue rungseigenschaften des Transistors aus. Andererseits werden hier heiße Ladungsträger lediglich im Bereich der Drain- Kante von der Grenzfläche zur Gate-Elektrode abgehalten, können aber ohne weiteres auf einem anderen Weg, z. B. im Kanalbereich, zum Gate-Oxid gelangen.On the one hand, the high-end area mentioned has an effect here below the sidewall spacers unfavorable to the steering tion characteristics of the transistor. On the other hand here hot charge carriers only in the area of the drain Edge from the gate electrode interface, but can easily be done in another way, e.g. B. in Channel area, get to the gate oxide.
Die Veröffentlichung IEEE Electron Device Letters, Vol 9, No. 8, August 1988, S. 408-410 befaßt sich mit einem DD(Double Diffused)-Leistung-MOSFET mit mehreren parallel geschalteten Source-/Drain-Zellen. Dabei soll der sog. "latch-back"-Effekt vermieden werden, der auf einen parasi tären vertikalen npn-Bipolar-Transistor im Leistungs-MOSFET zurückzuführen ist und bei den gattungsgemäßen LDD-Transi storen keine Rolle spielt.The publication IEEE Electron Device Letters, Vol 9, No. 8, August 1988, pp. 408-410 deals with one DD (Double Diffused) power MOSFET with multiple in parallel switched source / drain cells. The so-called The "latch-back" effect can be avoided on a parasi vertical npn bipolar transistor in the power MOSFET is to be traced back and with the generic LDD transis do not matter.
Die Veröffentlichung ibid, Vol 11, No. 5, 1990, S. 221-223 beschreibt eine LDD-Struktur mit Seitenwand-Spacern aus Polysilizium mit dem Ziel, die elektrischen Eigenschaften eines LDD-Transistors dadurch zu verbessern, daß sich Gate- Elektrode und Gate-Oxid über den gesamten Bereich der nied rig dotierten Source-/Drain-Regionen erstrecken.The publication ibid, Vol 11, No. 5, 1990, pp. 221-223 describes an LDD structure with sidewall spacers Polysilicon with the aim of electrical properties of an LDD transistor by improving gate Electrode and gate oxide over the entire area of the low rig doped source / drain regions.
Es ist ein Ziel der vorliegenden Erfindung, einen weiteren LDD-Transistor mit einem verbesserten Kurzkanalverhalten zu schaffen. Ein weiteres Ziel der vorliegenden Erfindung besteht darin, ein Verfah ren zur Herstellung eines derartigen LDD-Transistors zu schaffen.It is an object of the present invention another one To create an LDD transistor with improved short-channel behavior. Another one The aim of the present invention is a method ren to manufacture such an LDD transistor create.
Die Erfindung erreicht dieses Ziel durch die Gegenstände der Ansprüche 1 und 3. Weitere Ausführungen sind in den Ansprüchen 2 sowie 4 bis 13 beschrieben.The invention achieves this aim by the subject matter of the claims 1 and 3. Further explanations are in claims 2 and 4 to 13 described.
Danach schafft die Erfindung einen LDD-Transistor mit: einem Substrat vom ersten Leitungstyp, einer auf dem Substrat gebildeten Gate-Elektrode, Bereichen schwacher Konzentration einer eindiffundierten Dotiersub stanz eines zweiten Leitungstypes, die auf der Oberfläche des Substrates jeweils an gegenüberliegenden Seiten der Gate-Elektrode gebildet sind, Bereichen einer hohen Konzen tration einer eindiffundierten Dotiersubstanz vom zweiten Leitungstyp, die jeweils auf der Oberfläche des Substrates nahe zu einer Seite jeden Bereiches schwacher Konzentration einer eindiffundierten Dotiersubstanz vom zweiten Leitun gstyp gebildet sind, an gegenüberliegenden Seiten der Gate- Elektrode gebildeten Seitenwand-Abstandsschichten, die je weils oberhalb der Bereiche schwacher Konzentration einer eindiffundierten Dotiersubstanz vom zweiten Leitungstyp an geordnet sind, und Bereichen einer eindiffundierten Dotier substanz vom ersten Leitungstyp, die in den Bereichen schwacher Konzentration einer eindiffundierten Dotiersub stanz vom zweiten Leitungstyp jeweils unterhalb der Seiten wand-Abstandsschichten gebildet sind.After that she creates Invention an LDD transistor with: a substrate of the first conductivity type, one areas formed on the substrate weak concentration of a diffused dopant punch a second type of wire on the surface of the substrate on opposite sides of the Gate electrode are formed, areas of a high concentration tration of a diffused dopant from the second Conduction type, each on the surface of the substrate close to one side of each area of poor concentration a diffused dopant from the second line gtype are formed on opposite sides of the gate Electrode formed sidewall spacers, each because above the areas of weak concentration one diffused dopant of the second conductivity type are ordered, and areas of a diffused dopant Substance of the first line type, which in the areas weak concentration of a diffused dopant punch the second line type below the sides Wall spacer layers are formed.
Ferner schafft die Erfindung ein Verfahren zur Herstellung eines LDD-Transi stors mit folgenden Schritten: eine Gate-Elektrode wird auf einem Substrat eines ersten Leitungstypes gebil det, Ionen eines zweiten Leitungstypes werden in geringer Konzentration in die Oberfläche des Substrates an gegen überliegenden Seiten der Gate-Elektrode injiziert und ein diffundiert, um derart Bereiche schwacher Konzentration einer eindiffundierten Dotiersubstanz vom zweiten Leitun gstyp zu bilden, ein mit einer Dotiersubstanz vom ersten Leitungstyp dotiertes Material wird auf die gesamte frei liegende Oberfläche aufgebracht und Seitenwand-Ab standsschichten werden mittels Ätzens an gegenüberliegenden Seiten der Gate-Elektrode gebildet, die in den Seitenwand- Abstandsschichten enthaltene Dotiersubstanz wird in die Bereiche schwacher Konzentration einer eindiffundierten Dotiersubstanz vom zweiten Leitungstyp eindiffundiert, um derart jeweils unterhalb der Seitenwand-Abstandsschichten Bereiche einer eindiffundierten Dotiersubstanz vom ersten Leitungstyp zu bilden, und Ionen vom zweiten Leitungstyps werden in hoher Konzentration nahe zu den Bereichen schwa cher Konzentration einer eindiffundierten Dotiersubstanz vom zweiten Leitungstyp injiziert und eindiffundiert, um derart Bereiche einer eindiffundierten Dotiersubstanz vom ersten Leitungstyp unterhalb der jeweiligen Seitenwand-Ab standsschichten zu bilden.The invention also provides a method of making an LDD transi stors with the following steps: a gate electrode is formed on a substrate of a first conductivity type det, ions of a second conductivity type are reduced Concentration in the surface of the substrate against overlying sides of the gate electrode and injected diffuses to such areas of weak concentration a diffused dopant from the second line gtype, one with a dopant from the first Conduction type doped material is released on the whole lying surface applied and sidewall-Ab base layers are etched on opposite layers Sides of the gate electrode formed in the side wall Dopant contained in spacer layers is in the Areas of weak concentration of a diffused Second conductivity type dopant diffuses to such as below the side wall spacing layers Areas of a diffused dopant from the first Form conductivity type, and ions of the second conductivity type become black in high concentration close to the areas concentration of a diffused dopant of the second conduction type injected and diffused to such areas of a diffused dopant from first line type below the respective side wall-Ab to form layers.
Zusammengefaßt kann der verbesserte Aufbau des erfindungs gemäßen LDD-Transistors den durch elektrische Felder nahe den Source-/Drain-Bereichen verursachten Effekt heißer Ladungsträger verringern.In summary, the improved structure of the Invention according to LDD transistor close by electric fields effect hotter in the source / drain regions Reduce load carriers.
Im folgenden wird die Erfindung anhand von Ausführungsbei spielen im Zusammenhang mit der Zeichnung ausführlicher erläutert. Dabei werden auch weitere Vorteile der Erfindung deutlich. Es zeigen:In the following the invention is based on exemplary embodiments play in more detail in connection with the drawing explained. This also includes other advantages of the invention clear. Show it:
Fig. 1a-1d schematische Schnittansichten, die ein Ver fahren zur Herstellung eines Transistors eines bekannten schwach dotierten Drain aufbaus veranschaulichen; Fig. 1a-1d are schematic sectional views showing a drive Ver for producing a transistor of a known lightly doped drain structure illustrate;
Fig. 2a-2e schematische Ansichten, die ein erfindungs gemäßes Verfahren zur Herstellung eines LDD- Transistors veranschaulichen; Fig. 2a-2e are schematic views illustrating an inventive method for manufacturing an LDD transistor;
Fig. 3a und 3b Diagramme, die Potentialverteilungen von Stoßionen des bekannten bzw. des erfindungs gemäßen Aufbaus veranschaulichen;FIGS . 3a and 3b are diagrams illustrating the potential distributions of impact ions of the known or of the construction according to the invention;
Fig. 4a und 4b Diagramme, die Dotierungsprofile von LDD-Be reichen bekannter bzw. erfindungsgemäßer LDD-Transistoren veranschaulichen; FIGS. 4a and 4b are diagrams, the doping profiles of the LDD-Be-rich known illustrate the invention and LDD transistors;
Fig. 4c einen Vergleich zwischen Dotierprofilen be kannter und erfindungsgemäßer LDD-Transisto ren; Fig. 4c ren a comparison between doping profiles be known per and inventive LDD Transisto;
Fig. 5a und 5b Diagramme, die Parameter zur Beurteilung der Charakteristiken bekannter und erfin dungsgemäßer LDD-Transistoren veranschauli chen; FIGS. 5a and 5b are diagrams, the parameters for evaluating the characteristics and known OF INVENTION dung according LDD transistors veranschauli chen;
Fig. 5c den Vergleich zwischen Stromstärken Isub ei nes bekannten und eines erfindungsgemäßen Aufbaus; Fig. 5c the comparison between currents I sub egg nes known and a structure according to the invention;
Fig. 6a und 6b Diagramme, die andere Parameter zur Beurtei lung von Charakteristiken bekannter und er findungsgemäßer LDD-Transistoren veran schaulichen. Figs. 6a and 6b diagrams showing other parameters ASSESSING known characteristics of, and illustrate he invention according LDD transistors veran.
Die Fig. 2a bis 2e zeigen ein erfindungsgemäßes Verfahren zur Herstellung eines erfindungsgemäßen LDD-Transistors mit einem verbesserten Aufbau. FIGS. 2a to 2e show an inventive method for producing a LDD transistor according to the invention having an improved structure.
Auf einem P-Typ-Substrat 10 mit einer Konzentration von 2 × 1015 (cm-3) werden, wie in Fig. 2a dargestellt, zuerst eine Gate-Oxid-Schicht 11 und ein Gate 12 gebildet. Zur Bildung von Source-/Drain-Bereichen schwacher Konzentration wird das Substrat 10, wie in Fig. 2b gezeigt, einer Injektion bzw. Dotierung mit Phosphorionen einer Dosis bzw. einer Stromdichte von 2 × 1013 (cm-2) unterworfen, wobei eine Energie von 40 keV ver wendet wird. Indem BF2 mit einer Stromdichte von 2 × 1013 (cm-2) in den Bereich des Substrates 10 unterhalb des Gates 12 unter Verwendung einer Energie von 40 keV injiziert wird, wird auf dem Substrat 10 ein Kanal 10a gebildet.As shown in FIG. 2a, a gate oxide layer 11 and a gate 12 are first formed on a P-type substrate 10 with a concentration of 2 × 10 15 (cm -3 ). In order to form source / drain regions of weak concentration, the substrate 10 , as shown in FIG. 2b, is subjected to an injection or doping with phosphorus ions at a dose or a current density of 2 × 10 13 (cm −2 ), whereby one Energy of 40 keV is used. By injecting BF 2 with a current density of 2 × 10 13 (cm -2 ) into the region of the substrate 10 below the gate 12 using an energy of 40 keV, a channel 10 a is formed on the substrate 10 .
Danach wird Silikat-Glas (oder Silikat-Quarz), welches mit Bor vom P-Typ in einer Konzentration von 6 × 1018 (cm-3) dotiert ist (auch als BSG bezeichnet) auf die ganzen frei liegenden Oberflächen des Substrates 10 und des Gates 12 aufgebracht. Die aufgebrachte Silikat-Glasschicht wird einem Trockenätzen unterworfen. Dabei wird ein Reaktiv-Ion- Ätzverfahren (RIE) "reactive ion etching" angewendet. Da durch werden Gate-Seitenwände 13 mit einer jeweiligen Dicke T von 1500 Å gebildet. Danach werden die injizierten Phosphorionen durch einen thermischen Prozeß in das Sub strat 10 eindiffundiert, wodurch darauf Source-/Drain-Be reiche 14 schwacher Konzentration gebildet werden.Thereafter, silicate glass (or silicate quartz) which is doped with P-type boron in a concentration of 6 × 10 18 (cm -3 ) (also referred to as BSG) is applied to the entire exposed surfaces of the substrate 10 and the gate 12 applied. The applied silicate glass layer is subjected to dry etching. A reactive ion etching (RIE) method is used. Since by gate side walls 13 are formed with a respective thickness T of 1500 Å. Thereafter, the injected phosphorus ions are diffused by a thermal process into the substrate 10 , whereby source / drain regions 14 of weak concentration are formed thereon.
Ein nachfolgendes Ausheitzen (bzw. Tempern oder Ausheilen) dient dazu, die Verdichtung bzw. Dichteverteilung ("densi fication") der mit Bor dotierten Gate-Wände 13 zu verbes sern und Bor in die gebildeten Source-/Drain-Bereiche 14 schwacher Konzentration einzudiffundieren. Während dieses nachfolgenden Ausheilens wird Bor in die unterhalb der Gate-Wände 13 angeordneten Source-/Drain-Bereiche 14 schwa cher Konzentration eindiffundiert, wodurch sich, wie in Fig. 2d gezeigt, P-Typ-Schichten 15 bilden.Subsequent curing (or annealing or annealing) serves to improve the compression or density distribution ("densi fication") of the gate walls 13 doped with boron and to diffuse boron into the formed source / drain regions 14 of weak concentration . During this subsequent annealing, boron is diffused into the source / drain regions 14 of weak concentration arranged below the gate walls 13 , as a result of which, as shown in FIG. 2d, P-type layers 15 are formed.
Wie in Fig. 2e gezeigt, werden daraufhin im Substrat durch Injektion von Arsen (As) mit einer Stromdichte von 5 × 1015 (cm-2) unter Verwendung einer Energie von 60 keV Source- /Drain-Bereiche 16 hoher Konzentration gebildet.As shown in Fig. 2e, source / drain regions 16 of high concentration are then formed in the substrate by injecting arsenic (As) with a current density of 5 × 10 15 (cm -2 ) using an energy of 60 keV.
Aus der vorstehenden Beschreibung wird deutlich, daß die vorliegende Erfindung einen N-Typ-Transistor mit einem spezifischen LDD-Aufbau mit Gate-Seitenwänden 13 aus BSG und P-Typ-Schichten 15 schafft. Die P-Typ-Schichten 15 werden während des nachfolgenden Ausheilens durch das Ein diffundieren von Bor in den Substratbereich unterhalb jeder der Gate-Seitenwände 13 gebildet. Die dem Typ der Source- /Drain-Bereiche entgegengesetzten P-Typ-Schichten 15 dienen dazu, heiße Ladungsträger daran zu hindern, auf die Gate- Oxidschicht 11 und die Gate-Seitenwände 13 zuzustreben.From the above description, it is clear that the present invention provides an N-type transistor with a specific LDD structure with gate sidewalls 13 made of BSG and P-type layers 15 . The P-type layers 15 are formed during the subsequent annealing by diffusing boron into the substrate region below each of the gate sidewalls 13 . The P-type layers 15 opposite to the type of the source / drain regions serve to prevent hot charge carriers from striving towards the gate oxide layer 11 and the gate side walls 13 .
Genauer betrachtet dient die dreiwertige Dotiersubstanz bzw. der Dotant "Bor" als Puffer zur Vermeidung der Bildung eines starken elektrischen Feldes aufgrund des fünfwertigen Dotanten Phosphor, des starken Flußes heißer Ladungsträger vom Source-Bereich zum Drain-Bereich und des Einfangens heißer Ladungsträger von der Gate-Oxidschicht zu den Gate- Seitenwänden.The trivalent dopant serves more closely or the dopant "boron" as a buffer to avoid formation a strong electric field due to the pentavalent Dopant phosphorus, the strong flow of hot charge carriers from the source area to the drain area and trapping hot charge carrier from the gate oxide layer to the gate Sidewalls.
Die Fig. 3a bis 6b veranschaulichen Simulationsergebnisse des bekannten und des erfindungsgemäßen LDD-Transistors. FIGS. 3a to 6b illustrate the simulation results of the prior art and the inventive LDD transistor.
Die Fig. 3a und 3b zeigen in Diagrammform Potentialvertei lungen von Stoßionen, d. h. durch Stoßionisation erzeugte Ladungsträger, im bekannten bzw. im erfindungsgemäßen Aufbau. Beim in Fig. 3a gezeigten bekannten Aufbau tritt in der Gate-Oxidschicht eine weite Potentialverteilung von Stoßionen auf, so daß heiße Ladungsträger dazu neigen, in der Gate-Oxidschicht eingefangen zu werden. Dagegen wird beim in Fig. 3b gezeigten erfindungsgemäßen Aufbau durch die Wirkung der durch die Eindiffusion von Bor unterhalb der Seitenwand-Abstandsschichten gebildeten P-Typ-Schichten eine schmale Potentialverteilung von Stoßionen erreicht. Da heiße Ladungsträger mit Borionen rekombinieren, reduziert sich das Phänomen ihres Zustrebens auf die Gate-Oxid schicht. Als ein Ergebnis wird die Charakteristik eines letztlich hergestellten Elementes verbessert. Bei der obi gen Simulation wurde eine Drainspannung Vds von 3,3 Volt und eine Gatespannung von 5 Volt angelegt. FIGS. 3a and 3b show in diagram form Potentialvertei lungs of impact ion, that is generated by impact ionization charge carriers in the known or in the inventive structure. In the known structure shown in FIG. 3a, a wide potential distribution of impact ions occurs in the gate oxide layer, so that hot charge carriers tend to be trapped in the gate oxide layer. In contrast, in the construction according to the invention shown in FIG. 3b, the effect of the P-type layers formed by the diffusion of boron below the side wall spacing layers achieves a narrow potential distribution of impact ions. Since hot charge carriers recombine with boron ions, the phenomenon of their striving is reduced to the gate oxide layer. As a result, the characteristic of an element ultimately manufactured is improved. In the above simulation, a drain voltage V ds of 3.3 volts and a gate voltage of 5 volts were applied.
Die Fig. 4a und 4b veranschaulichen in Diagrammform Dotier profile von LDD-Bereichen (in Fig. 2e der Bereich A-A') bekannter bzw. erfindungsgemäßer LDD-Transistoren. Im Ge gensatz zum in Fig. 4a gezeigten bekannten LDD-Dotierprofil ergibt sich im in Fig. 4b gezeigten erfindungsgemäßen LDD- Dotierprofil ein gebogener Abschnitt durch die Wirkung der Bor-Konzentration in den Seitenwandabstandsschichten des vorliegenden Transistors. Fig. 4c veranschaulicht den Ver gleich zwischen Dotierprofilen bekannter und erfin dungsgemäßer LDD-Transistoren. FIGS. 4a and 4b illustrate in diagram form doping profile of LDD regions (in FIG. 2e of the area A-A ') of a known or inventive LDD transistors. In contrast to the known LDD doping profile shown in FIG. 4a, a bent section results in the LDD doping profile according to the invention shown in FIG. 4b by the effect of the boron concentration in the side wall spacing layers of the present transistor. Fig. 4c illustrates the doping profiles of known and between Ver equal OF INVENTION dung according LDD transistors.
Die Fig. 5a und 5b veranschaulichen in Diagrammform geeig nete Parameter zur Beurteilung von Charakteristiken bekann ter und erfindungsgemäßer LDD-Transistoren. Der jeweils dargestellte Parameter zeigt die Größe des durch das Sub strat mittels Löcherleitung fließenden Stromes Isub gegen eine am Gate angelegte (Grund-)Spannung. Beim bekannten Aufbau ergibt sich ein maximaler Stromwert Isub von 1,506 × 10-6 (Ampere/Mikrometer), bei einer anliegenden Gatespannung Vgs von 1,8 V (siehe Fig. 5a). Dagegen ergibt sich beim erfindungsgemäßen Aufbau ein Maximalstromwert Isub von 3,016 × 10-7 (Ampere/Mikrometer) bei einer anliegenden Gate-Span nung Vgs von 1,6 V (siehe Fig. 5b). Durch den erfindungs gemäßen Aufbau werden nämlich viele heiße Ladungsträger beim mit Bor dotierten, unterhalb jeder Seitenwand-Ab standsschicht angeordneten, P-Typ-Bereich rekombiniert, wenn beim Auftreten heißer Ladungsträger in einem elektri schen Drainfeld Elektron-/Loch-Paare gebildet werden. Da durch wird die Menge des durch das Substrat fließenden Stromes verringert. Es wird somit deutlich, daß das Simu lationsergebnis der vorliegenden Erfindung eine gute Cha rakteristik bzw. ein Reduzieren des Stromes auf gut 1/5 im Vergleich zur Charakteristik des bekannten Aufbaus dar stellt. Der Strom Isub ist ein Parameter, mit dem indirekt der beim Anliegen einer Grundspannung am Gate generierte Gatestrom gemessen werden kann. Entsprechend ist er auch ein Parameter, der dazu geeignet ist, die Qualität einer durch heiße Ladungsträger verschlechterten Gate-Oxidschicht einzuschätzen. Fig. 5c zeigt den Vergleich zwischen den Stromgrößen Isub beim bekannten und beim erfindungsgemäßen Aufbau. FIGS. 5a and 5b illustrate geeig designated in diagram form parameter for the evaluation of characteristics and well-ter invention LDD transistors. The parameter shown in each case shows the size of the current I sub flowing through the sub strate by means of a perforated line against a (basic) voltage applied to the gate. In the known construction, a maximum current value I sub of 1.506 × 10 -6 (amperes / micrometer) results, with an applied gate voltage V gs of 1.8 V (see FIG. 5a). In contrast, in the structure according to the invention, a maximum current value I sub of 3.016 × 10 -7 (amperes / micrometer) results with an applied gate voltage V gs of 1.6 V (see FIG. 5b). Because of the construction according to the invention, many hot charge carriers are recombined when the boron-doped, underneath each side wall spacing layer is arranged, P-type region when electron / hole pairs are formed when hot charge carriers occur in an electrical drain field. As a result, the amount of current flowing through the substrate is reduced. It is thus clear that the simulation result of the present invention represents a good characteristic or a reduction of the current to a good 1/5 in comparison to the characteristic of the known construction. The current I sub is a parameter with which the gate current generated when a basic voltage is applied to the gate can be measured indirectly. Accordingly, it is also a parameter that is suitable for assessing the quality of a gate oxide layer deteriorated by hot charge carriers. Fig. 5c shows the comparison between the current quantities I sub in the known and in the inventive structure.
Die Fig. 6a und 6b veranschaulichen in Diagrammform andere zur Beurteilung der Charakteristiken bekannter und erfin dungsgemäßer LDD-Transistoren geeignete Parameter. Der jeweils gezeigte Parameter veranschaulicht die Menge eines beim Anliegen einer Grundspannung am Gate durch das Sub strat fließenden Elektronenstromes Ig. Beim bekannten Aufbau beträgt der Maximalstromwert Ig 1 × 10-15 (Ampere/Mikrometer), beim Anliegen einer Gate-Spannung Vgs von 3,0 V (wie in Fig. 6a gezeigt). Dagegen beträgt der Maximalstromwert Ig bei der vorliegenden Erfindung beim Anliegen derselben Gate-Span nung (Vgs) 3 × 10-18 (Ampere/Mikrometer), wie in Fig. 6b ge zeigt. Aus den Fig. 6a und 6b wird damit deutlich, daß die Größe bzw. Menge des Stromes Ig beim erfindungsgemäßen Aufbau beachtlich geringer ist als beim bekannten Aufbau. Figs. 6a and 6b illustrate suitable in diagram form other to evaluate the characteristics and known OF INVENTION dung according LDD transistors parameters. The parameter shown in each case illustrates the amount of an electron current I g flowing through the substrate when a basic voltage is applied to the gate. In the known construction, the maximum current value I g is 1 × 10 -15 (amperes / micrometer), when a gate voltage V gs of 3.0 V is applied (as shown in FIG. 6a). In contrast, the maximum current value I g in the present invention when the same gate voltage (V gs ) is applied is 3 × 10 -18 (amperes / micrometer), as shown in FIG. 6b. From Figs. 6a and 6b is thus clear that the size or quantity g of the current I in the inventive structure is considerably less than in the known construction.
Aus der vorstehenden Beschreibung wird ersichtlich, daß bei der vorliegenden Erfindung ein dotierter Bereich unterhalb jeder Seitenwand-Abstandschicht gebildet wird, der dem Typ des Substrates entspricht. Damit ist es möglich, den Effekt heißer Ladungsträger, die in der Gate-Oxidschicht und den Gate-Seitenwänden aufgrund eines starken elektrischen Fel des eingefangen sind, zu verringern. Dies verbessert sowohl die Charakteristika als auch die Zuverlässlichkeit des Transistors.From the above description it can be seen that at a doped region below the present invention each sidewall spacer that is of the type corresponds to the substrate. With this it is possible the effect hot charge carriers in the gate oxide layer and the Gate sidewalls due to a strong electrical field of the captured are reduced. This improves both the characteristics as well as the reliability of the Transistor.
Claims (13)
- a) einem Substrat (10) eines ersten Leitungstypes,
- b) einer auf dem Substrat (10) gebildeten Gate-Elek trode (12),
- c) an gegenüberliegenden Seiten der Gate-Elektrode (12) auf dem Substrat (10) ausgebildete schwach dotierte Bereiche (14) eines zweiten Leitungsty pes,
- d) jeweils auf dem Substrat (10) außen an die schwach dotierten Bereiche (14) angrenzende hoch dotierte Bereiche (16) vom zweiten Leitungstyp,
- e) jeweils oberhalb der schwach dotierten Bereiche (14) an gegenüberliegenden Seiten der Gate-Elek trode (12) ausgebildete Spacer (13), und
- f) jeweils unterhalb der Spacer (13) in den schwach dotierten Bereichen (14) angeordnete und für eine Rekombination mit heißen Ladungsträgern mit einer Dotiersubstanz vom ersten Leitungstyp dotierte Bereiche (15).
- a) a substrate ( 10 ) of a first conductivity type,
- b) a gate electrode ( 12 ) formed on the substrate ( 10 ),
- c) weakly doped regions ( 14 ) of a second line type formed on opposite sides of the gate electrode ( 12 ) on the substrate ( 10 ),
- d) in each case on the substrate ( 10 ) on the outside of the weakly doped regions ( 14 ) adjoining highly doped regions ( 16 ) of the second conductivity type,
- e) above the weakly doped regions ( 14 ) on opposite sides of the gate electrode ( 12 ) formed spacers ( 13 ), and
- f) regions ( 15 ) arranged below the spacers ( 13 ) in the lightly doped regions ( 14 ) and doped with a dopant of the first conductivity type for recombination with hot charge carriers.
- a) eine Gate-Elektrode (12) wird auf einem Substrat (10) eines ersten Leitungstypes gebildet,
- b) Ionen eines zweiten Leitungstypes werden in ge ringer Konzentration in die Oberfläche des Sub strates (10) an gegenüberliegenden Seiten der Gate-Elektrode (12) injiziert und eindiffundiert, um schwach dotierte Bereiche (14) vom zweiten Leitungstyp zu bilden,
- c) ein mit einer Dotiersubstanz vom ersten Leitungs typ dotiertes Material wird auf die gesamte frei liegende Oberfläche aufgebracht und Spacer (13) werden mittels Ätzens an gegenüberliegenden Sei ten der Gate-Elektrode (12) gebildet,
- d) die in den Spacern (13) enthaltene Dotiersubstanz wird in die schwach dotierten Bereiche (14) ein diffundiert, um jeweils unterhalb der Spacer dotierte Bereiche (15) vom ersten Leitungstyp zu bilden, und
- e) Ionen des zweiten Leitungstyps werden in hoher Konzentration außen an die schwach dotierten Be reiche (14) angrenzend implantiert und eindiffun diert.
- a) a gate electrode ( 12 ) is formed on a substrate ( 10 ) of a first conductivity type,
- b) ions of a second conductivity type are injected and diffused in low concentration into the surface of the substrate ( 10 ) on opposite sides of the gate electrode ( 12 ) to form weakly doped regions ( 14 ) of the second conductivity type,
- c) a material doped with a dopant of the first conductivity type is applied to the entire exposed surface and spacers ( 13 ) are formed by etching on opposite sides of the gate electrode ( 12 ),
- d) the dopant contained in the spacers ( 13 ) is diffused into the weakly doped regions ( 14 ) in order to form regions ( 15 ) of the first conductivity type doped below the spacers, and
- e) ions of the second conductivity type are implanted in high concentration adjacent to the weakly doped areas ( 14 ) and diffused.
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