DE4113261A1 - Verfahren zum aufbringen einer basiskupferschicht auf glasfaserverstaerktem oder keramikpulvergefuelltem teflonsubstrat und verfahren zur herstellung sehr feiner leiterbahnstrukturen darauf - Google Patents
Verfahren zum aufbringen einer basiskupferschicht auf glasfaserverstaerktem oder keramikpulvergefuelltem teflonsubstrat und verfahren zur herstellung sehr feiner leiterbahnstrukturen daraufInfo
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Description
Ein häufig verwendetes Substrat zum Aufbau von Schaltungen mit
Leitungen und/oder mit Leitungsbauteilen, die einen definier
ten Wellenwiderstand, d. h. also definierte Abmessungen auf
weisen, ist der Kunststoff Teflon. Wegen der besseren mechani
schen Eigenschaften und der höheren Dielektrizitätskonstanten
wird dabei vor allem glasfaserverstärktes oder keramikpulver
gefülltes Teflon verwendet. Dieses Material wird hauptsächlich
mit einer beidseitigen Kupferkaschierung angeboten und deshalb
fast ausschließlich mittels der Fotoätztechnologie bearbeitet.
Bei diesem bisher üblichen Verfahren werden die Leitungen
und/oder die Leitungsbauteile direkt aus der Kupferkaschierung
geätzt, wobei an Stellen, an denen Metall auf dem Substrat
bleiben soll, Fotolack das Abätzen verhindert. Diese Vorge
hensweise ist zwar recht einfach und auch billig, führt jedoch
zu erheblichen Schwankungen der Abmessungen der geätzten
Strukturen, so daß nur bei Leiterbreiten und Leiterabständen,
die größer als etwa 100 µm sind, die erforderlichen Toleranzen
eingehalten werden können.
Nachteilig bei kupferkaschiertem Teflonsubstrat ist auch, daß
einerseits die Kupferkaschierung, über die Gesamtfläche gese
hen, Dickenschwankungen unterliegt und andererseits die Dicke
dieser Kaschierung so groß ist, daß beim Ätzvorgang ein Unter
ätzen der Leiterbahnen stattfindet.
Um diese Probleme zu umgehen, ist es bei nicht kaschierten
Materialien möglich, eine dünne Basiskupferschicht chemisch
abzuscheiden. Diese Abscheidung läßt sich sehr präzise durch
führen. Die Basiskupferschicht wird dann teilweise mit
Fotolack abgedeckt und an Stellen ohne Fotolack galvanisch
verstärkt. Die so erhaltene Leiterbahnstruktur wird an
schließend mit einer galvanisch aufgebrachten Schutzschicht
aus nur Nickel oder Nickel und Gold überzogen, so daß beim
nach dem Entfernen des Fotolacks stattfindenden Ätzen der
Basiskupferschicht die Leiterbahnstruktur nicht angegriffen
wird.
Bei diesem Verfahren muß zum chemischen Abscheiden der Basis
kupferschicht auf dem reinen Substratmaterial ein Katalysator
verwendet werden. Dazu dient üblicherweise eine Palladium ent
haltende Lösung, in die das Substrat getaucht wird. Beim spä
teren Eintauchen des Substrats in eine kupferhaltige Lösung
scheidet sich das Kupfer an den Palladiumkeimen ab. Auf diese
Weise entsteht eine dünne und homogene Basiskupferschicht.
Nach dem galvanischen Aufbau der Leiterstruktur auf der Basis
kupferschicht muß die Basiskupferschicht wieder weggeätzt wer
den. Es ist jedoch sehr schwierig, die Palladiumschicht wieder
zu entfernen. Wird sie nicht entfernt, führt es dazu, daß bei
sehr engen Leiterbahnabständen aufgrund der nicht exakt zu
definierenden Dicke der Palladiumschicht Kurzschlüsse auftre
ten können. Wird die Palladiumschicht mittels eines starken
Ätzbades entfernt, kommt es auch bei diesem Verfahren zu
Unterätzungen an den Leiterbahnen.
Es ist zwar ein Verfahren zum chemischen Abscheiden von Kupfer
mit einem auf Kupferkolloid basierenden Katalysator bekannt,
jedoch sind dort die Badparameter, wie beispielsweise Tempe
ratur und Komponentengehalte, auf das Beschichten von Seiten
wänden von Durchkontaktierungen in kupferkaschierten Leiter
platten abgestimmt.
Die Anwendung dieses bekannten Verfahrens auf ein Substrat aus
glasfaserverstärktem oder keramikpulvergefülltem Teflon, bei
dem die Kupferkaschierung weggeätzt wurde, führt allerdings
zu Blasenbildung oder fleckenweisen Fehlstellen in der Basis
kupferschicht.
Der Erfindung liegt somit das Problem zugrunde, ein Verfahren
zur ganzflächigen stromlosen Beschichtung von Substraten aus
glasfaserverstärktem oder keramikpulvergefülltem, kupfer
kaschierten Teflon mit einer dünnen Kupferschicht anzugeben,
so daß darauf die Herstellung von Leiterbahnstrukturen mit
Abständen und Breiten, die kleiner als 50 µm sind, mittels
eines galvanischen Leiterbahnaufbaus möglich ist. Außerdem
soll im Falle, daß als Ätzresist nur eine sehr dünne Nickel
schicht galvanisch abgeschieden wurde, nach dem Ätzen der
Basiskupferschicht noch Nickel und Gold chemisch abgeschieden
werden können.
Erfindungsgemäß wird das Problem durch ein Verfahren nach
Patentanspruch 1 gelöst, bei dem zuerst die Kupferkaschierung
des Teflonsubstrats in einem ammoniak-alkalischen Ätzbad
entfernt wird. Ein saures Ätzbad würde den Oberflächenhaft
film auf dem Teflon zerstören, so daß bei der anschließenden
Weiterbehandlung keine haftfeste Abscheidung des Katalysators
für stromlos abzuscheidendes Kupfer mehr stattfinden kann.
Nach dem Ätzen der Kupferkaschierung wird das Substrat mit
einem alkalischen Reinigungsmittel gereinigt, um es für die
anschließende Oberflächenbekeimung mit kolloidal gebundenem
Kupfer zur Initiierung der eigentlichen Kupferabscheidung
vorzubereiten. Die sonst übliche Bekeimung in sauren Palla
diumbädern und Zinn ist nicht möglich, da eine Palladium
schicht nach der Ätzung der chemisch abgeschiedenen Basis
kupferschicht nur sehr schwierig zu entfernen wäre, und somit
bei einer anschließenden Veredelung der Leiterstruktur mit
chemisch abgeschiedenem Nickel zu einer Totalbeschichtung der
ganzen Substratoberfläche führen würde, da die Palladiumkeime
auch katalysierend für chemisch abzuscheidendes Nickel wirken.
Nach der Bekeimung der Substratoberfläche mit kolloidal gebun
denem Kupfer wird in einem dünnabscheidenden Kupferbad,
initiiert durch den Katalysator, die Basiskupferschicht mit
einer Dicke von 0,3 µm bis 0,7 µm, vorzugsweise von 0,4 µm bis
0,6 µm, abgeschieden. Diese Schicht ist nur unter definierten
Bedingungen einwandfrei aufzubringen. Abweichungen von diesen
Bedingungen führen zu Blasenbildung oder fleckenweise auftre
tenden Fehlstellen. Die geringe Schichtdicke erlaubt nach dem
galvanischen Aufbau der Leiterstruktur eine schnelle und ein
deutige Ätzung der Basiskupferschicht ohne die Gefahr einer
Unterätzung der eigentlichen Strukturelemente. Hierdurch wird
die Herstellung sehr feiner Strukturen, wie z. B. Fingerkoppler
und Spulen, bis ca. 20 µm bis 30 µm Leiterbreite und
Leiterabstand möglich.
Das Substrat mit der Basiskupferschicht wird abschließend bei
einer Temperatur von 140°C bis 180°C während einer Dauer von
mindestens 30 Minuten in einer Stickstoffatmosphäre getrocknet
und getempert.
Zwischen den Verfahrensschritten wird das Substrat gespült, um
ein Verschleppen der einzelnen Badinhalte zu vermeiden und so
mit eine Verunreinigung der Bäder zu vermindern.
Die Baddimensionierung und Badbelastbarkeit bei diesem Verfah
ren erlauben die Anwendung der Korbtechnik, wodurch eine hohe
zeitliche Durchsatzrate und somit eine hohe Wirtschaftlichkeit
erzielt wird.
Der erfindungsgemäße Verfahrensablauf soll nun anhand eines
Beispiels mit Hilfe einer Tabelle verdeutlicht werden:
Zum Reinigen wird der alkalische Reiniger "PC 325" der
Fa. Lea Ronal verwendet.
Der Katalysator "Catalyst M" der Fa. Lea Ronal wird dabei in
einer Konzentration von 320 bis 350 (Optimum 350) ml/l bei
einem pH-Wert von 3,5 ±0,2 verwendet.
Das Kupferbad "Ronadep 25" der Firma Lea Ronal enthält 3 ±0,3
(Opt. 3) g/l Kupfer, 16-18 (Opt. 18) g/l Natriumhydroxyd und
16 bis 18 (Opt. 18) ml/l 37%ige Formaldehyd-Lösung.
Mit Hilfe der folgenden Liste soll beispielhaft der Gesamtab
lauf der Schaltungsherstellung auf glasfaserverstärktem oder
keramikpulvergefülltem Teflon dargestellt werden:
- 1. Ätzen der Kupferkaschierung und Aufbringen einer Basis kupferschicht gemäß einem Verfahren nach obiger Tabelle,
- 2. Fotolithographie,
- 3. Aufbau der Struktur mit galvanisch abgeschiedenem Kupfer (5-12 µm),
- 4. Galvanisches Abscheiden einer Nickelschicht (2 µm),
- 5. Galvanisches Abscheiden einer Goldschicht (1 µm),
- 6. Entschichten des Fotolacks,
- 7. Ätzen der chemischen Basiskupferschicht.
Bei diesem Verfahrensablauf wirken die Nickel- und die Gold
schicht sowohl als Schutzschicht beim Ätzen der chemischen
Basiskupferschicht als auch als Veredlungsschicht für die
Leiterstruktur. Für den Fall, daß eine Veredelung der Leiter
struktur durch chemisches Abscheiden von Nickel und Gold er
folgen soll, wird beispielsweise folgender Verfahrensablauf
gewählt:
- 1. Ätzen der Kupferkaschierung und Aufbringen einer Basis kupferschicht gemäß einem Verfahren nach obiger Tabelle,
- 2. Fotolithographie,
- 3. Aufbau der Struktur mit galvanisch abgeschiedenem Kupfer (5-12 µm),
- 4. Galvanisches Abscheiden einer Nickelschicht (0,2 µm),
- 5. Entschichten des Fotolacks,
- 6. Ätzen der chemischen Basiskupferschicht,
- 7. Chemisches Abscheiden einer Nickelschicht (2 µm),
- 8. Chemisches Abscheiden einer Goldschicht (0.2 µm).
Die galvanisch abgeschiedene Nickelschicht ist bei diesem Ver
fahren nötig, um die Leiterstruktur beim Ätzen der Basis
kupferschicht zu schützen.
Claims (9)
1. Verfahren zur ganzflächigen, stromlosen Beschichtung von
Substraten aus glasfaserverstärktem oder keramikpulvergefüll
tem, kupferkaschiertem Teflon mit einer dünnen Kupferschicht
mit folgenden Verfahrensschritten:
- - Entfernen der Kupferkaschierung in einem ammoniak-alkalischen Ätzbad,
- - Reinigen des Substrats bei einer Temperatur von 60°C bis 80°C mit einem alkalischen Reinigungsmittel,
- - Katalysieren des Substrats bei einer Temperatur von 30°C bis 32°C während einer Dauer von 12 bis 14 Minuten mit einem auf Kupferkolloid basierenden Katalysator, der in einer Konzen tration von 320 bis 350 ml/l bei einem pH-Wert von 3,5 ±0,2 verwendet wird,
- - chemisches Verkupfern des Substrats bei einer Temperatur von 220 ±1°C während einer Dauer von 18 bis 20 Minuten, wobei ein Kupferbad mit 3 ±0,3 g/l Kupfer, 16 bis 19 g/l Natrium hydroxid und 16 bis 18 ml/l 37%iger Formaldehydlösung ver wendet wird,
- - Trocknen und Tempern des Substrats bei einer Temperatur von 140°C bis 180°C während einer Dauer von mindestens 30 Minuten in einer Stickstoffatmosphäre, wobei zwischen den Verfahrensschritten jeweils ein Spülen des Substrates erfolgt.
2. Verfahren nach Anspruch 1, wobei das Reinigen des Substrats
vorzugsweise bei 60°C bis 62°C erfolgt.
3. Verfahren nach einem der Ansprüche 1 oder 2, wobei das
Trocknen und Tempern des Substrats vorzugsweise bei einer
Temperatur von 150° ±5°C erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Spülen
des Substrats jeweils bei Raumtemperatur und während einer
Dauer von 4 bis 5 Minuten, vorzugsweise in Form der Tauchspü
lung in sogenanntem Überlauf-Fließspülen, erfolgt.
5. Verfahren zum Aufbringen sehr feiner Leiterstrukturen auf
einem Substrat aus glasfaserverstärktem oder keramikpulverge
fülltem, kupferkaschiertem Teflon mit folgenden Verfahrens
schritten:
- - Aufbringen einer Basiskupferschicht mittels eines Verfah rens nach einem der Ansprüche 1 bis 4,
- - Beschichten der Basiskupferschicht mit einer Fotolackstruk tur mittels eines bekannten Fotolitographieverfahrens,
- - Aufbau der Leiterbahnstruktur durch galvanisches Abscheiden von Kupfer an den nicht von Fotolack abgedeckten Stellen der Basiskupferschicht,
- - Aufbringen einer Schutzbeschichtung durch galvanisches Ab scheiden von Nickel oder Nickel und Gold,
- - Entschichten des Fotolacks,
- - Ätzen der chemischen Basiskupferschicht.
6. Verfahren nach Anspruch 5, wobei nach dem Ätzen der Basis
kupferschicht die Leiterstrukturen mittels chemisch abgeschie
dener Schichten aus zuerst Nickel und dann Gold veredelt
werden.
7. Verfahren nach einem der Ansprüche 5 oder 6, wobei Leiter
bahnbreiten und/oder Leiterbahnabstände, die kleiner als 50 µm
sind, erzielt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die
chemisch abgeschiedene Kupferschicht eine Dicke von 0,3 bis
0,7 µm aufweist.
9. Verfahren nach einem der Ansprüche 1 bis 7, wobei die
chemisch abgeschiedene Kupferschicht eine Dicke von 0,4 bis
0,6 µm aufweist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19914113261 DE4113261A1 (de) | 1991-04-23 | 1991-04-23 | Verfahren zum aufbringen einer basiskupferschicht auf glasfaserverstaerktem oder keramikpulvergefuelltem teflonsubstrat und verfahren zur herstellung sehr feiner leiterbahnstrukturen darauf |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19914113261 DE4113261A1 (de) | 1991-04-23 | 1991-04-23 | Verfahren zum aufbringen einer basiskupferschicht auf glasfaserverstaerktem oder keramikpulvergefuelltem teflonsubstrat und verfahren zur herstellung sehr feiner leiterbahnstrukturen darauf |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4113261A1 true DE4113261A1 (de) | 1992-10-29 |
DE4113261C2 DE4113261C2 (de) | 1993-06-03 |
Family
ID=6430189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19914113261 Granted DE4113261A1 (de) | 1991-04-23 | 1991-04-23 | Verfahren zum aufbringen einer basiskupferschicht auf glasfaserverstaerktem oder keramikpulvergefuelltem teflonsubstrat und verfahren zur herstellung sehr feiner leiterbahnstrukturen darauf |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4113261A1 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19832249A1 (de) * | 1998-07-17 | 2000-02-03 | Roland Haefele | Verfahren zum chemischen Vernickeln einer galvanisch abgeschiedenen Nickelschicht und Leiterplatte |
EP1613135A1 (de) | 2004-07-01 | 2006-01-04 | Nitto Denko Corporation | Leiterplatte und Verfahren zur Herstellung einer Leiterplatte |
CN100362134C (zh) * | 2005-11-17 | 2008-01-16 | 常州市裕和金属材料有限公司 | 催化氨浸法分离金属纤维铜保护层新工艺 |
US7980000B2 (en) * | 2006-12-29 | 2011-07-19 | Applied Materials, Inc. | Vapor dryer having hydrophilic end effector |
-
1991
- 1991-04-23 DE DE19914113261 patent/DE4113261A1/de active Granted
Non-Patent Citations (1)
Title |
---|
LeaRonal:Techn. Bull. No. 802/803, 21.4.82, No. 9 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19832249A1 (de) * | 1998-07-17 | 2000-02-03 | Roland Haefele | Verfahren zum chemischen Vernickeln einer galvanisch abgeschiedenen Nickelschicht und Leiterplatte |
EP1613135A1 (de) | 2004-07-01 | 2006-01-04 | Nitto Denko Corporation | Leiterplatte und Verfahren zur Herstellung einer Leiterplatte |
US8092696B2 (en) | 2004-07-01 | 2012-01-10 | Nitto Denko Corporation | Method for manufacturing printed circuit board |
CN100362134C (zh) * | 2005-11-17 | 2008-01-16 | 常州市裕和金属材料有限公司 | 催化氨浸法分离金属纤维铜保护层新工艺 |
US7980000B2 (en) * | 2006-12-29 | 2011-07-19 | Applied Materials, Inc. | Vapor dryer having hydrophilic end effector |
US8205352B2 (en) | 2006-12-29 | 2012-06-26 | Applied Materials, Inc. | Vapor dryer having hydrophilic end effector |
Also Published As
Publication number | Publication date |
---|---|
DE4113261C2 (de) | 1993-06-03 |
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