DE4103834A1 - Verfahren zur herstellung von leiterplatten - Google Patents

Verfahren zur herstellung von leiterplatten

Info

Publication number
DE4103834A1
DE4103834A1 DE19914103834 DE4103834A DE4103834A1 DE 4103834 A1 DE4103834 A1 DE 4103834A1 DE 19914103834 DE19914103834 DE 19914103834 DE 4103834 A DE4103834 A DE 4103834A DE 4103834 A1 DE4103834 A1 DE 4103834A1
Authority
DE
Germany
Prior art keywords
laser beam
circuit board
channelling
conjunction
computer control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19914103834
Other languages
English (en)
Other versions
DE4103834C2 (de
Inventor
Joerg Kickelhain
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LPKF CAD CAM Systeme GmbH
Original Assignee
LPKF CAD CAM Systeme GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LPKF CAD CAM Systeme GmbH filed Critical LPKF CAD CAM Systeme GmbH
Priority to DE19914103834 priority Critical patent/DE4103834A1/de
Priority to JP4051915A priority patent/JPH05291730A/ja
Publication of DE4103834A1 publication Critical patent/DE4103834A1/de
Application granted granted Critical
Publication of DE4103834C2 publication Critical patent/DE4103834C2/de
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/027Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed by irradiation, e.g. by photons, alpha or beta particles
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107Using laser light
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Leiterplatten durch Anbringen von Isolationskanälen in einer auf einem elektrisch isolierenden Substrat befindlichen Metall­ schicht unter Verwendung eines Laserstrahls.
Die Miniaturisierung von elektronischen Baugruppen und insbesondere der Leiterplatten verlangt folgerichtig immer gerin­ gere Leiterbahnbreiten und Leiterbahnabstände. Um maximale Pac­ kungsdichten der Funktionselemente zu erreichen, werden höchste Ansprüche an die Strukturiergenauigkeit und Qualität der Isola­ tionskanäle und Leiterbahnen gestellt.
Ausgelöst wurde diese Miniaturisierung durch neue Schaltungstechnologien wie Multilayer-Platinen und SMD-Technik (SMD = Surface Mounted Devices), bei der die Funktionselemente keine in Löcher einzusteckende Anschlußdrähte mehr haben, sondern Kontaktflächen besitzen, die unmittelbar auf den Leiterbahnen be­ festigt und mit diesen verlötet oder verschweißt werden.
In der Serienfertigung von Leiterplatten wird die Strukturierung der gewünschten Isolationskanäle meist dadurch be­ wirkt, daß fotoempfindliche Schichten auf der in der Regel aus Kupfer bestehenden Kaschierung der Kunststoff-Trägerplatte ge­ zielt ausgehärtet werden, um nachfolgend an den nicht ausgehärte­ ten Stellen das Kupfer in seiner vollen Stärke durch Ätzen zu entfernen. Dafür wird eine entsprechende Maske zur Belichtung des entweder als positiv oder als negativ reagierenden fotoempfindli­ chen Lackes benötigt. Im Anschluß an das Ätzen folgt dann eine Reihe von weiteren Verfahrensschritten.
Bedingt durch die Ätztechnik sind hohe Leiterbahndich­ ten wegen der bekannten Probleme wie begrenztes Auflösungsvermö­ gen durch Lack- und Maskentechnik und Unterätzungen der Leiter­ bahnstruktur nicht möglich.
Je größer die Leiterbahndichte gemacht wird, umso mehr ist nämlich die Gefahr des Unterätzens zu beachten, d. h. der Ten­ denz, daß sich die Isolationskanäle wegen der Dauer des Ätzvor­ ganges bei der üblichen Dicke der Kupferschicht von etwa 35 µm von unten nach oben zu Lasten des benachbarten stehenbleibenden Kupfermaterials verbreitern und als Ätzresultat schräge Kupfer­ kanten entstehen, wodurch die Haftfläche des Kupfers auf dem Sub­ strat vermindert wird.
Leiterplatten werden aber häufig auch nur in kleinen Stückzahlen oder als Prototypen im Labor benötigt. In der Regel wird im Laborbereich neben dem Ätzverfahren zur Herstellung von Leiterplatten das mechanische Fräsen von Isolationskanälen ange­ wandt, wobei die Grenze der Frästechnik bei minimalen Kanalbrei­ ten von ca. 200 µm liegt.
Beide Verfahren haben ihre Daseinsberechtigung in ihrem jeweilig spezifischen Anwendungsgebiet, doch gerade im Bereich der Prototypfertigung von Leiterplatten im Laborbereich besteht eine eingeschränkte Leistungsfähigkeit bei der Strukturierung von beispielsweise FR-4 Basismaterial (35 µm Kupferfolienstärke) im Hinblick auf die Realisierung von Isolationskanalbreiten unter 80 µm.
Zum einen bietet die konventionelle Subtraktivtechnik aus den oben genannten Gründen keine ausreichenden Lösungsansät­ ze, zum anderen läßt die mechanische Bearbeitungstechnik keine geringeren Fräsergeometrien zu. Somit scheiden diese Verfahren zur Fertigung von Isolationskanalbreiten unter 80 µm für den La­ borbereich aus.
In dem Aufsatz "Mikrostrukturierung mittels Lasertech­ nik" in der Zeitschrift "SMD-Magazin" 3/4-90 ist auf den Seiten 38 bis 40 ein Verfahren zur Herstellung der lsolationskanäle in Leiterplatten mittels Laserstrahl beschrieben, das insbesondere für kleine Stückzahlen geeignet ist und eine Isolationskanal­ breite und eine Leiterbahnbreite von weniger als 50 µm ermöglicht und damit eine hohe Leiterbahndichte bei größter Genauigkeit er­ laubt.
Praktische Versuche zur Realisierung des bekannten Ver­ fahrens haben jedoch große Probleme aufgezeigt, da es bisher nicht gelungen ist, ausreichend große Isolationswiderstände zwi­ schen den Leiterbahnen und damit die Funktionssicherheit der ge­ samten Schaltung zu gewährleisten. Der Grund dafür liegt darin, daß das unter der Kupferschicht befindliche Substrat, das in der Regel aus Epoxidharz besteht, durch die thermische Einwirkung der Laserstrahlung auf das Kupfer, die zum explosionsartigen Schmel­ zen und Verdampfen des Kupfers führt, so stark erhitzt wird, daß im Oberflächenbereich unter atmosphärischen Bedingungen eine Ver­ brennung des Harzes stattfindet, wobei ein haftfester, elektrisch leitfähiger Kohlenstoff entsteht, der den Isolationswiderstand herabsetzt. Ein weiterer Grund für Isolationsfehler besteht da­ rin, daß durch den im Plasma entstehenden hohen Druck feinste Kupferpartikel nach außen geschleudert werden und sich unkontrol­ liert absetzen. Alle Versuche einer Einführung der Laserstruktu­ rierung von Leiterplatten in die Praxis sind bislang gescheitert, weil es nicht gelungen ist, die Temperaturprobleme in den Griff zu bekommen.
Der Erfindung liegt die Aufgabe zugrunde, das eingangs genannte Verfahren der Strukturierung von Leiterplatten so zu verbessern, daß trotz der mit der Lasertechnik verbundenen hohen Temperaturen hohe Isolationswiderstände zwischen den Leiterbahnen erzielt werden können.
Die gestellte Aufgabe wird gemäß der Erfindung dadurch gelöst, daß auf die Metallschicht eine für Infrarotstrahlung durchlässige, gegen Ätzmittel resistente Schicht aufgebracht wird, daß dann mittels des Laserstrahls in der Metallschicht die Struktur der Isolationskanäle unter Belassung einer Restmetall­ stärke hergestellt wird, daß anschließend die Restmetallstärke durch ein Ätzmittel und danach der noch verbliebene Teil der resistenten Schicht entfernt wird.
Durch die Erfindung ist es möglich, Fein- bzw. Feinst­ leiterstrukturen auf herkömmlichen Leiterplatten, beispielsweise unter Verwendung des oben erwähnten FR-4 Basismaterials im Labor­ bereich reproduzierbar mit Isolationskanalstrukturen von unter 80 µm herzustellen, wobei charakteristisch ein geringer zeitli­ cher Aufwand und apparativer Aufbau sowie ein hohes technologi­ sches Niveau im Labor ist.
Die Erfindung nutzt voll die Vorteile der Lasertechnik aus, beseitigt jedoch durch die geringe zunächst noch verbleiben­ de Restmetallstärke das Temperaturproblem. Die Restmetallstärke läßt sich dann rasch in einem Zeitraum von etwa 30 Sekunden durch das Ätzmittel entfernen, von dem nur geringe Mengen benö­ tigt werden, ohne daß eine Maske und Fototechnik erforderlich ist.
Durch die kleinen Abmessungen der Isolationskanäle geht während des Ätzschrittes nur wenig Kupfer in Lösung, was sich po­ sitiv auf eine lange Standzeit des Ätzmittels auswirkt und eine geringe Umweltbelastung bedeutet.
Von wesentlicher Bedeutung ist aber auch die resistente Schicht, die zwei Funktionen erfüllt, nämlich einmal die Abdeck­ funktion für den Ätzvorgang, und zum anderen nimmt ihre Oberflä­ che bei der Zerstörung des Kupfers durch den Laserstrahl heraus­ geschleuderte Kupferpartikel auf, die somit keine Möglichkeit ha­ ben, Isolationsfehler zu verursachen und eine haftfeste Verbin­ dung mit der noch bestehenden Kupferoberfläche einzugehen. Die sehr einfache Handhabung des kompletten Verfahrensablaufs sowie die wenigen und einfachen technologischen Schritte erlauben eine hohe Strukturiergeschwindigkeit und damit einen zeitlich kurzen Ablauf des Verfahrens.
In praktischer Ausgestaltung des Verfahrens erfolgt die Strukturierung der Isolationskanäle bis auf eine Restmetallstärke von etwa 5 ± 2 µm. Hierdurch wird der Ätzschritt zeitlich so kurz, daß scharfe Kanten erhalten bleiben und keine Unterätzungen auftreten.
Die resistente Schicht besteht vorzugsweise aus einer Polymerfolie, die auf die Kupferfolie auflaminiert wird. Sie kann jedoch auch in Form eines Polymerlackes aufgesprüht werden.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. In der Zeichnung stellen dar:
Fig. 1 eine schematische perspektivische Ansicht der Laser-Strukturiervorrichtung und
Fig. 2 die einzelnen Schritte des Herstellungsverfah­ rens für eine Leiterplatte.
Bei dem in Fig. 1 dargestellten Gerät ist auf einer stationären Unterlage 1 ein Tisch 2 in Richtung der Pfeile X und Y verfahrbar gelagert. Auf dem Tisch 2 befindet sich die zu strukturierende Leiterplatte 3, über der eine Fokussieroptik 4 mit integrierten Absaugkanälen angeordnet ist. Die Fokussieroptik 4 gehört zu einem Laserkopf 5, der an einem Portalaufbau 6 befestigt ist, der seinerseits mit der Unterlage 1 verbunden ist. Zur Strukturierung wird ein Laserstrahl entlang der optischen Achse 7 auf die Leiterplatte gerichtet.
Die technologischen Verfahrensschritte zeigt Fig. 2. Auf das Ausgangsmaterial gemäß Fig. 2a, das aus einem Substrat 8, z. B. aus einem Hartglaslaminat und einer aufkaschierten Kupferfo­ lie 9 mit einer Dicke von 35 µm besteht, wird gemäß Fig. 2b eine infrarotdurchlässige Folie 10 aufgesprüht oder als Festresist auflaminiert. Dann erfolgt gemäß Fig. 1c die Strukturierung mit­ tels des Laserstrahls durch Verfahren des Tisches 2, wobei die Laserenergie und die Vorschubgeschwindigkeit über einen Rechner so gesteuert wird, daß die Kupferschicht bis auf eine Restme­ tallstärke von 5 ± 2 µm entfernt wird. Anschließend wird gemäß Fig. 1d die Restmetallstärke durch ein Ätzmittel beseitigt (Sprühätzung).
Nunmehr kann gemäß Fig. 1e der auf den Leiterbahnen noch verbliebene Schutzlack 10 entfernt werden, z. B. mittels Ultraschallbad oder dergl. Es verbleiben nunmehr Isolationskanäle mit einer Breite von 30 µm, wobei die Breite der zwischen zwei Isolationskanälen stehenbleibenden Leiterbahn 40 µm und weniger betragen kann. Anschließend können dann gemäß Fig. 1f noch weite­ re spezifische Bearbeitungsschritte erfolgen, z. B. Abspülen, Trocknen, Bohren und evtl. Aufbringen eines Lötlackes 11.

Claims (3)

1. Verfahren zur Herstellung von Leiterplatten durch An­ bringen von Isolationskanälen in einer auf einem elektrisch iso­ lierenden Substrat befindlichen Metallschicht unter Verwendung eines Laserstrahls, dadurch gekennzeichnet, daß auf die Metall­ schicht eine für Infrarotstrahlung durchlässige, gegen Ätzmittel resistente Schicht aufgebracht wird, daß dann mittels des Laser­ strahls in der Metallschicht die Struktur der Isolationskanäle unter Belassung einer Restmetallstärke hergestellt wird, daß an­ schließend die Restmetallstärke durch ein Ätzmittel und danach der noch verbliebene Teil der resistenten Schicht entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Strukturierung der Isolationskanäle bis auf eine Restmetall­ stärke von etwa 5 ± 2 µm erfolgt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die resistente Schicht durch Auflaminieren einer Folie aus einem Polymer oder durch Aufsprühen eines Polymerlackes er­ folgt.
DE19914103834 1991-02-08 1991-02-08 Verfahren zur herstellung von leiterplatten Granted DE4103834A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE19914103834 DE4103834A1 (de) 1991-02-08 1991-02-08 Verfahren zur herstellung von leiterplatten
JP4051915A JPH05291730A (ja) 1991-02-08 1992-03-10 プリント回路板製造法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19914103834 DE4103834A1 (de) 1991-02-08 1991-02-08 Verfahren zur herstellung von leiterplatten

Publications (2)

Publication Number Publication Date
DE4103834A1 true DE4103834A1 (de) 1992-08-13
DE4103834C2 DE4103834C2 (de) 1992-11-12

Family

ID=6424646

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19914103834 Granted DE4103834A1 (de) 1991-02-08 1991-02-08 Verfahren zur herstellung von leiterplatten

Country Status (2)

Country Link
JP (1) JPH05291730A (de)
DE (1) DE4103834A1 (de)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646962A1 (de) * 1993-04-14 1995-04-05 Hitachi Construction Machinery Co., Ltd. Metallfolienverarbeitungsverfahren und leiterrahmenverarbeitungsverfahren, und leiterrahmen und halbleiteranordnungherstellungsverfahren und halbleiteranordnung
EP0679052A1 (de) * 1994-04-23 1995-10-25 Lpkf Cad/Cam Systeme Gmbh Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten
EP0727925A1 (de) * 1995-02-14 1996-08-21 Lpkf Cad/Cam Systeme Gmbh Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten
WO1998015159A1 (de) * 1996-09-30 1998-04-09 Siemens S.A. Verfahren zur bildung von mindestens zwei verdrahtungsebenen auf elektrisch isolierenden unterlagen
DE19913367C1 (de) * 1999-03-24 2000-12-14 Siemens Ag Verfahren zur Herstellung einer elektrischen Schaltung
DE102006010942A1 (de) * 2006-03-09 2007-09-13 Leonhard Kurz Gmbh & Co. Kg Verfahren zur Herstellung mindestens einer elektrisch leitenden Struktur sowie elektrisch leitende Struktur
WO2012148332A1 (en) * 2011-04-29 2012-11-01 Telefonaktiebolaget L M Ericsson (Publ) Manufacturing method for printed circuit boards
CN102974937A (zh) * 2012-11-12 2013-03-20 中国科学院半导体研究所 基于超声定位的激光加工装置及加工方法
CN103203541A (zh) * 2013-02-04 2013-07-17 张立国 一种激光加工装置
EP3209099A1 (de) * 2016-02-22 2017-08-23 ITZ Innovations- und Technologiezentrum GmbH Herstellungsverfahren für eine leuchtenkomponente und mit dem verfahren hergestellte leuchtenkomponente

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4759172B2 (ja) * 2001-07-05 2011-08-31 リコーマイクロエレクトロニクス株式会社 基板製造方法
US6822332B2 (en) 2002-09-23 2004-11-23 International Business Machines Corporation Fine line circuitization
JP2008016507A (ja) * 2006-07-03 2008-01-24 Toshiba Tec Corp 電気配線の製造方法
CN103353709A (zh) * 2013-08-01 2013-10-16 北京弘浩千瑞科技有限公司 一种用于印刷线路板生产的掩膜光刻机
JP2020136638A (ja) * 2019-02-26 2020-08-31 三菱マテリアル株式会社 絶縁回路基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3113855A1 (de) * 1981-04-06 1982-10-21 Fritz Wittig Herstellung gedruckter Schaltungen, 8000 München Verfahren zur herstellung von leiterplatten
US4909895A (en) * 1989-04-11 1990-03-20 Pacific Bell System and method for providing a conductive circuit pattern utilizing thermal oxidation
WO1990009730A1 (en) * 1989-02-07 1990-08-23 Autodisplay A/S A process for manufacturing an electrode pattern on a substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3113855A1 (de) * 1981-04-06 1982-10-21 Fritz Wittig Herstellung gedruckter Schaltungen, 8000 München Verfahren zur herstellung von leiterplatten
WO1990009730A1 (en) * 1989-02-07 1990-08-23 Autodisplay A/S A process for manufacturing an electrode pattern on a substrate
US4909895A (en) * 1989-04-11 1990-03-20 Pacific Bell System and method for providing a conductive circuit pattern utilizing thermal oxidation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
N. N., Mikrostrukturierung mittels Lasertechnik, SMD-Magazin, 3/4-90, Seiten 38-40 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646962A1 (de) * 1993-04-14 1995-04-05 Hitachi Construction Machinery Co., Ltd. Metallfolienverarbeitungsverfahren und leiterrahmenverarbeitungsverfahren, und leiterrahmen und halbleiteranordnungherstellungsverfahren und halbleiteranordnung
EP0646962B1 (de) * 1993-04-14 2002-11-06 Hitachi Construction Machinery Co., Ltd. Metallfolienverarbeitungsverfahren und leiterrahmenverarbeitungsverfahren und halbleiteranordnungherstellungsverfahren
EP0679052A1 (de) * 1994-04-23 1995-10-25 Lpkf Cad/Cam Systeme Gmbh Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten
EP0727925A1 (de) * 1995-02-14 1996-08-21 Lpkf Cad/Cam Systeme Gmbh Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten
WO1998015159A1 (de) * 1996-09-30 1998-04-09 Siemens S.A. Verfahren zur bildung von mindestens zwei verdrahtungsebenen auf elektrisch isolierenden unterlagen
DE19913367C1 (de) * 1999-03-24 2000-12-14 Siemens Ag Verfahren zur Herstellung einer elektrischen Schaltung
DE102006010942A1 (de) * 2006-03-09 2007-09-13 Leonhard Kurz Gmbh & Co. Kg Verfahren zur Herstellung mindestens einer elektrisch leitenden Struktur sowie elektrisch leitende Struktur
DE102006010942B4 (de) * 2006-03-09 2017-02-09 Leonhard Kurz Gmbh & Co. Kg Verfahren zur Herstellung mindestens einer elektrisch leitenden Struktur sowie elektrisch leitende Struktur
WO2012148332A1 (en) * 2011-04-29 2012-11-01 Telefonaktiebolaget L M Ericsson (Publ) Manufacturing method for printed circuit boards
CN102974937A (zh) * 2012-11-12 2013-03-20 中国科学院半导体研究所 基于超声定位的激光加工装置及加工方法
CN102974937B (zh) * 2012-11-12 2015-04-15 中国科学院半导体研究所 基于超声定位的激光加工装置及加工方法
CN103203541A (zh) * 2013-02-04 2013-07-17 张立国 一种激光加工装置
CN103203541B (zh) * 2013-02-04 2015-05-13 张立国 一种激光加工装置
EP3209099A1 (de) * 2016-02-22 2017-08-23 ITZ Innovations- und Technologiezentrum GmbH Herstellungsverfahren für eine leuchtenkomponente und mit dem verfahren hergestellte leuchtenkomponente

Also Published As

Publication number Publication date
DE4103834C2 (de) 1992-11-12
JPH05291730A (ja) 1993-11-05

Similar Documents

Publication Publication Date Title
EP0679052B1 (de) Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten
DE69012517T2 (de) Verfahren zur Bildung von Durchgangslöchern in einer Polyimid-Unterlage.
DE69125333T2 (de) Herstellen von Metallmustern auf einem Substrat
DE69835962T2 (de) Verfahren zur herstellung einer mehrschichtigen gedruckten leiterplatte
DE69728234T2 (de) Verfahren zur herstellung von erhöhten metallischen kontakten auf elektrischen schaltungen
DE4103834C2 (de)
DE10036900C2 (de) Verfahren zur Kontaktierung einer flexiblen Leiterplatte mit einem Kontaktpartner und Anordnung aus flexibler Leiterplatte und Kontaktpartner
DE3624627A1 (de) Verfahren zum herstellen von drahtgeschriebenen leiterplatten
DE3113855A1 (de) Verfahren zur herstellung von leiterplatten
EP0358867A1 (de) Flip-Chip-Montage mit einer Lötstoppschicht aus einem oxidierbaren Metall
WO2000013129A2 (de) Verfahren zur herstellung metallischer feinstrukturen und anwendung des verfahrens bei der herstellung von sensoranordnungen zur erfassung von fingerabdrücken
DE4020498C2 (de) Verfahren zum Herstellen von Multiwire-Leiterplatten mit isolierten Metalleitern und/oder optischen Leitern
DE2926336A1 (de) Schaltungstraegerplatte und verfahren zu ihrer herstellung
CH660275A5 (de) Verfahren zum herstellen eines mit einem verbindungsnetzwerk versehenen bauteils und nach dem verfahren hergestelltes bauteil.
DE10024336A1 (de) Bauelementanordnung und Verfahren zur Herstellung einer Bauelementanordnung
EP1169893A1 (de) Verfahren zum einbringen von durchkontaktierungslöchern in ein beidseitig mit metallschichten versehenes, elektrisch isolierendes basismaterial
DE19929179A1 (de) Flexible Leiterplatte mit beidseitigem Zugriff
DE3688255T2 (de) Verfahren zur herstellung von mehrschichtleiterplatten.
DE2838982A1 (de) Verfahren zum herstellen von mehrebenen-leiterplatten
DE4130637A1 (de) Verfahren zur herstellung eines verbindungselements fuer eine verwendung in leistungshalbleitermodulen
EP0136364A1 (de) Verfahren und Anordnung zum selektiven, selbstjustierten Aufbringen von Metallschichten und Verwendung des Verfahrens
DE102020111996A1 (de) Verfahren zur Herstellung einer Leiterplatte und Leiterplatte mit mindestens einem eingebetteten elektronischen Bauteil
DE19538984C1 (de) Laser-Bohrvorrichtung zur Erzeugung von Sacklöchern
DE3328342A1 (de) Verfahren zum einloeten von chipbauelementen auf leiterplatten
DE19512272C2 (de) Verfahren zur Herstellung einer mehrschichtigen Leiterplatte für ein Chassis eines unterhaltungselektronischen Gerätes und Leiterplatte hergestellt nach diesem Verfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee