DE4031661A1 - System zum ueberwachen direkten speicherzugriffs - Google Patents

Description

Die Erfindung betrifft Vorrichtungen zum Überwachen direkten Speicherzugriffs (direct memory access controllers; im folgenden DMA-Controller genannt) zum direkten Übertragen von Daten zwischen Speichern und Eingabe/Ausgabe-Einrichtungen (im folgenden I/O- Einrichtungen genannt) ohne die Verwendung einer zentralen Verar­ beitungseinheit (CPU) in einem Datenprozessor.

Im allgemeinen bedeutet es eine Zeitverschwendung, Daten von einem Speicher mittels einer CPU an eine I/O-Einrichtung abzuge­ ben. Eine Art, Daten von einem Speicher an eine I/O-Einrichtung abzugeben, besteht darin, Daten direkt von dem Datenbus an die I/O-Einrichtung abzugeben. Ein derartiger direkter Speicherzu­ griff (DMA) erfordert einige Hardware, welche als "DMA Controller" bezeichnet wird und dazu dient, Adressen- und Kontrollsignale für die Datenübertragung abzugeben, um in der Speicher- oder in der I/O-Einrichtung zu lesen oder zu schreiben. Wie die CPU, erzeugt der DMA-Controller Adressen, um in dem Speicher zu lesen oder zu schreiben, und sendet verschiedene Kontrollsignale an die I/O- Einrichtung.

Fig. 3 zeigt ein herkömmliches DMA-Control-System, das umfaßt: eine Informationsverarbeitungseinheit 1, wie etwa eine CPU eines elektronischen Computers; einen Speicher mit wahlfreiem Zugriff (RAM) 2; eine 4-Kanal-Adressenausgangs-Einrichtung 3; vier I/O- Einrichtungen 12; einen Buszugriffscontroller 14; Daten-, Adreß- und Kontrollbusse 4, 5 und 6 zum Verbinden der CPU 1, der Adres­ senausgangs Einrichtung 3, des RAM 2 und der I/O-Einrichtung 12; und einen DMA-Controller 7. Der RAM 2 ist ein dynamischer RAM, der periodisch aufgefrischt werden muß. Vier Kanäle sind I/O- Einrichtungen 12 zugeordnet, entsprechend den Kanälen 0 bis 3 der Adressenausgangs-Einrichtung 3. Der DMA-Controller umfaßt einen Transferzähler 9, einen Anforderungssignalgenerator 10 und einen Transferpulsgenerator 11. Der Anforderungssignalgenerator 10 setzt sich aus Flip-Flops, wie bistabile Multivibratoren zusammen.

Die Arbeitsweise ist nachstehend unter Bezugnahme auf Fig. 4 beschrieben. Zunächst erzeugt eine der I/O-Einrichtungen ein DMA- Anforderungssignal DRQ (Nr. 1) für den Datentransfer mit dem RAM 2. Dabei handelt es sich um ein negatives logisches Signal, das durch DRQ dargestellt wird. Wenn die Wellenform des Anforderungs­ signals DRQ in dem Transferpulsgenerator 11 geformt und an den Anforderungssignalgenerator 10 gegeben wird, gibt der Anfor­ derungssignalgenerator 10 ein positives logisches Busanforderungs­ signal BRQ an den Buszugriffs-Controller 14. Wenn weder eine DRAM-Auffrischanforderung r mit hoher Unterbrechungspriorität noch eine externe HOLD-Anforderung auftritt, sendet der Buszu­ griffscontroller 14 Busverfügbarkeits-Signale und invertiert BAK-B an den DMA-Controller 7 bzw. die CPU 1. Das heißt, daß er beim Empfang des Anforderungssignals DRQ ein Busverfügbarkeits- Signal BAK erzeugt, dessen Dauer von dem Gerätezyklus abhängt. Die CPU 1 trennt dann den Datenbus 4, den Adreßbus 5 und den Controlbus 6 ab, um die Verwendung von Daten von dem RAM 2 zu stoppen. Auf der anderen Seite gibt der DAM-Controller 7 ein Bestätigungssignal , welches anzeigt, daß die Busse 4 bis 6 verfügbar sind, an die Adressenausgangs-Einrichtung 3. Die von der Adressenausgangs-Einrichtung 3 identifizierte anfordernde I/O-Einrichtung 12 startet dann den DMA-Transfer mit dem RAM 2, und zwar über die Busse 4, 5 und 6.

Wenn das Busverfügbarkeits-Signal auf niedrigem Niveau (L) gehalten wird, wird der DAM-Transfer in dem "burst-mode" ausge­ führt. Da jedoch der niedrige Pegel (L) des Signales BAK an den Rücksetzeingang (R) des Anforderungssignalgenerators 10 gegeben wird, nimmt das Signal BAK am Ende des Gerätezyklus hohen Pegel (H) an, und das Busanforderungssignal DRQ von dem Anforderungs­ signalgenerator 10 wird auf niedrigen Pegel (L) umgesetzt. Demzu­ folge löscht es das Busverfügbarkeits-Signal BAK und gibt ein Signal mit hohem Pegel (H) ab, und zwar unmittelbar nach einem Gerätezyklus, der dem System eigen ist. Somit gerät der Betrieb in einen "Zyklus-Diebstahl-Modus", bei dem ein Byte Daten in dem Gerätezyklus übertragen wird. Wenn ein DAM-Anforderungssignal von dem Kanal Nr. 0 der I/O-Einrichtung abgegeben worden ist, nachdem die Busverwendungsfreigabe an die CPU 1 übertragen worden ist, wird ein Byte Daten in derselben Weise, wie sie oben be­ schrieben ist, übertragen.

Wenn eine Auffrisch-Anforderung r während des DMA-Transfers ein­ gegeben wird, stoppt der DMA-Controller 7, während die Adressen­ ausgangs-Einrichtung 3 die Busse 4, 5 und 6 zum Wiederauffrischen freigibt, und nimmt den DMA-Transfer wieder auf, wenn die Spei­ cher-Wiederauffrischung abgeschlossen ist.

Der herkömmliche DMA-Controller erfordert eine Vorbereitungszeit t, die für das ursprüngliche Setzen erforderlich ist, um einen Datentransfer innerhalb derjenigen Periode T auszuführen, in welcher der Adressenausgangs-Einrichtung 3 eine Busverwendungs- Freigabe gegeben ist. Da diese Vorbereitungsperiode t für jeden Transfer eines Bytes notwendig ist, beträgt die effektive Zeit für den Datentransfer (T-t), weshalb der Bus nicht effektiv arbeitet. Somit wird Arbeitszeit des Busses für den Datentransfer in dem "Zyklus-Diebstahl-Modus" verschwendet.

Der Erfindung liegt demzufolge die Aufgabe zugrunde, ein System zum Überwachen direkten Speicherzugriffs zu schaffen, das konti­ nuierlich Transferzyklen erzeugen kann, um die Vorbereitungs­ periode zu eliminieren, wodurch die Effektivität des Busses ver­ bessert wird.

Erfindungsgemäß wird die gestellte Aufgabe mit einem System nach Anspruch 1, 3 gelöst.

Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.

Wenn ein kontinuierlicher Strom von DMA-Anforderungen während der Übertragung einer Dateneinheit auftritt, die von dem Gerätezyklus bestimmt ist, gewährt die CPU kontinuierlich der Adressenausgangs- Einrichtung die Verwendungsfreigabe, so daß die Adressenausgangs- Einrichtung kontinuierlich eine Datenübertragung zwischen dem RAM und der I/O-Einrichtung ausführt. Wenn die DMA-Anforderungen enden, kehrt die Überwachung zu einem normalen "Zyklus-Diebstahl- Modus" zurück. Auf diese Weise ist es möglich, die Vorbereitungs­ periode zu eliminieren, die sonst vor der Datenübertragung in einem "Zyklus-Diebstahl-Modus" notwendig ist, wodurch die Effek­ tivität des DAM-Datentransfers gesteigert wird.

Nachstehend ist die Erfindung anhand bevorzugter Ausführungsbei­ spiele unter Bezugnahme auf die beiliegenden Zeichnungen mit weiteren Einzelheiten näher erläutert. Dabei zeigt

Fig. 1 ein Blockschaltbild eines DMA-Control-Systems nach einem Ausführungsbeispiel der Erfindung;

Fig. 2 eine Zeitdarstellung zur Erläuterung des Be­ triebs des DMA-Control-Systems nach Fig. 1;

Fig. 3 ein Blockschaltbild eines herkömmlichen DMA- Control-Systems und

Fig. 4 eine Zeitdarstellung zur Erläuterung des Betriebs des herkömmlichen DMA-Control-Systems nach Fig. 3.

Fig. 1 zeigt ein DMA-Control-System nach einem Ausführungsbei­ spiel der Erfindung. Das DMA-Control-System umfaßt: eine Daten­ verarbeitungseinheit 1, wie etwa eine CPU eines elektronischen Computers; einen Speicher mit wahlfreiem Zugriff (RAM) 2; eine Adressenausgangs-Einrichtung 3; einen Buszugriffscontroller 14,; vier I/O-Einrichtungen 12; Daten-, Adreß- und Kontrollbusse 4, 5 und 6 zum Verbinden der CPU 1, der Adressenausgangs-Einrichtung 3, des RAM 2 und der I/O-Einrichtung 12; und einen DMA-Controller 17. Die I/O-Einrichtungen 12 werden mittels entsprechender Kanäle 0 bis 3 der Adressenausgangs-Einrichtung 3 überwacht. Der RAM 2 ist ein dynamischer RAM, der periodische Wiederauffrischungen erfordert.

Der DMA-Controller 17 umfaßt einen Transferzähler 9 und einen Anforderungssignalgenerator 10. Der Anforderungssignalgenerator 10 setzt sich aus Flip-Flops, wie etwa bistabile Multivibratoren zusammen. Der DMA-Controller 17 umfaßt ferner einen Transferpuls­ generator 11, eine Signalzufügungsschaltung oder ein OR-Gatter 13 und einen Dreistufen-Puffer 15. Der Dreistufen-Puffer 15 ist ein Gatter, das normalerweise eingeschaltet (leitend) ist, jedoch ausgeschaltet wird, wenn das Steuersignal niedrigen Pegel (L) annimmt.

Die Betriebsweise des DMA-Control-Systems ist nachstehend unter Bezugnahme auf Fig. 2 erläutert. Zunächst wird eine DMA-Anforde­ rungssignal (Nr. 1) von einer der I/O-Einrichtungen 12 abge­ geben, um einen DMA-Transfer anzufordern. Dieses DMA-Anforderungs­ signal wird über das OR-Gatter 13 dem Transferpulsgenerator 11 zugeführt. Der Transferpulsgenerator 11 erfaßt die abfallende Flanke und gibt einen Anforderungsimpuls p an den Anforderungs­ signalgenerator 10. Der Anforderungsimpuls p triggert den Anfor­ derungssignalgenerator 10, um ein positives logisches Busanforde­ rungssignal BRQ an den Buszugriffs-Controller 14 zu geben.

Wenn weder eine DRAM-Auffrischungsanforderung r mit hoher Unter­ brechungspriorität noch eine externe HOLD Anforderung auftritt, sendet der Bezugszugriffs-Controller 14 Busverfügbarkeits-Signale und BAK-B an den DMA-Controlle 17 bzw. die CPU 1, und zwar für eine Zeitspanne die von dem Gerätezyklus bestimmt ist. Die CPU 1 trennt die Daten-, Adreß- und Überwachungsbusse 4 bis 6 ab, um die Verwendung von Daten von dem RAM 2 zu stoppen. Dies erlaubt es dem DMA-Controller 17, an die Adressenausgangs-Einrichtung 3 ein Bestätigungssignal abzugeben, welches anzeigt, daß die Busse 4 bis 6 verfügbar sind. Die I/O-Einrichtung 12 des von der Adressenausgangs-Einrichtung 3 bezeichneten Kanals beginnt den direkten Transfer von den Daten mit dem RAM 2, und zwar über die Busse 4 bis 6, nach einer anfänglichen Setzzeitspanne.

Wenn ein DMA-Transfer-Anforderungssignal (Nr. 0-Anforderung) von einer anderen I/O-Einrichtung abgegeben wird, gibt das OR- Gatter 13 das Summensignal (Nr. 0 + Nr. 1) des Anforderungssignals DRQ (Nr. 1) von der I/O-Einrichtung 12a und des Anforderungs­ signals DRQ (Nr. 0) von der I/O-Einrichtung 12b ab. Das bedeutet, daß es kontinuierlich niedrigen Pegel (L) abgibt. Das Signal L, welches geringen oder keinen Einfluß auf den Transferpulsgenerator 11 hat, wird dem Gate des Dreistufen-Puffers 15 zugeführt, so daß der Dreistufen-Puffer ausgeschaltet wird, während das Summensignal (Nr. 0 + Nr. 1) L ist.

Somit erreicht das Busverfügbarkeits-Signal von dem Buszu­ griffs-Controller 14 den Anforderungssignalgenerator 10 auch dann nicht, wenn es hohen Pegel (H) an dem Ende eines Gerätezyklus annimmt. Das Busanforderungssignal BRQ ist nur dann durchgängig auf hohen Pegel (H), wenn das Summensignal (Nr. 0 + Nr. 1) auf niedrigem Pegel (L) ist. Demzufolge wird der DMA-Transfer zwischen dem RAM 2 und der I/O-Einrichtung 12 in einer Art und Weise aus­ geführt, die gleich dem "burst-mode" ist, bis der Transferzähler 9 bis zum Ende aufgezählt hat.

Wenn keine DMA-Transfer-Anforderung von den beiden Kanälen 12a und 12b der I/O-Einrichtugen auftritt geht der Ausgang des OR-Gatters 13 auf hohen Pegel (H). Das H-Signal wird dem Gate des Dreistufen-Puffers 15 zugeführt, um denselben einzuschalten. Hoher Pegel (H) des Busverfügbarkeits-Signals von dem Buszu­ griff-Controller 14 wird dem Rücksetzeingang (R) des Anforderungs­ signalgenerators 10 zugeführt, so daß das Busanforderungssignal BRQ von dem Anforderungssignalgenerator 10 auf niedrigen Pegel (L) invertiert wird. Auf diese Weise löscht der Buszugriffs-Con­ troller 14 schnell das Busverfügbarkeits-Signal und gibt hohen Pegel (H) ab. Somit wird nach einer Serie von DMA-Transfers die Busverwendungsfreigabe an die CPU zurückgegeben.

Wenn ein anderes DMA-Anforderungssignal von der Adressenaus­ gangs-Einrichtung 3 abgegeben wird, wird eine DMA-Transfer einer Sammlung von Daten in der gleichen Weise ausgeführt, wie sie weiter oben beschrieben ist, und zwar so lange wie kontinuierliche Anforderungen auftreten. Wenn die Menge der Transfers die Anzahl der in den Transferzähler 9 gesetzten Worte erreicht, bewirkt ein Aufzähl-Signal u, daß der Anforderungssignalgenerator 10 die Erzeugung eines Busanforderungssignals stoppt, und zwar auch dann wenn die I/O-Einrichtungen 12a und 12b kontinuierlich DMA- Anforderungen abgeben.

Wenn DMA-Anforderungen durchgehend von den I/O-Einrichtungen 12 abgegeben werden, wird daher von dem "Zyklus-Diebstahl-Modus" einer bestimmten Periode auf einen kontinuierlichen Transfer- Modus einer variierenden Periode umgeschaltet, der ähnlich dem "burst-mode" ist, wodurch die Vorbereitungsperiode in der Anfangs­ periode des Datentransfers entfällt.

Wenn ein kontinuierlicher Strom von DMA-Anforderungen in einem "Zyklus-Diebstahl-Modus" auftritt, bei dem die CPU von den Bussen getrennt wird, während die I/O-Einrichtungen an die Busse ange­ schlossen werden, und zwar während des Gerätezyklus der CPU,wer­ den, wie vorstehend beschrieben, erfindungsgemäß die Busanschluß­ zustände während der Periode der kontinuierlichen Anforderungen gehalten, um kontinuierlichen Datentransfer zwischen dem Haupt­ speicher und dem von der Adressenausgangs-Einrichtung bezeichnetem I/O-Einrichtung auszuführen, so daß es möglich ist, Zeitverschwen­ dungen für das ursprüngliche Setzen auszuschließen, welche in der Startperiode beim Datentransfer in dem "Zyklus-Diebstahl-Modus" auftreten, wodurch die Effektivität des Datentransfers und die Ge­ samtfunktion des Datenprozessors gesteigert werden.

Die in der vorstehenden Beschreibung, den Ansprüchen sowie der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims (6)

1. System zum Überwachen direkten Speicherzugriffs, das umfaßt:
eine zentrale Verarbeitungseinheit (1);
einen Speicher (2) mit wahlfreiem Zugriff;
mehrere Eingabe/Ausgabe-Einrichtungen (12);
mehrere Busse (4, 5 und 6) zum Verbinden der zentralen Verar­ beitungseinheit (1), des Speichers (2) mit wahlfreiem Zugriff und der Eingabe/Ausgabe-Einrichtungen (12); und
eine Vorrichtung zum Überwachen direkten Speicherzugriffs, die in einem "Zyklus-Diebstahl-Modus" betreibbar ist, wobei die zentrale Verarbeitungseinheit (1) von den Bussen (4, 5 und 6) getrennt ist, während eine der Eingabe/Ausgabe-Ein­ richtungen (12) mit den Bussen (4, 5 und 6) verbunden ist, und zwar für einen Gerätezyklus der zentralen Verarbeitungs­ einheit (1) (Verbindungszustände), und wobei dann, wenn ein kontinuierlicher Strom von DMA-Anforderungen von den Einga­ be/Ausgabe-Einrichtungen (12) in dem "Zyklus-Diebstahl-Modus" auftritt, die Verbindungszustände der Busse (4, 5 und 6) während einer Periode des kontinuierlichen Stromes von DMA- Anforderungen von den Eingabe/Ausgabe-Einrichtungen (12) in dem "Zyklus-Diebstahl-Modus" aufrechterhalten werden, um kontinuierlichen Datentransfer zwischen dem Speicher (2) und der Eingabe/Ausgabe-Einrichtung (12) auszuführen.

2. System nach Anspruch 1, gekennzeichnet durch einen Transfer­ zähler (9) zum Festlegen einer Wort-Transfer-Periode, innerhalb welcher die Verbindungszustände gehalten werden.

3. System zum Überwachen direkten Speicherzugriffs, das umfaßt:
eine zentrale Verarbeitungseinheit (1);
einen Speicher (2);
mehrere Eingabe/Ausgabe-Einrichtungen (12);
mehrere Busse (4, 5 und 6) zum Verbinden der zentralen Ver­ arbeitungseinheit (1), des Speichers (2), und der Eingabe/- Ausgabe-Einrichtungen (12);
einen Anforderungssignalgenerator (10), der auf ein DMA- Anforderungssignal von einer der Eingabe/Ausgabe-Einrich­ tungen (12) hin ein Busanforderungssignal erzeugt;
einen Buszugriffs-Controller (14), der nicht nur das Busan­ forderungssignal an die zentrale Verarbeitungseinheit (1) überträgt, sondern auch verhindert, daß der Anforderungs­ signalgenerator (10) Busanforderungssignale erzeugt, und zwar nach einem dem Gerät eigenen Zyklus;
eine Signalzufügungsschaltung (13) zum Empfangen mehrerer DMA-Anforderungssignale und Abgeben einer Summe von DMA- Anforderungssignalen; und
eine Schalteinrichtung (15), die zwischen den Buszugriffs- Controller (14) und den Anforderungssignalgenerator (10) geschaltet und von der Summe der DMA-Anforderungssignale überwacht ist.

4. System nach Anspruch 3, gekennzeichnet durch einen Transfer­ zähler (9), um zu verhindern, daß der Anforderungssignalge­ nerator (10) Busanforderungssignale erzeugt, wenn die Trans­ ferdaten eine vorbestimmte Menge erreicht haben.

5. System nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Signalzufügungsschaltung (13) ein OR-Gatter umfaßt.

6. System nach Anspruch 3, 4 oder 5, dadurch gekennzeichnet, daß die Schalteinrichtung (15) einen Dreistufen-Puffer um­ faßt.