DE4018133A1 - Anordnung zur decodierung eines in parallelen datenwoertern der breite n vorliegenden datenstroms mit codewoertern unterschiedlicher breite - Google Patents

Description

Bei Verfahren zur redundanzarmen, digitalen Übertragung von Videosignalen wird in der Regel eine Entropiecodierung einge­ setzt, bei der die verschiedenen Codewörter unterschiedliche Breiten (Längen) aufweisen. Die Realisierung der Decodierung bereitet in der Praxis erhebliche Probleme, da sehr hohe Takt­ frequenzen verwendet werden. Das Hauptproblem ist die Zer­ legung des Datenstroms in einzelne Codewörter, wobei häufig erst beim letzten Bit eines Codeworters festgestellt werden kann, daß mit diesem Bit ein Codewort endet und somit beim nächsten Bit ein neues beginnt. Da bereits die Realisierung eines seriellen Pufferspeichers problematisch ist, werden die aneinandergereihten Codewörter in Datenwörter gleicher Breite zerlegt und zwischengespeichert.

Aufgabe der Erfindung ist es, eine Anordnung zur Decodierung von Datenströmen mit Codewörtern unterschiedlicher Länge für hohe Taktfrequenzen anzugeben.

Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst. Vorteilhafte Ausbildungen sind in den Unteransprüchen angegeben.

Vorteilhaft ist die parallele Verarbeitung innerhalb der ge­ samten Anordnung. Die wortweise Ausrichtung der Codewörter wird durch eine Schiebematrix, einen sogenannten Barrel- Shifter, erreicht. Diese ist ein reines Gatternetzwerk mit entsprechend kurzen Laufzeiten. Die Anordnung kann auch so ausgeführt werden, daß sie von einem einzigen Systemtakt ge­ steuert wird. Die Steuerung ist äußerst einfach. Sie besteht aus Modulo-N-Akkumulatoren.

Die Erfindung wird anhand von zwei Ausführungsbeispielen näher erläutert.

Es zeigen:

Fig. 1 ein erstes Prinzipschaltbild der Anordnung,

Fig. 2 eine zugehörige Steuerung,

Fig. 3 eine weitere Ausbildung der Anordnung und

Fig. 4 eine Variante der Steuerung.

Die in Fig. 1 dargestellte Anordnung zur Decodierung von Code­ wörtern mit variabler Breite enthält zwei in Serie geschaltete Parallelregister PR1 und PR2. Als erstes Parallelregister PR1 kann das Ausgangsregister eines Pufferspeichers dienen, der an den Eingang 1 angeschaltet ist. Die Breite der Parallelregister muß jeweils mindestens der maximalen Breite N der zu decodie­ renden Codewörter CV aus dem verwendeten Entropiecode entspre­ chen. Die Parallelausgänge (mindestens 2N-1) der Parallelre­ gister sind mit Eingängen 4 und 5 einer Schiebematrix BS ver­ bunden. Diese wird auch Barrel-Shifter bezeichnet und kann als fertiger Baustein, beispielsweise unter der Bezeichnung SN54AS8838 von der Firma Texas Instruments, bezogen werden. Hierbei handelt es sich um ein reines Gatternetzwerk, mit dem logische Signale von beliebigen, jedoch hintereinanderliegenden Eingängen auf hintereinanderliegende Ausgangsanschlüsse durch­ geschaltet werden können. Liegt beispielsweise ein Datenwort an den ersten Eingangsanschlüssen 1 bis 8, so kann dies auf die Ausgangsanschlüsse 1 bis 8 durchgeschaltet werden. (Die An­ schlüsse sind in Fig. 1 nicht eingezeichnet.) Ebenso kann jedoch ein an den Eingangsanschlüssen 2 bis 9 anliegendes Datenwort auf dieselben Ausgangsanschlüsse 1 bis 8 durchge­ schaltet werden. Da bei einer Integration der Anordnung nur die wirklich benötigten Funktionen der Schiebematrix realisiert werden müssen, werden wesentlich weniger Gatterfunktionen als bei einem fertigen Barrel-Shifter benötigt. Die Parallelaus­ gänge der Schiebematrix sind mit dem Paralleleingang 7 eines Decodierers DEC verbunden. Dieser weist einen Datenausgang 8 auf, an den der Dateneingang 15 eines Ausgaberegisters RA an­ geschaltet ist. Am Ausgang 19 dieses Registers werden Codewörter CW konstanter Länge ausgegeben.

Der Decodierer DEC weist noch einen Wortbreitenausgang 9 auf, der mit einer Steuerung ST geführt ist. Diese enthält einen Addierer ADD, dessen ersten Eingang 10 die Wortbreite WB zugeführt wird.

An den Ausgang 12 des Addierers ist ein Akkumulator-Register RZ eingeschaltet, dessen Ausgang auf den zweiten Eingang 11 des Addierers rückgeführt ist. Diese Anordnung arbeitet als Mo­ dulo-N-Akkumulator. Der Ausgang 14 des Akkumulator-Registers ist mit einem Steuereingang 6 der Schiebematrix verbunden. Ein Übertragsausgang 13 ist mit Enable-Eingängen EN (Freigabe) der Parallelregister PR1 und PR2 geführt. An den Takteingängen der Register liegt über einen Schaltungspunkt 18 ein Sytemtakt­ signal TS an. An die Eingänge eines Gatters GA sind das System­ taktsignal TS und der Übertragungsausgang 13 des Addierers an­ geschlossen. Am Gatterausgang 23 wird ein Abrufimpuls ab­ gegeben. Die Zahlen an den Verbindungen zwischen den Schalt­ kreisen geben die Anzahl der Leitungen an.

In Tabelle 1 ist ein für die Entropiecodierung geeigneter Code - oft als Optimalcode bezeichnet - dargestellt. Die Codewort­ breite schwankt zwischen einem Bit und acht Bits. Die Code­ wörter werden lückenlos aneinandergereiht übertragen. Die spe­ zielle Codierung - kein Codewort darf mit einem anderen Code­ wort beginnen - macht ein Auffinden der Wortgrenzen möglich. Bei den Codewörtern K1 bis K8 ist das Wortende durch die lo­ gische "0" erkennbar, beim Codewort K9 durch eine Folge von 8 logischen "Einsen". Nach der üblicherweise seriellen Übertra­ gung wird der Datenstrom parallelisiert. Dies geschieht bei­ spielsweise durch Aufteilung in Oktetts, die hier als Daten­ wörter DW bezeichnet sind und jeweils 8 Bits umfassen. Die Datenwörter werden zunächst in den Pufferspeicher eingeschrie­ ben und sind aus diesem abrufbar.

Zu Beginn einer Übertragung kann zunächst davon ausgegangen werden, daß sich keine Datenwörter DW in den Parallelregistern befinden und von dem Decoder die Wortlänge null abgegeben wird, die auch am Ausgang 12 des Addierers und am Ausgang 14 des Akkumulator-Registers RZ anliegt. Nun soll zunächst dafür ge­ sorgt werden, daß zwei aufeinanderfolgende Datenwörter über den Eingang 1 in das zweite Parallelregister PR2 und in das erste Parallelregister PR1 eingeschrieben werden. Dieser Zustand ist in der obersten Zeile der Tabelle 2 dargestellt. Die Codewörter CV sind hierbei mit großen Buchstaben und deren Bits mit zu­ sätzlichen Ziffern bezeichnet. Das erste Codewort A, das nur ein einziges Bit A1 umfaßt, ist in die "oberste" Speicherzelle des zweiten Parallelregisters PR2 eingeschrieben worden. Da am Ausgang 14 des Akkumulator-Registers RZ noch der Zählerstand Z2=0 anliegt, erfolgt kein Verschieben des ersten Codewortes A und dieses liegt daher ebenfalls am "obersten" Anschluß des Decodierers DEC an. Am Datenausgang 8 des Decodierers wird es als Ausgangscodewort CW=a ausgegeben.

Dieses Ausgangscodewort symbolisiert beispielsweise einen Ab­ tastwert oder die Differenz zwischen zwei aufeinanderfolgenden Abtastwerten. Alle Ausgangscodewörter CW weisen wieder eine konstante Wortbreite auf, die hier wiederum 8 Bits betragen soll. Die der Steuerung zugeführte Wortbreite WB beträgt eins, die Modulo-N-Summe Z1 eins, und die Summe ZG, die die Modulo- N-Summe und den Übertrag 0 beinhaltet, beträgt ebenfalls eins. Entsprechend der Breite der Parallelregister ist N=8. Der Zählerstand Z2 am Ausgang des Akkumulator-Registers beträgt noch null. Mit dem folgenden Systemtaktimpuls TS (Worttakt) - in Tabelle 2 durch eine waagerechte Linie symbolisiert - wird das Codewort A in das Ausgaberegister RA übernommen, und der Zählerstand Z2 ändert sich gleichzeitig auf 1. Hierdurch wird das im zweiten Parallelregister gespeicherte erste Datenwort um ein Bit verschoben an die Parallelausgänge der Schiebematrix durchgeschaltet, wodurch am "obersten" Eingang des Decodierers DEC das höchstwertigste Bit B1 anliegt. Nach einer durch die Schaltkreise bedingten Laufzeit wird das Codewort CW=b am Datenausgang 8 abgegeben und die Werte der Steuerung stellen sich laut Tabelle ein.

Nach dem nächsten Systemtaktimpuls TS wird das Codewort b in das Ausgaberegister übernommen. Der Zählerstand Z2 ändert sich auf fünf und verschiebt das erste Datenwort so, daß das Code­ wort C decodiert wird. Die Modulo-N-Summe am Ausgang 12 des Addierers ändert sich auf sieben. Nach dem nächsten Taktimpuls erfolgt eine Übernahme des Codewortes und eine Verschiebung durch die Schiebematrix um 7 Bits, wodurch das Codewort D de­ codiert werden kann. Die Summe ZG (Fig. 2) am Ausgang des Zählers erreicht aber gleichzeitig einen Überlauf (8), der veranlaßt, daß mit dem nächsten Taktimpuls nicht nur das Codewort d in das Ausgaberegister RA übernommen wird, sondern der Inhalt vom ersten Parallelregister PR1 in das Parallelre­ gister PR2 umgespeichert wird und das folgende Datenwort E7 . . . G5 in das erste Parallelregister PR1 eingespeichert wird. Das Codewort C wird decodiert, es weist sieben Bits auf, wobei ein neuer Überlauf entsteht, der ein erneutes Einspeichern vom Parallelregister PR1 in das Parallelregister PR2 verursacht, während mit dem nächsten Systemtakt wieder eine einfache Ver­ schiebung erfolgt.

Das Einspeichern der ersten Datenwörter in die Parallelregister kann auf unterschiedliche Weise bewirkt werden. Eine Möglich­ keit hierzu ist, daß als kleinste Codewortbreite vom De­ codierer 1 ausgegeben wird. Hierdurch wird automatisch eine bitweise Verschiebung veranlaßt und jeweils nach der siebten Verschiebung ein Abrufimpuls AI an den Abrufspeicher abgegeben und ein Durchschieben der Datenwörter in den Parallelregistern bewirkt.

In Fig. 2 ist die Steuerung detailliert dargestellt. Sie ist als Modulo-8-Akkumulator ausgeführt. Dem ersten Addiererein­ gang 10 wird die Wortbreite WB mit vier Bits codiert zugeführt. Die drei niederwertigsten Bits (dezimal 0 bis sieben) sind mit Eingängen des Akkumulator-Registers RZ verbunden und werden von dessen Ausgängen auf den zweiten Zählereingang 11 rückge­ führt. Der Addierer weist noch den Übertragsausgang 13 auf, der dann eine logische "1" abgibt, wenn die Summe ZG=8 ist. Die Summe Z1 aus dem Ergebnis der Modulo-8-Addition und dem Über­ trag U ist mit ZG gezeichnet.

Durch die Nichtrückführung des höchstwertigsten Bits arbeitet die aus dem Addierer und dem Zählerregister bestehende Steuerung als Modulo-8-Akkumulator.

In Fig. 3 ist eine Variante zur Decodierung von Codewörtern dargestellt, bei der zwischen den Parallelausgängen der Speichermatrix BS1 und dem Decodierer ein Speicherregister ZR eingefügt ist. Dies hat den Vorteil, daß sie noch für gering­ fügig höhere Taktraten einsetzbar ist, da sich nicht mehr die Laufzeiten der Shifteinrichtung und des Decoders addieren. Sie weist im Gegensatz zur in Fig. 1 dargestellten Ausführung drei in Serie geschaltete Parallelregister und eine entsprechend ver­ größerte Schiebematrix BS1 auf. Von der im wesentlichen gleich aufgebauten Steuerung ST1 wird jetzt jedoch das Summensignal ZG zur Steuerung der Schiebematrix BS1 über deren Steuereingang 61 verwendet. Hierdurch wird die Verzögerung durch das Speicher­ register ZR ausgeglichen und es kann jeweils um maximal ein weiteres Datenwort (bis zu 15 Bits) geshiftet werden. In die­ ser Variante ist der Ausgang des Gatters GA auch mit den Takt­ eingängen der Parallelregister PR1 bis PR3 verbunden.

Die Funktion wird anhand der Tabelle 3 näher beschrieben. Es wird davon ausgegangen, daß zunächst die in Tabelle 3 oben angegebenen Datenwörter in den Parallelregistern PR1 bis PR3 und dem Speicherregister eingespeichert sind. Zunächst wird in bekannter Weise das Codewort A decodiert, dann die Codewörter B, C und D. Bei der Decodierung des Codewortes D ergibt die Summe ZG=10 einen Überlauf (≧ 8). Hierdurch wird mit dem nächsten Taktimpuls ein Verschieben der Datenwörter in den Parallelregistern und eine Übernahme des ersten Datenwortes in das Speicherregister erforderlich. Bei sehr kurzen Laufzeiten der Register und der Schiebematrix kann dies durch gegenein­ ander phasenverschobene Systemtaktsignale erfolgen. Soll oder kann nur mit einem Systemtaktsignal gearbeitet werden, dann ist das dritte Parallelregister PR3 erforderlich. Nachdem das Code­ wort D decodiert wurde, muß das nächste Codewort E mit dem nächsten Taktimpuls in das Speicherregister geladen werden. Dies ist dann möglich, wenn entsprechend der Summe ZG=10 das in den Parallelregistern PR2 und PR1 stehende Codewort E auf die Eingänge 21 des Zwischenregisters durchgeschaltet und mit dem nächsten Systemtakt übernommen wird, wobei gleichzeitig die Datenwörter innerhalb der Parallelregister weitergeschoben werden. Da das Codewort E hier 8 Bits umfaßt, wiederholt sich der Vorgang bis das nächste Codewort F aus dem dritten Parallel­ register in das Zwischenregister übernommen wird.

Bei der Steuerung kann ein erweiterter Decodierer DEC1 nach Fig. 4 die Funktion eines Addierers mit übernehmen. Der erwei­ terte Decodierer DEC1 kann als Lesespeicher (ROM) realisiert werden, dessen weiteren Eingängen Z11 die Modulo-N-Summe Z1 als Adresse zugeführt wird. Dies führt zwar zu wesentlich umfangreicheren Lesespeichern, verkürzt aber die Laufzeit. Die Funktion ist denkbar einfach. Während bisher beim Anliegen eines Codewortes CV am Eingang 7 des Decoders unter der ent­ sprechenden Leseadresse die Wortbreite ausgegeben wurde, wird jetzt unter der aus der Wortbreite des anliegenden Codewortes LV und der Modulo-N-Summe Z2 gebildeten Adresse die Summe der Wortbreite und der Modulo-N-Summe Z2 ausgelesen.

Anstelle eines Decodierers, der die Wortbreite und das Daten­ wort ausgibt können für diese beiden Funktionen auch getrennte Decodierer verwendet werden, wobei die Decodierung eines Code­ wortes auch in mehreren Stufen erfolgen kann.

Tabelle 1

Tabelle 2

Tabelle 3

Claims (7)

1. Anordnung zur Decodierung eines in Datenwörter (DW) gleicher Breite N vorliegenden Datenstromes, der Codewörter (CV) unter­ schiedlicher Breite (WB) beinhaltet, dadurch gekennzeichnet,
daß mindestens zwei Parallelregister (PR1, PR2) in Serie ge­ schaltet sind,
daß dem ersten Parallelregister (PR1) jeweils ein Datenwort (A, B, . . .) der Breite N zugeführt wird,
daß die Parallelausgänge der Parallelregister (PR1, PR2) mit Eingängen (4, 5) einer Schiebematrix (BS) verbunden sind,
daß die Parallelausgänge der Schiebematrix (BS) einem Decoder (DEC) zugeführt sind, der an seinem Wortbreitenausgang (9) die Wortbreite (WB) des am Decodereingang (7) anliegenden Code­ wortes (CV) unterschiedlicher Länge abgibt und
daß an den Wortbreitenausgang (9) eine Steuerung (ST) mit einem Addierer (ADD) und einem nachgeschalteten Zählregister (RZ) angeschaltet ist, dessen Ausgang auf einen zweiten Addierer­ eingang (11) zurückgeführt ist und als Modulo-N-Akkummulator arbeitet, der die Schiebematrix (BS) und die Einspeicherung von Datenwörtern (DW) in die Parallelregister (PR1, PR2) steuert.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Speicherregister (ZR) zwischen die Parallelaus­ gänge der Schiebematrix (BS) und den Paralleleingängen (7) des Decodierers (DEC) eingeschaltet ist und daß die Ansteuerung der Schiebematrix (BS1) über Ausgänge des Addierers (ADD) erfolgt.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet,
daß drei in Serie geschaltete Parallelregister (PR1, PR2, PR3) vorgesehen sind, deren Parallelausgänge mit Eingängen (4, 5, 20) der Schiebematrix (BS1) verbunden sind,
daß die an den Ausgängen (12, 13) des Addierers abgegebene Summe (ZG) die Schiebematrix (BS1) steuert und daß alle Register von demselben Systemtaktsignal (TS) getriggert werden.

4. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß in der Steuerung (ST) dem ersten Eingang (10) des Addierers (ADD) die Wortbreite (WB) als Binärkombination zugeführt wird, und
daß die Modulo-N-Summe (Z1) in ein Zählregister (RZ) ein­ gespeichert und von dessen Ausgängen auch den zweiten Addierer­ eingang (11) rückgeführt wird.

5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Decodierer sowohl die Wortbreite (WB) als auch Aus­ gangscodewörter (CW) konstanter Länge abgibt.

6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß von dem Decodierer (DEC) stets eine minimale Wortbreite (WB) von eins abgegeben wird.

7. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Addierer (ADD) der Steuerung (ST) in einem erweiterten Decodierer (DEC1) integriert ist.