DE3941880C2 - Verfahren und Schaltungsanordnung zur Datenübertragung, insbesondere in der Kraftfahrzeugelektronik - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Datenübertra­ gung, insbesondere in der Kraftfahrzeugelektronik, zwi­ schen einem Prozessor und einem externen Datenverwal­ tungselement, das an seinem mit dem Prozessor in Verbin­ dung stehenden Eingang einen Zweitorspeicher aufweist, wobei Prozessor und Datenverwaltungselement mit vonein­ ander verschiedenen Frequenzen betreibbar sind.

In der Kraftfahrzeugelektronik ist es das Ziel, die Steuerung der verschiedenen elektrischen und elektroni­ schen Komponenten des Kraftfahrzeugs über möglichst wenige Leitungen durchzuführen. Dieses Ziel wird auch in anderen Bereichen, beispielsweise dem Flugzeugbau, verwendet, wo es auf die Einsparung von Gewicht ankommt. Für diesen Zweck werden u. a. sogenannte CAN-Controller verwendet, die die Daten und Adressen auf einem CAN-Bus verwalten. Der CAN-Controller arbeitet autark. Die Kom­ munikation mit dem Prozessor, vorzugsweise einem Mikro­ prozessor, erfolgt über einen Zweitorspeicher an dem dem mit dem Mikroprozessor verbundenen Eingang des CAN-Controllers. Bei derartigen Anordnungen besteht ein Problem darin, daß der Prozessor gleichzeitig mit dem CAN-Controller oder allgemeiner, mit dem Datenverwal­ tungselement, auf den Zweitorspeicher zugreifen kann. In diesem Fall würde der Prozessor nicht definierte Daten lesen und als Basis für die weitere Verarbeitung verwenden. Dies führt natürlich zu unerwünschten Feh­ lern. Um dieses Problem zu vermeiden, ist bei einigen Prozessoren Vorsorge dafür getroffen, daß ihnen dann, wenn das externe Datenverwaltungselement auf den Zwei­ torspeicher zugreift, durch ein externes Signal auf ei­ nem bestimmten Eingang verboten wird, vom Zweitor­ speicher zu lesen. Beispielsweise wird bei einem INTEL-8096-Mikroprozessor der Ready-Eingang dazu ver­ wendet, dem Prozessor die Leseerlaubnis zu geben oder zu verweigern.

IBM Technical Disclosure Bulletin, Nr. 10, März 1982, Seiten 5086 bis 5089 zeigt eine Möglichkeit, Daten un­ ter Verwendung eines Speichers mit zwei Zugriffsan­ schlüssen von Kanal zu Kanal zu übertragen. Die Kanäle sind hierbei nicht notwendigerweise synchronisiert oder korreliert. Der Speicher wird als eine Art Puffer be­ nutzt. Von einem Kanal aus, der mit einem Schreibein­ gang verbunden ist, werden die Informationen in den Speicher eingeschrieben. Der andere Kanal kann die In­ formationen mit einer gewissen Zeitverzögerung über den Leseanschluß auslesen. Die Zeitverzögerung ist notwen­ dig, um die Daten zu stabilisieren.

Eine ähnliche Anordnung ist aus EP 0 217 486 A2 be­ kannt. Hier ist ein Zweitorspeicher (Dual-port-Spei­ cher) gezeigt, der von einer Seite aus in einem ersten Takt beschrieben und von einer anderen Seite aus in einem zweiten Takt ausgelesen wird, um eine Koppelung zwischen den beiden Seiten, die beispielsweise durch unterschiedliche Systeme realisiert sein können, zu er­ halten. Auch hier müssen die beiden Systeme nicht mit­ einander korreliert sein. Im Speicher wartet man ab, bis stabile Werte zur Verfügung stehen, die ausgelesen werden können. Dieser Zustand wird durch ein nach außen abgegebenes Signal angezeigt. Wenn aus Datenmangel kei­ ne Daten zum Auslesen zur Verfügung stehen, kann der Speicher auch "Leerlauf"-Zeichen erzeugen und ausgeben. Wenn-der Speicher voll ist, wird dies ebenfalls signa­ lisiert.

Es ist die Aufgabe der vorliegenden Erfindung, ein ex­ ternes Datenverwaltungselement auch dann mit einem Pro­ zessor kommunizieren zu lassen, wenn das Datenverwal­ tungselement dem Prozessor nicht signalisieren kann, ob Lesen möglich ist oder nicht.

Zur Lösung dieser Aufgabe werden bei einem Verfahren der eingangs genannten Art nach Patentanspruch 1 zum Übertragen von Daten vom externen Datenverwaltungselement zum Prozessor durch den Prozessor zwei unmittelbar aufeinanderfolgende Le­ sezugriffe erzeugt und die Ergebnisse des ersten Lese­ zugriffs verworfen.

Durch den ersten Lesezugriff wird dem externen Daten­ verwaltungselement signalisiert, daß der Prozessor auf den Zweitorspeicher zuzugreifen wünscht. Der Prozessor teilt dem Datenverwaltungselement die Adressen mit, deren Daten er lesen möchte. Sobald die entsprechenden Daten am Eingang des Zweitorspeichers, der mit dem Pro­ zessor verbunden ist, stabil sind, werden sie an diesen Eingang angelegt. Die Zeit, die verstreicht, damit sich die Daten stabilisieren können, kann jedoch länger sein als der normale Lesezugriff des Prozessors. Es besteht also die Gefahr, daß die Daten, die normalerweise am Ende des Lesezugriffs zum Prozessor übertragen werden, nicht die gewünschten Daten sind. Erfindungsgemäß wer­ den diese Daten am Ende des ersten Lesezyklus verwor­ fen, d. h. sie werden vom Prozessor nicht beachtet oder gelangen erst gar nicht zum entsprechenden Eingang des Prozessors. Statt dessen wird ein zweiter Lesezugriff erzeugt, der dann die Daten, die vom ersten Lesezugriff abgerufen worden sind, zur Verarbeitung an den Prozes­ sor erfaßt.

In einer bevorzugten Ausführungsform wird der erste Lesezugriff in einen Vorbereitungszugriff modifiziert, in dem im wesentlichen nur Adressen übertragen werden. Es gelangt also nicht das vollständige, vom Prozessor erzeugte Signalmuster bis zum externen Datenverwal­ tungselement. Vielmehr gelangt nur der Teil des Signal­ musters, also die einzelnen Signale, an das externe Datenverwaltungselement, die notwendig sind, damit das externe Datenverwaltungselement die Adressen ermitteln kann, zu denen die zugehörigen Daten ausgelesen werden sollen.

Weiterhin ist bevorzugt, daß der zweite Lesezugriff in einen Datenlesezugriff modifiziert wird, in dem im we­ sentlichen nur Daten übertragen werden. Signale, die die Adressen an das externe Datenverwaltungselement übertragen, sind nicht notwendig, da diese bereits im ersten Lesezugriff übertragen worden sind. Da voraus­ setzungsgemäß beide Lesezugriffe unmittelbar hinterein­ ander erfolgen, besteht keine Gefahr, daß die Adressen zwischenzeitlich verlorengehen oder verändert werden. Es ist immer eine Gewähr dafür gegeben, daß der Prozes­ sor auch genau die Daten erhält, die er angefordert hat.

Insbesondere ist bevorzugt, daß durch die Zusammenfas­ sung und Modifizierung des ersten und zweiten Lesezu­ griffs am externen Datenverwaltungselement ein einziger Zugriff doppelter Länge erzeugt wird. Dabei erzeugt der Prozessor hintereinander zwei Lesezugriffe, für die er natürlich programmiert sein muß. Dies kann über ein Programm oder auch über eine Hardware-Schaltung oder -Steuerung erfolgen. Durch die Zusammenfassung und Mo­ difizierung der beiden Lesezugriffe erscheint aber am Eingang des externen Datenverwaltungselements nur ein einziger Lesezugriff mit doppelter Länge. Dieser Lese­ zugriff hat genau den gleichen Aufbau wie ein normaler Lesezugriff, d. h. es werden zunächst die Adressen, de­ ren Daten gelesen werden sollen, übertragen, woraufhin eine Zeit vorgesehen ist, in der die entsprechenden Daten zurück an den Prozessor übertragen werden. Der einzige Unterschied zu einem normalen Lesezugriff liegt darin, daß die Zeit zwischen der Adressenübertragung und der Datenübertragung so lang ist, das eine Stabi­ lisierung der Daten in jedem Fall zuverlässig erfolgen kann.

Dabei ist bevorzugt, daß während des ersten und zweiten Lesezugriffs ein Interrupt im Prozessor verhindert wird. Das externe Datenverwaltungselement kann in der Zeit zwischen dem ersten und dem zweiten Lesezugriff intern möglicherweise blockiert sein, so daß in diesem Zeitraum keine Interrupts im Prozessor zugelassen sein sollten, um den Lesezugriff nicht um die Zeit der In­ terrupt-Verarbeitung zu verlängern.

In einer bevorzugten Ausführungsform werden in jedem Lesezugriff ein Adressensignal, ein Adressen-Latch-Sig­ nal und ein Lesesteuersignal erzeugt und so modifi­ ziert, daß sie ab einem vorbestimmten ersten Zeitpunkt während des ersten Lesezugriffs bis zu einem vorbe­ stimmten zweiten Zeitpunkt während des zweiten Lesezu­ griffs auf ihrem zum ersten Zeitpunkt vorhandenen Pegel gehalten werden, wobei der erste Zeitpunkt innerhalb des ersten Lesezugriffs an der gleichen Stelle angeord­ net ist wie der zweite Zeitpunkt innerhalb des zweiten Lesezugriffs. Damit wird sichergestellt, daß die voll­ ständige Information eines kompletten Lesezugriffs an das externe Datenverwaltungselement weitergeleitet wird, ohne daß aufgrund von Überschneidungen oder Aus­ lassungen Information verlorengehen kann.

Der Lösung der Aufgabe dient auch eine Schaltungsanord­ nung nach Patentanspruch 7 mit einem Prozessor, einem externen Datenverwal­ tungselement, das an seinem mit dem Prozessor verbunde­ nen Eingang einen Zweitorspeicher aufweist, mit einer Bus-Leitung zur Verbindung von Prozessor und Datenver­ waltungselement und mit einer Hilfsschaltungsanordnung, die in die Busleitung geschaltet ist, wobei der Prozes­ sor bei jedem Lesezugriff ein Adressensignal, ein Adressen-Latch-Signal und ein Lesesteuersignal erzeugt und die Hilfsschaltungsanordnung die betreffenden Si­ gnale ab einem vorbestimmten ersten Zeitpunkt während des ersten Lesezugriffs bis zu einem vorbestimmten zweiten Zeitpunkt während des zweiten Lesezugriffs auf ihren zum ersten Zeitpunkt vorhandenen Pegel hält. Der erste und der zweite Lesezugriff werden also miteinan­ der verbunden, wobei zwischen dem ersten und dem zwei­ ten Zeitpunkt die Signale, die an das externe Datenver­ waltungselement weitergeleitet werden, praktisch auf dem Pegel eingefroren werden, den sie zum ersten Zeit­ punkt hatten. Alle Änderungen, die die entsprechenden Signale am Ende des ersten Lesezugriffs und am Beginn des zweiten Lesezugriffs durchführen, werden nicht an das externe Datenverwaltungselement weitergegeben. Erst ab dem zweiten Zeitpunkt, also zuzusagen in der zweiten Hälfte des zweiten Lesezugriffs, werden die entspre­ chenden Signale wieder an das externe Datenverwaltungs­ element weitergegeben, um die entsprechenden Daten zum Prozessor zu übertragen. Der Ausdruck "Hälfte" soll dabei nicht sagen, daß der zweite Abschnitt genau die halbe Länge des Lesezugriffs hat.

Mit Vorzug weist die Schaltungsanordnung ein Richtungs­ element auf, das die Übertragungsrichtung der Busleitung spätestens ab dem zweiten Zeitpunkt in die Richtung vom externen Datenverwaltungselement zum Prozessor än­ dert. Die Änderung kann auch früher erfolgen. Es muß aber sichergestellt sein, daß die Busleitung in der Lage ist, ab dem zweiten Zeitpunkt die Daten vom Daten­ verwaltungselement zum Prozessor zu übertragen.

Bevorzugterweise ist das Datenverwaltungselement ein CAN-Controller.

Die Erfindung wird im folgenden anhand eines bevorzugten Ausführungsbeispiels in Verbindung mit der Zeichnung beschrieben. Darin zeigt

Fig. 1 einen prinzipiellen Aufbau mit einem Mikropro­ zessor und einem CAN-Controller,

Fig. 2 eine Schaltungsanordnung und

Fig. 3 ein Zeitdiagramm.

Ein Mikroprozessor 1 ist mit einem CAN-Controller 2 über eine Busleitung 3 verbunden. An dem Eingang des CAN-Controllers, der mit dem Mikroprozessor 1 verbunden ist, ist ein Zweitorspeicher 4 angeordnet. Auf diesen Zweitorspeicher 4 können sowohl der Mikroprozessor 1 als auch der CAN-Controller 2 zugreifen. Mikroprozes­ sor 1 und CAN-Controller 2 können mit unterschiedlichen Frequenzen getaktet werden. Diese können zwar zufälliger­ weise übereinstimmen, es sind jedoch keine Maßnahmen vorgesehen, um Mikroprozessor 1 und CAN-Controller 2 zu synchronisieren. Beispielsweise kann der Mikroprozes­ sor 1 mit 10 MHz betrieben werden, während der CAN-Con­ troller mit 12 MHz getaktet werden kann, wobei die Takt­ frequenzen für den CAN-Controller zwischen 10 MHz und 16 MHz möglich sind. Der CAN-Controller 2 ist mit einem CAN-Bus 6 verbunden, den er autark verwaltet. Als CAN-Controller kann beispielsweise ein Controller 82526 der Firma Intel verwendet werden.

Bei der gezeigten Anordnung besteht die Gefahr, daß sowohl der Mikroprozessor 1 als auch der CAN-Controller 2 gleichzeitig auf den Zweitorspeicher 4 zugreifen. Dies führt insbesondere dann zu Problemen, wenn der Mikroprozessor 1 die Daten lesen will, während der CAN-Controller 2 Daten in den Zweitorspeicher 4 einschreibt. Üblicherweise übernimmt der Mikroprozessor in einem Lesezyklus die Daten eine vorbestimmte Zeit nach dem Anlegen der Adresse. Zu diesem Zeitpunkt kann es passie­ ren, daß die zu lesenden Daten noch nicht stabil sind. Der Mikroprozessor würde also Signale empfangen, die mit den eigentlich auszuwertenden Daten nicht das gering­ ste zu tun haben. Um dieses Problem zu vermeiden, ist die Hilfsschaltungsanordnung 5 vorgesehen, deren Aufbau in Fig. 2 näher dargestellt ist. Der Mikroprozessor erzeugt unmittelbar aufeinanderfolgend zwei Lesezugriffe. Von diesen Lesezugriffen dient einer als Vorbereitungszu­ griff und der andere als Datenlesezugriff. Die Hilfsschal­ tungsanordnung 5 sorgt dafür, daß die beiden Zugriffe des Mikroprozessors zusammenfaßt und so modifiziert werden, daß beim CAN-Controller 2 nur ein einziger, doppelt so langer Lesezugriff ankommt.

Nähere Einzelheiten über den Aufbau der Hilfsschaltungsanord­ nung 5 sind aus Fig. 2 ersichtlich. Dabei werden inver­ tierte (active-low) Signale mit einem vorangestellten Schrägstrich gekennzeichnet, beispielsweise /RD für das Active-low-read-Signal.

Ein JK-Flipflop 13 ist mit seinem J-Eingang mit einem Signaleingang VZ verbunden. Der K-Eingang ist mit dem Eingang VZ über einen Inverter 7 verbunden. Der Takte in­ gang des JK-Flipflops 13 ist mit einem ODER-Gatter 8 verbunden, dessen einer Eingang mit einem Eingang /RD und dessen anderer Eingang mit einem Eingang /CS der Hilfs­ schaltungsanordnung 5 verbunden ist. Ein Rücksetz-Eingang /CLR ist mit einem /RESET-Eingang der Hilfsschaltungsanordnung 5 verbunden. Der Ausgang /Q des Flipflop 13 ist mit je einem Eingang von drei UND-Gattern 10, 11, 12 ver­ bunden. Der andere Eingang des UND-Gatters 10 ist mit dem Eingang /CS der Hilfsschaltungsanordnung 5 verbunden. Der zweite Eingang des UND-Gatters 11 ist mit dem Eingang /RD der Hilfsschaltungsanordnung 5 verbunden. Der zweite Eingang des UND-Gatters 12 ist einem Eingang ALE der Hilfs­ schaltungsanordnung 5 verbunden. Am Ausgang der drei UND-Gatter 10, 11, 12 werden Signale /CS2, /RD2 und ALE2 erzeugt. Der Q-Ausgang des Flipflop 13 ist mit einem ODER-Gatter 9 verbunden, dessen anderer Eingang mit den Eingang /CS der Hilfsschaltungsanordnung 5 verbunden ist. Der Ausgang des ODER-Gatters 9 ist mit einem Eingang /G einer Richtungssteuerungseinrichtung 14 verbunden. Ein anderer Eingang DIR der Richtungssteuerungseinrich­ tung 14 ist mit dem Eingang /RD der Hilfsschaltungsanordnung 5 verbunden. Die Richtungssteuerungseinrichtung 14 steuert die Übertragungsrichtung eines Bus-Treibers 15, der Adressen und Daten über die Leitungen AD0 . . . AD7 vom Mikroprozessor 1 zum CAN-Controller 2 oder umgekehrt überträgt. Dies ist angedeutet durch die Buchstaben A und B, die sich in Fig. 1 wiederfinden.

Anhand von Fig. 3 soll die Wirkungsweise der Hilfsschaltungs­ anordnung 5 verdeutlicht werden. Der Mikroprozessor 1 erzeugt zwei unmittelbar aufeinanderfolgende Lesezu­ griffe, die im folgenden als "Vorbereitungszugriff" und "Datenlesezugriff" bezeichnet werden. In jedem Lese­ zugriff sendet der Mikroprozessor 1 über die Leitungen AD0 bis AD7 Adressen, über eine Leitung ALE ein Adressen-Latch-Signal ALE, ein Read-Signal/RD und ein Chip-Select-Signal/CS. Das Chip-Select-Signal CS ist nur dann notwen­ dig, wenn mehrere Speicher über eine einzige Busleitung angesprochen werden sollen. Die Adressen werden bei­ spielsweise bei der abfallenden Flanke des ALE-Signals vom CAN-Controller 2 eingelesen. In gleicher Weise werden die Daten vom Mikroprozessor 1 bei der steigenden Flanke des /RD-Signals gelesen.

Die Unterscheidung zwischen dem Vorbereitungszugriff und dem Datenlesezugriff erfolgt über die Leitung VZ. Bei einem Vorbereitungszugriff ist VZ logisch 1, bei einem Datenlesezugriff ist VZ logisch 0. Beide Zugriffe werden definitionsgemäß vom Mikroprozessor 1 als Lesezu­ griffe erzeugt, wobei nur im Vorbereitungszugriff die unteren acht Adreßbits AD0 bis AD7 an den CAN-Controller 2 bzw. dessen Zweitorspeicher 4 übertragen werden. Das Flipflop 13 übernimmt am Anfang eines jeden Lesezugriffs auf den CAN-Controller 2 den Zustand des Signals VZ, welches über die gesamte Länge des jeweiligen Zugriffs konstant ist. Der invertierende Ausgang des Flipflops 13 steuert die drei UND-Gatter 10, 11, 12, die die modifi­ zierten Signale /CS2, /RD2 und ALE2 an den CAN-Control­ ler 2 weiterleiten.

Nach einem Rücksetz-Impuls /RESET auf den Eingang /CLR des Flipflops 13 hat der Ausgang Q den Pegel logisch 0 und der Ausgang /Q den Pegel logisch 1. Wenn sich durch eine Änderung der Signale an den Eingängen /RD oder /CS der Takteingang des Flipflops 13 von dem Pegel logisch 1 auf den Pegel logisch 0 ändert, schiebt das Flipflop 13 den Zustand an seinen beiden Eingängen J und K auf die Ausgänge Q und /Q durch. Solange /Q den Pegel logisch 1 hat, werden die Signale /RD, /CS und ALE direkt auf die jeweiligen Ausgänge /CS2, /RD2 und ALE2 durchgeschaltet. Diese Durchschaltung dauert bis zu einem Zeitpunkt t1 während des Vorbereitungszugriffs, der durch die abfallende Flanke des Signals /RD bzw. die ansteigende Flanke des Signals /RD definiert ist. Zu diesem Zeitpunkt übernimmt der Ausgang Q des Flipflops 13 den Wert des Eingangs VZ, geht also auf den Pegel logisch 1. Gleichzeitig wechselt der Ausgang /Q von dem Pegel logisch 1 auf den Pegel logisch 0. Die UND-Gat­ ter 10 bis 12 werden also gesperrt. Da sich zum Zeitpunkt der Sperrung der UND-Gatter alle Signale ALE, /RD und /CS auf dem Pegel logisch 0 befanden, wird dieser Zustand an den entsprechenden Ausgängen beibehalten. Am Anfang des Datenlesezugriffs ändert das Signal VZ seinen Wert von Pegel logisch 1 auf den Pegel logisch 0. Zu einem Zeitpunkt t2 während des Datenlesezugriffs, der innerhalb des Datenlesezugriffs genau der Position des Zeitpunkts t1 innerhalb des Vorbereitungszugriffs entspricht, über­ nimmt daher der Ausgang Q des Flipflops 13 den Wert des Eingangs VZ, nimmt also den Pegel logisch 0 an. Dementsprechend schaltet der Ausgang /Q des Flipflops 13 die UND-Gatter 10 bis 12 wieder durch, woraufhin die Signale /CS2, /RD2 und ALE2 unmittelbar die Werte der Eingänge /RD, /CS und ALE übernehmen können.

Über die Richtungssteuerungseinrichtung 14 wird zusätz­ lich auch der Bus-Treiber 15 gesteuert, also, ob eine Verbindung vom CAN-Controller 2 auf den Bus 3 überhaupt möglich ist oder nicht. Dies ist nämlich nur in den Zeiten möglich, die in der letzten Zeile der Fig. 3 nicht schraffiert gezeichnet sind, d. h. zu solchen Zei­ ten, an denen das Signal G den Pegel logisch 0 annimmt. Über die Richtungsvariable DIR, die direkt vom Eingang /RD abgeleitet wird, wird die Richtung des Bus-Treibers 15 gesteuert. Solange DIR den Pegel logisch 1 annimmt, ist die Übertragungsrichtung von A nach B, bei einem Pegel logisch 0 ist die Richtung umgekehrt.

Die Zeit, die von dem Beginn des Vorbereitungszugriffs bis zum Zeitpunkt t1 verstreicht, und die Zeit, die vom zweiten Zeitpunkt t2 im Datenlesezugriff bis zum Ende des Datenlesezugriffs verstreicht, ist zusammenge­ nommen genauso lang wie ein einziger Lesezugriff. Setzt man die in diesen beiden Zeiten auftretenden Signale unmittelbar hintereinander, erhält man genau den Signal­ verlauf eines einzigen Lesezugriffs. In der Zeit zwi­ schen t1 und t2 ist dagegen auf den Leitungen /CS2, /RD2 und ALE2 keine Änderung zu beobachten. Der CAN-Con­ troller 2 empfängt also lediglich einen einzigen Lese­ zugriff, bei dem der Zeitraum zwischen Adressenausgabe und Datenanforderung durch den Mikroprozessor 1 um die Länge eines vollständigen Lesezugriffs verlängert ist. In diesem Zeitraum können sich die Daten, die von dem Zweitorspeicher 4 ausgelesen werden sollen, ohne Schwie­ rigkeiten stabilisieren, auch wenn beispielsweise wäh­ rend des Vorbereitungszugriffs ein Schreibzugriff des CAN-Controllers 2 noch nicht abgeschlossen war.

Claims (9)

1. Verfahren zur Datenübertragung, insbesondere in der Kraftfahrzeugelektronik, zwischen einem Prozessor (1) und einem externen Datenverwaltungselement (2), das an seinem mit dem Prozessor (1) in Verbindung stehenden Eingang einen Zweitorspeicher (4) aufweist, wobei Prozes­ sor und Datenverwaltungselement mit voneinander ver­ schiedenen Frequenzen betreibbar sind, bei dem zum Übertragen von Daten von dem externen Datenverwal­ tungselement zum Prozessor (1) durch den Prozessor (1) zwei unmittelbar aufeinanderfolgende Lesezugriffe erzeugt und die Ergebnisse des ersten Lesezugriffs verworfen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der erste Lesezugriff in einen Vorbereitungszu­ griff modifiziert wird, in dem im wesentlichen nur Adressen übertragen werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß der zweite Lesezugriff in einen Datenlesezu­ griff modifiziert wird, in dem im wesentlichen nur Daten übertragen werden.

4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeich­ net, daß durch die Zusammenfassung und Modifizierung von erstem und zweitem Lesezugriff am externen Daten­ verwaltungselement ein einziger Lesezugriff doppelter Länge erzeugt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß während des ersten und des zwei­ ten Lesezugriffs ein Interrupt im Prozessor verhin­ dert wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in jedem Lesezuriff ein Adres­ sensignal, ein Adressen-Latch-Signal (ALE) und ein Lese­ steuerungssignal (/RD) erzeugt und so modifiziert werden, daß sie (ALE2, /RD2) ab einem vorbestimmten ersten Zeitpunkt während des ersten Lesezugriffs bis zu einem vor­ bestimmten zweiten Zeitpunkt während des zweiten Lesezugriffs auf ihrem zum ersten Zeitpunkt vorhan­ denen Pegel gehalten werden, wobei der erste Zeit­ punkt innerhalb des ersten Lesezugriffs an der gleichen Stelle angeordnet ist wie der zweite Zeit­ punkt innerhalb des zweiten Lesezugriffs.

7. Schaltungsanordnung, insbesondere zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 6, mit einem Prozessor (1), einem externen Datenver­ waltungselement (2), das an seinem mit dem Prozes­ sor (1) verbundenen Eingang einen Zweitorspeicher (4) aufweist, mit einer Bus-Leitung (3) zur Verbin­ dung von Prozessor und Datenverwaltungselement und mit einer Hilfsschaltungsanordnung (5), die in die Bus-Leitung (3) geschaltet ist, wobei der Prozessor (1) bei jedem Lesezugriff ein Adressensignal, ein Adres­ sen-Latch-Signal (ALE) und ein Lesesteuerungssignal (/RD) er­ zeugt und die Hilfsschaltungsanordnung (5) die be­ treffenden Signale ab einem vorbestimmten ersten Zeitpunkt (t1) während des ersten Lesezugriffs bis zu einem vorbestimmten zweiten Zeitpunkt (t2) wäh­ rend des zweiten Lesezugriffs auf ihren zum ersten Zeitpunkt (t1) vorhandenen Pegel hält.

8. Schaltungsanordnung nach Anspruch 7, dadurch ge­ kennzeichnet, daß sie ein Richtungselement (14) aufweist, das die Übertragungsrichtung der Bus-Lei­ tung (3) spätestens ab dem zweiten Zeitpunkt (t2) in die Richtung vom externen Datenverarbeitungsele­ ment (2) zum Prozessor (1) ändert.

9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das Datenverwaltungselement (2) ein CAN-Controller ist.