DE3788422T2 - BCD-Arithmetik mit binären arithmetischen und logischen Operationen. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Datenverarbeitung und insbesondere auf arithmetische Operationen in binärcodierter Dezimaldarstellung, welche von einer Binärvorrichtung durchgeführt werden.
• Datenverarbeitungssysteme führen arithmetische und logische Instruktionen aus. Diese Instruktionen rufen Operanden unterschiedlicher Merkmale auf. Operanden können typischerweise Binärwörter unterschiedlicher Bitlänge aufweisen, Bytes, ASCII-Zeichen, 4-Bit-Ziffern, 6-Bit-Ziffern und Ziffern in binärcodierter Dezimaldarstellung. Die Ziffernoperanden können gepackt oder nicht gepackt sein, und gegebenenfalls Zonenbits einschließen.
• Ein Datenverarbeitungssystem kann in der Weise ausgestaltet sein, daß arithmetische Operationen mit einem oder mit mehreren Operandentypen mittels arithmetischer Einheiten und Schaltelementen unterschiedlicher Komplexität durchgeführt werden, was zu erhöhten Kosten führt. Einige Datenverarbeitungssysteme sind nur für Binärarithmetik ausgelegt; andere Systeme sind in der Weise ausgestaltet, daß Bytes oder Operanden in binärcodierter Dezimaldarstellung verarbeitet werden können. Die Kosten und die Effizienz des Betriebs stellen jeweils einen Faktor für die Bestimmung der Eigenschaften der Hardware dar, mit der arithmetische und logische Operationen hinsichtlich der Operandentypen ausgeführt werden.
• Verfahren und Vorrichtungen zur Durchführung arithmetischer Operationen mit binärcodierten (BCD) Dezimaloperanden sind im Stand der Computertechnik bekannt. Beispiele finden sich in dem US-Patent 3,116,412 und in der DE-Offenlegungsschrift 34 24 972, die einen Zusatz zu der DE-Offenlegungsschrift 34 25 024 darstellt. In diesen Ausführungsformen wird jede BCD-Ziffer beider Eingabeoperanden in eine Hexadezimal-Exzess-3-Ziffer umgewandelt; dann werden die Operanden ziffernweise addiert, um ein Teilergebnis zu bilden. Dann wird bestimmt, ob sich ein Zwischenziffernübertrag von jeder Ziffernposition ergibt, um eine Korrektur jeder Ziffer des Teilergebnisses vorzunehmen, das heißt, eine Addition eines Korrekturziffernwertes, der als Funktion des Zwischenziffernübertrags bestimmt ist, um schließlich ein wahres Ergebnis zu erhalten. Eine Subtraktion wird durch Komplementierung des zweiten Operanden und durch Addition des Komplements zu dem ersten Operanden durchgeführt.
• Die Verfügbarkeit von Mikroprozessen ermöglichte den Aufbau neuer Hardware, die es möglich macht, binärarithmetische Operationen effizienter als bisher, das heißt gegenüber dem aus den zuvor erwähnten Patenten bekannten Stand der Technik durchzuführen. In den Ausführungsformen nach diesem Stand der Technik ist die Binäradditionsvorrichtung aus unterschiedlichen und speziell ausgestalteten Hardwarekomponenten zusammengesetzt. Beispielsweise besteht die Vorrichtung nach dem US-Patent 3,116,412 aus einem Vollbinäraddierer; einem Korrekturgenerator und aus einer Verzögerungs- und Phasenschiebeeinrichtung. Standardisierte Mikroprozessoren sind nicht implementiert.
• Davon ausgehend liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung anzugeben, die sowohl Binäroperanden als auch binärcodierte (BCD)-Operanden in einer Binärarithmetikeinheit verarbeiten, die einen Mikroprozessor aufweist, wobei ein in einem Steuerspeicher abgespeichertes Mikroprogramm den Mikroprozessor und zugeordnete Hardwarekomponenten steuert, um das Verfahren gemäß der Erfindung abzuarbeiten.
• Dieser und weitere Aspekte der Aufgabe werden durch das Verfahren gelöst, wie es in Anspruch 1 gekennzeichnet ist und durch eine Binärvorrichtung, wie sie in Anspruch 5 gekennzeichnet ist. Diese Aspekte der Aufgabe werden weiter durch die folgende Beschreibung verdeutlicht, die anhand der Zeichnungen erfolgt und ein bevorzugtes Ausführungsbeispiel der Erfindung darstellt.
• Fig. 1 zeigt ein Gesamtblockschaltbild der Elemente gemäß der Erfindung;
• Fig. 2 zeigt ein detailliertes Blockschaltbild der Elemente der Erfindung;
• Fig. 3 zeigt ein Flußdiagramm der logischen und arithmetischen Operationen gemäß der Erfindung; und
• Fig. 4 zeigt Beispiele arithmetischer Additionen und Substraktionen.
• Fig. 1 zeigt Elemente des Binärsystems 1, das binärcodierte (BCD)-Operanden in Dezimaldarstellung empfängt und eine logische oder arithmetische Operation durchführt und dabei ein BCD-Ergebnis in binärcodierter Dezimaldarstellung erzeugt. Die Elemente enthalten einen Mikroprozessor 2, der Binärarithmetik- und Binärlogikoperationen durchführt, ein Binär-H-Register 6 und eine Quelle 6 zum Speichern von Literalen, die von einem Steuerspeicher 10 empfangen werden.
• Der Mikroprozessor 2 besteht typischerweise aus einer Anzahl von AM 2901C 4-Bit-Bipolar-Mikroprozessoren bzw. Mikroprozessorscheiben, die in dem "Advanced Micro Devices - Bipolar Microprocessor Logic and Interface Data Book 1981" beschrieben sind.
• Jede beliebige Anzahl von AM 2901C-Scheiben kann im Rahmen der vorliegenden Erfindung benutzt werden. Zur Vereinfachung der Beschreibung werden 4 AM 2901C-Scheiben beschrieben, die ein 16-Bit-Binärwort verarbeiten. Jedoch ist die vorliegende Erfindung nicht auf 16-Bit-Binärworte eingeschränkt und kann zur Verarbeitung von Binärworten beliebiger Größe verwendet werden, typischerweise zur Verarbeitung von 24-, 32-, 48-, 64- oder 72-Bit-Binärworten oder größeren Binärworten.
• Die folgenden Elemente des Mikroprozessors 2 werden zur Durchführung der vorliegenden Erfindung verwendet. Eine 2-Port-Registerdatei 2-4 speichert die Operanden R und S in BCD-Darstellung ab sowie die Ergebnisse von arithmetischen und logischen Zwischenoperationen. Die Registerdatei 2-4 hält typischerweise 16 Operanden, aber die vorliegende Erfindung erfordert nur zwei verschiedene Stellen, eine zur Speicherung des Operanden R und die andere zur Speicherung des Operanden S. Ebenso werden die Ergebnisse der folgenden Operationen in einer dieser Stellen gespeichert.
• Eine Arithmetiklogikeinheit (ALU) 2-10 führt Binärarithmetik- und Binärlogikoperationen mit Operanden durch, die über einen Multiplexer 2-8 von einem Q-Register 14 oder der Registerdatei 2-4 empfangen worden sind, als auch mit Operanden, die über einen Multiplexer MUX 2-6 von der Registerdatei 2-4 oder von einer verdrahteten ODER-Verbindung 8 empfangen worden sind, die die Quelle 4 oder das Register 6 mit dem Multiplexer 2-6 koppelt.
• Das Q-Register 2-14 speichert den ersten Ergebniszyklus ab, der im folgenden modifiziert wird, wobei das Endergebnis wiederum in der Registerdatei 2-4 gespeichert wird.
• Ein Einstellen-Schiebeelement 2-2 verschiebt von der Einheit ALU 2-10 empfangene Operanden um ein Bit nach rechts, um durch zwei zu teilen, oder um ein Bit nach links, um mit zwei zu multiplizieren, oder übergibt die Operanden an die Registerdatei 2-4 ohne Verschiebung.
• Eine Einheit MUX 2-12 transferiert einen Operanden von der Registerdatei 2-4 oder von der Einheit ALU 2-10 zu dem Register 6, während Zwischenrechenoperationen. Die Registerdatei 2-4 wird durch Signale X0-X3 und Signale Y0-Y3 adressiert, die an Anschlüsse AA bzw. BA von dem Steuerspeicher 10 angelegt werden. Die neun Signale I0-I8 von dem Steuerspeicher 10 steuern den Fluß der Operanden durch die Mikroprozessorelemente 2. Die Bits des Steuerspeichers 10 bestimmen die Bildung des eingehenden Übertrags (carry-in), das Sichern des ausgehenden Übertrags (carry-out), das Laden von H, Register 6 und die Literalquelle 14, die Auswahl von H Register 6 und Literalquelle 4 sowie Schiebeendwirkungen.
• Der in Fig. 2 dargestellte Block 2-20 zeigt Funktionen des Mikroprozessors 2. welche die entsprechenden Signale I0-I8 steuern.
• Die Signale I0, I1 und I2 spezifizieren die Quelle der Operanden. Beispielsweise spezifizieren die Signale 10 hoch und Signale I1 und I2 niedrig, daß ein Operand von der Registerdatei 2-4 an einer Stelle gelesen wird, die durch die Adreßsignale X0 bis X3 spezifiziert werden und daß der andere Operand von der Registerdatei 2-4 an einer Stelle gelesen wird, die durch die Adreßsignale Y0 bis Y3 spezifiziert werden.
• Die Signale I3, I4 und I5 spezifizieren die Operation, die die Einheit ALU 2-10 hinsichtlich der beiden Operanden durchführen wird. Beispielsweise bewirken die Signale I3, I4 und I5 niedrig, daß die Einheit ALU 2-10 die Binäroperanden R und S addieren wird.
• Die Signale I6, I7 und I8 spezifizieren, wo das Ergebnis abgespeichert wird. Wenn beispielsweise die Signale I6 und I7 hoch sind und das Signal I8 niedrig, werden die Ausgangssignale der Einheit ALU 2-10 an der Stelle in der Registerdatei 2-4 gespeichert, die durch die Adreßsignale Y0 bis Y3 spezifiziert sind.
• Wie in Fig. 2 angegeben, sind vier Mikroprozessoren 2-1, 2-3, 2-5 und 2-7 gekoppelt, um einen 16-Bit-Mikroprozessor zu bilden. Anschlüsse S1 und S2 sind gekoppelt, um ein Verschieben der Information um ein Bit nach rechts zu ermöglichen, um ein Bit nach links bzw. keine Verschiebung vorzunehmen, zum Abspeichern in dem Q-Register 2-14. In ähnlicher Weise sind die Anschlüsse S3 und S4 miteinander gekoppelt, um die Funktion des 1-Bit-Schiebeelements 2-2 durchzuführen, indem ermögliche wird, daß die Information von der Einheit ALU 2-10 um eine Stelle nach links, um eine Stelle nach rechts oder nicht verschoben wird zur Speicherung in der Registerdatei 2-4. Die Anschlüsse S1 und S3 des Mikroprozessors 2-7 sind mit dem Steuerspeicher 10 gekoppelt so wie die Anschlüsse S2 und S4 des Mikroprozessors 2-11. Dies ermöglicht der Firmware, eine geschlossene Schiebeoperation zu spezifizieren oder die Registerdatei 2-4 und das Q-Register 2-14 anzuweisen, als ein 32-Bit- Binärregister zu arbeiten.
• Signale X0 bis X3 werden den betreffenden Adreßanschlüssen AA der Registerdatei 2-4 zugeführt. Die Signale Y0 bis Y3 werden den zugehörigen Adreßanschlüssen BA der Registerdatei 2-4 zugeführt. Ausgangssignale N0 bis N15 des Mikroprozessors 2 werden dem H-Register 6 zugeführt. Datensignale D0 bis D15 von verdrahteten ODER-Verbindungen 8 werden den zugehörigen D-Anschlüssen der Mikroprozessoren 2-1, 2-3, 2-5 beziehungsweise 2-7 zugeführt. Auch wird eine Anzahl von Signalen, die als CS identifiziert sind, von dem Steuerspeicher 10 empfangen, um den Inhalt der Literalquelle 4 und des H-Registers 6 sowie die entsprechenden zeitlichen Abfolgen zu steuern.
• Ein Übertraggenerator 12 empfängt Übertragbildungssignale CG und Übertragausbreitungssignale CP von jedem Mikroprozessor 2, um Hochgeschwindigkeitsübertragsignale CN zu generieren.
• Das Blockdiagramm der Fig. 3 zeigt die arithmetischen und logischen Schritte der BCD-Arithmetikoperation unter Verwendung von Binärelementen. Die elf Zyklen können als drei Funktionen ausübend angesehen werden. Die Zyklen 1 und 2 wandeln die beiden BCD-Operanden um, woraufhin die Arithmetikoperation in Exzess-3-Darstellung durchgeführt wird. Zyklus 3 führt die Binäraddition der Operanden in Exzess-3-Darstellung durch. Dies führt zu einem Ergebnis in Exzess-6-Darstellung. Die Zyklen 4 bis 11 wandeln das Ergebnis in BCD-Darstellung um, indem sechs nur von denjenigen Ziffernpositionen abgezogen werden, aus denen sich kein Übertrag in die nächste Ziffernposition während des Zyklus 3 ergab. R8 und S8 beziehen sich auf die Exzess-3-Version der Eingabeoperanden und T bezieht sich auf das Teilergebnis.
• Zunächst wird das Literairegister 4 mit dem Hexadezimalwert CCCD (binär 1100 1100 1100 1101) von dem Steuerspeicher 10 geladen. Die Verwendung des Hexadezimalwertes CCCD ermöglicht die Benutzung desselben Wertes für die Plazierung der Operanden in Exzess-3-Darstellung und zwar sowohl für die Addition- als auch für die Subtraktionoperation. Ebenso wird zu Beginn der Operand R in einem Speicherplatz L1 und Operand S in einem Speicherplatz L2 der Registerdatei 2-4 gespeichert.
• Für die arithmetische Operation wird der BCD-Operand R von dem Speicherplatz L1 zu dem BCD-Operanden S von dem Speicherplatz L2 addiert und das BCD-Endergebnis ist im Speicherplatz L1 zu speichern. Während des Zyklus 1 bewirken die Signale I0 bis I2, daß der Wert der Literalquelle 4, Hexadezimalwert CCD, an die Einheit ALU 2-10 über die verdrahteten ODER-Verbindungsanordnungen 8, Signale D0 bis D15 und Einheit MUX 2-6 angelegt wird. Der Speicherplatz L2 der Registerdateien 2-4 wird durch Signale Y0 bis Y3 adressiert, um den BCD-Operanden S der Einheit ALU 2-10 über die Einheit MUX 2-8 zuzuführen. Die Einheit ALU 2-10 subtrahiert, abhängig von Signalen I3 bis I5 den Heximalwert CCD vom Operanden S. Es ist daraufhin zu weisen, daß das Subtrahieren des Hexadezimalwertes CCCD zu demselben Exzess-3-Ergebnis führt wie das Addieren des Hexadezimalwertes 3333. Signale 16 bis 18 speichern das Hexadezimal-Exzess-3-Ergebnis in den Speicherplatz L2 über das Schiebeelement 2-2 zurück, welches sich in dem Nichtverschiebungs-Betriebszustand befindet.
• Zyklus 2 wird in einer ähnlichen Weise durchgeführt. Der Wert der Literaleinheit 4, Hexadezimalwert CCCD, wird von dem Operanden R von Speicherplatz L1 subtrahiert und das Hexadezimal-Exzess-3-Ergebnis wird im Speicherplatz L1 der Registerdatei 2-4 gespeichert.
• Herkömmliche Systeme würden normalerweise einen Operanden in Exzess-6-Form vorsehen und den anderen Operanden in BCD-Darstellung belassen. Die vorliegende Erfindung, bei der jeder Operand in Exzess-3- Darstellung plaziert wird, vermindert die Anzahl der später erforderlichen Zyklen und ermöglicht die Verwendung eines allgemeinen, konstanten Wertes, des Hexadezimalwertes CCCD, sowohl für die Addition- als auch für die Subtraktion-Arithmetikoperation.
• Während des Zyklus 3 werden die Inhalte der Speicherplätze L1 und L2 der Einheit ALU 2-10 über die Einheiten MUX 2-6 bzw. 2-8 zugeführt und addiert und das Ergebnis wird in den Q-Registern 2-14 abgespeichert. Es wird davon ausgegangen, daß jeder Zyklus durch die Signale I0 bis I8 gesteuert wird, so daß die Beschreibung jeder Zyklusoperation nicht wiederholt wird.
• Die Inhalte des Q-Registers 2-14 stellen ein Teilergebnis dar, das einige BCD-Ziffern des Endergebnisses und einige Exzess-6-Ziffern enthält. Der Unterschied hängt davon ab, ob sich ein ausgehender Übertrag von der Ziffernposition zu der nächsthöheren Ziffernposition ergeben hat. Hat ein ausgehender Übertrag einer Ziffernposition stattgefunden, so enthält diese Ziffernposition eine BCD-Ziffer des Endergebnisses; anderenfalls enthält die Ziffernposition eine Hexadezimal-Exzess-6-Ziffer.
• Die Zyklen 4 bis 10 prüfen die verschiedenen Kombinationen von Bits in jeder Dezimalziffer in den beiden Exzess-3-Operanden und des Teilergebnisses, um zu bestimmen, ob ein Übertrag einer niederwertigen Hexadezimal-Ziffernposition in eine nächsthöherwertige Ziffernposition stattgefunden hat. Dies vermeidet das Erfordernis einer speziellen Hardware zum Wiederauffinden der Überträge.
• Die Ergebnisse der Zyklen 4 bis 10 bestimmen die Hexadezimal-Ziffernwerte, die zu den Inhalten des Q-Registers 2-14 für die Exzess-6-Korrektur zu addieren sind.
• Die Korrektur wird während des Zyklus 11 durchgeführt, um das Endergebnis in BCD-Darstellung der Addition der Operanden R und S zu erhalten.
• Während des Zyklus 4 werden die Inhalte der Speicherplätze L1 und L2 der Einheit ALU 2-10 zugeführt, um eine logische ODER-Operation durchzuführen und das Ergebnis im Speicherplatz L1 abzuspeichern. In der Folge wird das "8-Bit" jeder Ziffernposition in dem Ergebnis dieses Zyklus geprüft. Das "8-Bit" gibt an, sofern es eine binäre NULL darstellt, daß kein möglicher ausgehender Übertrag dieser Ziffernposition als ein Ergebnis des Zyklus 3 vorgelegen hat, da beide ursprünglichen Operandenziffern geringer als fünf in BCD-Darstellung gewesen sein mußten. Das "8-Bit" gibt an, sofern es eine binäre EINS darstellt, daß die Möglichkeit eines ausgehenden Übertrags dieser Ziffernposition vorgelegen hat. Das heißt, daß wenigstens eine ursprüngliche BCD-Ziffer in der entsprechenden Ziffernposition einen Wert von fünf oder größer hatte.
• Während des Zyklus 5 werden die Inhalte des Q-Registers 2-14 eine Position nach links durch das Schiebeelement 2-2 verschoben und in dem Speicherplatz L2 abgespeichert. Dies bewegt das "2-Bit" jeder Hexadezimalziffer des Teilergebnisses in die "4-Bit"-Position dieser Hexadezimalziffer, wodurch die "2-Bit" jeder Teilantwort mit den "4-Bits" der Teilantwort aufgereiht werden.
• Während des Zyklus 6 werden die Inhalte der Speicherstelle L2 mit den Inhalten des Q-Registers 2-14 mit einer ODER-Operation verknüpft, das Ergebnis wird um eine Bit-Position nach links durch das Schiebeelement 2-2 geschoben und in dem Speicherplatz L2 abgespeichert. Das resultierende "8-Bit" für jede Ziffernposition in L2 ist eine Binär-EINS, wenn entweder das "Bit-2" oder das "Bit-4" in der entsprechenden Ziffernposition des Teilergebnisses eine Binär-EINS ist.
• Während des Zyklus 7 werden die Inhalte des Speicherplatzes L2 mit den Inhalten des Q-Registers 2-14 mit einer UND-Operation verknüpft und das Ergebnis wird in dem H-Register 6 abgespeichert. Eine Prüfung des "8-Bit" in jeder Ziffernposition zeigt nun, ob die entsprechende Ziffernposition des abgespeicherten Teilergebnisses im Q-Register 2-14 größer ist als der Hexadezimalwert 9.
• Während des Zyklus 8 wird "4-Bit" für jede Ziffernposition in dem Korrekturwert bestimmt durch Komplementierung der Inhalte des H-Registers 6, durch Verknüpfen mit einer UND-Operation bezüglich der Inhalte des Speicherplatzes L1, Verschieben des Ergebnisses um eine Position nach rechts und Speichern des Ergebnisses im Speicherplatz L2. Die resultierenden "4-Bits" in L2 sind eine binäre Null, wenn die entsprechende Teilergebnisziffer in Exzess-6-Darstellung vorliegt und eine Korrektur erfordert.
• Die Bool'sche Gleichung für das Ergebnis des Zyklus 8
• 4 bit = (RB ODER S8) (T8T4 ODER T8T2)
• gibt das folgende an: Nimmt das "4-Bit" eine logische EINS an, so zeigt dies an, daß ein ausgehender Übertrag dieser entsprechenden Ziffernposition stattgefunden hat, daß die entsprechende Ziffer wenigstens eines der BCD-Operanden einen Dezimalwert 5 oder größer hatte und daß die Teilergebnisziffer in dem Q-Register 2-14 den Wert 9 oder einen geringeren Wert haben mußte.
• Das 4-Bit hat den Binärwert NULL und zeigt damit an, daß kein ausgehender Übertrag der entsprechenden Ziffernposition stattgefunden hat, wenn weder die entsprechende BCD-Operandenziffer den Wert 5 hatte oder wenn sie einen größeren Wert hatte oder wenn die entsprechende Teileziffer größer als 9 war.
• Während des Zyklus 9 wird die Indikationsinformation, die die Notwendigkeit einer Exzess-6-Korrektur angibt, und in dem "4-Bit" einer jeden Ziffernposition eines jeden Speicherplatzes L2 abgespeichert ist, extrahiert, indem der Hexadezimalwert BBBB (1011 1011 1011 1011) von der Literalquelle 4 gebildet wird und indem er mit den Inhalten des Speicherplatzes L2 verodert wird. Die resultierenden Ziffern, die Hexadezimalwerte B oder F, werden in den H-Register 6 abgespeichert, gleichzeitig nach rechts um eine Bitposition verschoben und in dem Speicherplatz L2 abgespeichert. Der Steuerspeicher 10 prägt eine Binär-EINS auf die höchstwertige Bitposition, so daß für die Ziffernpositionen, die den Hexadezimalwerten B in dem H-Register 6 entsprechen, Hexadezimalwerte D im Speicherplatz L2 abgespeichert werden und Hexadezimalwerte F in den verbleibenden Ziffernpositionen abgespeichert werden.
• Während des Zyklus 10 werden die Inhalte des Speicherplatzes L2 und die Inhalte des H-Registers 6 verundet und das Ergebnis, das dann im Speicherplatz L2 abgespeichert wird, stellt den Faktor dar, der zu den Inhalten des Q-Registers 2-14 addiert wird, um das BCD-Ergebnis zu bilden.
• Jede Ziffernposition im Speicherplatz L2 enthält entweder einen Hexadezimalwert 9 oder einen Hexadezimalwert F. Das Vorliegen des Hexadezimalwertes 9 gibt eine Ziffernposition an, in welcher das Teilergebnis in Exzess-6-Darstellung vorliegt, während der Hexadezimalwert F eine Ziffernposition mit einem Teilergebnis in BCD-Darstellung angibt. In der bevorzugten Ausführungsform sind weniger Zyklen erforderlich, um die Korrekturwerte der Hexadezimalwerte 9 und F zu bilden, die addiert werden, gegenüber einem Muster von Hexadezimalwerten 0 und 6, die subtrahiert werden. Es ist darauf hinzuweisen, daß die Hexadezimalwerte 9 und F die 1-Komplemente der normalerweise erwarteten Hexadezimalwerte 0 und 6 darstellen.
• Während des Zyklus 11 werden die Inhalte des Speicherplatzes L2 zu den Inhalten des Q-Registers 2-14 addiert, plus einer Binär-EINS, um das BCD-Ergebnis der Addition zu bilden. Das Addieren einer Binär- EINS und des 1-Komplements einer Zahl ist äquivalent zum Subtrahieren dieser Zahl. (Es ist darauf hinzuweisen, daß für den Fall, daß eine Ziffernposition zu einem Übertrag zu der nächsthöheren Position geführt hat, das Ergebnis größer war als der Hexadezimalwert F aber kleiner als der Hexadezimalwert F plus zehn).
• Im Zusammenhang mit der Substraktionsoperation wird in Zyklus 1 der Operand 5 vom Speicherplatz L2 vom Hexadezimalwert CCCD minus einer Binär-EINS abgezogen. Damit wird das 9-Komplement des Operanden 5 in Exzess-3-Darstellung im Speicherplatz L2 abgespeichert und das Rechenproblem wird in eine Additionsaufgabe umgewandelt. Ferner wird eine Binär-EINS zu der Gesamtheit in Schritt 3 addiert, um das Teilergebnis im Q-Register 2-14 zu bilden.
• Fig. 4 zeigt ein Additions- und ein Subtraktionsbeispiel, welches unter Verwendung des anhand von Fig. 3 beschriebenen Verfahrens und deren Vorrichtung durchgeführt wird. Bei dem Additionsbeispiel wird der Operand R, BCD 5678 im Speicherplatz L1 zu den Operanden S, BCD 1987 im Speicherplatz L2 addiert und das Ergebnis BCD 7665 wird dann im Speicherplatz L1 abgespeichert. Der Hexadezimalwert CCCD wird von der Literalquelle 4 zugeführt.
• Während des Zyklus 1 wird der Operand S in Exzess-3-Darstellung geführt durch Subtraktion des Hexadezimalwerts CCCD vom Wert BCD 1987 und das Ergebnis, der Hexadezimalwert 4 CBA, wird im Speicherplatz L2 abgespeichert.
• In ähnlicher Weise wird während des Zyklus 2 der Operand R in Exzess-3-Darstellung geführt durch Subtraktion des Hexadezimalwertes CCCD vom Wert BCD 5678 und das Ergebnis, der Hexadezimalwert 89AB, wird im Speicherplatz L1 abgespeichert.
• Im Zyklus 3 wird der Hexadezimalwert 4CBA vom Speicherplatz L2 und der Hexadezimalwert 89AB vom Speicherplatz L1 addiert und das Ergebnis, der Hexadezimalwert D665 wird im Q-Register 2-14 als Teilergebnis abgespeichert. Es ist darauf hinzuweisen, daß ein ausgehender Übertrag der drei niederwertigen Ziffernpositionen stattgefunden hat und daß kein ausgehender Übertrag der höherwertigen Ziffernpositionen stattgefunden hat. Daher liegt der höherwertige Ziffernhexadezimalwert D in Exzess-6- Darstellung vor und die verbleibenden Ziffern 665 liegen in BCD-Darstellung vor. Während des Zyklus 4 wird der Hexadezimalwert 4CBA von Speicherplatz L2 mit dem Hexadezimalwert 89AB vom Speicherplatz L1 verodert und das Ergebnis, der Hexadezimalwert CDBB, wird im Speicherplatz L1 abgespeichert. Alle "8-Bit" sind gleich Binär-EINS, wodurch angegeben wird, daß sich ein Übertrag an jeder Ziffernposition ergeben haben könnte.
• Während des Zyklus 5 wird der Hexadezimalwert D665 vom Q-Register 2-14 eine Position nach links verschoben und das Ergebnis, der Hexadezimalwert ACCA, wird im Speicherplatz L2 abgespeichert. Dieses versetzt die "2-Bits" des Q-Registers 2-14 in die 4-Bitpositionen des Speicherplatzes L2.
• Während des Zyklus 6 wird der Hexadezimalwert D665 vom Q-Register 2-14 verodert mit dem Hexadezimalwert ACCA vom Speicherplatz L2, das Ergebnis wird eine Bitposition nach links verschoben und im Speicherplatz L2 als Hexadezimalwert FDDE abgespeichert. Die "8-Bits", die alle Binär-EINS sind, geben an, daß jede Ziffernposition des Teilergebnisses im Q-Register 2-14 ein "2-Bit" oder ein "4-Bit" hat.
• Im Zyklus 7 wird der Hexadezimalwert D665 vom Q-Register 2-14 mit dem Hexadezimalwert FDDE vom Speicherplatz L2 verundet und das Ergebnis, der Hexadezimalwert D444, wird im H-Register 6 abgespeichert. Die 8-Bits, die Binär-EINSen in der höherwertigen Ziffernposition und Binär-NULLen in den verbleibenden Ziffernpositionen sind, zeigen, daß nur die höherwertige Ziffernposition in dem Teilergebnis sowohl ein 8-Bit und ein 2-Bit oder ein 4-Bit hat. In diesem Fall hat der Hexadezimalwert D in der höherwertigen Ziffernposition des Q-Registers 2-14 ein "8-Bit" und ein "4-Bit".
• Während des Zyklus 8 wird das Komplement des H-Registers 2-6, der Hexadezimalwert 2BBB mit dem Hexadezimalwert CDBB vom Speicherplatz L1 verundet. Das Ergebnis, der Hexadezimalwert 09BB, wird um eine Bitposition nach rechts verschoben, um den Hexadezimalwert 84DD zu bilden, und im Speicherplatz L2 abgespeichert. Die Bedingung, daß das "4-Bit" eine Binär-NULL in der höherwertigen Ziffernstelle ist, gibt an, daß diese Ziffer in der Exzess-6-Darstellungsweise vorliegt, wohingegen das Binär-"4-Bit", das eine Binär-EINS in den verbleibenden Ziffernpositionen ist, angibt, daß diese Ziffern in der BCD-Darstellung vorliegen.
• Während des Zyklus 9, wird der Hexadezimalwert 84DD vom Speicherplatz L2 mit dem Hexadezimalwert BBBB von Quelle 4 verodert, um den Hexadezimalwert BFFF zu bilden, der in dem H-Register 6 abgespeichert wird. Durch Verschieben des Hexadezimalwertes BFFF um eine Position nach rechts wird der Hexadezimalwert DFFF gebildet, der im Speicherplatz L2 abgespeichert wird.
• Während des Zyklus 10 werden die Hexadezimalwerte BFFF und DFFF verundet, um den Hexadezimalwert 9FFF zu bilden, der im Speicherplatz L2 abgespeichert wird.
• Während des Zyklus 11 führt der Hexadezimalwert 9FFF, plus EINS, plus der Hexadezimalwert D665 vom Q-Register 2-14 das Endergebnis 7665 das im Speicherplatz L1 abgespeichert wird. Durch Addition des Hexadezimalwerts 9 an jeder Ziffernposition wird diese Ziffernposition von der Exzess-6-Darstellung in die BCD-Darstellung gewandelt.
• Im Zusammenhang mit der Subtraktionsoperation wird während des Zyklus 1 das Komplement des Operanden S im Speicherplatz L2 gebildet durch Subtraktion des Wertes 1987 in BCD-Darstellung vom Hexadezimalwert CCCD und auch durch Subtrahieren einer Binär-EINS. Das Ergebnis, der Hexadezimalwert B345, in Exzess-3-Darstellung, wird am Speicherplatz Y abgespeichert.
• Auch Zyklus 2 wandelt den Operanden R in Exzess-3-Darstellung um als Hexadezimalwert 89AB.
• Zyklus 3 addiert die Inhalte der Speicherplätze L1 und L2 plus 1 und speichert das Ergebnis, den Hexadezimalwert 3CF1, in das Q-Register 2-14 ab. Es ist auf ausgehende Überträge der höher- und niederwertigen Ziffernpositionen und auf keine ausgehenden Überträge der mittleren zwei Ziffernpositionen hinzuweisen. Daher liegen die Ziffern 1 und 3 in BCD-Darstellung und die Ziffern C und F in Exzess-6-Darstellung vor.
• Während des Zyklus 4 werden die Inhalte der Speicherplätze L1 und L2 verodert und das Ergebnis, der Hexadezimalwert BBEF, wird im Speicherplatz L1 abgespeichert. Die 8-Bits, die alle Binär-EINS sind, geben an, daß jede Ziffernposition der Operanden R und 5 in Exzess-3-Darstellung mindestens ein "8-Bit" hat.
• Während des Zyklus 5 werden die "2-Bits" jeder Ziffernposition der Inhalte des Q-Registers 2-14 in die entsprechenden 4-Bit-Positionen verschoben und das Ergebnis, der Hexadezimalwert 79E2 wird im Speicherplatz L2 abgespeichert.
• Zyklus 6 verodert die Inhalte des Q-Registers 2-14 mit den Inhalten des Speicherplatzes L2, um den Hexadezimalwert 7DF3 zu bilden. Dieser wird um eine Bitposition nach links verschoben und der Hexadezimalwert FBE6 wird im Speicherplatz L2 abgespeichert. Das "8-Bit", das eine Binär-NULL ist, gibt an, daß nur die niederwertige Ziffer des Q-Registers 2-14 weder ein "2-Bit" noch ein "4-Bit" hat.
• Während des Zyklus 7, werden die Inhalte der Speicherplätze L2 und des Q-Registers 2-14 verundet. Das Ergebnis, der Hexadezimalwert 38E0, wird in dem H-Register 6 abgespeichert. Die "8-Bit", die Binär-EINS sind, geben an, daß nur die beiden Mittelziffern des Q-Registers 2-14 jeweils ein 8-Bit hatten und entweder ein 2-Bit oder ein 4-Bit.
• Während des Zyklus 8 werden die Inhalte des H-Registers 6 komplementiert, um den Hexadezimalwert C71F zu bilden, welcher verundet wird mit den Inhalten von L1, um einen Hexadezimalwert 830F zu bilden. Das Verschieben des Hexadezimalwertes 830F um eine Bitposition nach rechts bildet den Hexadezimalwert C187, der am Speicherplatz L2 abgespeichert wird. Die zwei Mittelziffernpositionen mit dem "4-Bits", welche gleich Binär-NULL sind, geben an, daß die Ziffern in diesen Positionen in Exzess-6-Darstellung vorliegen. Die höchst- und niedrigstwertigen Ziffern liegen in BCD-Darstellung vor. Während des Zyklus 9 werden die Inhalte des Speicherplatzes L2 verodert mit dem Hexadezimalwert BBBB, um den Hexadezimalwert FBBF zu bilden, der in dem H-Register 6 abgespeichert wird. Zur selben Zeit findet eine 1-Bit-Rechtsverschiebung statt, um den Hexadezimalwert FDDF zu bilden, der im Speicherplatz L2 abgespeichert wird.
• Der Zyklus 10 verundet die Hexadezimalwert FDDF und FDDF um den Hexadezimalwert F99F zu bilden, der im Speicherplatz L2 abgespeichert wird. Der Hexadezimalwert F wird zu den Ziffernpositionen addiert, die bereits in BCD-Darstellung vorliegen und der Hexadezimalwert 9 wird zu den Ziffernpositionen addiert, die in Exzess-6-Darstellung vorliegen.
• Während des Zyklus 11 wird das Teilergebnis im Register Q, der Hexadezimalwert 3CF1 zu dem Hexadezimalwert F99F addiert, um 3690 zu bilden. Die Addition der Binär-EINS führt zu dem BCD-Ergebnis 3691, welches im Speicherplatz L1 abgespeichert wird.
• Es ist nun naheliegend, das Verfahren und die Vorrichtung der vorliegenden Erfindung zu benutzen, um die Multiplikation und die Division von BCD-Operanden unter Verwendung sukzessiver BCD-Additions- bzw. BCD-Subtraktionsvorgänge durchzuführen.

Claims (7)

1. Verfahren zum Durchführen einer arithmetischen Operation in einem Computer (2) mit einer Binärarithmetiklogik-Einheit zum Durchführen logischer und arithmetischer Operationen mit ersten und zweiten binärcodierten (BCD) Dezimaloperanden, die in Registern abgespeichert sind, wobei das Verfahren die folgenden Schritte aufweist:

A. Konvertieren jeder BCD-Ziffer der ersten und zweiten Operanden in entsprechende Hexadezimal-Exzess-Drei-Ziffern dritter und vierter Operanden (Zyklen 1 und 2);

B. Addieren entsprechender Hexadezimal-Exzess-Drei-Ziffern der dritten und vierten Operanden zum Bilden eines fünften Operanden mit einer Hexadezimal-Exzess-Sechs-Ziffer; welcher ein Teilergebnis der Addition darstellt (Zyklus 3);

wobei das Verfahren durch die folgenden Schritte gekennzeichnet ist:

C. Prüfen in jeder Hexadezimalziffernposition die verschiedenen Kombinationen von Bits, die in den Hexadezimalziffern der dritten und vierten Operanden sowie in dem fünften Operanden enthalten sind, um zu bestimmen, ob im Schritt B ein Übertrag einer niederwertigen Hexadezimalziffernposition in eine nächsthöherwertige Ziffernposition erfolgt ist (Zyklen 4-9) mittels logischer und arithmetischer Operationen des Computers (2), wodurch ein sechster Operand mit einer Hexadezimalziffer für jede Hexadezimalziffer des fünften Operanden gebildet wird, welche Hexadezimalziffer des sechsten Operanden den Hexadezimalwert F oder den Hexadezimalwert 9 einnimmt je nach dem, ob ein Übertrag erfolgt ist oder nicht erfolgt ist (Zyklus 10); und

D. Addieren des fünften und sechsten Operanden, sowie einer Binär-EINS zur Bildung eines resultierenden siebenten Operanden (Zyklus 11).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schritte C und D die folgenden Unterschritte aufweisen:

(i) Kombinieren des dritten und vierten Operanden mit einer logischen ODER-Operation zum Bilden eines achten Operanden (Zyklus 4);

(ii) Verschieben jedes Bits des fünften Operanden zu der nächsthöherwertigen Bitposition zum Bilden eines neunten Operanden (Zyklus 5);

(iii) Kombinieren des fünften und neunten Operanden mit einer logischen ODER-Operation und anschließendes Verschieben jedes Bits des resultierenden Operanden zu der nächsthöherwertigen Bitposition zum Bilden eines zehnten Operanden (Zyklus 6);

(iv) Kombinieren des fünften und zehnten Operanden mit einer logischen UND-Operation zum Bilden eines elften Operanden (Zyklus 7);

(v) Kombinieren des achten Operanden und des Komplements des elften Operanden mit einer logischen UND-Operation und anschließendes Verschieben jedes Bits des resultierenden Operanden zu der nächstniederwertigen Bitposition zum Bilden eines zwölften Operanden (Zyklus 8);

(vi) Kombinieren des zwölften Operanden und eines konstanten Operanden, wobei jede Ziffer des konstanten Operanden einen Hexadezimalwert B darstellt mit einer logischen ODER-Operation zum Bilden eines dreizehnten Operanden und anschließendes Verschieben jedes Bits des resultierenden Operanden zu der nächsthöherwertigen Bitposition zum Bilden eines vierzehnten Operanden (Zyklus 9); und

(vii) Kombinieren des dreizehnten und vierzehnten Operanden mit einer logischen UND-Operation zum Bilden des sechsten Operanden (Zyklus 10).

3. Verfahren nach Anspruch 1, bei welchem der fünfte Operand aus Hexadezimal-Exzess-Sechs-Ziffern und/oder BCD-Endergebnisziffern besteht.

4. Verfahren nach Anspruch 1, bei dem vor dem Schritt A der Schritt erfolgt, bei dem der zweite der BCD-Operanden in sein Komplement, dargestellt in Hexadezimal-Exzess-Drei-Form, umgewandelt wird und bei dem der siebente Operand das Ergebnis einer arithmetischen Operation darstellt, bei der der zweite Operand von dem ersten Operanden substrahiert wird.

5. Binärvorrichtung zum Durchführen einer arithmetischen Operation bezüglich binärcodierter (BCD)-Dezimaloperanden nach Anspruch 1, die aufweist,

- einen Steuerspeicher (10) zur Generierung von Steuersignalen (CS), Adreßsignalen und Operanden;

- eine erste Einrichtung (2-1, 2-3, 2-5, 2-7; 2-4; 2-10; 4), die mit dem Steuerspeicher (10) verbunden ist und auf die Steuersignale (CS) anspricht, wobei die Adreßsignale und ein erster der Operanden zur Konvertierung jeder Ziffer eines ersten BCD-Operanden und eines zweiten BCD-Operanden in eine Hexadezimal- Exzess-Drei-Ziffer umgewandelt wird zum Bilden eines dritten Operanden bzw. eines vierten Operanden;

- eine zweite Einrichtung (2-1, 2-3, 2-5, 2-7; 2-4; 2-10; 2-14), die mit dem Steuerspeicher (10) und den ersten Einrichtungen verbunden ist, und die auf die Steuersignale (CS) und die Adreßsignale anspricht, zum Addieren der entsprechenden Hexadezimal-Exzess-Drei-Ziffern des dritten und des vierten Operanden um ein Teilergebnis zu generieren;

gekennzeichnet durch

- eine dritte Einrichtung (2-1, 2-3, 2-5, 2-7; 2-4; 2-10; 2-14; 12; Schiebeelemente S2, S4), die mit dem Steuerspeicher (10) und den ersten und zweiten Einrichtungen verbunden ist und die auf die Steuersignale (CS) und die Adreßsignale anspricht, zum Prüfen, in jeder Hexadezimalziffernposition, der verschiedenen Kombinationen von Bits, die in den Hexadezimalziffern der zwei Exzess-Drei-Operanden und des Teilergebnisses enthalten sind, um zu bestimmen, ob ein Übertrag einer niederwertigen Hexadezimalziffernposition in eine nächsthöherwertige Ziffernposition stattgefunden hat, wodurch ein erster Hexadezimalziffernwert F für jede Hexadezimalziffernposition gebildet wird, bei der sich ein Übertrag von der Addition des zweiten und dritten Operanden ergeben hat, und zum Bilden eines zweiten Hexadezimalziffernwertes 9 für jede Hexadezimalziffernposition, bei der sich kein Übertrag ergeben hat; und

- eine vierte Einrichtung (2-4; 2-10; 2-14), die mit dem Steuerspeicher (10), der zweiten und der dritten Einrichtung verbunden ist, und auf die Steuersignale (CS) und die Adreßsignale anspricht, zum Addieren des ersten und zweiten Hexadezimalziffernwertes (F bzw. 9) zu entsprechenden Hexadezimalziffernpositionen des Teilergebnisses und zum Addieren einer Binär- EINS, um ein Endergebnis zu bilden.

6. Binärvorrichtung nach Anspruch 5, wobei die erste Einrichtung umfaßt:

ein erstes Register (4), das mit dem Steuerspeicher verbunden ist, zum Abspeichern des ersten Operanden mit einem Hexadezimalwert CCCD; und

ein Mikroprozessor (2), der aufweist:

eine Registerdatei (2-4), die mit dem Steuerspeicher verbunden ist und auf die ersten Steuersignale und das Adreßsignal anspricht, zum Auslesen des ersten BCD-Operanden und des zweiten BCD-Operanden in einem ersten Operationszyklus bzw. einem zweiten Operationszyklus;

eine Arithmetiklogikeinheit (ALU, 2-10), die mit der Registerdatei, dem Steuerspeicher und dem ersten Register verbunden ist, und auf zweite Steuersignale anspricht, zum Subtrahieren des Hexadezimalwertes CCCD von dem ersten BCD-Operanden während des ersten Operationszyklus und zum Subtrahieren des Hexadezimalwertes CCCD von dem zweiten BCD-Operanden während des zweiten Operationszyklus, womit der zweite und der dritte Operand generiert wird;

wobei die Registerdatei (2-4) mit der Arithmetiklogikeinheit (ALU) verbunden ist und auf dritte Steuersignale und die Adreßsignale anspricht zum Speichern des zweiten Operanden in dem ersten Operationszyklus und des dritten Operanden in dem zweiten Operationszyklus.

7. Binärvorrichtung nach Anspruch 5 oder 6, zum Durchführen einer arithmetischen Operation mit binärcodierten (BCD)-Dezimaloperanden nach dem Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die erste Einrichtung eine Zwei-Anschluß-Registerdatei (2-4) aufweist zur Speicherung des ersten und zweiten BCD-Operanden und zum Abspeichern der Ergebnisse der folgenden Operationen, sowie Komplementeinrichtungen (2-10, 2-4, 4) aufweist zum Umwandeln des zweiten Operanden in sein Komplement, dargestellt in Hexadezimal-Exzess-Drei-Form, um den dritten bzw. den vierten Operanden zu bilden, wodurch ein Endergebnis einer arithmetischen Operation gebildet wird, in der der zweite BCD-Operand von dem ersten BCD-Operanden subtrahiert wird.