DE3786741T2

DE3786741T2 - Digital pulse signal generator and voltage regulator circuit.

Info

Publication number: DE3786741T2
Application number: DE87114416T
Authority: DE
Inventors: Charles Lawrence Davis
Original assignee: Abbott Laboratories
Current assignee: Abbott Laboratories
Priority date: 1986-10-23
Filing date: 1987-10-02
Publication date: 1993-11-11
Anticipated expiration: 2007-10-03
Also published as: ES2043628T3; AU599711B2; EP0264691A2; JPS63121315A; EP0264691A3; ATE92203T1; AU7988787A; CA1284826C; EP0264691B1; DE3786741D1

Abstract

A digital timing signal generator and voltage regulator circuit is provided. In one embodiment the circuit includes a delay line. The delay line operating voltage is derived from digitally encoded power/timing signals transmitted by an isolated logic control circuit. The delay line receives and propagates the digitally encoded signals. Outputs of selected stages of the delay line are tapped to provide multiphasic timing signals for use by associated logic circuits. A plurality of gates having inputs connected to various stages of the delay line receive selected timing signals as they propagate along the delay line. Increases in the operating voltage cause the selected timing signals to sequentially activate the gates. The output of each activated gate then goes high and current flows through an associated load resistor connected between the output of the gate and ground to continuously load the supply voltage and thereby regulate it. In variations of this embodiment, two and three levels of gates and load resistors are provided to progressively load the supply voltage and thereby provide additional regulation thereof. In another embodiment, a ring-oscillator comprised of CMOS inverters generates the timing signals. The ring oscillator consumes current in approximately a square relationship with increases in its supply voltage and thereby regulates the voltage.

Description

BACKGROUND OF THE INVENTION

Die Erfindung betrifft allgemein Taktsignalgeneratorschaltkreise und speziell solche Schaltkreise, in denen die Taktsignale zugleich genutzt werden, um die Regelung der Versorgungsspannung zu steuern. Die Erfindung betrifft insbesondere einen Schaltkreis in welchen die von einem Taktsignalgenerator erzeugten Signale eingesetzt werden, um automatisch die Aktivierung der zur Regelung der Versorgungsspannung verwendeten Lasten anzusteuern.The invention relates generally to clock signal generator circuits and specifically to circuits in which the clock signals are also used to control the regulation of the supply voltage. The invention relates in particular to a circuit in which the signals generated by a clock signal generator are used to automatically control the activation of the loads used to regulate the supply voltage.

Viele der gegenwärtig verwendeten digitalen Logikschaltkreise benötigen für ihren Betrieb eine Quelle mehrphasiger Taktsignale. Bekanntlich bilden Oszillatoren und Verzögerungsleitungen billige Generatoren für derartige Taktsignale; daher haben diese Taktsignalgeneratoren sowohl in diskreten wie auch in integrierten logischen Schaltkreisen weite Anwendung gefunden.Many of the digital logic circuits in use today require a source of multiphase clock signals for their operation. Oscillators and delay lines are known to be inexpensive generators of such clock signals; therefore, these clock signal generators have found widespread use in both discrete and integrated logic circuits.

Weiter ist bekannt, daß die Schaltgeschwindigkeit derartiger Taktschaltkreise, wenn sie aus CMOS-Bauelementen wie z. B. CMOS-Invertern aufgebaut sind, in vorhersagbarer Weise mit Veränderungen der Versorgungsspannung variiert. Folglich ist erkannt worden, daß das Intervall zwischen den Taktsignalen oder die Frequenz dieser Taktsignale ein Indikator der Höhe der Versorgungsspannung ist und bei konventionellen Spannungsreglern als Steuerparameter genutzt werden kann, um die Versorgungsspannung zu regeln. Siehe z. B. Hashimoto, US-PS- 4,358,728.It is also known that the switching speed of such clock circuits, when constructed from CMOS devices such as CMOS inverters, varies in a predictable manner with changes in the supply voltage. Consequently, it has been recognized that the interval between the clock signals or the frequency of these clock signals is an indicator of the level of the supply voltage and can be used as a control parameter in conventional voltage regulators to regulate the supply voltage. See, for example, Hashimoto, US-PS-4,358,728.

Ein ähnlicher Schaltkreis, der einem Ausgangskondensator stufenweise Energieschübe liefert, wobei der Kondensator seinerseits eine Quelle für eine geregelten Ausgangsspannung darstellt, ist von Horvat in der US-PS-3,445,752 offenbart.A similar circuit that delivers step-by-step bursts of energy to an output capacitor, with the capacitor which in turn is a source of a regulated output voltage, is disclosed by Horvat in US-PS-3,445,752.

Dennoch verteuern und komplizieren konventionelle Spannungsregler die Schaltkreise. Bei integrierten Schaltkreisen kommt hinzu, daß kostbarer Platz des Substratmaterials verbraucht wird, der genutzt werden könnte, um zusätzliche logische Komponenten unterzubringen.However, conventional voltage regulators make circuits more expensive and complicated. In the case of integrated circuits, they also take up valuable space in the substrate material that could be used to accommodate additional logic components.

Vielmehr, beziehen viele der gegenwärtig verwendeten miniaturisierten passiven Schaltkreise ihre Betriebsspannung von den Spannungs-Taktsignalen, die durch die extern angebrachten Steuerschaltkreise ausgegeben werden. Derartige Schaltkreise finden sich oft beispielsweise in Miniaturtranspondersystemen, in implantierbaren medizinischen Geräten und in transportablen Datenerkennungsgeräten. Siehe US- Patente Nr. 3,859,624, Kriofsky et.al.; 4,408,608 Daly et.al., 4,533,988 Daly et.al, und 4,196,418 Kip et.al. Schaltkreise dieser Bauart sind typischerweise so konstruiert, daß sie mit Schwachstrom arbeiten und ein Minimum an Platz einnehmen. Daher ist es bei diesen Typen von Schaltkreisen besonders erwünscht, die von den Spannungs-Taktsignalen abgeleitete Arbeitsspannung ohne einen zusätzlichen Spannungsregler zu regeln.Rather, many of the miniaturized passive circuits currently in use derive their operating voltage from the voltage clock signals provided by externally mounted control circuits. Such circuits are often found, for example, in miniature transponder systems, implantable medical devices, and portable data sensing devices. See U.S. Patent Nos. 3,859,624, Kriofsky et al.; 4,408,608, Daly et al., 4,533,988, Daly et al., and 4,196,418, Kip et al. Circuits of this type are typically designed to operate at low power and occupy a minimum of space. Therefore, it is particularly desirable for these types of circuits to regulate the operating voltage derived from the voltage clock signals without an additional voltage regulator.

Fernerhin ist eine bekannte Ausgleichsreglervorrichtung für integrierte Schaltkreise in der US-PS-4,445,083 beschrieben worden. Diese Vorrichtung schließt eine konventionelle Stromquelle ein, die ihre Versorgungsspannung verändert, welche an einer bipolaren Gatearray-Schaltung anliegt, um eine gleichmäßige Verzögerung über der gesamten Gatearray- Schaltung zu erreichen, unabhängig von Schwankungen in Fertigungstoleranzen und Temperatur.Furthermore, a known integrated circuit equalization regulator device has been described in US-PS-4,445,083. This device includes a conventional current source that varies its supply voltage applied to a bipolar gate array circuit to achieve a uniform delay across the entire gate array circuit, independent of variations in manufacturing tolerances and temperature.

Daher ist eine Aufgabe der Erfindung, einen Taktsignalgeneratorschaltkreis zu schaffen, der mehrphasige Taktsignale erzeugt, und gleichzeitig die Betriebsspannung oder Versorgungsspannung des Schaltkreises regelt.Therefore, an object of the invention is to provide a clock signal generator circuit that generates multiphase clock signals and at the same time the operating voltage or Regulates the supply voltage of the circuit.

Eine andere Aufgabe der Erfindung ist, solch einen Schaltkreis zu schaffen, der die Betriebsspannung regelt, ohne einen konventionellen Spannungsregler zu benötigen, oder der auch zusammen mit einem solchen Regler verwendet werden kann, um eine zusätzliche Spannungsregelung zu erreichen.Another object of the invention is to provide such a circuit which regulates the operating voltage without requiring a conventional voltage regulator or which can also be used together with such a regulator to achieve additional voltage regulation.

Eine weitere Aufgabe der Erfindung ist, einen Schaltkreis zu schaffen, der einfach, aber flexibel in Entwurf, Konstruktion und Funktion ist und der vorteilhaft und billig in Form eines integrierten Schaltkreises hergestellt werden kann.A further object of the invention is to provide a circuit which is simple but flexible in design, construction and function and which can be advantageously and inexpensively manufactured in the form of an integrated circuit.

Die oben genannten Aufgaben und weitere Aufgaben der Erfindung, die im folgenden verdeutlicht werden, sind durch einen digitalen Taktsignalgenerator und Spannungsregelkreis verwirklicht, wie er in den Patentansprüchen definiert ist.The above objects and further objects of the invention, which will be clarified below, are realized by a digital clock signal generator and voltage control loop as defined in the patent claims.

Nach einem Aspekt der Erfindung breitet der Taktsignalgenerator ein Signal mit einer Taktrate aus, die mit dem Pegel seiner Versorgungsspannung zusammenhängt, um mindestens ein Taktsignal zu erzeugen. Wenn dieses Verhältnis unter einem vorgegebenen Minimalwert liegt, werden Gatter aktiviert, die die Versorgungsspannung selektiv beeinflussen, und sie somit regeln.According to one aspect of the invention, the clock signal generator propagates a signal at a clock rate related to the level of its supply voltage to generate at least one clock signal. If this ratio is below a predetermined minimum value, gates are activated which selectively influence the supply voltage and thus regulate it.

Gemäß einem anderen Aspekt der Erfindung propagiert eine Verzögerungsleitung Signale, um mindestens ein Taktsignal zu erzeugen. Eine Vielzahl von Gattern, deren Eingänge mit ausgewählten Stufen der Verzögerungsleitung verbunden sind, erhält ausgewählte Taktsignale. Wenn die Signale sich überlappen, werden die Gatter aktiviert, und die mit ihnen verbundenen Lasteinrichtungen laden die Versorgungsspannung auf, um sie zu regeln.According to another aspect of the invention, a delay line propagates signals to generate at least one clock signal. A plurality of gates, whose inputs are connected to selected stages of the delay line, receive selected clock signals. When the signals overlap, the gates are activated and load devices connected to them charge the supply voltage to regulate it.

Nach einem weiteren Aspekt der Erfindung propagiert ein Schaltkreis kontinuierlich ein Signal, um mindestens ein Taktsignal zu erzeugen. Der Schaltkreis ist so angelegt und konstruiert, daß er Strom in einem annähernd quadratischen Verhältnis zur Erhöhung seiner Versorgungsspannung verbraucht, um die Spannung zu regeln.According to another aspect of the invention, a circuit continuously propagates a signal to at least one clock signal. The circuit is designed and constructed to consume current in an approximately square ratio to the increase in its supply voltage in order to regulate the voltage.

SHORT DESCRIPTION OF THE DRAWING

Die neuen Merkmale, die für Erfindung kennzeichnend sind, sind in den nachstehenden Patentansprüchen aufgezählt. Die Erfindung wird am besten durch Bezugnahme auf die folgende detaillierte Beschreibung der verschiedenen Schaltkreise verstanden, welche bevorzugte Ausführungsformen dieser Erfindung bilden, in Verbindung mit der Zeichnung, in der:The novel features characteristic of the invention are set forth in the following claims. The invention is best understood by reference to the following detailed description of the various circuits which constitute preferred embodiments of this invention, taken in conjunction with the drawings in which:

Fig. 1 ein Blockdiagramm ist, das die bevorzugte Verwendungsweise des Taktsignalgenerators mit Verzögerungsleitung und Spannungsregler darstellt, welche die Erfindung verkörpern;Fig. 1 is a block diagram illustrating the preferred use of the clock signal generator with delay line and voltage regulator embodying the invention;

Fig. 2 ein schematisches Diagramm ist, das die Einzelelemente eines Verzögerungsleitung-Taktsignalgenerators und einen Spannungsregler des ersten Grades darstellt, welche einer bevorzugten Ausführungsform der Erfindung zugehören;Fig. 2 is a schematic diagram illustrating the individual elements of a delay line clock signal generator and a first order voltage regulator associated with a preferred embodiment of the invention;

Fig. 3 ein schematisches Diagramm ist, das die Einzelelemente eines Verzögerungsleitung-Taktsignalgenerators und einen Spannungsregler des zweiten Grades darstellt, welche einer anderen bevorzugten Ausführungsform der Erfindung zugehören;Fig. 3 is a schematic diagram illustrating the individual elements of a delay line clock signal generator and a second order voltage regulator associated with another preferred embodiment of the invention;

Fig. 4 ein schematisches Diagramm ist, das die Einzelelemente eines Verzögerungsleitung-Taktsignalgenerators und einen Spannungsregler des dritten Grades darstellt, welche ebenfalls einer anderen bevorzugten Ausführungsform der Erfindung zugehören;Fig. 4 is a schematic diagram illustrating the individual elements of a delay line clock signal generator and a third order voltage regulator, which also belong to another preferred embodiment of the invention;

Fig. 5 ein schematisches Diagramm ist, das die Einzelelemente eines Verzögerungsleitung-Taktsignalgenerators und den Spannungsregler des ersten Grades darstellt, der erfindungsgemäß modifiziert wurde, um Signale zu löschen, die das "Hinterteil" der Verzögerungsleitung passieren, wenn ein Impuls im "Kopf" der Verzögerungsleitung empfangen wird; undFig. 5 is a schematic diagram illustrating the individual elements of a delay line clock signal generator and first order voltage regulator modified in accordance with the invention to cancel signals passing through the "tail" of the delay line when a pulse is received in the "head" of the delay line; and

Fig. 6 ein schematisches Diagramm eines Oszillators einer alternativen Ausführungsform der Erfindung ist.Fig. 6 is a schematic diagram of an oscillator of an alternative embodiment of the invention.

DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT OF THE INVENTION

Unter Bezugnahme auf die Zeichnungen, stellt Fig. 1 die bevorzugte Form der Erfindung allgemein dar, die allgemein einen Taktsignalgenerator enthält, wie z. B. eine Verzögerungsleitung 5 und einen damit verbundenen Verzögerungsleitungsdekoder und Spannungsregler 6, der die generierten Taktsignale empfängt und auf sie reagiert. In der vorliegenden bevorzugten Ausführungsform der Erfindung sind die Verzögerungsleitung 5 und der Spannungsregler 6 mit einem Signaldetektor- und Stromquellenschaltkreis 2 sowie verschiedenen Logik-Schaltkreisen in einem integrierten Schaltkreis (IC) angebracht. Der integrierte Schaltkreis ist auf übliche Weise unter Anwendung von konventionellen CMOS- Technologien hergestellt, wie sie Fachleuten geläufig sind.Referring to the drawings, Fig. 1 generally illustrates the preferred form of the invention, which generally includes a clock signal generator, such as a delay line 5 and an associated delay line decoder and voltage regulator 6 which receives and responds to the generated clock signals. In the present preferred embodiment of the invention, the delay line 5 and voltage regulator 6 are mounted with a signal detector and current source circuit 2 and various logic circuits in an integrated circuit (IC). The integrated circuit is fabricated in a conventional manner using conventional CMOS technologies as are familiar to those skilled in the art.

In einer bevorzugten Ausführungsform erhält der IC seine Betriebsspannung von einem externen Steuerlogikschaltkreis 7, der eine eigene Energieversorgung besitzt. In dieser Ausführungsform enthält der Steuerlogikschaltkreis 7 konventionelle Schaltungen, um ein Spannungs-Taktsignal VIN zu erzeugen und dieses an einen Ausgang 8 zu übertragen. Das Spannungs-Taktsignal VIN besteht aus einem Trägersignal, das mit digitalen Pulsen moduliert ist, die vorgegebene Nominalfrequenz, Amplitude und Arbeitszyklus aufweisen. Eine derartige Steuerlogikschaltung ist üblich und bildet keinen Bestandteil dem vorliegenden Erfindung. Siehe zum Beispiel die Schaltkreise, die in den oben angeführten verschiedenen US-Patenten beschrieben sind.In a preferred embodiment, the IC receives its operating voltage from an external control logic circuit 7, which has its own power supply. In this embodiment, the control logic circuit 7 contains conventional circuits to generate a voltage clock signal VIN and to transmit it to an output 8. The voltage clock signal VIN consists of a carrier signal modulated with digital pulses having predetermined nominal frequency, amplitude and duty cycle. Such control logic circuitry is conventional and forms no part of the present invention. See, for example, the circuits described in the various U.S. patents cited above.

Das Spannungs-Taktsignal VIN bildet den Eingang für den integrierten Schaltkreis an einer Signaleingangsklemme 8a. Der Ausgang 8 des Steuerlogikschaltkreises 7 und die Signaleingangsklemme 8a des integrierten Schaltkreises (IC) sind vorzugsweise durch eine induktive Kopplung isoliert, obwohl auch eine kapazitive Kopplung, eine Widerstandskopplung öder eine optische Kopplung verwendet werden können. Unabhängig davon, welche Kopplung gewählt wird, sollte sie im Vergleich zu dem Eingangswiderstand des integrierten Schaltkreises eine relativ hohe Widerstandskomponente haben. Im Fall einer induktiven Kopplung wird beispielsweise eine Kopplung mit geringem Wirkungsgrad bevorzugt.The voltage clock signal VIN forms the input to the integrated circuit at a signal input terminal 8a. The output 8 of the control logic circuit 7 and the signal input terminal 8a of the integrated circuit (IC) are preferably isolated by an inductive coupling, although a capacitive coupling, a resistive coupling or an optical coupling may also be used. Regardless of which coupling is chosen, it should have a relatively high resistive component compared to the input resistance of the integrated circuit. In the case of an inductive coupling, for example, a low efficiency coupling is preferred.

Der Signaleingang 8a ist mit einem Eingang des Signaldetektor- und Stromquellenschaltkreis 2 verbunden. Der Signal-detektor- und Stromquellenschaltkreis 2 detektiert die Digitalpulse des modulierten Trägers auf und gibt seriell entsprechende digitale Pulse auf die Leitung 3. Gleichzeitig leitet er von dem modulierten Träger eine Versorgungs- oder Betriebsspannung VREG ab, die zu den Versorgungseingängen der Verzögerungsleitung 5, zu dem Spannungsregler 6 und zu den verschiedenen Logikschaltkreisen 4 auf der Leitung 1 geleitet wird. Der Signaldetektor- und Stromquellenschaltkreis ist ein konventioneller Schaltkreis, der den Fachleuten bekannt ist. Eine Ausführungsform dieses Schaltkreises, die in der vorliegenden Erfindung bevorzugt verwendet wird, ist in den mit-anhängigen US-Patentanmeldungen mit der laufenden Nummer 818,469, angemeldet am 13. Januar 1986, beschrieben und dargestellt.The signal input 8a is connected to an input of the signal detector and current source circuit 2. The signal detector and current source circuit 2 detects the digital pulses of the modulated carrier and serially outputs corresponding digital pulses on the line 3. At the same time, it derives from the modulated carrier a supply or operating voltage VREG which is passed to the supply inputs of the delay line 5, to the voltage regulator 6 and to the various logic circuits 4 on the line 1. The signal detector and current source circuit is a conventional circuit known to those skilled in the art. One embodiment of this circuit, which is preferably used in the present invention, is described and illustrated in co-pending U.S. patent application serial number 818,469, filed January 13, 1986.

Die Verzögerungsleitung 5 erhält die digitalen Pulse auf Leitung 3 und erzeugt daraus mehrphasige Taktsignale. Diese werden von den verschiedenen Logikschaltkreisen 4 empfangen und zur Ausführung ihrer jeweiligen logischen Funktionen genutzt. Die Taktsignale werden auch vom Spannungsregler 6 empfangen, der sie dekodiert und, falls erforderlich, die Betriebsspannung VREG in einer festgelegten Last auflädt, um sie zu regeln und auf einen vorherbestimmten Nominalwert zu reduzieren. Die Verzögerungsleitung kann ebenfalls eines der digitalen Taktsignale über eine Signalausgangsklemme 9a an einen Eingang 9 des Steuerlogikschaltkreises 7 ausgeben. Der Ausgang 9a und der Eingang 9 sind vorzugsweise in der oben beschriebenen Weise isoliert. Vorzugsweise können dabei das digitale Taktsignal auf den Leitungen 9 und 9a und das Spannungs-Taktsignal auf den Leitungen 8 und 8a dieselben Isolationsmittel teilen. Der Steuerlogikschaltkreis 7 kann die Verzögerung zwischen den Ausgangspulsen auf der Leitung 8 und den Taktsignalen auf dem Eingang 9 als Indikator der Betriebsspannung VREG verwenden und diese Daten nutzen, um eine zusätzliche Regelung durch die Veränderung der Breite der kodierten digitalen Pulse oder der Amplitude des Spannungs-Taktsignals VIN am Ausgang 8 vorzunehmen. Der Steuerlogikschaltkreis 7 kann ebenfalls die Signale auf Leitung 9 nutzen, um die Frequenz der kodierten digitalen Pulse an Ausgang 8 zu regeln.The delay line 5 receives the digital pulses on line 3 and generates multiphase clock signals therefrom. These are received by the various logic circuits 4 and used to perform their respective logic functions. The clock signals are also received by the voltage regulator 6 which decodes them and, if necessary, charges the operating voltage VREG in a predetermined load to regulate it and reduce it to a predetermined nominal value. The delay line can also output one of the digital clock signals to an input 9 of the control logic circuit 7 via a signal output terminal 9a. The output 9a and the input 9 are preferably isolated in the manner described above. Preferably, the digital clock signal on lines 9 and 9a and the voltage clock signal on lines 8 and 8a can share the same isolation means. The control logic circuit 7 can use the delay between the output pulses on line 8 and the clock signals on input 9 as an indicator of the operating voltage VREG and use this data to perform additional control by changing the width of the encoded digital pulses or the amplitude of the voltage clock signal VIN at output 8. The control logic circuit 7 can also use the signals on line 9 to control the frequency of the encoded digital pulses at output 8.

Fig. 2 stellt schematisch einen Verzögerungsleitung- Taktsignalgenerator und einen Spannungsregler des ersten Grades dar, der eine bevorzugte Ausführungsform der Erfindung bildet. Die Verzögerungsleitung 5 enthält die seriell verbundenen CMOS-Inverter 10-60, von denen aus Platzgründen nicht alle in der Zeichnung dargestellt sind. Die Verzögerungsleitung 5 erzeugt mehrphasige Taktsignale. Repräsentativ für diese Signale sind T1, T5, T8, T10 und T15 an den Ausgängen der Inverter 10, 14, 17, 19 und 24, von denen jedes Signal eine unterschiedliche Phase aufweist.Fig. 2 schematically illustrates a delay line clock signal generator and first order voltage regulator constituting a preferred embodiment of the invention. The delay line 5 contains the serially connected CMOS inverters 10-60, not all of which are shown in the drawing for reasons of space. The delay line 5 generates multiphase clock signals. Representative of these signals are T1, T5, T8, T10 and T15 at the outputs of the inverters 10, 14, 17, 19 and 24, each signal having a different phase.

Die Gatter 61-102 einschließlich und die Widerstände 103-144 einschließlich enthalten die erste Stufe des Spannungsreglers 6. Jedes Gatter 61-102 hat einen korrespondierenden Widerstand 103-144, der jeweils zwischen seiner Ausgangsklemme und Masse verbunden ist. Die Eingänge der Gatter 61-102 sind in einer solchen Weise mit der Verzögerungsleitung 5 verbunden, daß sie über ihre ganze Länge verteilt und sequentiell aktiviert werden. Die Eingänge sind weiter in einer solchen Weise mit der Verzögerungsleitung verbunden, daß die Eingangssignale an jedem Gatter die gleiche relative Verzögerung haben, so daß alle Gatter auf dem gleichen Pegel der Versorgungs- oder Betriebsspannung aktiviert und desaktiviert werden.Gates 61-102 inclusive and resistors 103-144 inclusive comprise the first stage of voltage regulator 6. Each gate 61-102 has a corresponding resistor 103-144 connected between its output terminal and ground. The inputs of gates 61-102 are connected to delay line 5 in such a way that they are distributed over its entire length and activated sequentially. The inputs are further connected to the delay line in such a way that the input signals to each gate have the same relative delay so that all gates are activated and deactivated at the same level of supply or operating voltage.

Dementsprechend ist ein Eingang des UND-Gatters 61 mit dem Eingang 3 der Verzögerungsleitung 5 am Eingang des Inverters 10 verbunden. Der andere Eingang des UND-Gatters 61 ist mit dem Ausgang des Inverters 19 verbunden. Die Eingänge des NOR-Gatters 62 sind jeweils mit den Ausgängen der Inverter 10 und 20 verbunden. Die Eingänge des UND-Gatters 63 sind jeweils mit den Ausgängen der Inverter 11 und 21 verbunden. Die Eingänge des NOR-Gatters 64 sind mit den Ausgängen der Inverter 12 und 22 verbunden und so weiter bis zu den Eingängen des letzten UND-Gatters 101, die mit den Ausgängen der Inverter 49 und 59 verbunden sind, und zu den Eingängen des letzten NOR-Gatters 102, die mit den Ausgängen der Inverter 50 und 60 verbunden sind.Accordingly, one input of the AND gate 61 is connected to the input 3 of the delay line 5 at the input of the inverter 10. The other input of the AND gate 61 is connected to the output of the inverter 19. The inputs of the NOR gate 62 are connected to the outputs of the inverters 10 and 20, respectively. The inputs of the AND gate 63 are connected to the outputs of the inverters 11 and 21, respectively. The inputs of the NOR gate 64 are connected to the outputs of the inverters 12 and 22, and so on to the inputs of the last AND gate 101, which are connected to the outputs of the inverters 49 and 59, and to the inputs of the last NOR gate 102, which are connected to the outputs of the inverters 50 and 60.

Von der vorstehenden Ausführungen geht hervor, daß es zwischen den Eingangssignalen für jedes Gatter eine relative Verzögerung von zehn (10) Invertern gibt. Es ist weiter klar, daß die Eingänge an den Gattern 61-102 über die Länge der Verzögerungsleitung 5 verteilt werden, so daß jedes Eingangssignal an jedem Gatter, mit Ausnahme von Gatter 10, durch einen Inverter im Bezug auf das korrespondierende Eingangssignal an dem vorhergehenden Gatter verzögert wird.From the foregoing, it will be apparent that there is a relative delay of ten (10) inverters between the input signals to each gate. It will be further understood that the inputs to gates 61-102 are distributed over the length of delay line 5 so that each input signal to each gate, except gate 10, is delayed by an inverter with respect to the corresponding input signal to the preceding gate.

In dieser Ausführungsform der Erfindung sind die mit den ungeraden Stufen der Verzögerungsleitung 5 verbundenen Gatter, d. h. 62, 64, 66, 68 usw. bis Gatter 102, NOR-Gatter, während die mit den geraden Stufen der Verzögerungsleitung 5 verbundenen Gatter, d. h. 61, 63, 65, 67 usw. bis Gatter 101, UND-Gatter sind.In this embodiment of the invention, the gates connected to the odd stages of the delay line 5, i.e. 62, 64, 66, 68, etc. up to gate 102, are NOR gates, while the gates connected to the even stages of the delay line 5, i.e. 61, 63, 65, 67, etc. up to gate 101, are AND gates.

Vorzugsweise sollte sich zu jeder gegebenen Zeit nur ein digitaler Puls durch die Verzögerungsleitung 5 ausbreiten. Andererseits sollte es aber ein Minimum an Verzögerung zwischen den aufeinanderfolgenden Pulsen geben, die sich durch die Verzögerungsleitung 5 ausbreiten, so daß die Zeitspanne, in der die Betriebsspannung nicht geregelt ist, minimiert wird.Preferably, only one digital pulse should propagate through the delay line 5 at any given time. On the other hand, there should be a minimum of delay between the successive pulses propagating through the delay line 5 so that the period during which the operating voltage is not regulated is minimized.

Diese Funktionscharakteristika werden dadurch erreicht, daß die Verzögerungsleitung 5 einer geeigneten Länge ausgewählt wird, d. h. eine Leitung die die geeignete Anzahl von Stufen aufweist, die gewünschten Nominal-Betriebsspannung, die gewünschten Nominalfrequenz und die Ausbreitungsverzögerung an jedem Gatter des jeweils aktiven Geräteteils. Fachleuten sind diese Daten aus den Unterlagen der verschiedenen Hersteller leicht zugänglich. Typische Funktionsparameter, die in der folgenden Beschreibung angenommen werden, sind wie folgt: eine nominale Pulsfrequenz von 100 kHz und eine nominale Betriebsspannung des Schaltkreises von 2,5 V. Für diese gewählte nominale Betriebsspannung ist eine typische Verzögerung eines typischen CMOS-Inverters annäherungsweise 100 nS. Entsprechend, vorausgesetzt die nominale Pulsfrequenz beträgt 100 kHz, muß die Verzögerungsleitung 5, um sicherzustellen, daß zu einer bestimmten Zeit nur ein Puls sich durch die Verzögerungsleitung 5 ausbreitet, wenigstens 51 Inverter haben, wie in den Zeichnungen dargestellt ist.These operating characteristics are achieved by selecting the delay line 5 of an appropriate length, i.e. a line having the appropriate number of stages, the desired nominal operating voltage, the desired nominal frequency and the propagation delay at each gate of the respective active part of the device. Those skilled in the art can easily obtain this data from the documentation of the various manufacturers. Typical operating parameters, assumed in the following description, are as follows: a nominal pulse frequency of 100 kHz and a nominal operating voltage of the circuit of 2.5 V. For this selected nominal operating voltage, a typical delay of a typical CMOS inverter is approximately 100 nS. Accordingly, assuming the nominal pulse frequency is 100 kHz, in order to ensure that only one pulse propagates through the delay line 5 at a given time, the delay line 5 must have at least 51 inverters as shown in the drawings.

Der nominale Arbeitszyklus eines jeden kodierten digitalen Pulses ist durch die relative Verzögerungszeit zwischen den Eingangssignalen an jedem der Gatter 61-102 bestimmt.The nominal duty cycle of each encoded digital pulse is determined by the relative delay time between the input signals at each of the gates 61-102.

Folglich entspricht beiden oben angeführten Nominalwerten eine Verzögerung von näherungsweise 100 nS pro Gatter und eine Verzögerung durch zehn (10) Inverter zwischen den Eingangssignalen wie in Fig. 1 dargestellt, einem digitalen Puls mit einer nominalen Dauer von 1 nS. Wenn die Amplitude des Eingangssignals VIN unter ihrem Nominalwert liegt, haben geringfügige Veränderungen der Pulsbreite keine Auswirkung auf VREG. Wenn das Eingangssignal VIN den Nominalwert erreicht oder ihm nahe kommt, d. h. der Pegel, auf dem die Gatter 61-102 beginnen, aktiviert zu werden, reduziert eine Verlängerung der Pulsdauer VREG, während eine Verkürzung keine Wirkung hat. Wenn das Eingangssignal VIN seinen Nominalwert übersteigt und in dem Bereich ist, der eine Regelung erfordert, reduziert eine Zunahme der Pulsbreite VREG, während eine Verringerung VREG erhöht, und zwar beides annähernd linear.Thus, for both nominal values given above, a delay of approximately 100 nS per gate and a delay through ten (10) inverters between the input signals as shown in Figure 1 corresponds to a digital pulse with a nominal duration of 1 nS. When the amplitude of the input signal VIN is below its nominal value, small changes in pulse width have no effect on VREG. When the input signal VIN is at or near the nominal value, i.e., the level at which gates 61-102 begin to activate, increasing the pulse width reduces VREG while decreasing it has no effect. When the input signal VIN exceeds its nominal value and is in the range requiring regulation, increasing the pulse width reduces VREG while decreasing it increases VREG, both approximately linearly.

Falls gewünscht wird, die nominale Pulsdauer zu verlängern oder zu verkürzen, muß die Anzahl der Verzögerungsgatter zwischen den Eingangssignalen zu den Gattern 61-102 für eine optimale Funktion entsprechend erhöht oder verringert werden, wie oben beschrieben. Eine andere Überlegung bei der Auswahl des geeigneten Arbeitszyklus ist, daß dieser die Energie beeinflußt, die dem Schaltkreis pro Zyklus zugeführt wird. Auch bewirkt ein längerer digitaler Puls mehr Steuerung und eine bessere Abstufung der Regelung der Betriebsspannung.If it is desired to increase or decrease the nominal pulse duration, the number of delay gates between the inputs to gates 61-102 must be increased or decreased accordingly for optimum operation, as described above. Another consideration in selecting the appropriate duty cycle is that it affects the energy supplied to the circuit per cycle. Also, a longer digital pulse provides more control and better gradation of the supply voltage regulation.

Die Widerstände 103-144 sind gemäß der speziellen Anwendung des erfindungsgemäßen Schaltkreises ausgewählt. Damit der Schaltkreis eine ausreichende Regelung der Betriebsspannung vornimmt, müssen die Widerstände so gewählt werden, daß der Schaltkreis die höchste Strommenge von dem mit ihm verbundenen passiven Schaltkreis beziehen kann, wenn die Gatter 61-102 aktiviert werden. Allerdings darf der Verzögerungsleitungsdekoder und Spannungsregler 6 selbstverständlich nicht so viel Strom verbrauchen, daß er VIN bis zu einem Pegel sinkt, bei dem der angeschlossene Logikschaltkreis funktionsunfähig wird. Innerhalb dieser Parameter sind die spezifischen Werte der Widerstände 103-144 gewählt worden, und zwar ausgehend von der Eingangsimpedanz des angeschlossenen Schaltkreises, der Anzahl verwendeter Widerstände und der Ladungsstärke, die erforderlich ist, um die gewünschte Regelung zu erreichen. So erwiesen sich z. B. Widerstände mit einem Wert von 500-2000 Ohm als geeignet.The resistors 103-144 are selected according to the particular application of the circuit of the invention. In order for the circuit to provide adequate regulation of the operating voltage, the resistors must be selected so that the circuit can draw the maximum amount of current from the passive circuit connected to it when the gates 61-102 are activated. However, it is clear that the delay line decoder and voltage regulator 6 must not consume so much current that it exceeds VIN to a level at which the connected logic circuit becomes inoperable. Within these parameters, the specific values of resistors 103-144 have been chosen based on the input impedance of the connected circuit, the number of resistors used and the load strength required to achieve the desired regulation. For example, resistors with a value of 500-2000 ohms have been found to be suitable.

Im Betrieb wird jeder von dem Steuerlogikschaltkreis 7 ausgegebene digitale Puls, zum Eingang des Inverters 10 der Verzögerungsleitung 5 hin übertragen. Der Puls wird durch jeden Inverter invertiert und verzögert, wenn er die Verzögerungsleitung 5 passiert. Die Ausgangspulse der Stufen 10-51 werden an die ersten Klemmen der entsprechenden Gatter 61-102 eingegeben. Die geraden Stufen geben positive Pulse aus,während die ungeraden Stufen invertierte Pulse ausgeben. Die Ausgangspulse der Stufen 19-60 werden an den jeweiligen zweiten Klemmen der Gatter 61-102 eingegeben. Dementsprechend ist der logische "hoch" Eingangspuls für den Inverter 10 ebenfalls Eingang für eine Klemme des UND- Gatters 61. Dasselbe nicht invertierte und durch zehn Inverter verzögerte Signal erscheint am Ausgang des Inverters 19 und wird mit der anderen Eingangsklemme des UND-Gatters 61 verbunden.In operation, each digital pulse output from the control logic circuit 7 is transmitted to the input of inverter 10 of delay line 5. The pulse is inverted and delayed by each inverter as it passes through delay line 5. The output pulses of stages 10-51 are input to the first terminals of the corresponding gates 61-102. The even stages output positive pulses while the odd stages output inverted pulses. The output pulses of stages 19-60 are input to the respective second terminals of gates 61-102. Accordingly, the logic "high" input pulse for inverter 10 is also input to one terminal of AND gate 61. The same non-inverted and ten-inverter delayed signal appears at the output of inverter 19 and is connected to the other input terminal of AND gate 61.

In gleicher Weise wird der invertierte Puls am Ausgang des Inverters 10 an eine Klemme des NOR-Gatters 62 eingegeben. Derselbe invertierte und durch zehn Inverter verzögerte Puls wird vom Inverter 20 an die anderen Klemmen des NOR-Gatters 62 ausgegeben. Das Gleiche gilt für die Eingänge der übrigen Gatter 63-102.Similarly, the inverted pulse at the output of inverter 10 is input to one terminal of NOR gate 62. The same inverted pulse delayed by ten inverters is output from inverter 20 to the other terminals of NOR gate 62. The same applies to the inputs of the remaining gates 63-102.

Solange der Steuerlogikschaltkreis 7 fortfährt, VIN mit den kodierten digitalen Pulsen bei der nominalen Frequenz, dem Arbeitszyklus und der entsprechenden Amplitude auszugeben, die erforderlich ist, um die Betriebsspannung VREG der Verzögerungslinie 5 auf ihrem Nominalwert zu halten, gibt es keine Überlappung zwischen den verzögerten und den nicht verzögerten Pulsen an den Eingangsklemmen der Gatter 61-102. Mit anderen Worten, für die geraden Stufen gilt: bis der verzögerte logische "hoch" Puls die zweite Eingangsklemme des entsprechenden UND-Gatters erreicht, hat der unverzögerte Puls an der ersten Eingangsklemme seinen Zustand verändert, und das UND-Gatter ist nicht aktiviert. Das gleiche Resultat ergibt sich bei den invertierten Pulsen, die von den ungeraden Stufen und den entsprechenden NOR-Gattern erzeugt werden. Im Ergebnis wird durch die Widerstände 103-144 kein Strom zur Masse geleitet.As long as the control logic circuit 7 continues to output VIN with the encoded digital pulses at the nominal frequency, duty cycle and corresponding amplitude, required to maintain the operating voltage VREG of delay line 5 at its nominal value, there is no overlap between the delayed and undelayed pulses at the input terminals of gates 61-102. In other words, for the even stages, by the time the delayed logic "high" pulse reaches the second input terminal of the corresponding AND gate, the undelayed pulse at the first input terminal has changed state and the AND gate is not activated. The same result is obtained for the inverted pulses generated by the odd stages and the corresponding NOR gates. As a result, no current is conducted to ground through resistors 103-144.

Während sich die Amplitude des Spannungs-Taktsignals VIN erhöht, das von dem Steuerlogikschaltkreis 7 ausgegeben wird, erhöht sich auch die Betriebsspannung VREG und die Verzögerungszeit der Verzögerungsleitung mit den Invertern 10-60 verringert sich entsprechend. Während sich die Betriebsspannung VREG erhöht, verringert sich auch die Verzögerungszeit, bis der Punkt erreicht ist, an dem der verzögerte Puls die zweite Eingangsklemme der entsprechenden Gatter 61-102 erreicht und der unverzögerte Puls an der ersten Eingangsklemme seinen Zustand verändert hat. Mit anderen Worten, die Pulse überlappen sich an den Eingangsklemmen der Gatter. Wenn dies eintritt, gehen die Ausgänge der Gatter 61-102 "hoch", und über die entsprechenden Widerstände 103-144 wird Strom zur Masse geleitet und auf diese Weise der Logikschaltkreis 7 mit Strom versorgt. Wenn die Gatter 61-102 aktiviert sind, verbraucht der Spannungsregler 6 den größten Teil des Stromes, der durch die Stromversorgung des Steuerlogikschaltkreises geliefert wird. Auf diese Weise regelt der Schaltkreis, der eine Ausführungsform der Erfindung verkörpert, von sich aus die Betriebsspannung VREG und reduziert ihr Pegel.As the amplitude of the voltage clock signal VIN output from the control logic circuit 7 increases, the operating voltage VREG also increases and the delay time of the delay line with inverters 10-60 decreases accordingly. As the operating voltage VREG increases, the delay time also decreases until the point is reached where the delayed pulse reaches the second input terminal of the corresponding gates 61-102 and the undelayed pulse has changed state at the first input terminal. In other words, the pulses overlap at the input terminals of the gates. When this occurs, the outputs of the gates 61-102 go "high" and current is passed to ground through the corresponding resistors 103-144, thus powering the logic circuit 7. When the gates 61-102 are activated, the voltage regulator 6 consumes most of the current provided by the power supply of the control logic circuit. In this way, the circuit embodying an embodiment of the invention automatically regulates the operating voltage VREG and reduces its level.

Während sich die Amplitude des ausgegebenen Spannungs- Taktsignals VIN weiter erhöht, vergrößert sich entsprechend auch die Anzahl der Überlappungen zwischen den unverzögerten und den verzögerten Pulsen. Im Ergebnis erhöht der Regler 6 die Stromversorgung über einen steigenden Anteil jedes Pulses. Da sich zusätzlich die verzögerten und unverzögerten Pulse zunehmend überlappen, werden die aufeinanderfolgenden Gatter gleichzeitig aktiviert. Weil die Lastwiderstände, die mit den Ausgängen dieser Gatter verbunden sind, parallel geschaltet sind; der Gesamtwiderstand wird gegenüber der Betriebsspannung reduziert und die Spannung wird weiter erhöht. So ermöglicht diese Ausführungsform der Erfindung eine anhaltende Spannungsregelung als Funktion des Pegels der Betriebsspannung.While the amplitude of the output voltage clock signal VIN is further increased, the number of overlaps between the undelayed and delayed pulses also increases accordingly. As a result, the regulator 6 increases the current supply over an increasing proportion of each pulse. In addition, since the delayed and undelayed pulses increasingly overlap, the successive gates are activated simultaneously. Because the load resistors connected to the outputs of these gates are connected in parallel; the total resistance is reduced compared to the operating voltage and the voltage is further increased. Thus, this embodiment of the invention enables continuous voltage regulation as a function of the level of the operating voltage.

Wenn die Amplitude von VIN aufhört, sich zu erhöhen, hört auch der Grad der Überlappung und der Anteil jedes Impulses, der Spannung erhält, auf sich zu erhöhen. Innerhalb dieser Gleichgewichtsbedingung befindet sich die Spannung VREG leicht über ihrem Nominalwert. Wenn sich die Amplitude von VREG verringert, verringern sich entsprechend auch der Grad der Überlappung und der Anteil jedes Pulses, der mit Spannung aufgeladen ist, bis an einem bestimmten Punkt am oder nahe beim Nominalwert von VREG keine Überlappung zwischen den unverzögerten und den verzögerten Impulsen mehr auftritt.When the amplitude of VIN stops increasing, the degree of overlap and the proportion of each pulse that receives voltage also stops increasing. Within this equilibrium condition, the voltage VREG is slightly above its nominal value. As the amplitude of VREG decreases, the degree of overlap and the proportion of each pulse that receives voltage also decrease accordingly, until at a certain point at or near the nominal value of VREG there is no longer any overlap between the undelayed and delayed pulses.

Wie vorstehend bereits erwähnt, kann der Puls, der die Verzögerungsleitung 5 passiert, vom Ausgang eines Inverters auch rückgekoppelt werden, etwa vom Inverter 27 zum Eingang 9 des Steuerlogikschaltkreises 7. Der Steuerlogikschaltkreis 7 kann den Wert der Verzögerung durch die Verzögerungsleitung bestimmen, indem er das Intervall zwischen Eingangs- und Ausgangspulsen an den Leitungen 8 und 9 ermittelt, beziehungsweise einen konventionellen flankengesteuerten Zähler benutzt. Da dieses Intervall eine Funktion der Betriebsspannung VREG ist, kann der Steuerlogikschaltkreis 7 die Verzögerungsinformation nutzen, um eine zusätzliche Spannungsregelung vorzunehmen, falls dies gewünscht wird, beispielsweise indem die Breite der kodierten Pulse oder die Amplitude dem ausgegebenen Signals oder beide variiert werden.As mentioned above, the pulse passing through the delay line 5 can also be fed back from the output of an inverter, for example from the inverter 27 to the input 9 of the control logic circuit 7. The control logic circuit 7 can determine the value of the delay through the delay line by determining the interval between input and output pulses on the lines 8 and 9, or by using a conventional edge-triggered counter. Since this interval is a function of the operating voltage VREG, the control logic circuit 7 can use the delay information to calculate an additional Voltage control can be performed if desired, for example by varying the width of the encoded pulses or the amplitude of the output signal, or both.

Da die Signale an den ersten und den zweiten Eingangsklemmen aller Gatter 61-102 die gleiche Anzahl von Verzögerungsgattern zwischen sich haben, werden alle Gatter 61-102 von dem gleichen Spannungspegel aktiviert. Da aber die Eingänge an den Gattern 61-102 über die Länge der Verzögerungsleitung 5 verteilt sind, werden die Gatter eher sequentiell als gleichzeitig aktiviert. Im Ergebnis leitet dieser Schaltkreis nicht sofort eine große Strommenge ab, wenn die Gatter 61-102 aktiviert sind, sondern lädt eher kontinuierlich die Energieversorgung auf. Eine solche Anordnung wird bevorzugt, um die Möglichkeit eines plötzlichen großen Anstiegs oder Abfalls der Energieversorgung zu minimieren.Since the signals at the first and second input terminals of all gates 61-102 have the same number of delay gates between them, all gates 61-102 are activated by the same voltage level. However, since the inputs to gates 61-102 are distributed along the length of delay line 5, the gates are activated sequentially rather than simultaneously. As a result, this circuit does not immediately sink a large amount of current when gates 61-102 are activated, but rather continuously charges the power supply. Such an arrangement is preferred to minimize the possibility of a sudden large increase or decrease in the power supply.

Fig. 3 stellt einen Verzögerungsleitung-Taktsignalgenerator und einen Spannungsregler des zweiten Grades dar, die eine andere Ausführungsform der Erfindung verkörpern. Die Verzögerungsleitung 145 besteht aus seriell miteinander verbundenen Invertern 150-200, die in der Zeichnung von links nach rechts fortlaufend numeriert sind. Typische Taktsignale T1, T5, T8, T10 und T15 werden jeweils zu den Ausgängen der Inverter 150, 154, 157, 159 und 164 geleitet, wie in der Verzögerungsleitung 5 der Fig. 1. Der Spannungsregler des zweiten Grades 146 umfaßt eine erste Ebene von Gattern 201-242 und damit verbundene Lastwiderstände 243-284, die in der Zeichnung fortlaufend von links nach rechts numeriert sind. Aus Platzgründen sind nicht alle Inverter, Gatter und Lastwiderstände der ersten Ebene in der Zeichnung dargestellt. Die Gatter 201-242, die Inverter 150-200 und die Lastwiderstände 243-284 sind identisch mit den Gattern 61-102, den Invertern 10-60 und den Lastwiderständen 103-144 der Fig. 1, und sie sind in genau der gleichen Weise untereinander verbunden, wie oben in Fig. 1 beschrieben.Fig. 3 illustrates a delay line clock signal generator and second order voltage regulator embodying another embodiment of the invention. Delay line 145 consists of serially connected inverters 150-200, numbered sequentially from left to right in the drawing. Typical clock signals T1, T5, T8, T10 and T15 are respectively provided to the outputs of inverters 150, 154, 157, 159 and 164, as in delay line 5 of Fig. 1. Second order voltage regulator 146 includes a first level of gates 201-242 and associated load resistors 243-284, numbered sequentially from left to right in the drawing. For reasons of space, not all of the inverters, gates and load resistors of the first level are shown in the drawing. The gates 201-242, the inverters 150-200 and the load resistors 243-284 are identical to the gates 61-102, the inverters 10-60 and the load resistors 103-144 of Fig. 1, and they are in connected to each other in exactly the same way as described above in Fig. 1.

Weiter enthält der Spannungsregler des zweiten Grades 146 eine zweite Ebene von Gattern 285-324 und entsprechende Lastwiderstände 325-364, die in der Zeichnung fortlaufend von links nach rechts numeriert sind. Nicht alle Gatter und Lastwiderstände der zweiten Ebene sind in der Zeichnung aus Platzgründen dargestellt. Die Widerstände 325-364 sind jeweils mit den Ausgängen der Gatter 285-324 und der Masse verbunden. Ahnlich wie in dem Regler des ersten Grades der Fig. 2 haben die Gatter 285, 287, 289 usw. bis 323 Eingänge, die mit den Ausgängen der geraden Stufen der Verzögerungsleitung 145 verbunden sind, und sie sind UND-Gatter. Die Gatter 286, 288 usw. bis 324 haben Eingänge, die mit den Ausgängen der ungeraden Stufen verbunden sind, und sie sind NOR-Gatter.The second order voltage regulator 146 further includes a second level of gates 285-324 and corresponding load resistors 325-364, which are numbered consecutively from left to right in the drawing. Not all of the second level gates and load resistors are shown in the drawing for space reasons. Resistors 325-364 are connected to the outputs of gates 285-324 and ground, respectively. Similar to the first order regulator of Fig. 2, gates 285, 287, 289, etc. through 323 have inputs connected to the outputs of the even stages of delay line 145, and are AND gates. Gates 286, 288, etc. through 324 have inputs connected to the outputs of the odd stages and are NOR gates.

Im Unterschied zu der Verzögerung durch zehn Gatter zwischen den Eingangssignalen für jedes der Gatter 201-242 in der ersten Ebene sind die Eingangsklemmen der Gatter 285-324 in der zweiten Ebene mit den Invertern 150-200 so verbunden, daß hier eine Verzögerung von zwölf Gattern zwischen den Eingangssignalen auftritt. So sind z. B. die Eingangsklemmen des ersten Gatters 285 mit dem Eingang des Inverters 150 und mit dem Ausgang des Inverters 161 verbunden. Die Eingangsklemmen des zweiten Gatters 286 sind mit den Ausgängen der Inverter 150 und 162 verbunden. Die Eingänge des Gatters 287 sind mit den Ausgängen der Inverter 151 und 163 verbunden und so fort bis zu den Eingängen des letzten Gatters 324, die mit den Ausgängen der Inverter 188 und 200 verbunden sind.In contrast to the ten gate delay between the input signals for each of the gates 201-242 in the first level, the input terminals of the gates 285-324 in the second level are connected to the inverters 150-200 in such a way that there is a twelve gate delay between the input signals. For example, the input terminals of the first gate 285 are connected to the input of the inverter 150 and to the output of the inverter 161. The input terminals of the second gate 286 are connected to the outputs of the inverters 150 and 162. The inputs of gate 287 are connected to the outputs of inverters 151 and 163 and so on up to the inputs of the last gate 324, which are connected to the outputs of inverters 188 and 200.

In dem Schaltkreis der Fig. 3 werden die Gatter 201-242 der ersten Ebene aktiviert, um die Stromversorgung des Steuerlogikschaltkreises 7 bis auf einen ersten Spannungspegel aufzuladen, welches den Nominalwert der Betriebsspannung VREG übersteigt, wie es oben unter Bezugnahme auf den Schaltkreis der Fig. 1 beschrieben wurde. Die Gatter 285-324 der zweitein Ebene werden bei einem höheren Spannungspegel aktiviert, um eine zusätzlich anhaltende Stromversorgung zu erreichen und um jede weitere Erhöhung der Betriebsspannung VREG zu blockieren. Die Spannungspegel, welche die Aktivierung der Gatter 201-242 und 285-324 der ersten und zweiten Ebene auslösen, hängen von der gewählten nominalen Betriebsspannung, von der Verzögerungszeit der Inverter und von der Anzahl der Verzögerungsgatter zwischen den Eingangssignalen ab. Je größer die gewählte Verzögerung ist, umso höher der zur Aktivierung erforderliche Spannungspegel. In der Ausführungsform Fig. 3 gibt es z. B. nur eine Differenz von zwei Verzögerungsgattern zwischen den Eingangssignalen der ersten und der zweiten Ebene. Dementsprechend werden die Gatter 285-324 der zweiten Ebene bei einem Eingangspannungspegel fortschreitend aktiviert, der nur wenig höher ist als der, welcher erforderlich ist, um die Gatter 201-242 der ersten Ebene zu aktivieren.In the circuit of Fig. 3, the first level gates 201-242 are activated to charge the power supply of the control logic circuit 7 to a first voltage level which is the nominal value of the operating voltage VREG as described above with reference to the circuit of Fig. 1. The second level gates 285-324 are activated at a higher voltage level to provide additional sustained power and to block any further increase in the operating voltage VREG. The voltage levels which trigger the activation of the first and second level gates 201-242 and 285-324 depend on the nominal operating voltage selected, the delay time of the inverters, and the number of delay gates between the input signals. The greater the delay selected, the higher the voltage level required to activate them. For example, in the embodiment of Fig. 3, there is only a difference of two delay gates between the first and second level input signals. Accordingly, the second level gates 285-324 are progressively activated at an input voltage level only slightly higher than that required to activate the first level gates 201-242.

Fig. 4 zeigt einen Verzögerungsleitung-Taktsignalgenerator und einen Spannungsregler des dritten Grades, der eine weitere Ausführungsform der Erfindung verkörpert. Die Verzögerungsleitung 375 enthält seriell verbundene Inverter 400-450, die in der Zeichnung fortlaufend von links nach rechts numeriert sind. Typische Taktsignale T1, T5, T8, T10 und T15 werden auf die Ausgänge der Inverter 400, 404, 407, 409 und 414 geleitet. Die dritte Stufe des Spannungsreglers 376 enthält drei Ebenen von Gattern und die mit ihnen verbundenen Lastwiderstände, die in jeder Ebene fortlaufend von links nach rechts numeriert sind. Aus Platzgründen sind nicht alle Eingänge, Widerstände und Inverter dargestellt.Fig. 4 shows a delay line clock signal generator and third stage voltage regulator embodying another embodiment of the invention. The delay line 375 includes serially connected inverters 400-450, numbered consecutively from left to right in the drawing. Typical clock signals T1, T5, T8, T10 and T15 are applied to the outputs of inverters 400, 404, 407, 409 and 414. The third stage voltage regulator 376 includes three levels of gates and the load resistors connected to them, numbered consecutively from left to right in each level. For reasons of space, not all inputs, resistors and inverters are shown.

Die erste Ebene enthält die Gatter 451-492 und die mit ihnen verbundenen Lastwiderstände 493-534, die zwischen den Ausgängen der jeweiligen Gatter 451-492 und der Masse verbunden sind. Die zweite Ebene enthält die Gatter 535-574 und die Lastwiderstände 575-614, die zwischen den Ausgängen der jeweiligen Gatter 535-574 und der Masse verbunden sind. Die dritte Ebene enthält die Gatter 620-657 und die Lastwiderstände 658-695, die zwischen den Ausgängen der jeweiligen Gatter 620-657 und der Masse verbunden sind.The first level contains the gates 451-492 and the load resistors 493-534 connected to them, which are connected between the outputs of the respective gates 451-492 and ground. The second level contains the gates 535-574 and load resistors 575-614 connected between the outputs of gates 535-574, respectively, and ground. The third level includes gates 620-657 and load resistors 658-695 connected between the outputs of gates 620-657, respectively, and ground.

Die Gatter 451-492 und die Lastwiderstände 493-534 der ersten Ebene sind identisch mit den Gattern 201-242 und den Lastwiderständen 243-284 der ersten Ebene des Schaltkreises Fig. 3, und mit den Gattern 61-102 und den Lastwiderständen 103-144 des Schaltkreises der Fig. 1. Die Gatter 535-574 und die Lastwiderstände 575-614 der zweiten Ebene sind identisch mit den Gattern 285-324 und den Lastwiderständen 325-364 des Schaltkreisen der Fig. 3. Die jeweiligen Gatter 451-492 und 535-574 und die Lastwiderstände 493-534 und 575-614 sind mit der Verzögerungsleitung 375 genau in der gleichen Weise verbunden, wie ihre Gegenstücke, die in den Fig. 1 und 3 beschrieben sind.The first level gates 451-492 and load resistors 493-534 are identical to the first level gates 201-242 and load resistors 243-284 of the circuit of Fig. 3, and to the gates 61-102 and load resistors 103-144 of the circuit of Fig. 1. The second level gates 535-574 and load resistors 575-614 are identical to the gates 285-324 and load resistors 325-364 of the circuit of Fig. 3. The respective gates 451-492 and 535-574 and load resistors 493-534 and 575-614 are connected to the delay line 375 in exactly the same way as their Counterparts described in Figs. 1 and 3.

Die Gatter 620-657 der dritten Ebene sind mit den Invertern 400-450 der Verzögerungsleitung 375 so gekoppelt, daß eine Verzögerung von vierzehn Gattern zwischen den digitalen Pulssignalen an den ersten und den zweiten Eingangsklemmen eines jeden Gatters 620-657 existiert. So sind die Eingangsklemmen des ersten Gatters 620 z. B. mit dem Eingang des Inverters 400 und mit dem Ausgang des Inverters 413 verbunden. Die Eingangsklemmen des zweiten Gatters 621 sind mit den Ausgängen der Inverter 400 und 414 verbunden. Die Eingangsklemmen des dritten Gatters 622 sind mit den Ausgängen der Inverter 401 und 415 verbunden und so fort bis zu den Eingängen des letzten Gatters 657, die mit den Ausgängen der Inverter 436 und 450 verbunden sind. Die Gatter 620, 622, 624 und so fort bis Gatter 656 haben Eingänge, die mit den Ausgängen der geraden Stufen der Verzögerungsleitung 375 verbunden sind; diese Gatter sind UND-Gatter. Die Gatter 621, 623 und so fort bis Gatter 657 haben Eingänge, die mit den Ausgängen der ungeraden Stufen der Verzögerungsleitung 375 verbunden sind; diese Gatter sind NOR-Gatter.The third level gates 620-657 are coupled to the inverters 400-450 of the delay line 375 such that a delay of fourteen gates exists between the digital pulse signals at the first and second input terminals of each gate 620-657. For example, the input terminals of the first gate 620 are connected to the input of inverter 400 and to the output of inverter 413. The input terminals of the second gate 621 are connected to the outputs of inverters 400 and 414. The input terminals of the third gate 622 are connected to the outputs of inverters 401 and 415, and so on down to the inputs of the last gate 657, which are connected to the outputs of inverters 436 and 450. Gates 620, 622, 624 and so on through gate 656 have inputs connected to the outputs of the even stages of delay line 375; these gates are AND gates. Gates 621, 623 and so on through gate 657 have inputs connected to the outputs of the odd stages the delay line 375; these gates are NOR gates.

In dem Schaltkreis der Fig. 4 wird die erste Ebene der Gatter 451-492 aktiviert, um die Energieversorgung auf einen ersten Spannungspegel zu laden, der die nominale Betriebsspannung übersteigt. Die Gatter 535-574 der zweiten Ebene werden aktiviert, um die Energieversorgung auf einem zweiten, etwas höheren Spannungspegel aufzuladen. Weil die Verzögerung zwischen den Eingangspulsen der Gatter 620-657 der dritten Ebene um zwei Gatter größer ist als die Verzögerung zwischen den Eingangspulsen der Gatter 535-574 der zweiten Ebene, werden die Gatter 620-657 bei einem dritten Spannungspegel aktiviert, welcher geringfügig höher ist als der Pegel, welcher erforderlich ist, um die Gatter 535-574 der zweiten Ebene zu aktivieren. Auf diese Weise erbringt die Drei-Stufen-Regelung eine beständigere Spannungsregelung als die des ersten und des zweiten Grades.In the circuit of Figure 4, the first level of gates 451-492 are activated to charge the power supply to a first voltage level that exceeds the nominal operating voltage. The second level gates 535-574 are activated to charge the power supply to a second, slightly higher voltage level. Because the delay between the input pulses of the third level gates 620-657 is two gates greater than the delay between the input pulses of the second level gates 535-574, the gates 620-657 are activated at a third voltage level that is slightly higher than the level required to activate the second level gates 535-574. In this way, the three-level regulation provides more consistent voltage regulation than the first and second levels.

Die zweite und dritte Stufe der bevorzugten Ausführungsform des Reglers sind dadurch wirksamer gemacht worden, daß der Wert der Lastwiderstände in jeder Ebene reduziert wurde. So haben die Lastwiderstände der dritten Ebene einen geringeren Wert als die Lastwiderstände der zweiten Ebene, welche wiederum einen geringeren Wert haben als die Lastwiderstände der ersten Ebene. Mit dieser Anordnung regeln die Lastwiderstände der zweiten und dritten Ebene die Versorgungsspannung stärker als die erste Ebene der Lastwiderstände. Im Ergebnis wird eine progressive Regelung selbst dann erreicht, wenn die Gatter der zweiten und dritten Ebene nur sehr kurz aktiviert werden.The second and third stages of the preferred embodiment of the regulator have been made more efficient by reducing the value of the load resistors in each level. Thus, the third level load resistors have a lower value than the second level load resistors, which in turn have a lower value than the first level load resistors. With this arrangement, the second and third level load resistors regulate the supply voltage more than the first level load resistors. As a result, progressive regulation is achieved even when the second and third level gates are activated for only a very short time.

In Fig. 5 wird eine Abwandlung der Grundform des erfindungsgemäßen Schaltkreises dargestellt. Die Gatter 752-793 und die entsprechenden Lastwiderstände 793-834, die in der Zeichnung fortlaufend von links nach rechts numeriert sind, enthalten einen Spannungsregler des ersten Grades, der mit der Verzögerungsleitung 700 verbunden ist und in derselben Weise funktioniert, wie mit Bezug auf Fig. 1 beschrieben wurde. Allerdings sind in dieser Abwandlung eine Anzahl der seriell verbundenen Inverter, welche die Verzögerungsleitung 700 bilden, durch NAND-Gatter ersetzt. Speziell die in Fig. 1 enthaltenen Inverter 50, 52, 54, 56, 58 und 60 sind durch die NAND-Gatter 741, 743, 745, 747, 749 und 751 ersetzt. Daher sind die letzten elf Stufen der Verzögerungsleitung 760 abwechselnd NAND-Gatter und Inverter. Ein Eingang eines jeden NAND-Gatters 741, 743, 745, 747, 749 und 751 ist mit dem Ausgang des jeweils vorhergehenden Inverters 740, 742, 744, 746, 748 und 750 verbunden. Der andere Eingang eines jeden NAND-Gatters 741, 743, 745, 747, 749 und 751 ist mit dem Eingang 3 der Verzögerungsleitung 700 verbunden.A modification of the basic form of the circuit according to the invention is shown in Fig. 5. The gates 752-793 and the corresponding load resistors 793-834, which are numbered consecutively from left to right in the drawing, contain a first order voltage regulator which is connected to the delay line 700 and functions in the same manner as described with reference to Fig. 1. However, in this variation, a number of the serially connected inverters forming the delay line 700 are replaced by NAND gates. Specifically, inverters 50, 52, 54, 56, 58 and 60 included in Fig. 1 are replaced by NAND gates 741, 743, 745, 747, 749 and 751. Therefore, the last eleven stages of the delay line 760 are alternately NAND gates and inverters. One input of each NAND gate 741, 743, 745, 747, 749 and 751 is connected to the output of the preceding inverter 740, 742, 744, 746, 748 and 750. The other input of each NAND gate 741, 743, 745, 747, 749 and 751 is connected to input 3 of delay line 700.

Wenn in dieser Ausführungsform ein Strompuls am "Kopf" der Verzögerungsleitung 700 eingegeben werden soll, bevor der vorangehende Strompuls das "Hinterteil" der Verzögerungsleitung vollständig passiert hat, wird der vorangehende Puls gelöscht, indem die Ausgänge des NAND-Gatters niedrig gehalten werden, so daß sie keines der letzten elf Gatter 782-793 aktivieren können. Diese Modifikation kompensiert Abweichungen in der Frequenz des Strompulses, der von dem Steuerlogikschaltkreis 7 ausgegeben wird und gestattet es, diesen Schaltkreis, der eine Ausführungsform der Erfindung verkörpert, in einem weiten Feld von Arbeitsbedingungen zu verwenden.In this embodiment, if a current pulse is to be input to the "head" of the delay line 700 before the previous current pulse has completely passed the "tail" of the delay line, the previous pulse is cancelled by holding the outputs of the NAND gate low so that they cannot activate any of the last eleven gates 782-793. This modification compensates for variations in the frequency of the current pulse output by the control logic circuit 7 and allows this circuit embodying an embodiment of the invention to be used in a wide range of operating conditions.

Eine andere Variation der Erfindung ist die Verwendung eines CMOS-Oszillators, wie in Fig. 6 dargestellt, anstelle des vorher beschriebenen Taktsignalgenerators und des oben beschriebenen Spannungsreglers. Es wurde festgestellt, daß ein Oszillator 900 , bestehend aus mehreren CMOS-Invertern, Strom in einem annähernd quadratischen Verhältnis zu den Veränderungen in der Betriebsspannung verbraucht, zumindest über die typische Funktionsbreite der CMOS-Geräte. Mit anderen Worten, wenn sich die Betriebsspannung verdoppelt, wird sich der vom Oszillator 900 verbrauchte Strom sich annähernd vervierfachen.Another variation of the invention is to use a CMOS oscillator as shown in Figure 6 instead of the previously described clock signal generator and voltage regulator. It has been found that an oscillator 900 consisting of multiple CMOS inverters consumes power in approximately quadratic proportion to the changes in the operating voltage, at least over the typical operating range of the CMOS devices. In other words, if the operating voltage doubles, the current consumed by the oscillator 900 will almost quadruple.

Allerdings muß festgestellt werden, daß ein Oszillator, der die gleiche Anzahl von Ebenen hat wie einer der beschriebenen Schaltkreise, nicht annähernd so viel Strom über seinen normalen Funktionsbereich hinaus verbraucht, wie die Gatter und Lastwiderstände in den zuvor beschriebenen Schaltkreisen. Daher kann der Oszillator als Regler nur in Schaltkreisen nützlich sein, die für einen bedeutend geringeren Stromverbrauch ausgelegt sind. In größeren Schaltkreisen müßte der Oszillator, um genügend Strom für einen angemessenen Regelungseffekt zu leiten, eine bedeutend größere Anzahl von Stufen haben, als die zuvor beschriebenen Ausführungsformen. Folglich ist der Oszillator eine weniger zu bevorzugende Alternative für derartige Anwendungen.However, it must be noted that an oscillator having the same number of stages as one of the circuits described will not consume nearly as much current beyond its normal operating range as the gates and load resistors in the previously described circuits. Therefore, the oscillator can only be useful as a regulator in circuits designed for significantly lower power consumption. In larger circuits, in order to conduct enough current for an adequate control effect, the oscillator would have to have a significantly larger number of stages than the previously described embodiments. Consequently, the oscillator is a less preferable alternative for such applications.

Wenn technische Merkmale in den Ansprüchen mit Bezugszeichen versehen sind, so sind diese Bezugszeichen lediglich zum besseren Verständnis der Ansprüche vorhanden. Dementsprechend stellen solche Bezugszeichen keine Einschränkungen des Umfangs solcher Elemente dar, die beispielsweise durch solche Bezugszeichen gekennzeichnet sind.If technical features in the claims are provided with reference signs, these reference signs are only present for the purpose of facilitating a better understanding of the claims. Accordingly, such reference signs do not represent any limitations on the scope of such elements which are, for example, identified by such reference signs.

Claims

1. A digital clock signal generator and a voltage regulator circuit, comprising:

a generator device (5) for generating clock signals which have a clock rate which is inversely proportional to the level of an operating voltage (VREG) of a non-ideal current source (2) connected to the generator device (5); and

a device (6) which is connected to the generator device (5) and, depending on the clock rate, charges the non-ideal current source (2) with current when the operating voltage (VREG) exceeds a desired threshold, characterized in that the generator device (5) for generating clock signals has a device (10-60) for the delayed propagation of signals, consisting of a delay line, the propagation time of which is inversely proportional to the level of the operating voltage (VREG).

2. The circuit according to claim 1, characterized in that the device (6) for charging current

gate means (61-102) connected to the generator device (5) for receiving the clock signals, the gate means (61-102) being activated when the clock rate of the signals is less than a predetermined minimum value; and

Load devices (103-144) connected to the gate devices for charging the operating voltage (VREG) upon activation of the gate devices (61-102).

3. The circuit according to one or more of the preceding claims, characterized in that the gate means (61-102) consist of a plurality of gate planes having inputs connected to the generator device (5), so that each gate plane is controlled by a different predetermined value of the operating voltage (VREG) is activated; and that the load devices (103-144) consist of a plurality of load levels corresponding to the plurality of gate levels.

4. The circuit according to claim 1, characterized in that the device (6) for charging current

gate means (61-102) connected to the propagation device (10-60) to receive both the clock signals and the clock signals offset by a time interval by the propagation time of the propagation device (10-60), the gate means (61-102) being activated when the time interval between the signals and the offset signals is less than a predetermined value; and

Load means (103-144) connected to the gating means for charging the operating voltage (VREG) upon activation of the gating means.

5. The circuit according to one or more of the preceding claims, characterized in that the gate means (61-102) and the load means (103-144) are arranged to charge the operating voltage (VREG) progressively when the operating voltage (VREG) exceeds a predetermined value.

6. The circuit according to one or more of the preceding claims, characterized in that the gate means (61-102) include a plurality of gates, and that the load means (103-144) include a plurality of load resistors.

7. The circuit according to one or more of the preceding claims, characterized in that it further comprises a control logic circuit (7) having logic means for generating digitally encoded voltage and clock signals (VIN), the non-ideal current source (2) receiving the digitally encoded signals (VIN) and derives the operating voltage (VREG) from them.

8. The circuit according to one or more of the preceding claims, characterized in that the delay line (5) has a plurality of stages.

9. The circuit according to one or more of claims 6-8, characterized in that the plurality of gates have inputs connected to selected stages of the delay line (5) to receive selected clock signals, the gates being activated when the selected clock signals overlap, and that the corresponding plurality of load resistors are connected to the outputs of the plurality of gates to charge the operating voltage (VREG) when these gates are activated to regulate the operating voltage (VREG).

10. The circuit according to one or more of claims 1-9, characterized in that the delay line (5) has means for preventing the propagation of more than one signal in the line at any time.

11. The circuit according to one or more of claims 8-11, characterized in that the inputs of the plurality of gate levels of the gate devices (61-102) are connected to selected stages of the delay line (5) in such a way that the gates are activated sequentially.

12. The circuit according to one or more of the preceding claims, characterized in that the device (6) for charging current consumes increasing current in dependence on the increase in the operating voltage (VREG) in order to regulate the operating voltage (VREG).

13. The circuit according to one or more of the preceding claims, characterized in that the device (6) for charging current increasingly supplies current in a approximately quadratic ratio to increase the operating voltage (VREG).